CN109817640B - 包括存储器件的集成电路(ic)及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了包括存储器件的集成电路(IC)及其制造方法。一种集成电路包括绝缘体上半导体(SOI)衬底，其中，绝缘体上半导体(SOI)衬底包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；逻辑器件包括布置在半导体器件层上方的逻辑栅极。在高k介电层内布置逻辑栅极。存储器单元包括彼此横向邻近并且布置在半导体器件层上方的控制栅极和选择栅极。电荷捕获层位于控制栅极的下方。

Description

包括存储器件的集成电路(IC)及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及包括存储器件的集成电路(IC)及其制造方法。
背景技术
嵌入式存储器是与公共集成电路(IC)管芯或芯片上的逻辑器件集成的电子存储器。嵌入式存储器支持逻辑器件的操作，并且通常与非常大规模的集成(VLSI)IC管芯或芯片一起使用。该集成通过消除芯片之间的互连结构有利地提高了性能，并且通过在嵌入式存储器和逻辑器件之间共享工艺步骤有利地降低了制造成本。
发明内容
根据本发明的一个方面，提供了一种集成电路(IC)，包括：绝缘体上半导体(SOI)衬底，包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；逻辑器件，包括布置在所述半导体器件层上方的逻辑栅极，其中，在高k介电层内设置所述逻辑栅极；以及存储器单元，包括控制栅极和选择栅极，所述控制栅极和所述选择栅极彼此横向邻近并且布置在所述半导体器件层上方，其中，电荷捕获层位于所述控制栅极下方。
根据本发明的另一个方面，提供了一种包括存储器件的集成电路(IC)，包括：绝缘体上半导体(SOI)衬底，包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；第一单独的源极/漏极区和第二单独的源极/漏极区，布置在所述半导体器件层中并且彼此间隔开；第一中间源极/漏极区和第二中间源极/漏极区，布置在所述半导体器件层中，并且布置在所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，所述第一单独的源极/漏极区通过第一控制沟道区与所述第一中间源极/漏极区间隔开，并且所述第二单独的源极/漏极区通过第二控制沟道区与所述第二中间源极/漏极区间隔开；公共的源极/漏极区，布置在所述半导体器件层中并且布置在所述第一中间源极/漏极区和所述第二中间源极/漏极区之间，所述第一中间源极/漏极区通过第一选择沟道区与所述公共源极/漏极区间隔开，所述第二中间源极/漏极区通过第二选择沟道区与所述公共源极/漏极区间隔开；第一控制栅极和第二控制栅极，分别布置在所述第一控制沟道区和所述第二控制沟道区上方；以及第一选择栅极和第二选择栅极，分别布置在所述第一选择沟道区和所述第二选择沟道区上方；其中，所述公共源极/漏极区包括布置在所述操作衬底中的掺杂区和从所述半导体器件层的上表面附近延伸至所述掺杂区的上表面的外延半导体区。
根据本发明的又一个方面，提供了一种用于制造集成电路的方法，所述方法包括：在绝缘体上半导体(SOI)衬底上形成电荷捕获层，所述绝缘体上半导体衬底包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；形成具有第一材料且在所述半导体器件层上方横向地间隔开的控制栅极、选择栅极和伪栅极，其中，在所述电荷捕获层上方形成所述控制栅极；在所述控制栅极、所述选择栅极和所述伪栅极之间横向地形成层间介电(ILD)层，并且所述层间介电层的上表面与所述控制栅极、所述选择栅极和所述伪栅极的上表面处于相同的平面；去除所述伪栅极以形成栅极开口；形成衬垫所述栅极开口的高k介电层；以及在所述栅极开口中和所述高k介电层上方形成具有第二材料的逻辑栅极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出使用高k金属栅极(HKMG)技术并且包括嵌入式硅-氧化物-氮化物-氧化物-硅(SONOS)存储器单元的集成电路(IC)的一些实施例的截面图。
图1B示出图1A的IC的一些更详细的实施例的截面图。
图1C示出具有掩埋的公共源极线的嵌入式存储器IC的一些实施例的截面图。
图2示出根据图1C的一些实施例的顶视图。
图3至图22示出用于制造具有嵌入式SONOS存储器单元的IC的一些实施例的一系列截面图。
图23示出图3-图22的方法的一些实施例的流程图。
图24A至图24D和图25示出用于制造具有嵌入式SONOS存储器单元的IC的一些可选实施例的一系列截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
一些集成电路(IC)包括逻辑器件和嵌入式存储器。逻辑器件包括布置在半导体衬底上方并且通过相应的逻辑介电区与半导体衬底垂直间隔开的相应多晶硅逻辑栅极。嵌入式存储器包括诸如静态随机存取存储器单元(SRAM)、动态随机存取存储器单元(DRAM)、闪存单元或其他类型的存储器单元的存储器单元阵列。在一些实施例中，每个存储器单元可以采用例如，双晶体管(2T)硅-氧化物-氮化物-氧化物-硅(SONOS)存储器单元或2T金属-氧化物-氮化物-氧化物-硅(MONOS)存储器单元的形式。2T SONOS存储器单元包括在半导体衬底上方横向地间隔开的多晶硅控制栅极和多晶硅选择栅极。MONOS存储器单元是类似的，但是金属控制栅极和金属选择栅极代替多晶硅控制栅极和多晶硅选择栅极。上述IC的一个挑战是IC正在达到性能和/或按比例缩小的限制。可以在例如功耗和/或切换速度方面量化性能。此外，在某些情况下，SONOS/MONOS存储器单元和逻辑器件的集成具有挑战性。
各个实施例中的本申请涉及一种IC，其中，该IC包括位于绝缘体上半导体(SOI)衬底上的逻辑器件和嵌入式存储器单元。SOI衬底包括下部半导体部分(所谓的“操作(handle)”衬底)，以提供结构完整性；位于操作衬底上方的绝缘层；以及位于绝缘层上方的半导体器件层。与使用块状(例如，单晶)衬底的其他方法相比，通过使用SOI衬底(而不是使用传统的块状硅衬底)，嵌入式存储器单元可以实现更低的电流泄漏、更低的功耗，并且与用于逻辑器件的制造工艺更兼容。这主要是由于SOI衬底内存在绝缘层，这为逻辑器件和嵌入式存储器单元提供了良好的隔离。与传统的块状衬底相比，SOI衬底降低了寄生电容，并且降低了器件泄漏以及提供了更大的闩锁阻力。例如，在一些情况下，逻辑器件可以表现为高k金属栅极(HKMG)逻辑器件，并且嵌入式存储器单元可以表现为嵌入式SONOS或MONOS存储器单元。当在具有二氧化硅绝缘层的SOI衬底上布置HKMG逻辑器件和SONOS/MONOS存储器单元时，SOI衬底的绝缘层减少了SONOS/MONOS存储器单元的电流泄漏和功耗。此外，通过在SOI衬底上方将HKMG逻辑器件与SONOS或MONOS存储器单元结合，IC实现了良好的性能、低的功耗和按比例缩小。此外，金属栅极和高k层降低了逻辑器件的泄漏电流，增大了最大漏极电流，减轻了费米能级钉扎，并降低了阈值电压。
各个实施例中的本申请还涉及用于制造IC的方法。在一些实施例中，控制栅极、选择栅极和伪栅极由多晶硅(或金属)形成并且在SOI衬底上横向地间隔开。后续去除伪栅极以形成栅极开口，并且在栅极开口中形成高k层。此外，在栅极开口中形成金属的逻辑栅极。通过后形成高k层和金属栅极，制造成本低并且工艺长度短。此外，可以采用SOI衬底，而不改变用于SONOS/MONOS存储器单元和集成逻辑器件的制造工艺。以下描述可以参考SONOS存储器单元，但是应当理解，它也适用于MONOS存储器单元以及诸如SRAM、DRAM等的其他类型的存储器单元。
参考图1A，提供了IC的一些实施例的截面图100。如图所示，在SOI衬底106上设置IC，其中，SOI衬底106包括操作衬底106A、位于操作衬底106A上方的绝缘层106B、以及位于绝缘层106B上方的半导体器件层106C。
IC包括一对嵌入式SONOS存储器单元102a、102b和逻辑器件112。存储器单元102a、102b布置在SOI衬底106的存储器区104上，并且在一些情况下可以关于该对嵌入式SONOS存储器单元的中心轴103对称。存储器单元102a包括控制晶体管108a和选择晶体管110a，并且存储器单元102b包括控制晶体管108b和选择晶体管110b。此外，在SOI衬底106的逻辑区114上布置逻辑器件112。存储器区104和逻辑区114彼此横向邻近，并且在一些实施例中，通过隔离区116彼此间隔开。
存储器单元102a、102b的相应栅极118a、118b、120a、120b和逻辑器件112的栅极122布置在SOI衬底106上方并且通过相应的介电区124、126、128与SOI衬底106垂直间隔开。在一些实施例中，栅极118、120、122的上表面或顶面处于大致相同的平面，或者在一些情况下大致共面。栅极包括彼此横向邻近地布置的控制栅极(CG)118a、118b和选择栅极(SG)120a、120b，并且对应于控制晶体管108a、108b和选择晶体管110a、110b。此外，栅极118a、118b、120a、120b、122包括与逻辑器件112相对应的逻辑栅极(LG)122。控制栅极118a、118b和选择栅极120a、120b包括第一材料，逻辑栅极122包括第二材料。在一些实施例中，第一材料是掺杂的多晶硅，并且第二材料是金属。
介电区124、126、128包括控制介电区124、选择介电区126和与控制栅极、选择栅极和逻辑栅极118a、118b、120a、120b、122相对应的逻辑介电区128。控制介电区124包括电荷捕获层130，并且在一些实施例中，包括上面的介电子区132。此外，逻辑介电区128包括或以其他方式是高k层(即，介电常数k大于约3.9的介电层)。
有利地，在将HKMG技术结合到逻辑器件112中的各个实施例中，IC实现了良好的性能、低功耗和小规模。金属栅极和高k层降低了逻辑器件112的泄漏电流、增大了最大漏极电流、减轻了费米能级钉扎、并降低了阈值电压。
在SOI衬底106的上表面中布置栅极118a、118b、120a、120b、122的相应源极/漏极区134a、134b、136a、136b、138。存储器单元102a、102b包括单独的源极/漏极区134a、134b，中间源极/漏极区136a、136b，以及被存储器单元102a、102b共享或“共用”的公共漏极区138。在控制栅极118a、118b的相对侧上设置单独的源极/漏极区134a、134b；在相应的控制栅极118a、118b和选择栅极120a、120b之间设置中间源极/漏极区136a、136b；在选择栅极120a、120b之间设置公共源极/漏极区138。通过栅极下方的相应沟道区将源极/漏极区彼此分开。例如，在控制栅极118a、118b下方布置控制沟道区142a、142b；在选择栅极120a、120b下方布置选择沟道区140a，140b；在逻辑栅极122下方布置逻辑沟道(区)144。在各个实施例中，源极/漏极区134a、134b、136a、(136b)和138的下表面直接接触绝缘层106B的上表面。在一些情况下，与传统方法相比，位于源极/漏极区之间的沟道区可以具有较低的掺杂(例如，没有掺杂或本征掺杂)，因为出现SOI衬底而不是块状衬底。例如，由于FDSOI中较好的沟道控制，控制栅极阱掺杂可以在从1E15原子/cm3至1E17原子/cm3的范围内，这低于传统的块状衬底中所使用的。这种较轻的阱掺杂可以实现控制栅极的更严格的Vt分布，因为较轻的阱掺杂可以具有较少的随机掺杂波动并且因此具有较小的Vt标准偏差。
在各个实施例中，SOI衬底是完全耗尽的SOI(FDSOI)衬底。在各个实施例中，FDSOI衬底具有足够薄的半导体器件层106C，从而使得在存储器单元102a、102b和/或逻辑器件112的操作期间，存储器单元102a、102b和/或逻辑器件112的沟道区中的耗尽区完全延伸穿过半导体器件层106C的深度。例如，在各个实施例中，半导体器件层106C是厚度在从5nm至40nm的范围内的单晶硅层，并且在某些情况下厚度为约10nm至12nm；以及绝缘层106B是厚度在从10nm至60nm的范围内的二氧化硅或蓝宝石层，并且在某些情况下厚度约为25nm，这可以提供FDSOI功能。相反，部分耗尽的SOI MOSFET具有比FDSOI衬底的半导体器件层更厚的半导体器件层106C，因此耗尽区仅部分地延伸穿过位于PDSOI衬底中的半导体器件层106C(例如，穿过小于PDSOI衬底中的半导体器件层106C的厚度的100％)。
第一层间介电(ILD)层146横向地布置在控制栅极、选择栅极和逻辑栅极118a、118b、120a、120b、122之间，并且一些实施例中，具有与控制栅极、选择栅极和逻辑栅极118a、118b、120a、120b、122的上表面或顶面处于大致相同的水平面处的上表面或顶面(或在一些情况下大致共面)。第二ILD层148布置在第一ILD层146上方，并且在一些实施例中，具有与控制栅极、选择栅极和逻辑栅极118a、118b、120、120b、122的下表面或底面处于大致相同的水平面处的下表面或底面(或在一些情况下大致共面)。接触件150、152、154穿过第一ILD层和第二ILD层146、148垂直延伸至源极/漏极区134a、134b、136a、136b、138中的一个或多个和/或控制栅极、选择栅极和/或逻辑栅极118a、118b、120a、120b、122中的一个或多个。
在操作中，每个存储器单元内的电荷捕获层130存储电荷并且在分别表示逻辑“0”和逻辑“1”的不同存储电荷量之间选择性地切换。通过这种方式，每个SONOS存储器单元102a、102b可以存储其自身的数据位，或者如果使用量化的电荷量的较高分辨率，则可以在每个存储器单元中存储多个位。例如，为了读取SONOS存储器单元102a中的存储电荷量，在一些实施例中，偏置电路将偏置电压施加至控制栅极118a，从而使得根据存储电荷量选择性地导通位于控制栅极118a下面的控制沟道区140a。根据控制沟道区140a是否导通，电荷捕获层130存储逻辑逻辑“0”和逻辑“1”。由于存储的电荷屏蔽由控制栅极118a产生的电场，所以诱导控制沟道区140a导通的阈值电压随着存储电荷量而变化。因此，在处于不同的存储电荷量的阈值电压之间选择偏置电压。为了向电荷捕获层130添加电荷，在一些实施例中，偏置电路分别以相对高和低的电压偏置控制和选择栅极118a、120a以促进热载流子注入。为了去除电荷捕获层130中的电荷，在一些实施例中，偏置电路利用与存储在电荷捕获层130中的电荷相反极性的高压偏置控制栅极118a，以促进从电荷捕获层130中推出电荷的Fowler-Nordheim隧穿(FNT)。
例如，在一些实施例中，可以通过将公共源极/漏极(例如，138)偏置至+4V，将单独的源极/漏极(例如，134a)偏置至+4V，将选择栅极(例如，120a)偏置至+4V，并且将控制栅极(例如，118a)偏置至-3.5V来对存储器单元(例如，102a)执行擦除操作。此外，可以通过将公共源极/漏极(例如，138)偏置至-3.5V，将单独的源极/漏极(例如，134a)偏置至-3.5V，将选择栅极(例如，120a)偏置至-3.5V，并且将控制栅极偏置至+4V来执行编程操作。此外，可以通过将公共源极/漏极(例如，138)偏置至-3.5V，将单独的源极/漏极(例如，134a)偏置至+1.1V，将选择栅极(例如，120a)偏置至-3.5V，并且将控制栅极偏置至+4V来执行编程禁止操作。此外，可以通过将公共源极/漏极(例如，138)偏置至0V，将单独的源极/漏极(例如，134a)偏置至0.5V，将选择栅极(例如，120a)偏置至2.5V并且将控制栅极(例如，118a)偏置至0V来执行读取操作。此外，在一些实施例中，编程禁止操作可以使用降低的单独的源极/漏极电压，其中，该单独的源极/漏极电压小于在使用块状衬底的传统方法中使用的电压。例如，在一些实施例中，编程禁止操作可以使用在0V和+1.1V之间的单独的源极/漏极电压，并且在一些情况下，单独的源极/漏极电压可以在+0.5V和+0.9V之间的范围内。由于与块状衬底相比，FDSOI衬底具有更好的禁止效率，因此降低的单独的源极/漏极电压可以实现相同的Vt窗口。
这些电压仅是非限制性实例，但是应当理解，在其他实施例中，可以使用其他电压。例如，在一些其他实施例中，可以通过将公共源极/漏极(例如，138)偏置至在-5和-2V之间，将单独的源极/漏极(例如，134a)偏置至-5V和-2V之间，将选择栅极(例如，120a)偏置在-5V和-2V之间，并且将控制栅极(例如，118a)偏置在+2V和+8V之间来实施编程操作。此外，可以通过将公共源极/漏极(例如，138)偏置至-5V和-2V之间，将单独的源极/漏极(例如，134a)偏置至-3V和-0.5V之间，将选择栅极(例如，120a)偏置在-5V和-2V之间，并且将控制栅极(例如，118a)偏置在+2V和+8V之间来执行编程禁止操作。此外，可以通过将公共源极/漏极(例如，138)偏置至0V，将单独的源极/漏极(例如，134a)偏置至0.1V和1V之间，将选择栅极(例如，120a)偏置至1V和4V之间，并且将控制栅极(例如，118a)偏置至0V来执行读取操作。
虽然已经相对于嵌入式2T SONOS存储器单元102a、102b描述了IC，但是应当理解，其他类型的嵌入式存储器单元是合适的。例如，IC可以包括具有控制栅极和选择栅极的嵌入式存储器单元，其中，控制栅极和选择栅极包括金属(而不是多晶硅)以实现MONOS存储器单元。其中，SRAM、DRAM和其他类型的闪存也认为落入本发明的范围内。
参考图1B，图1B是图1A的IC的一些更详细的实施例的截面图200，尽管仅示出一个存储器单元102b，并且示出三个逻辑器件112a、112b和112c。如图所示，在SOI衬底106的存储器区104上布置嵌入式存储器单元102b，并且在SOI衬底106的逻辑区114上布置多个逻辑器件112a、112b、112c。嵌入式存储器单元102b可以是例如2T SONOS存储器单元，和/或可以包括例如控制晶体管和选择晶体管。逻辑器件112a至112c可以包括例如第一逻辑器件112a、第二逻辑器件112b、第三逻辑器件112c或前述的组合。第一逻辑器件112a可以是例如高压晶体管，第二逻辑器件112b可以是例如单栅极氧化物晶体管，并且第三逻辑器件112c可以是例如双栅极氧化物晶体管。
存储器区104和逻辑区114彼此横向邻近，并且在一些实施例中，通过第一隔离区116彼此间隔开。此外，在一些实施例中，逻辑器件112a至112c通过第二隔离区202、204彼此横向地间隔开。第一隔离区和/或第二隔离区116、202、204可以是例如浅沟槽隔离(STI)区、深沟槽隔离(DTI)区、注入隔离区或前述的组合。第一隔离区和/或第二隔离区116、202、204可以向下延伸穿过半导体器件层106C并且具有与绝缘层106B的上表面直接接触的下表面。
存储器单元102b和逻辑器件112a至112c的相应栅极118b、120b、122a、122b、122c布置在SOI衬底106上方并且通过相应的介电区124、126、128a、128b、128c与SOI衬底106垂直间隔开。在一些实施例中，栅极118b、120b、122a至122c的上表面或顶面处于大致相同的平面，或在一些情况下大致共面。此外，在一些实施例中，栅极118b、120b、122a至122c的高度彼此不同。栅极118b、120b、122a至122c包括彼此横向邻近地布置的控制栅极118b和选择栅极120b并且均对应于存储器单元102b。此外，栅极118b、120b、122a至122c包括与逻辑器件112a至112c相对应的逻辑栅极122a至122c。控制栅极和选择栅极118b、120b是第一材料，并且逻辑栅极122a至122c是第二材料。在一些实施例中，第一材料包括掺杂的多晶硅或一些其他硅，和/或第二材料包括金属。金属可以是或以其他方式包括例如钛、钽、钨、铜、铝铜或铝。
介电区124、126、128a至128c布置在栅极118b、120b、122a至122c和SOI衬底106之间，以使栅极118b、120b、122a至122c与半导体器件层106c绝缘和间隔开。在一些实施例中，介电区124、126、128a至128c包括处于大致相同平面的下表面或底面，或者在一些情况下大致共面和/或具有变化的高度H1、H2、H3、H4、H5。介电区124、126、128a至128c包括与控制栅极、选择栅极和逻辑栅极118b、120b、122a至122c相对应的控制介电区124、选择介电区126、以及逻辑介电区128a至128c。
各个实施例中的逻辑介电区128a至128c包括衬垫逻辑栅极122a至122c的下表面或底面的相应高k层208a、208b、208c。在一些实施例中，高k层208a至208c进一步衬垫逻辑栅极122a至122c的侧壁表面和/或直接邻接逻辑栅极122a至122c。高k层208a至208c可以例如是或以其他方式包括氧化铪、氧化铪硅、氧化铪铝、氧化铪钽、硅酸锆或氧化锆。
控制介电区124包括配置为存储电荷的电荷捕获层130。在一些实施例中，电荷捕获层130是或以其他方式包括氧化物-氮化物-氧化物(ONO)结构或氧化物-纳米晶体-氧化物(ONCO)结构。ONO结构可以包括例如第一氧化物层、布置在第一氧化物层上方且邻接第一氧化物层的氮化物层、以及布置在氮化物层上方且邻接氮化物层的第二氧化物层。第一氧化物层和第二氧化物层可以包括例如二氧化硅，和/或氮化物层可以是例如氮化硅。ONCO结构可以包括，例如，第一氧化物层、布置在第一氧化物层上方且邻接第一氧化物层的纳米晶体层、以及布置在纳米晶体层上方且邻接纳米晶体层邻接的第二氧化物层。纳米晶体层可包括例如硅点层。
在一些实施例中，介电区128a至128c分别包括位于高k层208a至208c下方和/或位于电荷捕获层130上方的介电层210、212、214。例如，第一逻辑介电区128a可以包括第一介电层210；第二逻辑介电区128b可以包括第二介电层212，并且第三逻辑介电区128c可以包括第三介电层214。在一些实施例中，第一介电层210是具有在90埃和250埃之间的范围内高度H3的高压栅极氧化物；第二介电层212是具有在10埃和25埃之间范围内高度H4的低压栅极氧化物；以及第三介电层214是具有在从90埃至250埃范围内高度的中间层级电压氧化物。例如，可以在图3至图22中的制造流程中找到如何形成第一介电层、第二介电层和第三介电层210、212、214以及相应的结构部件的更详细的实施例。
在SOI衬底106的半导体器件层106C的上部区中布置相应的源极/漏极区134b、136b、138、139。源极/漏极区134b、136b、138、139布置在栅极118b、120b、122a至122c的相对侧上，并且分别限定位于栅极120b、118b、122a至122c下方的相应沟道区140b、142b、144a、144b、144c。根据对栅极120b、118b、122a至122c施加的偏压而选择性地导通沟道区140b、142b、144a至144c。源极/漏极区134b、136b、138、139可以是例如具有与SOI衬底106的周围区相对的掺杂类型(n型或p型)的掺杂区。此外，可以例如通过硅化物层216、218覆盖源极/漏极区134b、136b、138、139。在一些实施例中，硅化物层216、218包括硅化镍或硅化钛。
在一些实施例中，主侧壁结构220和/或接触蚀刻停止层(CESL)222衬垫栅极118、120、122a至122c的侧壁。此外，在一些实施例中，CESL222横向地延伸以覆盖源极/漏极区134b、136b、138、139和/或覆盖第一隔离区和/或第二隔离区116、202、204。更进一步地，在一些实施例中，主侧壁结构220横向地布置在CESL 222和栅极118b、120b、122a至122c之间和/或横向地布置在CESL 222和高k层208a至208c之间。此外，在一些实施例中，主侧壁结构220和/或CESL 222的上表面或顶面与栅极118b、120b、122a至122c的上表面或顶面处于大致相同的平面。主侧壁结构220和/或CESL 222可以包括例如二氧化硅、氮化硅或一些其他电介质。
第一ILD层146横向地布置在栅极118b、120b、122a至122c之间，并且在一些实施例中，具有与栅极118b、120b、122a至122c的上表面或顶面处于大致相同的平面的上表面或顶面。第二ILD层148布置在第一ILD层146上方，并且在一些实施例中，具有与栅极118b、120b、122a至122c的上表面或顶面处于大致相同的平面的下表面或底面。第一ILD层和/或第二ILD层146、148可以包括例如氧化物、聚硅酸盐玻璃(PSG)、介电常数小于约3.9的介电材料(即，低k介电材料)，或一些其他介电材料。接触件150、152、154a、154b垂直地延伸穿过第一ILD层和第二ILD层146、148至源极/漏极区134b、136b、138、139中的一个或多个和/或栅极118b、120b、122a至122c中的一个或多个。接触件150、152、154a、154b可以包括例如钨、铜、铝铜或一些其他导电材料。
尽管图1B的IC示出为具有多个逻辑器件112a至112c，但是更多或更少的逻辑器件是合适的。例如，图1B的IC可以省略第一逻辑器件和第三逻辑器件112a、112c。作为另一实例，图1B的IC可以省略第一逻辑器件和第二逻辑器件112a、112b。作为又一实例，图1B的IC可以省略第二逻辑器件和第三逻辑器件112b、112c。
图1C和图2示出IC的又一实施例，其中，图1C示出IC的截面图，并且图2示出IC的顶视图。参考图2，顶视图描述了由布置在四列和两行中的八个SONOS存储器单元对组成的SONOS存储器单元阵列。为了便于观察，在图2中仅标记一个SONOS存储器单元对250，并且应当理解，存储器阵列可以包括任何数量的SONOS存储器单元对，并且因此图2仅是实例。而且，可以包括诸如MONOS存储器单元的其他类型的存储器单元来代替SONOS存储器单元对。此外，在NAND闪存配置中，每个存储器单元对可以包括单个选择栅极和彼此串联布置的一串多个控制栅极，并且可以通过选择栅极来进行访问。位线(BL)沿着存储器阵列的相应列延伸，而一对控制栅极(CG)和一对选择栅极(SG)沿着一行的每对SONOS单元延伸。例如，第一位线BL1沿着第一列延伸，第二位线BL2沿着第二列延伸，以此类推。此外，第一对控制栅极(CG1a，CG1b)、第一对选择栅极(SG1a，SG1b)和第一公共源极线(CSL1)沿着第一行延伸；同时第二对控制栅极(CG2a，CG2b)、第二对选择栅极(SG2a，SG2b)和第二公共源极线(CSL2)沿着第二行延伸；等。
如图1C的截面所示，嵌入式SONOS存储器单元对250包括第一SONOS存储器单元102a和第二SONOS存储器单元102b。在SOI衬底106的存储器区104上布置存储器单元102a、102b。存储器单元102a包括控制晶体管108a和选择晶体管110a，并且存储器单元102b包括控制晶体管108b和选择晶体管110b。此外，在SOI衬底106的逻辑区114上布置逻辑器件112。存储器区104和逻辑区114彼此横向邻近，并且在一些实施例中，通过隔离区116彼此间隔开。
如图1C所示，SONOS存储器单元对250包括被第一SONOS存储器单元102a和第二SONOS存储器单元102b共享的公共源极/漏极区135。公共源极/漏极区135包括在半导体器件层106C的上表面和绝缘层106B的下表面之间垂直地延伸的外延线137。外延线137通常由掺杂的单晶硅制成。外延线137直接接触设置在操作衬底106A内的掺杂区139。通常通过离子注入和后续退火形成掺杂区139，其中，掺杂区139在操作衬底106A的下表面下方向外延伸，并且在具有圆形边缘141的接合处与操作衬底106A相遇。外延线137和掺杂区139具有相同的掺杂类型，并且是与源极/漏极区134a、134b、136a、136b相同的掺杂类型。掺杂区139具有布置在选择栅极120a、120b正下方的最外边缘141。例如，在一些实施例中，掺杂区139可以在每个选择栅极120a、120b的约5％、10％、30％或50％的下方延伸。
如图2所示，外延线137和掺杂区139在阵列的多个相应列的多个存储器单元对之间连续地延伸。因此，外延线137和掺杂区139用作连接至沿着存储器阵列中的行的多个SONOS存储器单元对的公共源极线(CSL)。因为外延线137和掺杂区139比传统方法更深地延伸到衬底中，所以外延线137和掺杂区139具有比传统源极线更大的截面面积和更低的有效电阻，这在操作期间提供了更高效率的编程、擦除、编程禁止和读取操作。
参考图3至图22，提供了用于制造具有嵌入式SONOS存储器单元的IC的后高k方法的一些实施例的一系列截面图。
如图3的截面图300所示，在SOI衬底106的上侧上形成第一隔离区116，以将SOI衬底106的存储器区104与SOI衬底106的逻辑区114横向地间隔开。此外，在SOI衬底106的上侧上形成一个或多个第二隔离区202、204，以将逻辑区114分成逻辑器件区302、304、306。逻辑器件区302、304、306可以例如对应于诸如高压晶体管和双栅极氧化物晶体管的不同的器件类型。在一些实施例中，同时形成第一隔离区和第二隔离区116、202、204。此外，在一些实施例中，用于形成第一隔离区和/或第二隔离区116、202、204的工艺包括蚀刻到SOI衬底106中以形成沟槽并且后续用介电材料填充沟槽。
如图4的截面图400所示，形成电荷捕获层130，以覆盖SOI衬底106以及第一隔离区和第二隔离区116、202、204。在一些实施例中，电荷捕获层130包括第一氧化物层402，布置在第一氧化物层402上方的氮化物或纳米晶体层404，以及布置在氮化物或纳米晶体层404上方的第二氧化物层406。第一氧化物层和第二氧化物层402、406可以是例如二氧化硅，和/或氮化物或纳米晶体层404可以是例如氮化硅或硅纳米晶体。此外，在一些实施例中，直接在第一氧化物层402上布置氮化物或纳米晶体层404，和/或直接在氮化物或纳米晶体层404上布置第二氧化物层406。用于形成电荷捕获层130的工艺可以例如包括顺序地形成第一氧化物层402、氮化物或纳米晶体层404和第二氧化物层406。可以通过例如热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或前述的组合形成第一氧化物层和第二氧化物层402、406和氮化物或纳米晶体层404。
如图5的截面图500所示，对电荷捕获层130实施第一蚀刻。第一蚀刻将电荷捕获层130局部化(localizes)到存储器区104的控制晶体管区504，其中，控制晶体管区504横向地邻近存储器区104的选择晶体管区502。用于实施第一蚀刻的工艺可以例如包括在电荷捕获层130上方沉积并图案化第一光刻胶层506，以掩蔽电荷捕获层130的局部化到控制晶体管区504的区域。此外，该工艺可以例如包括将一个或多个蚀刻剂508施加至电荷捕获层130，同时使用第一光刻胶层506作为掩模。甚至，该工艺可以包括，例如，后续去除或以其他方式剥离第一光刻胶层506。
如图6的截面图600所示，形成覆盖电荷捕获层130和SOI衬底106的暴露区的第一介电层210。第一介电层210可以是例如二氧化硅或一些其他氧化物。此外，可以通过例如热氧化、CVD、PVD或ALD中的一种或多种来形成第一介电层210。在一些实施例中，共形地形成(例如，具有大致均匀的厚度)第一介电层210。
如图7的截面图700所示，对第一介电层210实施第二蚀刻以将第一介电层210局部化第一逻辑器件和第二逻辑器件区302、304。用于实施第二蚀刻的工艺可以例如包括在第一介电层210上方沉积并图案化第二光刻胶层702，以掩蔽第一介电层210的局部化到第一逻辑器件区和第二逻辑器件区302、304的区域。此外，该工艺可以包括，例如，将一个或多个蚀刻剂704施加至第一介电层210，同时使用第二光刻胶层702作为掩模。蚀刻剂704去除第一介电层210的未掩蔽部分，并且为了帮助确保完全清除第一介电层210的未掩蔽部分，蚀刻剂704还可以完全去除第二氧化物层406并且停止在氮化物或纳米晶体层404上。在其他实施例中，蚀刻剂704可以将第二氧化物层406的一些部分留在适当位置(未示出)。甚至，该工艺可以包括，例如，后续去除或以其他方式剥离第二光刻胶层702。
如图8的截面图800所示，形成衬垫电荷捕获层130、第一介电层210和SOI衬底106的暴露区的第二介电层802。第二介电层802可以包括例如二氧化硅或一些其他氧化物。此外，可以通过例如热氧化、CVD、PVD或ALD中的一种或多种形成第二介电层802。在一些实施例中，共形地形成第二介电层802。
如图9的截面图900所示，对第一介电层和第二介电层210、802实施第三蚀刻，以暴露位于第一逻辑器件区和第三逻辑器件区302、306之间的第二逻辑器件区304。用于实施第三蚀刻的工艺可以包括，例如，在第二介电层802的横向地围绕第二逻辑器件区304的区域上方沉积并图案化第三光刻胶层902。此外，该工艺可以包括，例如，在使用第三光刻胶层902作为掩模的同时将一个或多个蚀刻剂904施加至第一介电层和第二介电层210、802。甚至，该工艺可以包括，例如，后续去除或以其他方式剥离第三光刻胶层902。
如图10的截面图1000所示，第三介电层1002形成为衬垫第二介电层802和第二逻辑器件区304。第三介电层1002可以包括例如二氧化硅。此外，可以通过例如热氧化、CVD、PVD或ALD中的一种或多种形成第三介电层1002。在一些实施例中，共形地形成第三介电层1002。
还通过图10的截面图1000示出，形成衬垫第三介电层1002的第一导电层1004。第一导电层1004可以包括例如多晶硅(例如，掺杂的多晶硅)或一些其他导电材料。此外，可以通过例如CVD、PVD或ALD中的一种或多种形成第一导电层1004。在一些实施例中，共形地形成第一导电层1004。
如图11的截面图1100所示，对电荷捕获层130、第一导电层1004(参见例如图10)以及第一介电层、第二介电层和第三介电层210、802、1002(参见例如图10)实施第四蚀刻。第四蚀刻分别在控制晶体管区和选择晶体管区504、502上方形成控制栅极118和选择栅极120，并且分别在第一逻辑器件区、第二逻辑器件区和第三逻辑器件区302、304、306上方形成第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106。此外，第四蚀刻将电荷捕获层130局部化控制栅极118下方，并将第一介电层210局部化第一伪栅极1102下方。甚至，第四蚀刻将第二介电层802分成多个第二介电层212、1108、1110、1112，其中，多个第二介电层212、1108、1110、1112独立于(individual to)第三伪栅极和第一伪栅极1106、1102以及选择栅极和控制栅极120、118并且位于第三伪栅极和第一伪栅极1106、1102以及选择栅极和控制栅极120、118下方。此外，第四蚀刻将第三介电层1002分成多个第三介电层214、1114、1116、1118、1120，其中，多个第三介电层214、1114、1116、1118、1120独立于第二伪栅极、第三伪栅极和第一伪栅极1104、1106、1102以及选择栅极和控制栅极120、118并且位于第二伪栅极、第三伪栅极和第一伪栅极1104、1106、1102以及选择栅极和控制栅极120、118下方。
用于实施第四蚀刻的工艺可以包括，例如，在第一导电层1004的与控制栅极、选择栅极和伪栅极118、120、1102至1106对应的区域上方沉积并图案化第四光刻胶层1122。此外，该工艺可以包括，例如，将一个或多个蚀刻剂1124施加至电荷捕获层130、第一导电层1004以及第一介电层、第二介电层和第三介电层210、802、1002，同时使用第四光刻胶层1122作为掩模。甚至，该工艺可以包括后续去除或以其他方式剥离第四光刻胶层1122。
如图12的截面图1200所示，在SOI衬底106的暴露区中形成轻掺杂的漏极(LDD)区1202、1204、1206。在一些实施例中，通过例如离子注入将离子1208注入到SOI衬底106中来形成LDD区1202、1204、1206。
如图13的截面图1300所示，形成侧壁层1302以衬垫：第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106；控制栅极和选择栅极118、120；以及LDD区1202、1204、1206。侧壁层1302可以是例如二氧化硅、氮化硅或一些其他电介质。此外，可以通过例如热氧化、CVD、PVD或ALD中的一种或多种形成侧壁层1302。在一些实施例中，共形地形成侧壁层1302。
如图14的截面图1400所示，回蚀刻侧壁层1302以形成主侧壁结构220，从而衬垫第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106以及控制栅极和选择栅极118、120的侧壁。在一些实施例中，主侧壁结构220限制在侧壁上(即，没有侧向延伸)。用于实施回蚀刻的工艺可以包括，例如，将一个或多个蚀刻剂1402施加至侧壁层1302一段时间，使得蚀刻剂1402基本蚀刻穿过侧壁层1302的厚度。
如图15的截面图1500所示，形成包括LDD区1202、1204、1206(参见例如图14)的源极/漏极区134、136、138a、138b。在一些实施例中，通过例如离子注入将离子1502注入到SOI衬底106中以形成源极/漏极区134、136、138a、138b。
图16的截面图1600所示，在一些实施例中，在源极/漏极区134、136、138a、138b上形成硅化物层216、218。形成硅化物层216、218的工艺可包括例如镍硅化工艺。此外，形成硅化物层216、218的工艺可以包括，例如，形成覆盖源极/漏极区134、136、138a、138b周围的表面的抗蚀剂保护氧化物(RPO)层，以阻止在这些表面上形成硅化物。
还通过图16的截面图1600示出，形成CESL 222以衬垫：主侧壁结构220；第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106的上表面或顶面和控制栅极和选择栅极118、120的上表面或顶面；以及源极/漏极区134、136、138a、138b。CESL 222可以是例如二氧化硅、氮化硅或一些其他电介质。此外，可以通过例如热氧化、CVD、PVD或ALD中的一种或多种形成CESL 222。在一些实施例中，共形地形成CESL 222。
还通过图16的截面图1600示出，形成第一ILD层146以覆盖CESL222。第一ILD层146可以是例如氧化物、PSG、低k电介质或一些其他电介质。此外，可以通过例如CVD或PVD中的一种或多种形成第一ILD层146。
如图17的截面图1700所示，对第一ILD层146、主侧壁结构220和CESL 222实施第一平坦化以暴露第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106以及控制栅极和选择栅极118、120的上表面或顶面。例如，可以通过化学机械抛光(CMP)和/或回蚀刻实施第一平坦化。
如图18的截面图1800所示，对第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106(参见例如图17)实施第五蚀刻以去除伪栅极1102、1104、1106并且形成相应的栅极开口1802、1804。用于实施第五蚀刻的工艺可以包括，例如，沉积并图案化覆盖控制栅极和选择栅极118、120的第五光刻胶层1806。此外，该工艺可以包括，例如，在使用第五光刻胶层1806作为掩模的同时将一个或多个蚀刻剂1808施加至第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106。此外，该工艺可以包括，例如，后续去除或以其他方式剥离第五光刻胶层1806a。
如图19的截面图1900所示，形成高k层1902以衬垫先前由第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106(参见例如图17)占据的栅极开口1802、1804(参见例如图18)。高k层1902具有超过约3.9的介电常数k，并且可以是例如氧化铪。此外，可以通过例如CVD、PVD、ALD或前述的组合形成高k层1902。在一些实施例中，共形地形成高k层1902。
还通过图19的截面图1900示出，形成第二导电层1904以覆盖高k层1902并且位于栅极开口1802、1804(参见例如图18)中。第二导电层1904是与第一导电层1004(参见例如图10)不同的材料，并且可以是例如铜、钨、铝或一些其他金属。此外，可以通过例如CVD、PVD、ALD或前述的组合形成第二导电层1904。
如图20的截面图2000所示，对第二导电层1904(参见例如图19)和高k层1902(参见例如图19)实施第二平坦化以与控制栅极和选择栅极118、120的上表面或顶面大致齐平。第二平坦化在栅极开口1802、1804(参见例如图18)中形成逻辑栅极122a、122b、122c。此外，第二平坦化将高k层1902分成多个高k层208a、208b、208c，其中，高k层208a、208b、208c独立于逻辑栅极122a、122b、122c并且位于逻辑栅极122a、122b、122c下方。甚至，在一些实施例中，第二平坦化使逻辑栅极122a至122c的上表面或顶面与第一ILD层146和控制栅极118的上表面或顶面共面。可以通过例如CMP和/或回蚀刻来实施第二平坦化。
如图21的截面图2100所示，形成第二ILD层148以覆盖第一ILD层146、以及控制栅极和选择栅极118、120和逻辑栅极122a至122c。例如，第二ILD层148可以是氧化物、PSG或低k电介质。此外，可以通过例如CVD或PVD形成第二ILD层148。
如图22的截面图2200所示，对第二ILD层148实施第三平坦化。可以通过例如CMP和/或回蚀来实施第三平坦化。
还通过图22的截面图2200示出，形成接触件150、152、154a、154b以穿过第一ILD层和第二ILD层146、148延伸至源极/漏极区134、136、138a、138b。额外地或可选地，接触件150、152、154a、154b形成为延伸至控制栅极、选择栅极和逻辑栅极118、120、122a至122c。接触件150、152、154a、154b可以由例如钨、铜、铝铜或一些其他导电材料形成。此外，用于形成接触件150、152、154a、154b的工艺可以包括，例如，对第一ILD层和第二ILD层146、148实施第六蚀刻以形成接触开口，用第三导电层填充接触开口，并且平坦化第三导电层以使第二ILD层148和第三导电层的上表面共面。
参考图23，提供了用于制造具有嵌入式SONOS存储器单元的IC的后高k方法的一些实施例的流程图2300。例如，后高k方法可以是相对于图3至图22所示的一系列截面图。
在步骤2302处，形成隔离区以横向地间隔开半导体衬底的存储器区和逻辑区。参见，例如，图3。
在步骤2304处，在存储器区和逻辑区上形成横向地间隔开的多个介电区。此外，多个介电区形成为具有包括位于存储器区上方的电荷捕获层的介电区。在一些实施例中，多个介电区形成为具有变化的厚度。参见，例如，图4至图10。
在步骤2306处，分别在介电区上方形成由多晶硅形成的控制栅极、选择栅极和伪栅极。在逻辑区上方形成伪栅极，并且在存储器区上方形成横向间隔开的控制栅极和选择栅极。此外，在电荷捕获层上方形成控制栅极。参见，例如，图10和图11。
在步骤2308处，在控制栅极、选择栅极和伪栅极的相对侧上形成源极/漏极区。参见，例如，图12至图15。
在步骤2310处，形成第一ILD层以覆盖控制栅极、选择栅极和伪栅极以及源极/漏极区。参见，例如，图16和图17。
在步骤2312处，去除伪栅极以形成栅极开口。参见，例如，图18。
在步骤2314处，在栅极开口中形成高k层。高k层的介电常数k超过约3.9。参见，例如，图19。
在步骤2316处，逻辑栅极由金属形成并且在栅极开口中且位于高k层上方。参见，例如，图20。
在步骤2318处，形成第二ILD层以覆盖第一ILD层以及控制栅极、选择栅极和逻辑栅极。参见，例如，图21和图22。
在步骤2320处，形成接触件以穿过第一ILD层和第二ILD层延伸至源极/漏极区和/或延伸至控制栅极、选择栅极和逻辑栅极。参见，例如，图22。
虽然该方法描述为使用多晶硅的控制栅极、选择栅极和伪栅极以及金属的逻辑栅极，但是可以采用不同的栅极材料。此外，虽然该方法描述为使用高k层，但是可以省略高k层或者用不同的材料替换高k层。甚至，虽然流程图2300描述的方法在本文中示出并描述为一系列步骤或事件，但是应当理解，这些步骤或事件的所示顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。此外，在本文中并不是所有示出的步骤是对实施本发明的一个或多个方面都是必需的，以及可以在一个或多个单独的步骤和/或阶段中进行本文示出的步骤中的一个或多个。
图24A至图24D和图25共同示出用于制造与图1C符合的IC的可选制造流程。图24A的截面图1500A对应于先前讨论的图15，其中，已经形成源极/漏极区134、136、138a、138b。在一些实施例中，通过例如离子注入将离子1502注入到SOI衬底106中来形成源极/漏极区134、136、138a、138b。
如图24B的截面图1500B所示，可以旋涂第四光刻胶层并将其图案化以提供第五光刻胶掩模1550，其中，第五光刻胶掩模1550具有与IC的公共源极/漏极区相对应的开口1552。此外，该工艺可以包括，例如，在第四光刻胶层1122用作掩模的同时，施加一个或多个蚀刻剂以去除半导体器件层106C和下面的绝缘层106B的暴露部分，从而形成向下延伸穿过半导体器件层106C和下面的绝缘层106B的凹槽。
如图24C的截面图1500C所示，可以执行一个或多个离子注入操作以在操作衬底106A中形成掺杂区139。在执行离子注入之后，实施热退火以在绝缘层106B下方扩散注入的掺杂剂并修复由离子注入引起的表面损伤。然而，即使进行退火，诸如晶格中的错位的一些表面损伤仍可能存在于掺杂区139的上表面处。由于在退火期间发生的扩散，掺杂区139的宽度通常大于开口1552的宽度。
如图24D的截面图1500D所示，可以执行选择性外延生长工艺以在掺杂区139上方生长外延线137。在一些实施例中，可以停止外延生长，从而使得外延线137的上表面与半导体器件层106C的上表面大致是平坦的，但更典型地，外延线137具有在半导体器件层106C的上表面之上凸起或保留在半导体器件层106C的上表面下面的最上表面。甚至，该工艺可以包括后续去除或以其他方式剥离第五光刻胶掩模1550。
如图25的截面图1600A所示，在一些实施例中，在源极/漏极区134、136、138a、138b上并且在外延线137上方形成硅化物层216。形成硅化物层216、218的工艺可包括例如镍硅化工艺。此外，形成硅化物层216、218的工艺可包括，例如，形成覆盖围绕源极/漏极区134、136、138a、138b和外延线137的表面的抗蚀剂保护氧化物(RPO)层以阻挡在这些表面上形成硅化物。
还通过图25的截面图1600A示出，形成CESL 222以衬垫：主侧壁结构220；第一伪栅极、第二伪栅极和第三伪栅极1102、1104、1106的上表面或顶面以及控制栅极和选择栅极118、120的上表面或顶面；源极/漏极区134、136、138a、138b；和外延线137。CESL 222可以是例如二氧化硅、氮化硅或一些其他电介质。此外，可以通过例如热氧化、CVD、PVD或ALD中的一种或多种形成CESL 222。在一些实施例中，共形地形成CESL222。
还通过图25的截面图1600A示出，形成第一ILD层146以覆盖CESL222。第一ILD层146可以是例如氧化物、PSG、低k电介质或一些其他电介质。此外，可以通过例如CVD或PVD中的一种或多种形成第一ILD层146。在图25之后，可选方法然后返回至先前示出的图17并继续至图22。
因此，如从上面可以理解的，本发明提供了一种包括逻辑器件和存储器单元的IC。逻辑器件布置在半导体衬底上并且包括布置在高k介电层内的逻辑栅极。存储器单元布置在半导体衬底上并且彼此包括横向邻近的控制晶体管和选择晶体管。控制晶体管和选择晶体管分别包括控制栅极和选择栅极，并且控制晶体管还包括位于控制栅极下方的电荷捕获层。控制栅极和选择栅极是第一材料，并且逻辑栅极是第二材料。
在一些实施例中，所述绝缘体上半导体衬底是完全耗尽的绝缘体上半导体(FDSOI)衬底。
在一些实施例中，所述半导体器件层是厚度在从5nm至40nm的范围内的单晶硅层，所述绝缘层是厚度在从10nm至60nm的范围内的二氧化硅或蓝宝石层。
在一些实施例中，所述半导体器件层的厚度使得在所述存储器单元或所述逻辑器件的操作期间，所述存储器单元或所述逻辑器件的沟道区中的耗尽区完全延伸穿过所述半导体器件层的深度。
在一些实施例中，该集成电路还包括：单独的源极/漏极区，设置在所述控制栅极的第一侧上；中间源极/漏极区，横向布置在所述控制栅极的第二侧和所述选择栅极的第一侧之间，所述控制栅极的第二侧与所述控制栅极的第一侧相对。
在一些实施例中，该集成电路还包括：公共源极/漏极区，布置在所述选择栅极的与所述选择栅极的第一侧相对的第二侧上，其中，所述公共源极/漏极区具有延伸到所述操作衬底中的最下部分。
在一些实施例中，该集成电路还包括：偏置电路，配置为通过将所述公共源极/漏极区偏置至-3.5伏、同时将单独的源极/漏极区偏置至小于+1.1伏，同时将所述选择栅极偏置至-3.5伏，并且同时将所述控制栅偏置至+4伏来对所述存储器单元执行编程禁止操作。
在一些实施例中，所述单独的源极/漏极区和所述中间源极/漏极区具有与所述绝缘体上半导体衬底的所述绝缘层的上表面直接接触的下部。
在一些实施例中，该集成电路还包括：隔离区，设置在所述半导体器件层中且位于所述存储器单元和所述逻辑器件之间，所述隔离区从所述半导体器件层的上表面延伸且接触所述绝缘层的上表面。
在其他实施例中，本发明提供了一种用于制造集成电路的后高k方法。在半导体衬底上方形成电荷捕获层。控制栅极、选择栅极和伪栅极由第一材料形成并且在半导体衬底上方横向地间隔开。在电荷捕获层上方形成控制栅极。在控制栅极、选择栅极和伪栅极之间横向地形成ILD层，并且ILD层的上表面处于与控制栅极、选择栅极和伪栅极的上表面大致相同的平面。去除伪栅极以形成栅极开口。形成高k介电层以衬垫栅极开口。在栅极开口中和高k介电层上方形成第二材料的逻辑栅极。
在其他实施例中，本发明提供了一种用于制造集成电路的方法，所述方法包括：在绝缘体上半导体(SOI)衬底上形成电荷捕获层，所述绝缘体上半导体衬底包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；形成具有第一材料且在所述半导体器件层上方横向地间隔开的控制栅极、选择栅极和伪栅极，其中，在所述电荷捕获层上方形成所述控制栅极；在所述控制栅极、所述选择栅极和所述伪栅极之间横向地形成层间介电(ILD)层，并且所述层间介电层的上表面与所述控制栅极、所述选择栅极和所述伪栅极的上表面处于相同的平面；去除所述伪栅极以形成栅极开口；形成衬垫所述栅极开口的高k介电层；以及在所述栅极开口中和所述高k介电层上方形成具有第二材料的逻辑栅极。
在一些实施例中，该方法还包括：去除所述伪栅极，但不去除所述控制栅极和所述选择栅极。
在一些实施例中，所述去除包括：对所述伪栅极实施蚀刻以形成所述栅极开口。
在一些实施例中，形成所述逻辑栅极包括：形成填充所述栅极开口且位于所述高k介电层上方的所述第二材料的导电层；以及对所述导电层实施平坦化以形成所述逻辑栅极。
在一些实施例中，该方法还包括：去除所述半导体器件层和所述绝缘层的部分以沿着所述选择栅极的一侧在所述绝缘体上半导体衬底中形成凹槽，其中，所述凹槽暴露所述操作衬底的部分；实施离子注入工艺以将离子注入到所述操作衬底的暴露部分中，从而在所述操作衬底中形成掺杂区；以及实施外延生长工艺以在所述凹槽中生长外延半导体区以直接接触所述掺杂区的上表面。
在一些实施例中，该方法还包括：在所述离子注入工艺之后进行热退火以扩散来自所述离子注入的掺杂剂，从而使得扩散的所述掺杂剂在所述绝缘层的下表面的正下方延伸。
在一些实施例中，该方法还包括：在所述半导体器件层上方形成横向地间隔开且高度变化的多个介电区；以及分别在所述多个介电区上方形成所述控制栅极、所述选择栅极和所述逻辑栅极。
在其他实施例中，本发明提供了一种包括逻辑器件和存储器单元的IC。逻辑器件布置在半导体衬底上并包括逻辑栅极。存储器单元布置在半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管。控制晶体管和选择晶体管分别包括控制栅极和选择栅极，并且控制晶体管还包括位于控制栅极下方的电荷捕获层。控制栅极和选择栅极是第一材料，并且逻辑栅极是第二材料。
在其他实施例中，本发明提供了一种包括存储器件的集成电路(IC)，包括：绝缘体上半导体(SOI)衬底，包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；第一单独的源极/漏极区和第二单独的源极/漏极区，布置在所述半导体器件层中并且彼此间隔开；第一中间源极/漏极区和第二中间源极/漏极区，布置在所述半导体器件层中，并且布置在所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，所述第一单独的源极/漏极区通过第一控制沟道区与所述第一中间源极/漏极区间隔开，并且所述第二单独的源极/漏极区通过第二控制沟道区与所述第二中间源极/漏极区间隔开；公共的源极/漏极区，布置在所述半导体器件层中并且布置在所述第一中间源极/漏极区和所述第二中间源极/漏极区之间，所述第一中间源极/漏极区通过第一选择沟道区与所述公共源极/漏极区间隔开，所述第二中间源极/漏极区通过第二选择沟道区与所述公共源极/漏极区间隔开；第一控制栅极和第二控制栅极，分别布置在所述第一控制沟道区和所述第二控制沟道区上方；以及第一选择栅极和第二选择栅极，分别布置在所述第一选择沟道区和所述第二选择沟道区上方；其中，所述公共源极/漏极区包括布置在所述操作衬底中的掺杂区和从所述半导体器件层的上表面附近延伸至所述掺杂区的上表面的外延半导体区。
在一些实施例中，所述公共源极/漏极区在所述存储器件的多个相应列的多个公共源极/漏极区之间的连续路径中延伸。
在一些实施例中，所述公共源极/漏极区具有布置在所述第一选择栅极和第二选择栅极正下方的最外边缘。
在一些实施例中，所述掺杂区具有第一方向上测量的在所述第一选择栅极和所述第二选择栅极的最近边缘之间的第一宽度，并且所述外延半导体区具有在所述第一方向上测量的第二宽度，所述第二宽度大于所述第一宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路(IC)，包括：
绝缘体上半导体(SOI)衬底，包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；
逻辑器件，包括布置在所述半导体器件层上方的逻辑栅极，其中，在高k介电层内设置所述逻辑栅极；存储器单元，包括控制栅极和选择栅极，所述控制栅极和所述选择栅极彼此横向邻近并且布置在所述半导体器件层上方，其中，电荷捕获层位于所述控制栅极下方；
单独的源极/漏极区，设置在所述控制栅极的第一侧上；
中间源极/漏极区，横向布置在所述控制栅极的第二侧和所述选择栅极的第一侧之间，所述控制栅极的第二侧与所述控制栅极的第一侧相对；以及
公共源极/漏极区，布置在所述选择栅极的与所述选择栅极的第一侧相对的第二侧上，其中，所述公共源极/漏极区具有延伸到所述操作衬底中的最下部分。
2.根据权利要求1所述的集成电路，其中，所述绝缘体上半导体衬底是完全耗尽的绝缘体上半导体(FDSOI)衬底。
3.根据权利要求1所述的集成电路，其中，所述半导体器件层是厚度在从5nm至40nm的范围内的单晶硅层，所述绝缘层是厚度在从10nm至60nm的范围内的二氧化硅或蓝宝石层。
4.根据权利要求1所述的集成电路，其中，所述半导体器件层的厚度使得在所述存储器单元或所述逻辑器件的操作期间，所述存储器单元或所述逻辑器件的沟道区中的耗尽区完全延伸穿过所述半导体器件层的深度。
5.根据权利要求1所述的集成电路，
其中，所述公共源极/漏极区具有布置在所述选择栅极正下方的最外沿。
6.根据权利要求1所述的集成电路，其中，所述单独的源极/漏极区具有与所述绝缘体上半导体(SOI)衬底的绝缘层的上表面直接接触的下部。
7.根据权利要求6所述的集成电路，还包括：
偏置电路，配置为通过将所述公共源极/漏极区偏置至-3.5伏、同时将单独的源极/漏极区偏置至小于+1.1伏，同时将所述选择栅极偏置至-3.5伏，并且同时将所述控制栅偏置至+4伏来对所述存储器单元执行编程禁止操作。
8.根据权利要求5所述的集成电路，其中，所述单独的源极/漏极区和所述中间源极/漏极区具有与所述绝缘体上半导体衬底的所述绝缘层的上表面直接接触的下部。
9.根据权利要求8所述的集成电路，还包括：
隔离区，设置在所述半导体器件层中且位于所述存储器单元和所述逻辑器件之间，所述隔离区从所述半导体器件层的上表面延伸且接触所述绝缘层的上表面。
10.一种包括存储器件的集成电路(IC)，包括：
绝缘体上半导体(SOI)衬底，包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；
第一单独的源极/漏极区和第二单独的源极/漏极区，布置在所述半导体器件层中并且彼此间隔开；
第一中间源极/漏极区和第二中间源极/漏极区，布置在所述半导体器件层中，并且布置在所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，所述第一单独的源极/漏极区通过第一控制沟道区与所述第一中间源极/漏极区间隔开，并且所述第二单独的源极/漏极区通过第二控制沟道区与所述第二中间源极/漏极区间隔开；
公共的源极/漏极区，布置在所述半导体器件层中并且布置在所述第一中间源极/漏极区和所述第二中间源极/漏极区之间，所述第一中间源极/漏极区通过第一选择沟道区与所述公共源极/漏极区间隔开，所述第二中间源极/漏极区通过第二选择沟道区与所述公共源极/漏极区间隔开；
第一控制栅极和第二控制栅极，分别布置在所述第一控制沟道区和所述第二控制沟道区上方；以及
第一选择栅极和第二选择栅极，分别布置在所述第一选择沟道区和所述第二选择沟道区上方；
其中，所述公共源极/漏极区包括布置在所述操作衬底中的掺杂区和从所述半导体器件层的上表面附近延伸至所述掺杂区的上表面的外延半导体区。
11.根据权利要求10所述的集成电路，其中，所述公共源极/漏极区在所述存储器件的多个相应列的多个公共源极/漏极区之间的连续路径中延伸。
12.根据权利要求10所述的集成电路，其中，所述公共源极/漏极区具有布置在所述第一选择栅极和第二选择栅极正下方的最外边缘。
13.根据权利要求10所述的集成电路，其中，所述掺杂区具有第一方向上测量的在所述第一选择栅极和所述第二选择栅极的最近边缘之间的第一宽度，并且所述外延半导体区具有在所述第一方向上测量的第二宽度，所述第二宽度大于所述第一宽度。
14.一种用于制造集成电路的方法，所述方法包括：
在绝缘体上半导体(SOI)衬底上形成电荷捕获层，所述绝缘体上半导体衬底包括操作衬底、位于所述操作衬底上方的绝缘层、以及位于所述绝缘层上方的半导体器件层；
形成具有第一材料且在所述半导体器件层上方横向地间隔开的控制栅极、选择栅极和伪栅极，其中，在所述电荷捕获层上方形成所述控制栅极；
去除所述半导体器件层和所述绝缘层的部分以沿着所述选择栅极的一侧在所述绝缘体上半导体衬底中形成凹槽，其中，所述凹槽暴露所述操作衬底的部分；
实施离子注入工艺以将离子注入到所述操作衬底的暴露部分中，从而在所述操作衬底中形成掺杂区；以及
实施外延生长工艺以在所述凹槽中生长外延半导体区以直接接触所述掺杂区的上表面；
在所述控制栅极、所述选择栅极和所述伪栅极之间横向地形成层间介电(ILD)层，并且所述层间介电层的上表面与所述控制栅极、所述选择栅极和所述伪栅极的上表面处于相同的平面；
去除所述伪栅极以形成栅极开口；
形成衬垫所述栅极开口的高k介电层；以及
在所述栅极开口中和所述高k介电层上方形成具有第二材料的逻辑栅极。
15.根据权利要求14所述的方法，还包括：
去除所述伪栅极，但不去除所述控制栅极和所述选择栅极。
16.根据权利要求14所述的方法，其中，所述去除包括：
对所述伪栅极实施蚀刻以形成所述栅极开口。
17.根据权利要求14所述的方法，其中，形成所述逻辑栅极包括：
形成填充所述栅极开口且位于所述高k介电层上方的所述第二材料的导电层；以及
对所述导电层实施平坦化以形成所述逻辑栅极。
18.根据权利要求14所述的方法，其中，所述半导体器件层是厚度在从5nm至40nm的范围内的单晶硅层，所述绝缘层是厚度在从10nm至60nm的范围内的二氧化硅或蓝宝石层。
19.根据权利要求14所述的方法，还包括：
在所述离子注入工艺之后进行热退火以扩散来自所述离子注入的掺杂剂，从而使得扩散的所述掺杂剂在所述绝缘层的下表面的正下方延伸。
20.根据权利要求14所述的方法，还包括：
在所述半导体器件层上方形成横向地间隔开且高度变化的多个介电区；以及
分别在所述多个介电区上方形成所述控制栅极、所述选择栅极和所述逻辑栅极。
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