CN107039456A - 用于嵌入式存储器的高k后制制造工艺 - Google Patents

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Abstract

本发明实施例提供了一种使用高k金属栅极(HKMG)技术的具有嵌入式硅‑氧化物‑氮化物‑氧化物‑硅(SONOS)存储单元的集成电路(IC)。逻辑器件布置在半导体衬底上以及包括逻辑栅极。逻辑栅极布置在高k介电层内。存储单元布置在半导体衬底上以及包括彼此横向邻近的控制晶体管和选择晶体管。控制和选择晶体管分别包括控制栅极和选择栅极。控制晶体管还包括控制栅极下面的电荷捕获层。控制栅极和选择栅极是第一材料，以及逻辑栅极是第二材料。还提供了用于制造IC的高k后制方法。本发明实施例涉及集成电路以及用于制造集成电路的方法。

Description

用于嵌入式存储器的高k后制制造工艺
技术领域
本发明实施例涉及集成电路以及用于制造集成电路的方法。
背景技术
嵌入式存储器是将逻辑器件集成在通用的集成电路(IC)管芯或芯片上的电子存储。嵌入式存储器支持逻辑器件的操作并且通常用于超大规模集成(VLSI)IC管芯或芯片。这种集成通过消除芯片之间的互连结构有利的提高了性能并且通过共享嵌入式存储器和逻辑器件之间的工艺步骤有利地降低了制造成本。
发明内容
根据本发明的一个实施例，提供了一种集成电路(IC)，包括：逻辑器件，布置在半导体衬底上并且包括逻辑栅极，其中，所述逻辑栅极布置在高k介电层内；以及存储单元，布置在所述半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下面的电荷捕获层；其中，所述控制栅极和所述选择栅极是第一材料，以及其中，所述逻辑栅极是第二材料；
根据本发明的另一实施例，还提供了一种用于制造集成电路的方法，所述方法包括：在半导体衬底上方形成电荷捕获层；形成第一材料的控制栅极、选择栅极和伪栅极，所述控制栅极、所述选择栅极和所述伪栅极在所述半导体衬底上方横向隔开，其中，在所述电荷捕获层上方形成所述控制栅极；在横向地位于所述控制栅极、所述选择栅极和所述伪栅极之间形成层间介电(ILD)层，以及所述层间介电(ILD)层具有与所述控制栅极、所述选择栅极和所述伪栅极的上部表面共面的上部表面；去除所述伪栅极以形成栅极开口；形成内衬于所述栅极开口的高k介电层；以及在所述栅极开口中且在所述高k介电层上方形成第二材料的逻辑栅极。
根据本发明的又一实施例，还提供了一种集成电路(IC)包括：逻辑器件，布置在半导体衬底上并且包括逻辑栅极：以及存储单元，布置在所述半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下面的电荷捕获层；其中，所述控制栅极和所述选择栅极是第一材料，以及其中，所述逻辑栅极是第二材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出使用高k金属栅极(HKMG)技术的集成电路(IC)的一些实施例的截面图并且包括嵌入式硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元。
图2示出了图1的IC的一些更详细的实施例的截面图。
图3至图22示出用于制造具有嵌入式SONOS存储单元的IC的高k后制方法的一些实施例的一系列截面图。
图23示出了图3至图22的高k后制方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，在随后的说明书中，在第二工艺之前实施第一工艺可包括在第一工艺之后立即实施第二工艺的实施例，并且还可以包括在第一工艺和第二工艺之间可实施额外工艺的实施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
一些集成电路(IC)包括逻辑器件和嵌入式存储器。逻辑器件包括布置在半导体衬底上方并且被各自的逻辑介电区从半导体衬底垂直隔开的各自的多晶硅逻辑栅极。嵌入式存储器包括双晶体管(2T)硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元的阵列。2TSONOS存储单元包括在半导体衬底上方横向隔开的多晶硅控制栅极和多晶硅选择栅极。多晶硅控制栅极和选择栅极布置在半导体衬底上方并且通过各自的控制和选择介电区与半导体衬底隔开，以及控制介电区包括电荷捕获层。此外，多晶硅控制栅极和选择栅极各自的源极/漏极区在多晶硅控制栅极和选择栅极的相对两侧横向隔开，多晶硅控制栅极和选择栅极具有横向布置在多晶硅控制栅极和选择栅极的之间的源极/漏极区。
上述IC面临的挑战是由于多晶硅栅极的使用使得IC达到了性能和/或尺寸的极限。例如，在功率消耗和/或开关速度方面的性能可以量化。
本发明涉及使用高k金属栅极(HKMG)技术的具有嵌入式SONOS存储单元的IC。在一些实施例中，IC包括布置在半导体衬底上的逻辑器件和嵌入式存储器单元。逻辑器件包括具有大于约3.9(即，高k层)的介电常数k的介电层，并且还包括布置在介电层上方的金属逻辑栅极。嵌入式存储器单元包括控制晶体管和选择晶体管。控制晶体管和选择晶体管分别包括横向彼此邻近并且是多晶硅的控制栅极和选择栅极。此外，控制晶体管包括布置在控制栅极上方的电荷捕获层。通过将HKMG技术合并入逻辑器件内，IC获得了优良的性能、低的能耗和尺寸。金属栅极和高k层降低了泄漏电流，增加了最大的漏极电流，减轻了费米能级钉扎，以及降低了逻辑器件的阈值电压。
本发明还涉及用于制造IC的方法。在一些实施例中，控制栅极、选择栅极和伪栅极由多晶硅形成，并且在半导体衬底上方横向隔开。随后去除伪栅极以形成栅极开口，并且在栅极开口中形成高k层。此外，在栅极开口中形成金属逻辑栅极。通过形成高k层和金属栅极后制，降低了制造成本，缩短了工艺长度。此外，可以使用HKMG技术而不改变用于包括控制栅极和选择栅极的嵌入式存储单元的制造工艺。
参考图1，提供了使用HKMG技术的具有嵌入式SONOS存储单元102的IC的一些实施例的截面图100。如图，存储单元102布置在半导体衬底106的存储区104上，并且包括控制晶体管108和选择晶体管110。此外，逻辑器件112布置在半导体衬底106的逻辑区114上。存储区104和逻辑区114彼此横向邻近以及，在一些实施例中，通过隔离区116彼此隔开。
存储单元102和逻辑器件112各自的栅极118、120、122布置在半导体衬底106上方并且被各自的介电区124、126、128从半导体衬底106垂直隔开。在一些实施例中，栅极118、120、122的上表面或顶面基本共面。栅极118、120、122包括彼此邻近横向布置并且与控制和选择晶体管108、110对应的控制栅极(CG)118和选择栅极(SG)120。此外，栅极118、120、122包括对应于逻辑器件112的逻辑栅极(LG)122。控制栅极和选择栅极118、120是第一材料，以及逻辑栅极122是第二材料。在一些实施例中，第一材料是多晶硅，以及第二材料是金属。
介电区124、126、128包括对应于控制栅极、选择栅极和逻辑栅极118、120、122的控制介电区124、选择介电区126和逻辑介电区128。在一些实施例中，控制介电区124包括电荷捕获层130以及上面的介电分区132。此外，逻辑介电区128包括或另外是高k层(即，具有大于约3.9的介电常数k的介电层)。
有利地，将HKMG技术合并入逻辑器件112内，IC获得了优良的性能、低能耗以及小尺寸。金属栅极和高k层降低了泄漏电流，增加了最大的管道电流，减轻了费米能级钉扎，以及降低了逻辑器件112的阈值电压。
栅极118、120、122各自的源极/漏极区134、136、138布置在半导体衬底106的上部表面中。源极/漏极区134、136、138布置在栅极118、120、122的相对两侧上并且将栅极118、120、122的沟道区140、142、144限定在栅极118、120、122下面。在一些实施例中，控制栅极和选择栅极118、120共享横向布置在控制栅极和选择栅极118、120之间的源极/漏极区136。
第一层间介电(ILD)层146横向布置在控制栅极、选择栅极和逻辑栅极118、120、122之间以及，在一些实施例中，具有与控制栅极、选择栅极和逻辑栅极118、120、122的上表面或顶面基本共面的上表面或顶面。第二ILD层148布置在第一ILD层146上方以及，在一些实施例中，具有与控制栅极、选择栅极和逻辑栅极118、120、122的上表面或顶面基本共面的下部或底面。接触件150、152、154穿过第一和第二ILD层146、148垂直延伸到源极/漏极区134、136、138的一个或多个，和/或延伸到控制栅极、选择栅极和逻辑栅极118、120、122的一个或多个。
在操作中，电荷捕获层130存储电荷并且在分别代表逻辑“0”和逻辑“1”的不同量的存储电荷之间选择性地切换。为了读取存储电荷量，在一些实施例中，施加偏压到控制栅极118，使得控制栅极118下面的控制沟道区140依据存储电荷量选择性的实施。依据控制沟道区140是否导电(conducts)，电荷捕获层130存储了逻辑“0”或逻辑“1”。由于存储的电荷屏蔽了由控制栅极118产生的电场，因此阈值电压诱导控制沟道区140以实施存储电荷量的变化。因此，在不同的存储电荷量处选择阈值电压之间的偏压。为了增加电荷捕获层130的电荷，在一些实施例中，分别用相对高的和低的电压偏置控制栅极和选择栅极118、120以促进热载流子注入。为了去除电荷捕获层130的电荷，在一些实施例中，分别用与电荷捕获层130中的存储电荷相反极性的高压偏置控制栅极118以促进电荷脱离电荷捕获层130的隧穿效应(FNT)。
然而IC是关于嵌入式2T SONOS存储单元102的描述，应当理解，其它类型的嵌入式存储器单元都适合。例如，IC可以包括具有多个或少个晶体管的嵌入式存储器。作为另外的实例，IC可以包括具有控制栅极和选择栅极的嵌入式存储器单元并且不是半导体材料。
参考图2，图1的IC的一些更详细的实施例的截面图200。如图，嵌入式存储器102布置在半导体衬底106的存储区104上，并且多个逻辑器件112a、112b、112c布置在半导体衬底106的逻辑区114上。例如，嵌入式存储器单元102可以是2T SONOS存储单元，和/或可以包括，例如，控制晶体管108和选择晶体管110。例如，半导体衬底106可以是诸如块状硅衬底，或绝缘体上硅(SOI)衬底的块状半导体衬底。例如，逻辑器件112a-112c可以包括第一逻辑器件112a、第二逻辑器件112b、第三逻辑器件112c或前述的组合。例如，第一逻辑器件112a可以是高压晶体管，例如，第二逻辑器件112b可以是单栅极氧化物晶体管，以及第三逻辑器件112c可以是，例如双栅极氧化物晶体管。
存储区104和逻辑区114彼此横向邻近以及，在一些实施例中，通过第一隔离区116彼此隔开。此外，在一些实施例中，逻辑器件112a-112c通过第二隔离区202、204彼此横向隔开。例如，第一和/或第二隔离区116、202、204可以是浅沟槽隔离(STI)区、深沟槽(DTI)区、注入隔离区或前述的组合。
存储单元102和逻辑器件112a-112c各自的栅极118、120、112a、112b、112c布置在半导体衬底106上方并且通过各自的介电区124、126、128a、128b、128c从半导体衬底106垂直隔开。在一些实施例中，栅极118、120、122a-122c的上表面或顶面基本共面。此外，在一些实施例中，变化栅极118、120、122a-122c的高度。栅极118、120、122a-122c包括彼此邻近横向布置并且都对应于存储单元102的控制栅极118和选择栅极120。此外，栅极118、120、122a-122c包括对应于逻辑器件112a-112c的逻辑栅极122a-122c。控制栅极和选择栅极118、120是第一材料，以及逻辑栅极122a-122c是第二材料。在一些实施例中，第一材料是多晶硅或一些其它硅，和/或第二材料是金属。金属可以是或另外包括，例如钛、钽、钨、铜、铝铜、或铝。
介电区124、126、128a-128c布置在栅极118、120、122a-122c和半导体衬底106之间以从半导体衬底106隔离和隔开栅极118、120、122a-122c。在一些实施例中，介电区124、126、128a-128c包括与下部或底面基本共面的和/或具有变化的高度H1、H2、H3、H4、H5。介电区124、126、128a-128c包括对应于控制栅极、选择栅极和逻辑栅极118、120、122a-122c的控制介电区124、选择介电区126和逻辑介电区128a-128c。
逻辑介电区128a-128c包括内衬于逻辑栅极122a-122c的下部或底面的各自的高κ层208a、208b、208c。在一些实施例中，高κ层208a-208c还内衬于逻辑栅极122a-122c的侧壁表面和/或直接邻接逻辑栅极122a-122c。高κ层208a-208c可以是，例如，或另外包括氧化铪、氧化铪硅、氧化铪铝、氧化铪钽、硅酸锆或氧化锆。
控制介电区124包括配置为存储电荷的电荷捕获层130。在一些实施例中，电荷捕获层130是或另外包括氧化物-氮化物-氧化物(ONO)结构或氧化物-纳米晶体-氧化物(ONCO)结构。ONO结构可以包括，例如，第一氧化物层、布置在第一氧化物层上方并且邻接第一氧化物层的氮化物层，以及布置在氮化物层上方并且邻接氮化物层的第二氧化物层。第一和第二氧化物层可以是，例如，氮氧化硅，和/或氮化物层可以是，例如，氮化硅。例如，ONCO结构可以包括第一氧化物层、布置在第一氧化物层上方并且邻接第一氧化物层的纳米晶体层以及布置在纳米晶体层上方并且邻接纳米晶体层的第二氧化物层。纳米晶体层可以是，例如，硅量子点层。
在一些实施例中，介电区124、126、128a-128c分别包括位于高κ层208a-208c下面的和/或位于电荷捕获层130上面的介电层210、212、214。例如，第一逻辑介电区128a可以包括第一介电层210。作为另外的实例，控制和选择介电区124、126以及第一和第三逻辑介电区128a、128c可以分别包括第二介电层212。作为另外的实例，控制和选择介电区124、126和第一、第二和第三逻辑介电区128a-128c可以分别包括第三介电层214。第一、第二和第三介电层210、212、214可以是，例如，氧化硅，氮化硅，或前述的组合。
栅极118、120、122a-122c各自的源极/漏极区134、136、138a、138b布置在半导体衬底106的上部表面中。源极/漏极区134、136、138a、138b布置在栅极118、120、122a-122c的相对两侧上并且将栅极118、120、122a-122c各自的沟道区140、142、144a、144b、144c限定在栅极118、120、122a-122c下面。沟道区140、142、144a、144b、144c依据施加到栅极118、120、122a-122c的偏压选择性的实施。在一些实施例中，控制栅极和选择栅极118、120共享横向布置在控制栅极和选择栅极118、120之间的源极/漏极136。源极/漏极区134、136、138a、138b可以是，例如，以具有相对掺杂类型(n或p型)的掺杂区作为半导体衬底106的周围区。此外，源极/漏极区134、136、138a、138b可以是，例如，被硅化物层216、218覆盖。在一些实施例中，硅化物层216、218是硅化镍或硅化钛。
在一些实施例中，主侧壁结构220和/或接触蚀刻停止层(CESL)222排列栅极118、120、122a-122c的侧壁。此外，在一些实施例中，CESL 222横向延伸以覆盖源极/漏极区134、136、138a、138b，和/或以覆盖第一和/或第二隔离区116、202、204。甚至，在一些实施例中，主侧壁结构220横向布置在CESL 222和栅极118、120、122a-122c之间，和/或横向布置在CESL 222和高k层208a-208c之间。此外，在一些实施例中，主侧壁结构220和CESL 222的上表面或顶面与栅极118、120、122a-122c的上表面或顶面基本共面。主侧壁结构220和/或CESL 222可以是，例如，氧化硅，氮化硅，或一些其它电介质。
第一ILD层146横向布置在栅极118、120、122a-122c之间以及，在一些实施例中，具有与栅极118、120、122a-122c的上表面或顶面基本共面的上表面或顶面。第二ILD层148布置在第一ILD层146上方以及，在一些实施例中，具有与栅极118、120、122a-122c的上表面或顶面基本共面的下部或底面。第一和/或第二ILD层146、148可以是，例如，氧化物、聚硅酸盐玻璃(PSG)、具有小于约3.9的介电常数的介电材料(即，低κ介电材料)，或一些其它介电材料。接触件150、152、154a、154b穿过第一和第二ILD层146、148垂直延伸至一个或多个源极/漏极区134、136、138a、138b，和/或延伸至一个或多个栅极118、120、122a-122c。接触件150、152、154a、154b可以是，例如，钨、铜、铝铜或一些其它导电材料。
图2示出具有多个逻辑器件112a-112c的IC，多个或少个逻辑器件是合适的。例如，图2的IC可以省略第一和第三逻辑器件112a、112c。作为另外的实例，图2的IC可以省略第一和第二逻辑器件112a、112b。也作为另外的实例，图2的IC可以省略第二和第三逻辑器件112a、112c。
参考图3至图22，提供了用于制造具有嵌入式SONOS存储单元的IC的高k后制方法的一些实施例的一系列截面图。
如图3的截面图300所示，在半导体衬底106的上侧上形成第一隔离区116以将半导体衬底106的存储区104与半导体衬底106的逻辑区114横向隔开。此外，在半导体衬底106的上侧上形成一个或多个第二隔离区202、204以将逻辑区114分成逻辑器件区302、304、306。例如，逻辑器件区302、304、306可以对应于不同的器件类型，诸如高压晶体管和双栅极氧化物晶体管。在一些实施例中，第一和第二隔离区116、202、204同时形成。此外，在一些实施例中，用于形成第一和/或第二隔离区116、202、204的工艺包括对半导体衬底106蚀刻以形成沟槽，以及随后用介电材料填充沟槽。
如图4的截面图400所示，形成电荷捕获层130以覆盖半导体衬底106以及第一和第二隔离区116、202、204。在一些实施例中，电荷捕获层130包括第一氧化物层402、布置在第一氧化物层402上方的氮化物或纳米晶体层404以及布置在氮化物或纳米晶体层404上方的第二氧化物层406。第一和第二氧化物层402、406可以是，例如，氧化硅和/或氮化物或纳米晶体层402可以是，例如，氮化硅或硅纳米晶体。此外，在一些实施例中，氮化物或纳米晶体层404直接布置在第一氧化物层402上，和/或第二氧化物层406可以直接布置在氮化物或纳米晶体层404上。用于形成电荷捕获层130的工艺可以，例如，包括依次形成第一氧化物层402、氮化物或纳米晶体层404和第二氧化物层406。可以通过例如热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或前述组合形成第一和第二氧化物层402、406和氮化物或纳米晶体层404。
如图5的截面图500所示，对电荷捕获层130实施第一蚀刻。第一蚀刻使电荷捕获层130保留(localizes)在与存储区104的控制晶体管区504横向邻近的存储区104的选择晶体管区502。用于实施第一蚀刻的工艺可以，例如，包括在电荷捕获层130上方沉积和图案化第一光刻胶层506以掩蔽电荷捕获层130的保留于选择晶体管502的区域。此外，该工艺可以，例如，包括施加一个或多个蚀刻剂508到电荷捕获层130同时使用第一光刻胶层506作为掩模。甚至，该工艺可以包括，例如，依次去除或剥离第一光刻胶层506。
如图6的截面图600所示，形成第一介电层210以覆盖电荷捕获层130和半导体衬底106的暴露区域。第一介电层210可以是，例如，氧化硅或一些其它氧化物。此外，可以通过例如，一个或多个热氧化、CVD、PVD或ALD形成第一介电层210。在一些实施例中，可以共形地形成第一介电层210(例如，具有基本均匀的厚度)。
如图7的截面图700所示，对第一介电层210实施第二蚀刻以使第一介电层210保留于第一和第二逻辑器件区302、304。用于实施第二蚀刻的工艺可以，例如，包括沉积和图案化第一介电层210上方的第二光刻胶层702以掩蔽第一介电层210的保留于第一和第二逻辑器件区302、304的区域。此外，该工艺可以包括，例如，施加一个或多个蚀刻剂704到第一介电层210，同时使用第二光刻胶层702作为掩模。甚至，该工艺可以包括，例如，依次去除或剥离第二光刻胶层702。
如图8的截面图800所示，第二介电层802形成为内衬于电荷捕获层130、第一介电层210和半导体衬底106的暴露区。第二介电层802可以是，例如，氧化硅或一些其他氧化物。此外，可以通过例如，一个或多个热氧化、CVD、PVD或ALD形成第二介电层802。在一些实施例中，可以共形的形成第二介电层802。
如图9的截面图900所示，对第一和第二介电层210、802实施第三蚀刻以暴露第一和第三逻辑器件区302、306之间的第二逻辑器件区304。实施第三蚀刻的工艺可以包括，例如，在第二介电层802的横向地围绕第二逻辑器件区304的区域上方沉积和图案化光刻胶层902。此外，该工艺可以包括，例如，施加一个或多个蚀刻剂904到第一和第二介电层210、802，同时使用第三光刻胶层902作为掩模。甚至，该工艺可以包括，例如，依次去除或剥离第三光刻胶层902。
如图10的截面图1000所示，第三介电层1002形成为内衬于第二介电层802和第二逻辑器件区304。第三介电层1002可以是，例如，氧化硅。此外，可以通过，例如，一个或多个热氧化、CVD、PVD、或ALD形成第三介电层1002。在一些实施例中，可以共形地形成第三介电层1002。
如图10的截面图1000所示，第一导电层1004形成为内衬于第三介电层1002。第一导电层1004可以是，例如，多晶硅(例如，掺杂的多晶硅)或一些其它导电材料。此外，可以通过，例如，一个或多个CVD、PVD或ALD形成第一导电层1004。在一些实施例中，可以共形地形成第一导电层1004。
如图11的截面图1100所示，对电荷捕获层130、第一导电层1004(见，例如，图10)以及第一、第二和第三介电层210，802，1002(见，例如，图10)实施第四蚀刻。第四蚀刻分别在控制和选择晶体管区502、504上方形成控制栅极118和选择栅极120，以及分别在第一、第二和第三逻辑器件区302、304、306上方形成第一、第二和第三伪栅极1102、1104、1106。此外，第四蚀刻使电荷捕获层130保留于控制栅极118下面以及使第一介电层210保留于第一伪栅极1102下面。甚至，第四蚀刻将第二介电层802分成独立的并且位于第三和第一伪栅极1106、1102以及选择和控制栅极120、118下面的多个第二介电层212、1108、1110、1112。此外，第四蚀刻将第三介电层1102分成独立的并且位于第二、第三和第一伪栅极1104、1106、1102以及选择和控制栅极120、118下面的多个第三介电层214、1114、1116、1120。
实施第四蚀刻的工艺可以包括，例如，在第一导电层1004的对应于控制、选择和伪栅极118、120、1102-1106的区域上方沉积和图案化第四光刻胶层1122。此外，工艺可以包括，例如，施加一个或多个蚀刻剂1124到电荷捕获层130、第一导电层1004以及第一、第二和第三介电层210、802、1002，同时使用第四光刻胶层1122作为掩模。甚至，该工艺可以包括依次去除或剥离第四光刻胶层1124。
如图12的截面图1200所示，在半导体衬底106的暴露区内形成轻掺杂漏极(LDD)区1202、1204、1206。在一些实施例中，通过例如离子注入将离子1208注入到半导体衬底106内以形成LDD区1202、1204、1206。
如图13的截面图1300所示，侧壁层1302形成为内衬于第一、第二和第三伪栅极1102、1104、1106；控制和选择118、120以及LDD区1202、1204、1206。侧壁层1302可以是，例如，氧化硅、氮化硅、或一些其它电介质。此外，可以通过，例如，一个或多个热氧化、CVD、PVD或ALD形成侧壁层1302。在一些实施例中，可以共形地形成侧壁层1302。
如图14的截面图1400所示，回蚀侧壁层1302以形成主侧壁结构220，主侧壁结构220内衬于第一、第二和第三伪栅极1102、1104、1106以及控制和选择118、120的侧壁。在一些实施例中，主侧壁结构220限制于侧壁(即，没有横向延伸)。用于实施回蚀的工艺可以包括，例如，对侧壁层1302施加一个或多个蚀刻剂1402的大致时间是蚀刻剂1402通过侧壁层1302的厚度蚀刻的时间。
如图15的截面图1500所示，形成包括LDD区1202、1204、1206(见，例如，图14)的源极/漏极区134、136、138a、138b。在一些实施例中，通过例如离子注入将离子1502注入到半导体衬底106内形成源极/漏极区134、136、138a、138b。
如图16的截面图1600所示，在一些实施例中，在源极/漏极区134、136、138a、138b上形成硅化物层216、218。用于形成硅化物层216、218的工艺可以包括，例如，镍硅化工艺。此外，形成硅化物层216、218的工艺可以包括，例如，形成覆盖围绕源极/漏极区134、136、138a、138b的表面的光刻胶保护氧化物(RPO)层，以阻挡硅化物形成在这些表面上。
如图16的截面图1600所示，形成CESL 222形成为内衬于：主侧壁结构220；第一、第二和第三伪栅极1102、1104、1106以及控制栅极和选择栅极118、120的上表面或顶面；以及源极/漏极区134、136、138a、138b。CESL 222可以是，例如，氧化硅、氮化硅或一些其他电介质。此外，可以通过，例如一个或多个热氧化、CVD、PVD或ALD形成CESL 222。在一些实施例中，可以共形地形成CESL 222。
如图16的截面图1600所示，形成覆盖CESL 222的第一ILD层146。第一ILD层146可以是，例如，氧化物、PSG、底k电介质或一些其它电介质。此外，可以通过，例如，一个或多个CVD或PVD形成第一ILD层146。
如图17的截面图1700所示，对第一ILD层146、主侧壁结构220和CESL 222实施第一平坦化工艺以暴露第一、第二和第三伪栅极1102、1104、1106的以及控制栅极和选择栅极118、120的上表面或顶面。可以通过，例如，化学机械抛光(CMP)和/或回蚀实施第一平坦化工艺。
如图18的截面图1800所示，对第一、第二和第三伪栅极1102、1104、1106(见，例如，图17)实施第五蚀刻以去除伪栅极1102、1104、1106以及形成各自的栅极开口1802、1804。用于实施第五蚀刻的工艺可以包括，例如，沉积或图案化覆盖控制栅极和选择栅极118、120的第五光刻胶层1806。此外，该工艺可以包括，例如，对第一、第二和第三伪栅极1102、1104、1106施加一个或多个蚀刻剂1808，同时使用第五光刻胶层1806作为掩模。此外，该工艺可以包括，例如，依次地去除或剥离第五光刻胶层1806a。
如图19的截面图1900所示，高k层1902形成为内衬于栅极开口1802、1804(见，例如，图18)，栅极开口1802、1804先前被第一、第二和第三伪栅极1102、1104、1106(见，例如，图17)占有。高k层1902具有超过约3.9的介电常数k以及可以是，例如，氧化铪。此外，可以通过，例如，CVD、PVD、ALD或前述组合形成高k层1902。在一些实施例中，可以共形的形成高k层1902。
如图19的截面图1900所示，在栅极开口1802、1804内形成覆盖高k层1902的第二导电层1904(见，例如，图18)。与第一导电层1004(见，例如，图10)相比，第二导电层1904是不同的材料以及可以是，例如，铜、钨、铝或某一些其它金属。此外，可以通过，例如，CVD、PVD、ALD或前述组合形成第二导电层1904。
如图20的截面图2000所示，对第二导电层1904和高k层1902(见，例如，图19)实施第二平坦化工艺至约与控制栅极和选择栅极118、120的上表面或顶面基本共面(见，例如，图19)。第二平坦化工艺在栅极开口1802、1804(见，例如，图18)内形成逻辑栅极122a、122b、122c。此外，第二平坦化将高k层1902分成独立的并且在逻辑栅极122a、122b、122c下面的多个高k层208a、208b、208c。甚至，在一些实施例中，第二平坦化使逻辑栅极122a-122c的上表面或顶面与第一ILD层146和控制栅极118的上表面或顶面共面。通过，例如，CMP和/或回蚀刻实施第二平坦化。
如图21的截面图2100所示，第二ILD层148形成为覆盖第一ILD层146以及控制栅极和选择栅极118、120以及逻辑栅极122a-122c。第二ILD层148可以是，例如，氧化物、PSG或低k电介质。此外，可以通过，例如CVD或PCD形成第二ILD层148。
如图22的截面图2200所示，对第二ILD层148实施第三平坦化。可以通过，例如，CMP或回蚀实施第三平坦化。
如图22的截面图2200所示，接触件150、152、154a、154b形成为延伸穿过第一和第二ILD层146、148至源极/漏极区134、136、138a、138b。此外，或可选的，接触件150、152、154a、154b形成为延伸到控制栅极、选择栅极和逻辑栅极118、120、122a-122c。接触件150、152、154a、154b可以由例如钨、铜、铝铜或一些其它导电材料形成。此外，用于形成接触件150、152、154a、154b的工艺可以包括，例如，对第一和第二ILD层146、148实施第六蚀刻以形成接触开口，用第三导电层填充接触开口，以及平坦化第三导电层以使第二ILD层148和第三导电层的上部表面共面。
参考图23，提供了用于制造具有SONOS存储单元的高k后制方法的一些实施例的流程图2300。高k后制方法可以是，例如，关于图3至图22所示的一系列截面图。
在2302，形成隔离区以横向地隔开半导体衬底的存储区和逻辑区。见，例如，图3。
在2304，在存储和逻辑区上方形成横向地隔开的多个介电区。此外，形成具有包括位于存储区上方的电荷捕获层的介电区的多个介电区。在一些实施例中，形成具有不同厚度的多个介电区。见，例如，图4至图10。
在2306，在介电区上方由多晶硅分别形成控制栅极、选择栅极和伪栅极。在逻辑区上方形成伪栅极，以及在存储区上方形成横向地隔开的控制栅极和选择栅极。此外，在电荷捕获层上方形成控制栅极。见，例如，图10和11。
在2308，在控制栅极、选择栅极和伪栅极的相对两侧上形成源极/漏极区。见，例如，图12至图15。
在2310，形成第一ILD层以覆盖控制栅极、选择栅极和伪栅极以及源极/漏极区。见，例如，图16和17。
在2312，去除伪栅极以形成栅极开口。见，例如，图18。
在2314，在栅极开口内形成高k层。高k层具有超过约3.9的介电常数。见，例如，图19。
在2316，在高k层上方、在栅极开口中并且由金属形成逻辑栅极。见，例如，图20。
在2318，形成第二ILD层以覆盖第一ILD层以及控制栅极、选择栅极和逻辑栅极。见，例如，图21和图22。
在2320，形成接触件，接触件延伸穿过第一和第二ILD层至源极/漏极区和/或至控制栅极、选择栅极和逻辑栅极。见，例如，图22。
通过形成高k层和金属栅极后制(例如，形成源极/漏极区后)，降低了制造成本并且缩短了工艺长度。此外，通过使用HKMG技术，IC获得了优良的性能、低的能耗和尺寸。
虽然该方法描述为使用多晶硅的控制、选择和伪栅极以及金属的逻辑栅极，但是可以采用不同的栅极材料。此外，该方法描述为使用高k层，高k层可以省略或用不同的材料替代。此外，通过流程图2300描述的方法在此示出或描述为一系列的行为或事件，应当理解，这样的行为或事件的示出顺序不应以限制性的意义解释。例如，一些行为可以以不同的顺序发生和/或与除了在此示出的和/或描述的其它行为或事件同时发生。此外，并非需要所有示出的动作来实现在此描述的实施例或一个或多个方面，以及可以以一个或多个单独的行为和/或相来进行在此描述的一个或多个行为。
因此，如上所理解的，本发明提供了一种包括逻辑器件和存储单元的集成电路。逻辑器件布置在半导体衬底上并且包括布置在高k介电层内的逻辑栅极。存储单元布置在半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管。控制和选择晶体管分别包括控制栅极和选择栅极，以及控制晶体管还包括控制栅极下面的电荷捕获层。控制栅极和选择栅极是第一材料，以及逻辑栅极是第二材料。
在其它实施例中，本发明提供了一种用于制造集成电路的高k后制方法。在半导体衬底上方形成电荷捕获层。控制栅极、选择栅极和伪栅极由第一材料形成并且横向隔开在半导体衬底上方。在电荷捕获层上方形成控制栅极。ILD层形成为横向地位于控制栅极、选择栅极和伪栅极之间并且具有与控制栅极、选择栅极和伪栅极的上部表面基本共面的上部表面。去除伪栅极以形成栅极开口。高k介电层形成为内衬于栅极开口。在栅极开口中和高k介电层上方形成第二材料的逻辑栅极。
在其它实施例中，本发明提供了一种包括逻辑器件和存储单元的IC。逻辑器件布置在半导体衬底上并且包括逻辑栅极。存储单元布置在半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管。控制和选择晶体管分别包括控制栅极和选择栅极，以及控制晶体管还包括控制栅极下面的电荷捕获层。控制栅极和选择栅极是第一材料，以及逻辑栅极是第二材料。根据本发明的一个实施例，提供了一种集成电路(IC)，包括：逻辑器件，布置在半导体衬底上并且包括逻辑栅极，其中，所述逻辑栅极布置在高k介电层内；以及存储单元，布置在所述半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下面的电荷捕获层；其中，所述控制栅极和所述选择栅极是第一材料，以及其中，所述逻辑栅极是第二材料；
在上述的集成电路中，所述高k介电层的上部表面与所述控制栅极、所述选择栅极和所述逻辑栅极的上部表面共面。
在上述的集成电路中，所述第一材料是多晶硅以及所述第二材料是金属。
在上述的集成电路中，所述控制栅极和所述选择栅极没有通过所述高k介电层与所述半导体衬底分离。
在上述的集成电路中，所述电荷捕获层限制在所述控制栅极下面。
在上述的集成电路中，所述控制栅极、所述选择栅极和所述逻辑栅极的上部表面共面。
在上述的集成电路中，还包括：层间介电(ILD)层，横向地布置在所述控制栅极和所述选择栅极之间并且包括与所述控制栅极、所述选择栅极和所述逻辑栅极的所述上部表面共面的上部表面。
在上述的集成电路中，还包括：第一源极/漏极区，横向地布置在所述控制栅极和所述选择栅极之间；以及第二源极/漏极区和第三源极/漏极区，对应于所述控制栅极和所述选择栅极，并且像所述第一源极/漏极区布置在对应的所述控制栅极和所述选择栅极的相对两侧上以与所述第一源极/漏极区一起限定沟道区。
在上述的集成电路中，还包括：介电区，对应于所述控制栅极、所述选择栅极和所述逻辑栅极以及布置在对应的所述控制栅极、所述选择栅极和所述逻辑栅极下面，其中，所述介电区的高度在所述介电区之间变化。
根据本发明的另一实施例，还提供了一种用于制造集成电路的方法，所述方法包括：在半导体衬底上方形成电荷捕获层；形成第一材料的控制栅极、选择栅极和伪栅极，所述控制栅极、所述选择栅极和所述伪栅极在所述半导体衬底上方横向隔开，其中，在所述电荷捕获层上方形成所述控制栅极；在横向地位于所述控制栅极、所述选择栅极和所述伪栅极之间形成层间介电(ILD)层，以及所述层间介电(ILD)层具有与所述控制栅极、所述选择栅极和所述伪栅极的上部表面共面的上部表面；去除所述伪栅极以形成栅极开口；形成内衬于所述栅极开口的高k介电层；以及在所述栅极开口中且在所述高k介电层上方形成第二材料的逻辑栅极。
在上述方法中，还包括：去除所述伪栅极，但是不去除所述控制栅极和所述选择栅极。
在上述方法中，所述去除包括：对所述伪栅极实施蚀刻以形成所述栅极开口。
在上述方法中，形成所述逻辑栅极包括：在所述高k介电层上方形成填充所述栅极开口的所述第二材料的导电层；对所述导电层实施平坦化以形成所述逻辑栅极。
在上述方法中，所述第一材料是多晶硅以及所述第二材料是金属。
在上述方法中，还包括：在横向地位于所述控制栅极和所述选择栅极之间形成第一源极/漏极区；以及形成对应于所述控制栅极和所述选择栅极的第二源极/漏极区和第三源极/漏极区，以及所述第二源极/漏极区和所述第三源极/漏极区像所述第一源极/漏极区布置在对应的所述控制栅极和所述选择栅极的相对两侧上以与所述第一源极/漏极区一起限定具有沟道区。
在上述方法中，还包括：形成多个介电区，所述多个介电区在所述半导体衬底上方横向地隔开并且具有在所述介电区之间变化的高度；以及分别在所述介电区上方形成所述控制栅极、所述选择栅极和所述逻辑栅极。
在上述方法中，还包括：形成覆盖所述电荷捕获层和所述半导体衬底的导电层；以及对所述导电层实施蚀刻以形成所述控制栅极、所述选择栅极和所述伪栅极。
根据本发明的又一实施例，还提供了一种集成电路(IC)包括：逻辑器件，布置在半导体衬底上并且包括逻辑栅极：以及存储单元，布置在所述半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下面的电荷捕获层；其中，所述控制栅极和所述选择栅极是第一材料，以及其中，所述逻辑栅极是第二材料。
在上述集成电路中，所述逻辑栅极布置在高k介电层内。
在上述集成电路中，所述高k介电层的上部表面与所述控制栅极、所述选择栅极和所述逻辑栅极的上部表面共面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种集成电路(IC)，包括：
逻辑器件，布置在半导体衬底上并且包括逻辑栅极，其中，所述逻辑栅极布置在高k介电层内；以及
存储单元，布置在所述半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下面的电荷捕获层；
其中，所述控制栅极和所述选择栅极是第一材料，以及其中，所述逻辑栅极是第二材料。
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