CN101681884A - 三维nand存储器及其制造方法 - Google Patents

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Abstract

一种单片的三维NAND(与非)单列，所述单片的三维NAND单列包括位于第二存储单元上的第一存储单元。第一存储单元的半导体有源区是第一柱，当俯视时，所述第一柱具有正方形或长方形截面，该第一柱是位于第二导电类型半导体区之间的第一导电类型半导体区。第二存储单元的半导体有源区是第二柱，当俯视时，所述第二柱具有正方形或长方形截面，该第二柱位于第一柱的下方并且是位于第二导电类型半导体区之间的第一导电类型半导体区。在第一柱内的一个第二导电类型半导体区与在第二柱内的一个第二导电类型半导体区相接触。

Description

三维NAND存储器及其制造方法
【0001】本申请要求两篇于2007年3月27日提交的申请的优先权并且通过参考将其合并于本文，所述申请分别为，美国专利申请系列号11/691,858，名称为“三维NAND存储器”的Mokhlesi等人的申请(代理人卷号035905/0149)，以及美国专利申请系列号11/169,840，名称为“制造三维NAND存储器的方法”的Mokhlesi等人的申请(代理人卷号035905/0150)。
技术领域
【0002】本发明一般涉及半导体器件领域，并具体涉及三维NAND(与非)单列和其他三维器件。
背景技术
【0003】三维垂直NAND单列在T·Endoh等人撰写的文章中被公开，该文章名称为“Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor(S-SGT)Structured Cell(具有层叠环绕栅极晶体管(S-SGT)结构单元的新型超高密度存储器)”，公开在国际电子元件会议会报(IEDM Proc.)2001第33-36页。然而，这种NAND单列每单元只提供1位(bit)。进一步地，NAND单列的有源区通过相对复杂且耗时的过程被形成，该过程包括反复形成侧壁间隔以及刻蚀部分衬底，以此获得大致为圆锥形的有源区形状。
发明内容
【0004】根据本发明的一个实施例，单片的三维NAND单列包括位于第二存储单元上的第一存储单元。第一存储单元的半导体有源区是第一柱，当俯视时，所述第一柱具有正方形或长方形截面，该第一柱是位于第二导电类型半导体区之间的第一导电类型半导体区。第二存储单元的半导体有源区是第二柱，当俯视时，所述第二柱具有正方形或长方形截面，该第二柱位于第一柱的下方并且是位于第二导电类型半导体区之间的第一导电类型半导体区。在第一柱内的一个第二导电类型半导体区与在第二柱内的一个第二导电类型半导体区相接触。
【0005】根据本发明的另一个实施例，单片的三维NAND单列包括位于第二存储单元上方的第一存储单元。第一存储单元的半导体有源区包括第一柱，该第一柱包括位于第二导电类型半导体区之间的第一导电类型半导体区。第二存储单元的半导体有源区包括位于第一柱下方的第二柱，该第二柱包括位于第二导电类型半导体区之间的第一导电类型的半导体区。在第一柱内的一个第二导电类型半导体区与第二柱内的一个第二导电类型半导体区相接触。第二存储单元的半导体有源区或选择晶体管的半导体有源区中的至少一个位于衬底的沟道中。
【0006】根据本发明的另一个实施例，单片的三维NAND单列包括位于第二存储单元上方的第一存储单元。第一存储单元的半导体有源区包括第一柱，该第一柱包括位于第二导电类型半导体区之间的第一导电类型半导体区。第二存储单元的半导体有源区包括位于第一柱下方的第二柱，该第二柱包括位于第二导电类型半导体区之间的第一导电类型的半导体区。在第一柱内的一个第二导电类型半导体区与第二柱内的一个第二导电类型半导体区相接触。第一柱与第二柱不对齐，由此使得第一柱的延伸在旁边经过第二柱。
附图说明
【0007】图1A、2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和1SA是根据本发明第一实施例制造器件的步骤的俯视图。
【0008】图1B、2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B和15C是根据本发明第一实施例来制造器件的步骤的侧截面图。图6D是图6A所示的在处理器件的三维图。
【0009】图16显示了沿本发明第一实施例中完全垂直NAND单列的位线方向侧截面图。
【0010】图17A和17B显示了根据本发明第二和第三实施例的NAND单列的部分存取晶体管的侧截面图。
【0011】图18A和19显示了根据本发明实施例的NAND单列的电路示意图。图18B显示了图18A电路示意图的一部分，但是为了清楚二删除了源极线、选择线和字线。
具体实施方式
【0012】下文参考附图描述本发明实施例。下列描述应当被理解为是为了描述本发明的举例实施例而不是为了限制本发明。
【0013】本发明实施例提供一种单片的三维存储器器件阵列，例如垂直NAND单列阵列。所述NAND单列是垂直方向的，以此使得至少一个存储单元位于其他存储单元的上方。阵列允许对NAND器件的纵向扩展，以此在硅或其他半导体材料的单位面积上提供更高密度存储单元。这种非易失性存储器优选地在每存储器级中，每4F2包括两个电荷俘获型存储器单元，例如SONOS(硅-氧化物-氮化物-氧化物-硅)单元。因此，四存储单元级结构具有每单元0.5F2面积或者每单元0.5F2二进制位。阵列具有两个或两个以上的存储器单元级，例如二至八级。因此，N级存储器单元结构将有每单元4F2/2N面积。如果需要的话，各个NAND单列的选择晶体管也可以被单片地集成到存储单元之上和/或之下的各个NAND单列中。
【0014】单片三维存储器阵列中的多个存储器级被形成在单个衬底之上，例如半导体晶片，而不具有中间衬底。术语“单片”的意义为阵列每级的层都直接沉积到阵列的每个在下的级的层上。相对地，二维阵列是独立形成的，然后被封装到一起，以形成非单片存储器器件。例如非单片层叠存储器被构造为在独立的衬底上形成存储器级，并且将存储器级在顶部相互粘附起来，如同在Leedy的名称为“三维结构存储器”的5,915,167号美国专利申请中说明的那样。衬底可以是很薄或者在键合前就被从存储器级中移走，但是由于存储器级最初是在独立的衬底上形成的，因此这样的存储器并不是真正的单片三维存储阵列。
【0015】NAND单列的优选编程和擦写方式是通过Fowler-Nordheim(弗勒-诺德黑姆)(FN)隧道效应实现的。多VT状态类型或者对Saifon(赛风)/镜像位类型的NAND单列的多阶单元(MLC)操作也是可行的。
【0016】由此，阵列在每个存储器级上每4F2包含两位，并且进一步通过垂直地集成多存储器级以按比例增大。每个电荷俘获型存储器可以在二进制形式下操作，该二进制形式提供大余量和高性能。选择晶体管也可以被垂直地集成并且一个或者也有可能两个选择晶体管都可以被彻底忽略，以此进一步提高效率。选择晶体管的垂直集成消除了用于各个器件级的常规线和空间格局上的间断。当整个存储阵列内常规的和完整周期的线和空间的连续性上都不存在间断时，这就允许了通过光刻技术形成的狭窄间距的小器件特性。相对于二维平面NAND器件的现有技术，不需要为NAND单列的线和空间的末端建立额外的空间。
【0017】代替实施例包括：具有在硅晶片或者其他衬底的沟道里形成的选择栅极的结构，没有选择栅极的结构(即没有选择栅极线和没有选择晶体管)，只有选择栅极漏极的结构，只有选择栅极源极的结构和包括两个选择栅极的结构。相对于源极线、位线和字线的方向，选择栅极线在不同的结构中可以有不同的方向。如同下面将要描述的那样，多条线相对于彼此即使成非直角方向的也是可能的。在一些实施例中，源极线可以被公共源区替代，该公共源区在衬底平面的两个方向上延伸，并且以无法选择单独的源极线电压为代价从而提供更高的电流消耗能力。存储器级相对于彼此的方向也可以不同。例如，每个存储器级都有字线，该字线的方向正交于上面的级和下面的级。
【0018】图1A和图1B显示了按照本发明第一实施例的方法生产NAND单列的第一个步骤。图1A是俯视图，图1B是沿着图1A中与字线平行地延伸的A-A线横截的侧横截面图。图1B图示说明了一种p型硅衬底1，该硅衬底包括与其表面相邻的n型硅层3。应该注意的是，n型区域可能与p型区域反向，并且除了硅以外也可以使用其他半导体材料，例如镓砷化合物。衬底1和层3优选地包括单晶硅。层3可能通过全面(blanket)离子注入或者通过在p型衬底上外延生长的n型层形成。衬底1上的有源区5与层3通过绝缘隔离区7互相分离。可以使用任何合适的绝缘区7，例如LOCOS硅氧化物或者STI氧化物填充的沟道。优选地，衬底1和层3之间的pn结位于绝缘区7的底端的上方，比如STI沟道底端的上方，通过这种方法能够不依赖其他器件地制动每个有源器件的电压。STI绝缘区7可以通过一下步骤形成，该步骤包括：图案化和蚀刻标准STI沟道、实行热线性氧化或线性氧化、沉积沟道填充氧化物和通过任何合适的平坦化方法，例如化学-机械抛光(CMP)将填充的氧化物平坦化到硅层3的顶端。
【0019】图2A和2B显示了生产NAND单列的方法的第二个步骤。图2A是俯视图，图2B是沿着图2A中与字线平行地延伸的A-A线横截的侧横截面图。如图2B所示，硅层9在有源区5上外延生长，该有源区5露出在绝缘区7之间。有源区5作为层9的外延生长的种子。因此，层9中的晶界11的形成在绝缘区7之上，而层9中的必要的单晶体硅区形成在有源区5之上。
【0020】层9包括介于n型区13和17之间的p型区15。所述层9在生长的过程中通过改变反应气体的掺杂浓度在其原位(in-situ)上被掺杂。由此形成了npn结构13，15，17，该结构在后面将定义垂直侧壁MOS选择晶体管的源极/通道(channel)/漏极区。以离子植入或者其他形式的掺杂不同层13-17也是可能的，但是其结果是更加复杂过程流。该n型区13在电子上和物理上与层3中的n型有源区5相接触。
【0021】图3A和3B显示了生产NAND单列的方法的第三个步骤。图3A是俯视图，图3B是沿着图3A中与字线平行地延伸的A-A线横截的侧横截面图。如图3B所示，外延层9通过任何合适的平坦化方法，例如CMP被平坦化，以此来提供平整的上表面。
【0022】图4A和4B显示了生产NAND单列的方法的第四个步骤。图4A是俯视图，图4B是沿着图4A中与字线平行地延伸的A-A线横截的侧横截面图。外延层9被图案化到条(strip)19中。这里所使用的术语“条”是指长度比其厚度或其宽度大很多的物体并且该物体沿着其长度单一方向地延伸。在第一实施例中的条19沿着位线的方向延伸。对此在下文中将进行更详细的说明。
【0023】条19是通过在层9上端形成掩膜，例如形成使用光刻法图案化的光刻胶层掩膜和蚀刻层9中未掩膜的部分形成的。如图5A和5B所示，条的图案化并不一定与下面的有源区5自对齐。优选且不是必然地，条19不与有源区5相对齐，由此使得条19的延伸在旁边经过有源区5并且在绝缘区7上方，如图5B所示；以及/或者通过这种方法有源区5的一部分露出在条19的下面，如图5A所示。
【0024】图5A和5B显示了生产NAND单列的方法的第五个步骤。图5A是俯视图，图5B是沿着图5A中与字线平行地延伸的A-A线横截的侧横截面图。
【0025】如图5A和5B所示，绝缘层，诸如硅氧化物和/或另一绝缘层21沉积在条之间，并且与条19的上表面平坦化。所述绝缘层21可能通过CMP或其他平坦化方法被平坦化，例如内蚀刻。
【0026】图6A和6B显示了生产NAND单列的方法的第六个步骤。图6A是俯视图，图6B是沿着图6A中与字线平行地延伸的A-A线横截的侧横截面图。图6C是沿着图6A中与位线平行地延伸的B-B线横截的侧横截面图。图6D是图6A-6C中所示的工序间器件的三维图。
【0027】条19和条19之间的部分绝缘层21被图案化到条23中，该条23的延伸与字线方向平行且与条19垂直。所述条23通过在条19和绝缘层21上形成掩膜，例如形成使用光刻法图案化的光刻胶层掩膜并且蚀刻条19和层21中未掩膜的部分来形成。
【0028】条23由半导体棒25组成，该半导体棒在字线方向上通过部分绝缘层21与相邻棒分离。每根棒25都在位线方向上通过棒之间的沟道27与相邻棒分离。每根棒25都在垂直方向上包括位于n型导电类型半导体区13、17之间的p型导电半导体区15(也就是说，参照衬底1，区15在区13的上方和区17的下方)。
【0029】优选地，每根棒25当俯视都有正方形或长方形截面，如图6A所示。因此，每根棒25优选地有四个垂直面。
【0030】图7A至7C显示了生产NAND单列的方法的第七个步骤。图7A是俯视图，图7B是沿着图7A中与字线平行地延伸的A-A线横截的侧横截面图。图7C是沿着图7A中与位线平行地延伸的B-B线横截的侧横截面图。
【0031】如图7C所示，栅极绝缘层29形成在棒25之间的沟道27中并且在棒25的上表面上方。所述将栅极绝缘层29包括硅氧化物、硅氮化物或其他合适的栅极绝缘层材料。如果需要的话，层29也可以包括2个或者更多含有不同组成的子层。
【0032】接着，选择栅极层沉积在栅极绝缘层29上。一种或多种适合的栅极电极材料可以被用在选择栅极层上，例如多晶硅、硅化物(钛硅化物等)、钨、铝或者这些材料的子层的组合。
【0033】然后，通过任何合适的平坦化方法，例如CMP将选择栅极层平坦化到绝缘层29的顶端。如图7C所示，平坦化使得选择栅极31位于在栅极绝缘层29上方的部分沟道27中。
【0034】图8A至8C显示了生产NAND单列的方法的第八个步骤。图8A是俯视图，图8B是沿着图8A中与字线平行地延伸的A-A线横截的侧横截面图。图8C是沿着图8A中与位线平行地延伸的B-B线横截的侧横截面图。
【0035】如图8C所示，选择栅极31被部分地内蚀刻，以此使得选择栅极的顶端位于棒25的顶端的下方。栅极31可以使用选择性蚀刻方法被内蚀刻，该方法在栅极绝缘层29材料上方选择性地蚀刻栅极材料。
【0036】图9A至9C显示了生产NAND单列的方法的第九个步骤。图9A是俯视图，图9B是沿着图9A中与字线平行地延伸的A-A线横截的侧横截面图。图9C是沿着图9A中与位线平行地延伸的B-B线横截的侧横截面图。
【0037】一种绝缘盖层沉积在凹进的选择栅极31和栅极绝缘层29上。优选的，所述盖层包括与栅极绝缘层29具有相同的材料，例如硅氧化物。盖层接着被平坦化，例如被CMP平坦化，以此来填充位于选择栅极31上方的沟道并且形成位于每个选择栅极31上方的绝缘盖33。所述盖33将选择栅极与将形成在栅极之上的NAND单列存储单元电绝缘。在盖层的平坦化过程中，位于半导体棒25上方的部分栅极绝缘层29也被移动，以此来露出棒25的顶端区17。
【0038】如图9A所示，选择栅极31包括在字线方向延伸的部分选择栅极线。因此，选择栅极线包括位于沟道27(显示在图6A中)内的条形线。每个选择栅极31都作为图7C中位于栅极31的左侧和右侧两个相邻的选择晶体管的栅极电极。
【0039】因此，第九个步骤完成了NAND单列的底端选择晶体管35。每个选择场效应晶体管35都包括棒25有源区，其中区15作为通道并且区13和17作为“源极”区和“漏极”区，选择栅极31作为晶体管的栅极电极，以及栅极绝缘层29位于选择栅极31和棒25之间。因为每根棒25都位于两个不同的选择栅极31之间，每根棒25的左侧和右侧可以被看作是分离的选择晶体管35，用于形成在棒25上方的相同的NAND单列。
【0040】图10A至10C显示了生产NAND单列的方法的第十个步骤。图10A是俯视图，图10B是沿着图10A中与字线平行地延伸的A-A线横截的侧横截面图。图10C是沿着图10A中与位线平行地延伸的B-B线横截的侧横截面图。
【0041】图10A-10C显示了在选择晶体管35上形成存储单元的第一个步骤。首先，露出的棒25的硅表面优选地在图9C中的CMP步骤后被清洁。例如，每根硅棒的上表面都可以通过热氧化或自由基氧化(也就是说，在棒的顶端形成硅氧化层)来处理，接着进行湿且温和的氧化蚀刻，其目的是将氧化层连同在CMP和/或干蚀刻过程中产生的损坏一起去除，以此为下一个外延层的生长准备硅表面。这些损坏可能影响后来的外延层生长的质量。
【0042】接着，如图10A-10C所示，下一个外延层109在完成的选择栅极晶体管35上生长。形成第一个NAND存储单元的后续步骤与图2-9所示的方法步骤相类似，除了形成电荷存储区来替代栅极绝缘层29。
【0043】如图10B和10C所示，硅层109在棒有源区25上外延生产，所述棒有源区25露出在由绝缘层21、29和33形成的绝缘区之间。例如，等离子体辅助外延(也就是说PECVD)被用于在例如700℃或更低的低温下，例如大约650℃，生长硅层109。虽然高温生长过程可以被使用，低温PECVD过程允许使用低热平衡金属和电介质(也就是说不能耐受高于700℃的金属和电介质)，并且提供给更多的控制结深和通道长度。
【0044】棒有源区25露出的盒形状上表面作为层109的外延生长源。因此，层109内的晶界111形成在绝缘区之上，而层109中必要的单晶硅形成在有源区25之上。层109的晶生长从源25下方爆发出来并且形成晶界111，在所述晶界111处晶粒在外延过程中相遇。因此，晶界111的位置也就是随机晶粒相遇的地方，并且晶界111通常没有如图10A-10C示意显示的那么光滑和可预测。然而，晶界所在的区将在后续步骤中被蚀刻去掉。因此，高度的光滑性和可预测性是不被要求的。
【0045】层109包括在垂直方向上位于n型区113和117之间的p型区115。层109可能在生长过程中通过改变反应气体的掺杂浓度在其原位(in-situ)上被掺杂。由此形成了npn结构113、115、117，该结构在后面定义电荷俘获型MOS存储器件(也就是NAND存储单元)的源极/通道/漏极区。离子植入或者其他形式的掺杂不同层113-117也是可能的，但是其结果是更加复杂过程流。该n型区113在电子上和物理上与棒25内的n型有源区7相接触。。
【0046】图11A至11C显示了生产NAND单列的方法的第十一个步骤。图11A是俯视图，图11B是沿着图11A中与字线平行地延伸的A-A线横截的侧横截面图。图11C是沿着图11A中与位线平行地延伸的B-B线横截的侧横截面图。
【0047】如图11B和11C所示，外延层109通过任何合适的平坦化方式，例如CMP被平坦化，以此来提供平整的上表面。
【0048】图12A至12C显示了生产NAND单列的方法的第十二个步骤。图12A是俯视图，图12B是沿着图12A中与字线平行地延伸的A-A线横截的侧横截面图。图12C是沿着图12A中与位线平行地延伸的B-B线横截的侧横截面图。
【0049】外延层109被图案化到条119中。这里所使用的术语“条”是指长度比其厚度或其宽度大很多的物体，该物体沿着其长度单一方向地延伸。在第一实施例中的条119沿着位线的方向延伸，对此在下文中将进行更详细的说明。
【0050】条119是通过在层109上端形成掩膜，例如形成使用光刻法图案化的光刻胶层掩膜和蚀刻层109中未掩膜的部分形成的。如图12A-12C所示，条的图案化并不一定与下面的棒有源区25自对齐。优选且不是必然地，条119不与有源区25相对齐，由此使得条119的延伸在旁边经过有源区25并且在由层21、29和33形成的绝缘区上方，该绝缘区包围了棒25，如图12B和12C所示；以及/或者通过这种方法有源区25的一部分露出在条119的下面，如图12A所示。
【0051】图13A至13C显示了生产NAND单列的方法的第十三个步骤。图13A是俯视图，图13B是沿着图13A中与字线平行地延伸的A-A线横截的侧横截面图。图13C是沿着图13A中与位线平行地延伸的B-B线横截的侧横截面图。
【0052】如图13A-13C所示，绝缘层，例如硅氧化物和/或其他绝缘层121沉积在条119之间，与露出的条119的外侧相邻。接着，该层121被平坦化到条119的上表面。所述绝缘层121可以通过CMP或者其他平坦化方法被平坦化，例如内蚀刻。
【0053】图14A至14C显示了生产NAND单列的方法的第十四个步骤。图14A是俯视图，图14B是沿着图14A中与字线平行地延伸的A-A线横截的侧横截面图。图14C是沿着图14A中与位线平行地延伸的B-B线横截的侧横截面图。
【0054】条119和在条119之间的部分绝缘层121被图案化到条123中，该条123的延伸与字线方向平行并且与条119垂直。条123是通过在条119和绝缘层121上形成掩膜，例如形成使用光刻法图案化的光刻胶层掩膜和蚀刻部分条119和层121中未掩膜的部分形成的。
【0055】条123由半导体棒125组成，该导体棒125通过部分绝缘层121在字线方向上与相邻的棒分离。每根棒125都通过棒之间的沟道127在位线方向与相邻的棒分离。每根棒125都包括在垂直方向上位于n型电导型半导体区113和117之间的p型电导半导体区115(也就是说参照衬底1，区115位于区113的上方和区117的下方)。
【0056】优选地，每根棒125当俯视都有正方形或长方形截面，如图14A所示。因此，每根棒125优选地有四个垂直面。
【0057】图15A至15C显示了生产NAND单列的方法的第十五个步骤。图15A是俯视图，图15B是沿着图15A中与字线平行地延伸的A-A线横截的侧横截面图。图15C是沿着图15A中与位线平行地延伸的B-B线横截的侧横截面图。
【0058】如图15A-15C所示，在棒123之间形成了电荷存储区。所述电荷存储区包括电介质绝缘的浮栅或者电介质电荷存储材料。例如，将多晶硅层沉积到两个绝缘层之间，例如硅氧化物导通(tunneling)层和截止(blocking)层，以此来形成电介质绝缘的浮栅。例如可以使用由侧壁隔离片形成的浮栅。所述隔离片占用的额外空间通过利用导通这些器件的多阶单元(MLC)来补偿。
【0059】在导通和截止电介质层(也就是绝缘层)之间沉积电荷存储电介质层，用于形成电介质电荷存储区。举例来说，电荷存储电介质层可以包括硅氮化物层，而导通和截止层可以包括硅氧化物层，以此来形成“SONOS”型器件的“ONO”电荷存储区。优选地，导通电介质层比截止电介质层薄
【0060】同时，硅氮化物和硅氧化物之外的材料也可以替代使用。例如，TANOS型器件也可以被使用。根据通过参考合并于此的美国专利号6,858,899公开的高介电常数绝缘材料，例如具有高于3.9的电介质常数的材料可以替代硅氧化物被使用在导通和/或截止电介质层。所述高介电常数材料包括金属氧化层，例如铝氧化物、钽氧化物、钇氧化物、钙氧化物、镁氧化物或锆氧化物。电荷存储电介质可选地包括硅氧氮化物层，在该硅氧氮化物层中在硅氮化层中的部分氮被氧替代。可选地，金属氧化层，例如钽氧化物、锆氧化物或铪氧化物可以被用作为电荷存储电介质。
【0061】在下面的讨论中将描述ONO电荷存储区。然而，应当理解的是浮栅区或其他电介质电荷存储材料的化合物可以替代使用。
【0062】如图15A和15C所示，导通电介质层128、电荷存储电介质层129和截止电介质层130是按该顺序形成在棒125之间的沟道127上(也就是与棒的露出侧相邻)并且在棒125的上表面的上方。导通和截止电介质可能包括硅氧化物，而电荷存储电介质可能包括硅氮化物。
【0063】接着，控制栅极层被沉积在电介质层128-130上。一种或多种任意适合的栅极电极材料可以被用来控制栅极层，例如多晶硅、硅(钛硅等)、钨、铝或这些材料的子层组合。
【0064】然后将控制栅极层通过任何合适的平坦化方法，例如CMP平坦化到导通层128的上方。平坦化使得控制栅极131位于在电介质层128-130上方的部分沟道127内。
【0065】控制栅极131被部分地内蚀刻，使得栅极的顶端位于棒125顶端的下方。栅极131可以使用选择性蚀刻方法被内蚀刻，该方法在ONO电介质层128-130上方选择性地蚀刻栅极材料。
【0066】接着，绝缘盖层被沉积在凹进的控制栅极131上方和ONO电介质上方。所述盖层优选地包括与截止电介质130相同的材料，例如硅氧化物。该盖层接着被平坦化，例如被CMP平坦化，以此来填充位于控制栅极131上方的沟道并且形成位于每个控制栅极131上方的绝缘盖133。所述盖133将控制栅极与将形成在控制栅极之上的额外NAND单列存储单元的电绝缘。在盖层平坦化的过程中，部分位于半导体棒125上方的ONO电介质层128-130也被除去，以此使得棒125的顶端区117露出来。
【0067】如图15A所示，控制栅极131包括部分字线，所述控制栅极在盖133的下方在字线方向上延伸。因此，字线包括位于沟道127内的条形线。每个控制栅极131都作为图15C中位于栅极131左侧和右侧的两个相邻的存储单元135的栅极电极。
【0068】这就完成了NAND单列的底端存储单元135。每个存储单元135包括棒125有源区，在所述有源区中，区115作为通道并且区113和117作为“源极”和“漏极”区，包括控制栅极/字线131作为晶体管的栅极电极，也包括电荷存储区，例如位于控制栅极131和棒125之间的ONO电介质层128-130。因为每根棒125都位于两个不同的控制栅极131之间，每根棒125的左侧和右侧可以被看作是存储单元。
【0069】图16显示了完成的垂直NAND单列沿着位线方向横截的横截面图。通过参照图10-15中重复用来形成多阶垂直NAND单列的过程步骤使得与第一存储单元135一样的存储单元235的第二级形成在第一存储单元135上。如果被要求的话，通过重复上述过程步骤，存储单元的额外级，例如存储单元的2至6级可以形成在存储单元的第一级上。接着，多个位线137形成在最上级存储单元级之上。位线137与存储单元上级的棒有源区相接触。例如，图16中所示的单根位线137的延伸与存储单元的字线131和231垂直。然而，位线137可能在其他方向上延伸，如同下面将更仔细介绍的那样。
【0070】进一步来说，如果被要求的话，上选择晶体管可以在位于位线137下方的存储单元的上级的上方，该上选择晶体管采用与下选择晶体管35相同的方法。该上选择晶体管的形成是额外或替代下选择晶体管35。
【0071】因此，图16显示了垂直地形成在衬底上的垂直NAND单列100。一个存储单元235位于上器件级，另一个存储单元135位于下器件级，该下器件级位于衬底之上和第一器件级235之下。因为有源区125和225以不同的外延生长步骤生长，限定的界限存在于半导体有源区125和225之间。所述界限包括错位、晶粒边界或棒225参照棒125在边界上的横向偏移。相比之下描述在T.Endoh等人撰写的名为“新型具有堆叠环绕选择晶体管(S-SGT)结构单元的超高密度存储器”，刊登在国际电子元件会议会报(2001)第33-36页中的现有垂直NAND单列是由在衬底的相同区域反复进行蚀刻步骤而形成的。
【0072】进一步来说，由上述方法制成的垂直NAND单列存储单元棒形有源区当从上往下看时具有正方形或长方形的截面。这就为在每个单元内的每个字线提供单独的正面并且允许每单元2bit的配置。所述棒形有源区是通过将有源层图案化到条中，然后将条图案化到棒中来形成的。相比之下，当从上往下看时，Endoh等人指出的有源区具有圆形截面。对于每单元1位的配置，该有源区由环绕栅极(sourroundgate)环绕
【0073】选择晶体管35的半导体有源区25包括棒。低存储单元的半导体有源区包括不与选择晶体管35的半导体有源区25对齐的棒。在如图16所示的非限制性实施例中，有源区125在至少一个通过选择晶体管35的半导体有源区25的方向上横向延伸。相类似地，棒有源区22在至少一个通过单元135的棒有源区的方向上横向延伸，以此使得棒125不与棒225对齐。
【0074】存储单元135的半导体有源区是棒125，该棒包括位于第二导电类型半导体区113和117之间的第一导电类型半导体区115。存储单元235的半导体有源区是棒225，该棒包括位于第二导电类型半导体区213和217之间的第一导电类型半导体区215。在棒225内的第二导电类型半导体区213与在棒125内的第二导体类型半导体区117相接触。
【0075】如图16所示，在低存储单元135内，第一电荷存储电介质129A的位置与棒125内的第一导电类型半导体区115的一侧相邻并且第一控制栅极131A的位置与第一电荷存储电介质129A相邻。第二电荷存储电介质129B的位置与棒125内的第一导电类型半导体区115的另一侧相邻并且第二控制栅极131B的位置与第二电荷存储电介质129B相邻。相似的配置也表现在上存储单元235中，在该存储单元中，两个电荷存储电介质和两个控制栅极位于棒225的区215的相对面。
【0076】图17A和17B显示了根据本发明可选第二和第三个实施例的NAND单列的部分选择晶体管侧横截面。
【0077】图17A是沿着第二实施例中字线方向的侧横截面图，在该实施例中，低选择晶体管35被忽略。在这种情况下，底部存储单元级形成在衬底1上。
【0078】图17B是沿着第三实施例中位线方向的侧横截面图，在所述第三实施例中，选择晶体管35的选择栅极31形成在衬底1的沟道内。在该实施例中，p型衬底1包括n-p-n结构13、15和17，该结构的形成是通过将p型离子植入到衬底1中，以此在植入的n型区13和17之间留出衬底1的p型区域。可选地，区13-17可能通过外延层生长和生长期间的原形掺杂形成。接着，沟道的形成是通过光刻和蚀刻穿透npn结构到达衬底1的p型部分。沟道由绝缘材料20填充，例如硅氧化物。绝缘材料20接着通过光刻和蚀刻图案化在材料20上形成额外沟道。这些额外沟道由选择栅极材料填充，接着被平坦化为选择栅极31。如果选择晶体管35被忽略，那么取而代之地最底端的存储单元135形成在沟道内。
【0079】在选择性实施例四中，选择晶体管和/或存储单元的棒有源区25、125等形成在多晶半导体材料9、109等内。因此，与其在下面的棒上形成外延半导体层9、109等，不如在下面的棒上形成无晶、微晶或多晶半导体层，例如硅层。所述无晶、微晶或多晶半导体层接着被再结晶，以此形成大晶粒多晶半导体材料层，例如大晶粒多晶硅层。所述再结晶可能由任何合适的退火方法来操作，例如在加热炉中的热退火、激光退火和/或闪光灯退火。如上所述，该再结晶层接着被图案化到棒有源区25、125等中。低温沉积和再结晶多晶硅的使用使得有源区形成在经受不了高温的金属线或者电极上。
【0080】因此，上存储单元的半导体有源区可以外延地形成在下存储单元的半导体有源区或者一个或多个第一存储单元的半导体有源区可以形成在再结晶多晶硅内。存储单元最低级的有源区外延地形成或通过在选择晶体管的半导体有源区上的再结晶形成。选择晶体管的有源区外延地形成或者通过在衬底上的再结晶形成。
【0081】存储阵列的横向尺寸是由字线、选择栅极线、源极线和位线的RC时间常数来限定的。NAND单列为垂直方向，并且通道区(显示为NMOS存储器实施例中P-区115)不接地。因此，应当注意管理浮体电势。可以在对面(未选择)建立逆转层，并且使用该逆转层在进行不同操作时，例如进行读、编程和/或擦写时锚定P-型浮体的电势。
【0082】具有突变结的高掺杂N和P区也可以被使用，以此使得浮体彼此之间通过更薄的消耗区的耦合能够更加牢固。限定浮体电势的另一个方法是通过其结漏电(junction leakage)。
【0083】进一步地，用于导通禁止的升压(boosting)应当更加有效。然而，硅棒有源区可能被驱动为升压的相反，目的是允许更多的突变结。
【0084】每个存储单元和选择晶体管级都完全自对齐。换句话说，在器件级之间不需要单独的对齐步骤。进一步地，每个器件级只需要两个光刻步骤——第一个步骤是形成第一条119和第二个步骤是形成条123。每个器件级保持的特征是通过层的沉积和平坦化形成。因此，NAND单列100的至少一个区或一个层，优选地为多区或多层，通过CMP和/或其他平坦化方法被平坦化。举例来说，对于单元135，当半导体有源区125的形式为外延层109时，该半导体有源区被平坦化，如图11B和11C所示。将NAND单列100与至少一个其他相邻的NAND单列绝缘的绝缘层121如图13B所示的那样被平坦化。电荷存储电介质129、控制栅极131和盖层133都是如图15B和15C所示的那样被平坦化。因此，在每个单元135、235等中至少有5级(未计算导通和截止电介质)通过CMP被平坦化。
【0085】如果被要求的话，硅晶片衬底在所有光刻步骤中都旋转45°，这样，晶圆缺口就不在12点位置而是在1:30位置。在这种情况下，垂直侧壁通道就在a[100]晶体学平面上，并且提供了更高的通道移动性。
【0086】各个器件级与其下级不自对齐。然而这种不自对齐的后果也很小，因为级相遇的区是随意设计成NAND链的非有源源/漏区。各个级的垂直方向和PN结在各个级的位置与其他级都不同，这种不同是基于与不同级的退火相联系的热平衡。低温(例如低于700℃的温度)半导体外延生长，例如PECVD生长和等离子体氧化可以被用于缩小级与级之间的差异。这就允许了在形成了所有存储器和选择栅极级之后进行单高温退火。然而。逐级分离退火或者在每个存储器/选择级上使用多步退火的方法也是可以被使用的。如果被要求的话，也可以进行在氢环境下的退火。
【0087】如上所述，由往下看时，棒优选地为长方形或正方形。然而，如果沟道侧壁不垂直，那么有源层，例如选择晶体管棒有源区部分5，将会形成截棱锥的形状，即底部的长方形或正方形大于顶部的长方形或正方形。因此，一定程度的未对齐并不会导致一个硅棒的顶端与其上层的硅棒的低端的接触面的变化。
【0088】图18A显示了上述NAND单列的电路原理图。图18B显示了图18A电路原理图的一部分，但是为了清晰起见而清除了源极线、选择线和字线。图18A和18B显示了选择晶体管35，该选择晶体管位于衬底上或衬底上的沟道内并且至少有两级存储单元垂直地位于选择晶体管35上。每个NAND单列都被描述为单柱，在该单柱中，每级存储单元都位于下面存储单元级的上方。例如，垂直NAND单列100的中部是由柱M中的位线237控制，所述柱M包括选择晶体管35和在4个级中的4个存储单元135、235、345和445。选择晶体管35与N+1/2行的源极线SL连接。选择晶体管35通过N和N+1行的选择栅极线31被控制。最低存储单元135由垂直级1(图8A显示为WL(N+X行，Z级)，例如WL(N，1)对应于在N行，1级的字线)中的N和N+1行字线131控制。其他存储单元235、335和445分别由2、3和4级中的N和N+1行的字线231、331和441控制。上存储单元445与柱M中的位线237电连接。
【0089】因此，各个垂直NAND单列都包括选择晶体管35和垂直排列的一个位于另一个上方的存储单元135-445。字线131至431都不与位线237平行。例如，字线垂直地延伸到位线237。然而，字线131-431的延伸至少与源极线239和选择栅极线31之一平行，例如同时与源极线239和选择栅极线31平行。
【0090】在一个可选实施例中，不同垂直级的字线可以在彼此不同的方向上延伸。例如，在存储器单元级1的字线131可以与存储单元级2的字线231在不同方向上延伸，例如在垂直方向上。字线方向可以在各个存储单元级上改变。例如，级1和级3的字线可以在一个方向上延伸而级2和级4的字线在另一个不同的方向上延伸。字线之间的方向差别可以介于1°至90°之间。这样的设计可以通过将电荷存储位置设置在与临近存储单元级中的棒有源区的不同面相邻的位置上(例如电荷被存储在临近1级和3级中的棒的北面和南面和2级和4级的东面和西面)，以此来降低器件级之间的耦合。
【0091】在图19显示的另一个可选实施例中，位线、字线和源极线彼此都不互相平行。换句话说，位线237不平行于字线131-431，字线131-431不平行于源极线239，源极线239不平行于位线。例如，如图19所示，字线131-431的延伸与源极线239垂直，而位线237的延伸参照字线和源极线成倾斜角(即以1°至89°的角度，像是30°至60°，例如45°)。这就允许了通过升高各个NAND单列的源极线和位线来将多态VT级同时导通相到一组在相同字线上的存储单元，以此来提高多个有效导通/截止电压。来自各个位线的电流降低到独自选择的源极线，从而降低了提供到特定源极线的电流量。图19中成倾斜角的位线可能具有比图18A和18B中显示的位线更窄的间距。
【0092】如果被要求的话，也可以改变布置使得字线和位线互相垂直并且与源极线成倾斜角。源极线形成在顶端并且位线形成在低端。这就形成了金属的和/或硅的源极线而不是半导体的源极线，由于这些源极线材料的低电阻系数，使得电流阻塞被降低了。如果被要求的话，所有三种类型的线都可以彼此不垂直并且互相成倾斜角地延伸。优选地，选择线与字线平行。
【0093】如图19所示，每个存储单元对于阵列中的所有其他存储单元来说具有不同的与之相连的字线、位线和源极线组合。举例来说，所有在与字线平行的行中的存储单元都由不同的位线和不同的源极线来控制。图19中的设计使得阵列中的各个存储单元可以被单独地导通(替代各个相邻的单元对一起被导通)，即便当两个相邻单元共享同一条字线，它们也同样可以被单独导通，这是因为这些相邻的单元连接到的位线和源极线的组合是彼此不同的。例如，在与一条源极线平行的相同柱上的两个相邻的单元是由不同的位线控制的。这样，虽然在同一根柱的两个相邻的单元与相同的字线和源极线连接，但是位线却不同。如果被要求的话，选择晶体管31可以在图19的设计中被选择性地忽略，这归功于使用导通单元的逐一位线控制来单独导通每个存储单元的能力。然而，当交替级被顺序地导通时，该导通优选地一级接一级地发生在各个NAND单列200中。
【0094】在另一个可选实施例中，源极线239被同时在衬底1平面的两个方向(即在x-y平面)上延伸的公共源区(源平面)所替代。所述公共源区可能包括公共导电板，例如高掺杂单晶或多晶半导体、硅和/或金属板，该公共导电板与阵列中所有选择晶体管35的棒有源区25电接触。如果选择晶体管被忽略，那么源板与最低级存储单元135级的棒125接触。公共源板以失去选择单独源极线电压的能力为代价，提供了更高的电流吸收能力。
【0095】MLC操作的可代替的实施例中，源极线和位线都沿着相同的方向延伸，以此来提供在逐一位线的基础上用于改变在整个NAND链的电压的方法，其目的是使导通那些被导通到高VT态的单元快于导通被导通到低VT态的单元。所述被导通到低VT态的单元的源极线和位线电压将被拉高，其目的是延迟一部分这些单元的导通，这样，这个状态的设置在二维或三维中的配置将使用较少导通脉冲来被导通。
【0096】已经给出的上述本发明的实施例的意图是说明和描述。该实施例并不试图将本发明图穷举或限制在公开的精确形式，根据上述描述的可能的修改和改进可以从本发明的实际应用中获得。实施例被选择和描述的目的是解释本发明的原理并且作为实际的应用使得本领域技术人员能够使用不同实施例中的本发明，适用于特殊使用的不同修改是预期的。本发明的范围由本文所附的权力要求及其等价物来限定。

Claims (46)

1.一种单片的三维NAND单列，包括位于第二存储单元上的第一存储单元，其中：
所述第一存储单元的半导体有源区包括第一柱，当俯视时，所述第一柱具有正方形或长方形横截面，所述第一柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
所述第二存储单元的半导体有源区包括第二柱，当俯视时，所述第二柱具有正方形或长方形横截面，所述第二柱位于所述第一柱的下方并且包括位于第二导电类型半导体区之间的第一导电类型半导体区；并且
在所述第一柱内的一个第二导电类型半导体区与在所述第二柱内的一个第二导电类型半导体区相接触。
2.根据权利要求1所述NAND单列，进一步包括位于第二存储单元下方的选择晶体管。
3.根据权利要求2所述NAND单列，其中：
所述NAND单列垂直地形成在衬底上；
所述选择晶体管位于所述衬底上或位于所述衬底内的沟道中；
所述第一存储单元位于第一器件级中；并且
所述第二存储单元位于第二器件级中，所述第二器件级位于所述选择晶体管之上并位于所述第一器件级之下。
4.根据权利要求2所述NAND单列，其中：
所述第一存储单元的半导体有源区外延地形成在所述第二存储单元的半导体有源区之上；
所述第二存储单元的半导体有源区外延地形成在所述选择晶体管的半导体有源区之上；
第一电荷存储电介质位于所述第一存储单元的半导体有源区和第一字线之间；并且
第二电荷存储电介质位于所述第二存储单元的半导体有源区和第二字线之间。
5.根据权利要求2所述NAND单列，其中：
所述选择晶体管的半导体有源区包括第三柱；并且
所述第二柱与所述第三柱不对齐，以至于所述第二柱在侧面延伸超过所述第三柱。
6.根据权利要求2所述NAND单列，进一步包括：
位线；
源极线；和
选择晶体管的选择栅极线。
7.一种单片的三维NAND单列，包括位于第二存储单元上的第一存储单元，其中：
所述第一存储单元的半导体有源区包括第一柱，所述第一柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
所述第二存储单元的半导体有源区包括位于所述第一柱下方的第二柱，所述第二柱包括位于第二导电类型半导体区之间的第一导电类型的半导体区；
在所述第一柱内的一个第二导电类型半导体区与所述第二柱内的一个第二导电类型半导体区相接触；并且
所述第二存储单元的半导体有源区或选择晶体管的半导体有源区两者中的至少一个位于衬底内的沟道中。
8.根据权利要求7所述NAND单列，进一步包括具有位于所述衬底内沟道中的半导体有源区的所述选择晶体管。
9.根据权利要求8所述NAND单列，其中：
所述NAND单列垂直地形成在所述衬底上；
所述选择晶体管位于所述衬底上或位于所述衬底内的沟道中；
所述第一存储单元位于第一器件级中；并且
所述第二存储单元位于第二器件级中，所述第二器件级位于所述选择晶体管之上并位于所述第一器件级之下。
10.根据权利要求9所述NAND单列，其中：
所述第一存储单元的半导体有源区外延地形成在所述第二存储单元的半导体有源区上；
所述第二存储单元的半导体有源区外延地形成在所述选择晶体管的半导体有源区上；
第一电荷存储电介质位于第一存储单元的半导体有源区和第一字线之间；并且
第二电荷存储电介质位于第二存储单元的半导体有源区和第二字线之间。
11.根据权利要求8所述NAND单列，其中：
所述选择晶体管的半导体有源区包括第三柱；并且
所述第二柱与所述第三柱不对齐，以至于所述第二柱的在侧面延伸超过所述第三柱。
12.根据权利要求7所述NAND单列，其中所述第二存储单元的半导体有源区位于所述衬底内的沟道中。
13.一种单片的三维NAND单列，包括位于第二存储单元上方的第一存储单元，其中：
所述第一存储单元的半导体有源区包括第一柱，所述第一柱包括位于所述第二导电类型半导体区之间的第一导电类型半导体区；
所述第二存储单元的半导体有源区包括位于所述第一柱下方的第二柱，所述第二柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
在所述第一柱内的一个第二导电类型半导体区与在所述第二柱内的一个第二导电类型半导体区相接触；并且
所述第一柱与所述第二柱不对齐，以至于所述第一柱的在侧面延伸超过所述第二柱。
14.根据权利要求13所述NAND单列，进一步包括位于所述第二存储单元下方的选择晶体管。
15.根据权利要求14所述NAND单列，其中：
所述NAND单列垂直地形成在所述衬底上；
所述选择晶体管位于所述衬底上或位于所述衬底内的沟道中；
所述第一存储单元位于第一器件级中；并且
所述第二存储单元位于第二器件级中，所述第二器件级位于所述选择晶体管之上并位于所述第一器件级之下。
16.根据权利要求15所述NAND单列，其中：
所述第一存储单元的半导体有源区外延地形成在所述第二存储单元的半导体有源区上；
所述第二存储单元的半导体有源区外延地形成在所述选择晶体管的半导体有源区上；
第一电荷存储电介质位于所述第一存储单元的半导体有源区和第一字线之间；并且
第二电荷存储电介质位于所述第二存储单元的半导体有源区和第二字线之间。
17.根据权利要求14所述NAND单列，其中：
所述选择晶体管的半导体有源区包括第三柱；并且
所述第二柱与所述第三柱不对齐，以至于所述第二柱的在侧面延伸超过所述第三柱。
18.根据权利要求16所述NAND单列，进一步包括：
位线；
源极线；和
所述选择晶体管的选择栅极线。
19.根据权利要求18所述NAND单列，其中：
所述第一字线和所述第二字线垂直于所述位线延伸；并且
所述第一字线和所述第二字线平行于所述源极线和所述选择栅极线两者中的至少一条延伸。
20.根据权利要求16所述NAND单列，其中：
所述第一字线在第一方向上延伸；并且
所述第二字线在与所述第一方向不同的第二方向上延伸。
21.一种生产单片的三维NAND单列的方法，包括在第二存储单元的半导体有源区的上方的形成第一存储单元的半导体有源区，其中：
所述第一存储单元的半导体有源区包括第一柱，当俯视时，所述第一柱具有正方形或长方形横截面，所述第一柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
所述第二存储单元的半导体有源区包括第二柱，当俯视时，所述第二柱具有正方形或长方形横截面，所述第二柱位于所述第一柱的下方并且包括位于第二导电类型半导体区之间的第一导电类型半导体区；并且
在所述第一柱内的一个第二导电类型半导体区与在所述第二柱内的一个第二导电类型半导体区相接触。
22.根据权利要求21所述方法，进一步包括在所述第二存储单元下方形成选择晶体管。
23.根据权利要求22所述方法，其中：
所述NAND单列垂直地形成在衬底上；
所述选择晶体管位于所述衬底上或位于所述衬底内的沟道中；
所述第一存储单元位于第一器件级中；并且
所述第二存储单元位于第二器件级中，所述第二器件级位于所述选择晶体管之上并且位于所述第一器件级之下。
24.根据权利要求23所述方法，其中：
所述第一存储单元的半导体有源区外延地形成在所述第二存储单元的半导体有源区上；
所述第二存储单元的半导体有源区外延地形成在说所述选择晶体管的半导体有源区上；
第一电荷存储电介质位于所述第一存储单元的半导体有源区和第一字线之间；并且
第二电荷存储电介质位于所述第二存储单元的半导体有源区和第二字线之间。
25.根据权利要求22所述方法，其中：
所述选择晶体管的半导体有源区包括第三柱；并且
所述第二柱与所述第三柱不对齐，以至于所述第二柱的在侧面延伸超过所述第三柱。
26.根据权利要求21所述方法，进一步包括：
在衬底上形成所述第二存储单元；
在所述第二存储单元的半导体有源区上外延地生长第一半导体层；
平坦化所述第一半导体层；
将所述第一半导体层图案化到在第一方向延伸的第一半导体条内；
形成与所述第一半导体条露出的侧面相邻的第一绝缘层；
将所述第一半导体条图案化以形成所述第一柱；
形成与所述第一柱的第一露出侧面相邻的第一电荷存储电介质；
形成与所述第一电荷存储电介质相邻的第一控制栅极；
形成与所述第一柱的第二露出侧面相邻的第二电荷存储电介质；
形成与所述第二电荷存储电介质相邻的第二控制栅极；
在所述第一柱上沉积电荷存储电介质膜和控制栅极层；
平坦化所述电荷存储电介质膜和所述控制栅极层，以露出所述第一柱并形成所述第一电荷存储电介质和所述第二电荷存储电介质以及所述第一控制栅极和所述第二控制栅极；
部分蚀刻所述第一控制栅极和所述第二控制栅极；
在部分蚀刻的所述第一控制栅极和所述第二控制栅极上形成第二绝缘层；
平坦化所述第二绝缘层以露出所述第一柱；
在所述衬底上或所述衬底内的沟道中形成选择晶体管；
在所述选择晶体管的半导体有源区上外延地生长第二半导体层；
平坦化所述第二半导体层；
将所述第二半导体层图案化到在第一方向上延伸的第二半导体条中；
形成与所述第二半导体条的露出侧面相邻的第三绝缘层；
将所述第二半导体条图案化以形成所述第二柱；
形成与所述第二柱的第一露出侧面相邻的第三电荷存储电介质；
形成与所述第三电荷存储电介质相邻的第三控制栅极；
形成与所述第二柱的第二露出侧面相邻的第四电荷存储电介质；和
形成与所述第四电荷存储电介质相连的第四控制栅极。
27.一种生产单片的三维NAND单列的方法，包括在第二存储单元的半导体有源区的上方形成第一存储单元的半导体有源区，其中：
所述第一存储单元的半导体有源区包括第一柱，所述第一柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
所述第二存储单元的半导体有源区包括位于第一柱下方的第二柱，所述第二柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
在所述第一柱内的一个第二导电类型半导体区与所述第二柱内的一个第二导电类型半导体区相接触；并且
所述第二存储单元的半导体有源区或选择晶体管的半导体有源区两者中至少一个位于所述衬底内的沟道中。
28.根据权利要求27所述方法，进一步包括形成具有位于所述衬底内的沟道中的半导体有源区的所述选择晶体管。
29.根据权利要求28所述方法，进一步包括在所述第二存储单元下方形成所述选择晶体管。
30.根据权利要求29所述方法，其中：
所述NAND单列垂直地形成在衬底上；
所述选择晶体管位于所述衬底上或位于所述衬底内的沟道中；
所述第一存储单元位于第一器件级中；并且
所述第二存储单元位于第二器件级中，所述第二器件级位于所述选择晶体管之上并位于所述第一器件级之下。
31.根据权利要求30所述方法，其中：
所述第一存储单元的半导体有源区外延地形成在所述第二存储单元的半导体有源区上；
所述第二存储单元的半导体有源区外延地形成在所述选择晶体管的半导体有源区上；
所述第一电荷存储电介质位于所述第一存储单元的半导体有源区和第一字线之间；并且
所述第二电荷存储电介质位于所述第二存储单元的半导体有源区和第二字线之间。
32.根据权利要求27所述方法，其中所述第二存储单元的半导体有源区位于所述衬底内的沟道中。
33.一种生产单片的三维NAND单列的方法，包括在第二存储单元的半导体有源区的上方的形成第一存储单元的半导体有源区，其中：
所述第一存储单元的半导体有源区包括第一柱，所述第一柱包括位于第二导电类型半导体区之间的第一导电类型的半导体区；
所述第二存储单元的半导体有源区包括位于所述第一柱下方的第二柱，所述第二柱包括位于第二导电类型半导体区之间的第一导电类型半导体区；
在所述第一柱内的一个第二导电类型半导体区与所述第二内的一个第二导电类型半导体区相接触；并且
所述第一柱与所述第二柱不对齐，以至于所述第一柱的在侧面延伸超过所述第二柱。
34.根据原理要求33所述方法，进一步包括在所述第二存储单元下方形成选择晶体管。
35.根据权利要求34所述方法，其中：
所述NAND单列垂直地形成在衬底上；
所述选择晶体管位于所述衬底上或位于所述衬底内的沟道中；
所述第一存储单元位于第一器件级中；并且
所述第二存储单元位于第二器件级中，所述第二器件级位于所述选择晶体管之上并位于所述第一器件级之下。
36.根据权利要求35所述方法，其中：
所述第一存储单元的半导体有源区外延地形成在所述第二存储单元的半导体有源区上；
所述第二存储单元的半导体有源区外延地形成在所述选择晶体管的半导体有源区上；
第一电荷存储电介质位于所述第一存储单元的半导体有源区和第一字线之间；并且
第二电荷存储电介质位于所述第二存储单元的半导体有源区和第二字线之间。
37.根据权利要求34所述方法，其中：
所述选择晶体管的半导体有源区包括第三柱；并且
所述第二柱与所述第三柱不对齐，以至于所述第二柱的在侧面延伸超过所述第三柱。
38.根据权利要求33所述方法，进一步包括：
在衬底上形成所述第二存储单元；
在所述第二存储单元的半导体有源区上外延地生长第一半导体层；
平坦化所述第一半导体层；
将所述第一半导体层图案化到在第一方向延伸的第一半导体条内；
形成与所述第一半导体条的露出侧面相邻的第一绝缘层；
将所述第一半导体条图案化以形成所述第一柱；
形成与所述第一柱的第一露出侧面相邻的第一电荷存储电介质；
形成与所述第一电荷存储电介质相邻的第一控制栅极；
形成与所述第一柱的第二露出侧面相邻的第二电荷存储电介质；
形成与所述第二电荷存储电介质相邻的第二控制栅极。
39.根据权利要求38所述方法，进一步包括：
在所述第一柱上沉积电荷存储电介质膜和控制栅极层；
平坦化所述电荷存储电介质膜和控制栅极层，以露出所述第一柱并形成所述第一电荷存储电介质和所述第二电荷存储电介质以及所述第一控制栅极和所述第二控制栅极；
部分蚀刻所述第一控制栅极和所述第二控制栅极；
在部分蚀刻的所述第一控制栅极和所述第二控制栅极上形成第二绝缘层；和
平坦化所述第二绝缘层以露出所述第一柱。
40.根据权利要求38所述方法，进一步包括：
在所述衬底上或所述衬底内的沟道中形成所述选择晶体管；
在所述选择晶体管的半导体有源区上外延地生长第二半导体层；
平坦化所述第二半导体层；
将所述第二半导体层图案化到在第一方向上延伸的第二半导体条中；
形成与所述第二半导体条的露出侧面相邻的第三绝缘层；
将所述第二半导体条图案化以形成所述第二柱；
形成与所述第二柱的第一露出侧面相邻的第三电荷存储电介质；
形成与所述第三电荷存储电介质相邻的第三控制栅极；
形成与所述第二柱的第二露出侧面相邻的第四电荷存储电介质；和
形成与所述第四电荷存储电介质相邻的第四控制栅极。
41.一种生产单片的三维半导体器件阵列的方法，包括：
在第二器件级中形成多个第二半导体柱有源区，其中所述第二半导体柱有源区通过绝缘材料区彼此分离；
在所述第二半导体柱有源区和所述绝缘材料区上外延生长第一半导体层，以至于所述第一半导体层中的晶界区位于所述绝缘材料区的上方；和
图案化所述第一半导体层以移去所述晶界区并将多个基本单晶的第一半导体柱有源区留在第一器件级中。
42.根据权利要求41所述方法，进一步包括：
平坦化所述第一半导体层；
将所述第一半导体层图案化到在第一方向上延伸的多个第一条中；
在所述多个第一条之间形成第一绝缘层；
图案化所述多个第一条和所述第一绝缘层以形成多个所述第一半导体柱有源区；
在所述第一半导体柱有源区之间的空间内形成第一电荷存储电介质膜；和
用第一字线填充所述第一电荷存储电介质膜中的沟道；
其中，所述半导体器件阵列包括垂直NAND单列的阵列。
43.根据权利要求42所述方法，其中每个所述第一半导体柱有源区包括位于第二导电类型半导体区之间的第一导电类型半导体区。
44.根据权利要求43所述方法，进一步包括：
平坦化所述第一电荷存储电介质膜和所述第一字线；
部分蚀刻所述第一字线；
在部分蚀刻的所述第一字线上形成第一绝缘盖层；
平坦化所述第一绝缘盖层以露出所述第一半导体柱有源区；和
形成与所述第一半导体柱有源区接触的位线。
45.根据权利要求42所述方法，进一步包括：
在衬底或所述衬底内的沟道中形成多个选择晶体管，其中所述多个选择晶体管包括多个第三半导体柱有源区，所述多个第三半导体有源区通过绝缘材料区分离；
在所述第三半导体柱有源区和所述绝缘材料材料区上外延生长第二半导体层，以至于所述第二半导体层中的晶界区位于所述绝缘材料区之上；和
图案化所述第二半导体层以移去所述晶界区并将所述多个第二半导体柱有源区留在第二器件级中。
46.根据权利要求45所述方法，进一步包括：
平坦化所述第二半导体层；
将所述第二半导体层图案化到在第一方向上延伸的多个第二条中；
在所述多个第二条之间形成第二绝缘层；
图案化所述多个第二条和所述第二绝缘层以形成多个第二半导体柱有源区，其中每个所述第二半导体柱有源区都包括位于第二导电类型半导体区之间的第一导电类型半导体区；
在所述第二半导体柱有源区之间的空间中形成第二电荷存储电介质膜；
用第二字线填充第二电荷存储电介质膜中的沟道；
平坦化所述第二电荷存储电介质膜和所述第二字线；
部分蚀刻所述第二字线；
在部分蚀刻的所述第二字线上形成第二绝缘盖层；和
平坦化所述第二绝缘盖层以露出通过所述绝缘材料区分离的所述第二半导体柱有源区。
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