JP4076950B2 - 半導体メモリ素子、半導体メモリ素子構成、半導体メモリ素子を製造する方法、および半導体メモリ素子を動作させる方法 - Google Patents
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Description
本発明は、半導体メモリ素子、半導体メモリ素子構成、半導体メモリ素子を製造する方法、および半導体メモリ素子を動作させる方法に関する。
半導体メモリ素子に不可欠なパラメータは、半導体メモリ素子に格納されるメモリコンテンツが保存される保有時間、メモリコンテンツにプログラムするために必要とされる書き込み時間、およびメモリコンテンツにプログラムするために必要とされる書き込み電圧である。
公知の半導体メモリ素子は、ＤＲＡＭメモリ素子（ＤＲＡＭ＝Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、これは、数ナノ秒という比較的高速の書き込み時間を有するが、漏れ電流が不可避であるため、短い保有時間のみを有し、これにより、ＲＡＭメモリ素子は、約１００ｍｓという通常の時間間隔で再充電される必要がある。
対照的に、いわゆるＥＥＰＲＯＭメモリ素子（ＥＥＰＲＯＭ＝Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ ｍｅｍｏｒｙ）は、何年もの比較的長い保有時間を可能にし、メモリコンテンツにプログラムするために必要とされる書き込み時間は、ＲＡＭメモリ素子の場合よりも著しく長い。
従って、（約１０ナノ秒という）高速の書き込み時間および低い書き込み電圧とが組み合わされた半導体メモリ素子が必要とされる。
非特許文献１は、いわゆる「頂上を有する障壁（ｃｒｅｓｔｅｄ ｂａｒｒｉｅｒ）」メモリ素子を提示した。これは、フローティングゲートがトンネル障壁の連続的構成（通常、３つ）を介して充電または放電され、トンネル障壁は、プロファイルされた（＝「頂上を有する（ｃｒｅｓｔｅｄ）」）形状を有する。この場合、トンネル障壁は、従来の態様での、一定の高さのポテンシャル障壁を有する方形波ポテンシャルの形状では形成されず、むしろ、「ピーク」によってプロファイルされる。
従来のトンネル障壁と比較して、このような「プロファイルされた」トンネル障壁は、より大きい電荷の透過、および存在する電圧に対してより大きい感度を有し、理論的には、このような「頂上を有する障壁（ｃｒｅｓｔｅｄ ｂａｒｒｉｅｒ）」半導体メモリ素子を用いて、いつでも比較的高速の書き込み時間が達成され得る。しかしながら、書き込みのために必要とされる書き込み電圧は、比較的大きく、すなわち、約１０Ｖよりも大きい。
非特許文献２は、いわゆるＰＬＥＤメモリ素子（ＰＬＥＤ＝Ｐｌａｎａｒ Ｌｏｃａｌｉｚｅｄ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ）に関する提示を開示する。この場合、データは、複数のトンネル障壁（ＭＴＪ＝Ｍｕｌｔｉｐｌｅ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を介して、フローティングゲートを高速で充電および放電することによって書き込みまたは消去され、複数のトンネル障壁の透過は、側方のゲート電極によって制御される。データを読み出すために、ソース端子とドレイン端子との間のフローティングゲートの下に伸びるチャネルの導電状態に依存して、電流の流れは、チャネルにおいて検出されるか（「１」ビットに対応する）、または検出されない（「０」ビットに対応する）。ＰＬＥＤメモリ素子の場合、短い書き込み時間（ＲＡＭメモリ素子の書き込み時間と同様）、および長い保有時間（ＥＥＰＲＯＭメモリ素子の保有時間と同様）を達成することが可能である。さらに、必要とされる書き込み電圧は、上述の「頂上を有する障壁（ｃｒｅｓｔｅｄ ｂａｒｒｉｅｒ）」メモリ素子の場合よりもはるかに低い。しかしながら、トンネル障壁の透過を制御するために、ソース、ドレインおよびデータ端子に加えて、側方ゲート電極のためにさらなる端子が必要とされるので、ＰＬＥＤメモリ素子は、４端子構成である。この４端子構成に基づいて、ＰＬＥＤメモリ素子は、比較的大きい寸法を有し、その結果、ＵＬＳＩ（ＵＬＳＩ＝Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）への適用には理想的でない。
Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ、「Ｌａｙｅｒｅｄ ｔｕｎｎｅｌ ｂａｒｒｉｅｒｓ ｆｏｒ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．７３、２１３７〜２１３９ページ Ｋ．Ｎａｋａｚａｔｏら、「ＰＬＥＤ−Ｐｌａｎａｒ Ｌｏｃａｌｉｚｅｄ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ」、ＩＥＤＭ、１７９〜１８２ページ
Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ、「Ｌａｙｅｒｅｄ ｔｕｎｎｅｌ ｂａｒｒｉｅｒｓ ｆｏｒ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．７３、２１３７〜２１３９ページ Ｋ．Ｎａｋａｚａｔｏら、「ＰＬＥＤ−Ｐｌａｎａｒ Ｌｏｃａｌｉｚｅｄ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ」、ＩＥＤＭ、１７９〜１８２ページ
従って、本発明は、半導体メモリ素子、半導体メモリ素子構成、半導体メモリ素子を製造する方法、および半導体メモリ素子を動作させる方法を提供するという問題に基づき、これらは、高速の書き込み時間、長い保有時間、および低い書き込み電圧を可能にすると共に、ＵＬＳＩに適用するために、より良好な適合性を有する。
この問題は、独立請求項に記載の半導体メモリ素子、半導体メモリ素子構成、半導体メモリ素子を製造する方法、および半導体メモリ素子を動作させる方法によって解決される。
半導体メモリ素子は、少なくとも１つのソース領域、および少なくとも１つのドレイン領域が形成される基板を有する。フローティングゲートは、基板から電気的に絶縁される。
さらに、トンネル障壁構成が提供され、この構成を介して、電荷がフローティングゲートに供給され得るか、または、フローティングゲートから放電され得、フローティングゲートを充電または放電することによってソース領域とドレイン領域との間のチャネルの導電性を変更することが可能である。
さらに、ソース領域と導通するように接続されるソース線を有する、トンネル障壁構成の電荷の透過を制御する手段が提供される。
トンネル障壁構成の電荷の透過を制御する手段が、ソース領域と導通するように接続されるソース線を有するという事実に基づき、ソース線が、半導体メモリ素子への書き込みおよび半導体メモリ素子からの読み出しの際に電流を搬送するために、ならびに、複数のトンネル障壁の電荷の透過を制御するために用いられ得る。従って、上述のＰＬＥＤメモリ素子の場合と異なり、電荷の透過を制御する側方ゲートのさらなる端子が必要とされない。
換言すると、トンネル障壁構成の電荷の透過は、ソース線を介して制御されるという事実により、本発明の半導体メモリ素子の構造の場合、書き込み、読み出し、および消去の各々の場合について、動作のために、異なった電圧が印加され得るソース線、データ線およびワード線を提供することで十分である。
従って、本発明による半導体メモリ素子は、３端子構成を有し、これと関連して、より狭い構造であるために、例えば、上述のＰＬＥＤメモリ素子に代表されるような４端子構成よりも、特にＵＬＳＩへの適用に良好に適切である。同時に、本発明による半導体メモリ素子は、例えば、上述の「頂上を有する障壁」メモリ素子よりもかなり低い書き込み電圧で処理される。
トンネル障壁構成は、複数のトンネル障壁を形成する目的で、好適には、半導電層と絶縁層とが交互の層を有する層スタックを有する。この場合、ソース線は、好適には、ソース領域から、複数のトンネル障壁の層スタックのスタック方向と平行に伸びる。ソース線は、さらに、ドーピングポリシリコンを有する。これに代わって、ソース線は、金属、好適には、アルミニウム、銅、窒化チタンの群からなる材料の少なくとも１つを有し得る。
好適な実施形態によると、層スタックの半導体層は、非ドーピングポリシリコンを有し、絶縁層は、窒化シリコンまたは二酸化シリコンを有する。
この場合、半導体層は、通常、１０〜１００ｎｍの範囲、好適には、３０〜５０ｎｍの範囲の厚さを有し得、絶縁層は、２〜１０ｎｍの範囲、好適には、通常、２〜６ｎｍの範囲の厚さを有し得る。
これに代わって、半導体層は、アモルファスシリコンを有してもよい。
トンネル障壁構成は、フローティングゲートから離れた側でワード線と電気的に接続され得、このワード線により、電圧パルスは、フローティングゲートを充電する目的、および、ソース領域とドレイン領域との間のチャネルを反転する目的で、トンネル障壁構成を介してフローティングゲートに印加され得る。
半導体メモリ素子構成において、本発明による複数の半導体メモリ素子は、複数のロウおよびカラムのマトリクス状の態様で構成され、カラムに属する半導体メモリ素子は、半導体メモリ素子のソース領域と導通するように接続された共通のソースを有し、この共通のソースを介して、半導体メモリ素子に属するトンネル障壁構成の電荷の透過が制御され得る。
この場合、ロウの半導体メモリ素子にそれぞれ割り当てられたソース線は、同じロウにおいて隣接する半導体メモリ素子のビット線を形成し得る。このようにして、特に、４＊ｆ２（ｆ＝「最小フィーチャサイズ」）の高い格納密度を実現することが可能である。
しかしながら、各場合について、同じロウにおいて隣接して構成される２つの半導体メモリ素子に共通のソース線が割り当てられることもまた可能である。この場合、トンネル障壁構成を形成するために、ソース線は、対照的、すなわち、ソース線の左右に隣接する層スタックに対して同じ距離で構成され、その結果、半導体メモリ素子構成の製造プロセスが簡略化される。
半導体メモリ素子を製造する方法は、
少なくとも１つのソース領域および少なくとも１つのドレイン領域を基板に形成するステップと、
基板から電気的に絶縁されたフローティングゲートを形成するステップと、
電荷がフローティングゲートに供給され得るか、または、フローティングゲートから逃がされ得るトンネル障壁構成を形成するステップであって、ソース領域とドレイン領域との間のチャネルの導電性をフローティングゲートを充電および放電することによって変更することが可能である、ステップと、
ソース領域と導通するように接続され、かつ、トンネル障壁構成の電荷の透過を制御するために利用されるが、トンネル障壁構成に隣接して形成されるステップとを有する。
少なくとも１つのソース領域および少なくとも１つのドレイン領域を基板に形成するステップと、
基板から電気的に絶縁されたフローティングゲートを形成するステップと、
電荷がフローティングゲートに供給され得るか、または、フローティングゲートから逃がされ得るトンネル障壁構成を形成するステップであって、ソース領域とドレイン領域との間のチャネルの導電性をフローティングゲートを充電および放電することによって変更することが可能である、ステップと、
ソース領域と導通するように接続され、かつ、トンネル障壁構成の電荷の透過を制御するために利用されるが、トンネル障壁構成に隣接して形成されるステップとを有する。
トンネル障壁構成は、好適には、複数トンネル障壁を形成するために、半導電層と絶縁層とが交互の層シーケンスを有する層スタックとして形成される。
ソース線は、好適には、ソース領域から、複数のトンネル障壁の層スタックのスタック方向と平行に形成される。
好適には、ソース領域と導通するように接続されるソース線を形成するステップは、
トンネル障壁構成およびソース領域を覆う絶縁層上に第１の半導電層を設けるステップと、
複数のトンネル障壁を覆う絶縁層上に設けられる第１の半導電層の領域をドーピングするための方向性注入（ｄｉｒｅｃｔｉｏｎａｌ ｉｍｐｌａｎｔａｔｉｏｎ）を実行するステップと、
ソース領域を覆う第１の半導電層および絶縁層の部分的除去によってソース領域を露出するステップと、
部分的に露出されない絶縁層を有する第１の半導電層の非ドーピング領域を除去するステップと、
第２の半導電層をソース領域、および第１の半導電層のドーピング領域に選択的に付与するステップと
をとを有する。
トンネル障壁構成およびソース領域を覆う絶縁層上に第１の半導電層を設けるステップと、
複数のトンネル障壁を覆う絶縁層上に設けられる第１の半導電層の領域をドーピングするための方向性注入（ｄｉｒｅｃｔｉｏｎａｌ ｉｍｐｌａｎｔａｔｉｏｎ）を実行するステップと、
ソース領域を覆う第１の半導電層および絶縁層の部分的除去によってソース領域を露出するステップと、
部分的に露出されない絶縁層を有する第１の半導電層の非ドーピング領域を除去するステップと、
第２の半導電層をソース領域、および第１の半導電層のドーピング領域に選択的に付与するステップと
をとを有する。
第１および第２の半導電層は、好適には、ポリシリコンから形成され、絶縁層は、好適には、二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）から形成される。
少なくとも１つのソース領域、および少なくとも１つのドレイン領域が形成された基板、基板から電気的に絶縁されたフローティングゲート、およびトンネル障壁構成を有する半導体メモリ素子を動作させる方法において、電荷は、トンネル障壁構成を介してフローティングゲートに供給されるか、または、フローティングゲートから逃がされ、ソース領域とドレイン領域との間のチャネルの導電性は、フローティングゲートを充電または放電することによって変更され、トンネル障壁構成の電荷の透過は、ソース領域と導通するように接続されたソース線を介して制御される。
好適には、半導体メモリ素子のデータを書き込むために、＋（２−３）ボルトの範囲の電圧が、ソース線に印加され、多くとも±１ボルトの電圧が、トンネル障壁構成の、フローティングゲートから離れた側と電気的に接続されたワード線に印加される。
ソース線上に存在する＋（２−３）ボルトの電圧は、層スタックによって形成されたトンネル障壁構成の透過を急激に増加させて、電荷がフローティングゲートに供給されるか、フローティングゲートから逃がされることを可能にし、従って、ソース領域とドレイン領域との間に配置されたチャネルを反転することを可能にする。
半導体メモリ素子のデータを読み出すために、＋（０．５−１）ボルトの範囲の電圧は、好適には、ドレイン領域と導通するように接続されたビット線に印加され、＋（３−５）ボルトの範囲の電圧は、トンネル障壁構成の、フローティングゲートから離れた側と電気的に接続されたワード線に印加される。
容量性結合に基づいて、ワード線上に存在する＋（３−５）ボルトは、フローティングゲートと、ソース領域とドレイン領域との間のチャネルとの間で、通常、約＋１．５ボルトの電圧に対応し、これにより、ワード線から、ソース領域とドレイン領域との間のフローティングゲートおよびチャネルへの容量性パンチスルーは、読み出しトランジスタをオン状態にするために十分である。従って、チャネルの＋（０．５−１）ボルトの低い電圧がビット線に印加された場合、チャネルの反転または非反転状態に依存して、チャネルにおける電流の流れが検出される（「１」ビットに対応する）か、または、検出されない（「０」ビットに対応する）。
本発明の例示的実施形態は、図に示され、かつ、より詳細に後述される。
図１ａによると、シリコン基板１０１上に半導体メモリ素子１００を製造するために、約６〜１０ｎｍの厚さを有する二酸化シリコンを含む層１０２、および５０ｎｍの厚さを有するドーピングポリシリコンを含む層１０３が次々と成長させられる。層１０３は、半導体メモリ素子１００のフローティングゲートを形成するために利用される。
窒化シリコン（Ｓｉ３Ｎ４）を含む障壁層１０４、１０６および１０８、非ドーピングポリシリコンを含む層１０５、１０７および１０９が層１０３上に交互の層シーケンスの形態で設けられ、これは、好適には、化学気相成長（ＣＶＤ）または熱窒化により実行される。層１０３〜１０８から形成された層スタックは、複数のトンネル障壁を形成するために利用され、複数のトンネル障壁が、異なった数の障壁層およびポリシリコン層を有することが可能であるが、少なくとも１つの障壁層および２つのポリシリコン層が障壁層によって分離される。
示される例示的実施形態において、非ドーピングポリシリコン層１０５および１０７は、４０ｎｍの厚さを有し、ドーピングされたポリシリコン層１０９は、５０ｎｍの厚さを有し、障壁層１０４および１０８は、２ｎｍの厚さを有し、障壁層１０６は、約５ｎｍの厚さを有する。
次のステップにおいて、図１ｂによると、ポリシリコンおよび窒化シリコン層１０３〜１０９の「層スタック」がエッチングされ、二酸化シリコン層１１０が約６ｎｍの厚さになった後、ソースおよびドレイン領域１１１、１１２を基板１０１に形成するために、約１０２０ｃｍ−３の量の方向性ヒ素注入が実行される（図１ｂに矢印１２３で示される）。この場合、二酸化シリコン層１１０は、ドーピング原子が層スタック１０３〜１０９に浸透することを防ぐために利用される。
その後、図１ｃによると、厚さが約ｆ／４（ｆ＝最小フィーチャサイズ）のポリシリコンを含む層１１３が、層スタック１０３〜１０９の間に伸びる二酸化シリコン層１１０および二酸化シリコン層１０２に付与される。
次のステップにおいて、図１ｄに見出され得るように、傾斜するように方向付けられたボロン原子１１４の注入が実行される（すなわち、図１ｄにおけるトレンチの右側に示されるそれぞれの領域上にのみ）。この片側のボロン注入の後、ポリシリコンスペーサ１１５は、エッチングステップによりポリシリコンを含む層１１３から形成され、その後、ボロンドーピング原子の活性化を達成するために、正確な格子位置で、瞬時熱処理（ＲＴＰ＝ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）が実行される。
その後、ポリシリコンスペーサ１１５間に伸びる二酸化シリコン層１０２が、部分的にエッチングで除去され（図１ｄ）、その後、水酸化カリウム（ＫＯＨ）を用いて、さらなるウェットケミカルエッチングステップが実行される。このエッチングステップは、ポリシリコンスペーサ１１５の非ドーピング領域（すなわち、図１ｄにおけるトレンチの左側に示されるそれぞれの領域）を除去するために利用され、下に位置する二酸化シリコン層１１０は露出された状態である。
次のステップにおいて、図１ｅによると、ポリシリコンの選択的エピタキシが実行され、ポリシリコンが二酸化シリコンがない領域、すなわち、図１ｅの右側に示される各トレンチ構造内、さらに、ソースおよびドレイン領域１１１、１１２の上にのみ付与される。なぜなら、二酸化シリコン層１１０は、ここで事前に除去されているからである。従って、ポリシリコンをそれぞれ含む層１１６および１１７が、これらの領域上に設けられ、ソースおよびドレイン領域の上の層１１７の厚さは、層１１７の厚さは約１０ｎｍであるが、少なくとも、二酸化シリコン層１１０を包囲する厚さに達する。
次に、図１ｅによると、リンイオン１１８の傾斜するように方向付けられた注入が実行される。次のステップにおいて、二酸化シリコン１１９は、トレンチ構造を充填するように付与され、その後、化学的機械的研磨（ＣＭＰ）が実行される。
次のステップにおいて、図１ｆによると、ポリシリコン層１１６および１１７の最上部は（この領域は、ポリシリコン層１０９のレベルに位置する）は、部分的にエッチングバックされ、その後、対応する領域は、二酸化シリコン１１９で再び充填され、さらなるＣＭＰステップが実行される。
その後、層１１９および１０９上に拡散障壁を形成するためにチタン／窒化チタン層１２０が設けられ、次に、図１ｇに示される半導体メモリ素子１００を形成するために、その上に、タングステンを含む層１２１、および窒化シリコン（Ｓｉ３Ｎ４）の層１２２が連続的に堆積される。
その後、窒化シリコンを含む層、タングステンを含む層、およびポリシリコンを含む障壁層を含む層スタックが二酸化シリコンを含む層１０２に向かって下方にエッチングされる。タングステンを含む層上に配置される窒化シリコンを含む層は、このエッチング動作においてハードマスクとして利用される。このエッチングステップにより、構造は、ｙ方向、すなわち、図１ｇの図面の平面に対して垂直の方向に分離される。
図２によると、上述の方法で製造された半導体メモリ素子２００は、ソース領域２０１およびドレイン領域２０２を有し、これらは、基板に形成され（図示せず）、かつ、基板内に可変の導電性を有するチャネル（図示せず）がこれらの間に伸びる。
さらに、半導体メモリ素子２００は、約５０ｎｍの厚さを有するポリシリコン層を含むフローティングゲート２０３を有し、その上に、複数のトンネル障壁を形成するために、窒化シリコン層２０５、２０７および２０９と、ポリシリコン層２０６および２０８とが交互に連続する層スタック２０４が連続的に設けられる。
半導体メモリ素子２００のワード線を形成するためのタングステン層２１０が、最上の窒化シリコン層２０９上に設けられる。
タングステン層２１０に隣接しない領域において、フローティングゲート２０３および層スタック２０４が、二酸化シリコン領域２１１によって包囲され、これを介して、半導体メモリ素子２００が、隣接する半導体メモリ素子から絶縁される。二酸化シリコン領域２１１は、特に、フローティングゲート２０３を基板から絶縁する二酸化シリコン層２１２を有する。
さらに、フローティングゲート２０３に隣接して伸びるｎ＋ドーピングポリシリコンを含むソース線２１３、ソース領域２０１からの層スタック２０４、ならびに、フローティングゲート２０３、およびドレイン領域２０２からの層スタック２０４の対向側におけるｎ＋ドーピングポリシリコンを含むビット線２１４が提供される。
図２に示され、かつ、図１ａ〜図１ｇに示される方法により製造された半導体メモリ素子２００の場合、ソース線２１３の位置は、ソース線と同じだけ非対称的であり（図２から見出され得るように）、ソース線２１３の反対側（すなわち、図２の左側）に配置された対応する層スタックに対してよりも、トンネル障壁構成を形成する層スタック２０４に対して、はるかに近くに構成される。これは、ソース線２１３の対称的構成（図４との関連で説明される）と比較して、製造にかかる労力および費用を上昇させるが、適切な電圧が印加された場合、最も近いトンネル障壁構成のみが「開かれ」、すなわち、その垂直の透過が増加することが保証される。
さらに、図２に示されるように、半導体メモリ素子２００の例示的実施形態において、ソース線２１３は、同時に、フローティングゲート２０３から離れたソース線２１３の側に構成される（すなわち、図２におけるソース線２１３の左側に）隣接する半導体メモリ素子のビット線として利用される。このようにして、４＊ｆ２（ｆ＝「最小フィーチャサイズ」）の特に高い格納密度を実現することが可能である。
図３は、半導体メモリ素子構成の格子構造３００を示し、ここで、４つの半導体メモリ素子に属するフローティングゲート３００ａ〜３００ｄが格子構成で設けられ、半導体メモリ素子３００ａ〜３００ｄの各々は、図２の半導体メモリ素子と同様に構成される。従って、ソース線３０１は、フローティングゲート３００ａ〜３００ｂから離れた側でフローティングゲート３００ａ〜３００ｂに隣接して伸び、ビット線３０２は、フローティングゲート３００ａ〜３００ｂと対面する側で伸びる。ソース線３０３は、次に、フローティングゲート３００ａ〜３００ｂから離れたフローティングゲート３００ｃから３００ｂの側で伸びる。
フローティングゲート３００ａ〜３００ｄは、二酸化シリコン領域３０４によって包囲され、かつ、隣接し合うフローティングゲート３００ａ〜３００ｄ間に残る中間空間において、隣接し合う半導体メモリ素子を互いに絶縁するために、二酸化シリコン層３０５によって絶縁される。
半導体メモリ素子２００の動作の方法を説明するために、図４は、半導体メモリ素子２００のプログラミングの例を示す。従って、書き込みプロセスは、チャネルを開くためにソース線２１３に＋２．５ボルトの正の電圧を印加することによって、および、ワード線２１０（書き込み線）に−１ボルトの負の電圧を印加することによって、書き込みプロセスが行われる。データは、対応して、＋１ボルトの正の電圧をワード線２１０に印加することによって、および、２．５ボルトの正の電圧をソース線２１３に印加することによって消去される。
ソース線２１３上に存在する＋２．５ボルトの電圧は、層スタック２０４によって形成されたトンネル障壁構成の電荷の透過を増加させ、かつ、電荷がフローティングゲート２０３に供給されるか、または、これから逃がされることを可能にし、従って、ソース領域２０１とドレイン領域２０２との間に配置されたチャネルの反転を可能する。
読み出しプロセスは、例えば、＋４ボルトの正の電圧をワード線２１０に印加することによって、および、例えば、＋０．５ボルトの低い正の電圧をビット線２１４に印加することによって行われる。容量性結合に基づいて、フローティングゲート２０３と、ソース領域２０１とドレイン領域２０２との間の約＋１．５ボルトの電圧が、ワード線２１０上に存在する＋４ボルトの電圧に対応し、従って、ワード線２１０からフローティングゲート２０３への容量性パンチスルーおよび、ソース領域２０１とドレイン領域２０２との間のチャネルは、読み出しトランジスタをオン状態にするために十分である。
従って、０．５ボルトの低電圧は、ビット線に印加された場合、チャネルの反転されたか、または非反転された状態に依存して、チャネル内の電流の流れが検出される（「１」ビットに対応する）か、または検出されない（「０」ビットに対応する）。
図５は、本発明のさらなる好適な実施形態による半導体メモリ素子４００を示す。半導体メモリ素子２００のように、半導体メモリ素子４００は、ソース領域４０１およびドレイン領域４０２をそれぞれ有し、これらの間に、フローティングゲート４０３が設けられる。複数のトンネル障壁を形成する目的で、交互に連続する窒化シリコン層４０５、４０７および４０９、ならびにポリシリコン層４０６および４０８を有する層スタック４０４は、複数のトンネル障壁を形成する目的でフローティングゲート４０３上に設けられる。
半導体メモリ素子４００のワード線を形成するためのタングステン層４１０は、最上部窒化シリコン層４０９上に設けられる。
タングステン層４１０に隣接しない領域において、フローティングゲート４０３および層スタック４０４は、二酸化シリコン領域４１１によって包囲され、この領域を介して、半導体メモリ素子４００は、隣接し合う半導体メモリ素子から絶縁される。二酸化シリコン領域４１１は、特に、フローティングゲート４０３を基板から絶縁する二酸化シリコン層４１２を有する。
半導体メモリ素子４００には、さならる半導体メモリ素子４００’が隣接し、これは、対応して、フローティングゲート４１３と、交互に連続する窒化シリコン層４１５、４１７および４１９、ならびにポリシリコン層４１６および４１８を有する層スタック４１４とを有する。
さらに、半導体メモリ素子４００において、ソース領域４０１からフローティングゲート４０３および層スタック４０４に隣接して伸びるｎ＋ドーピングポリシリコンを含むソース線４２０が提供される。フローティングゲート４０３および層スタック４０４の反対側で、ドレイン領域４０２はビット線４２１を形成する。
半導体メモリ素子２００と対照的に、半導体メモリ素子４００の場合、ビット線４２１は、隣接する半導体メモリ素子４００’のソース線を形成せず、むしろ、ここから別個の線として形成される。むしろ、隣接する半導体メモリ素子４００’は、図５に部分的に示される専用のソース線４２２を有し、これにより、半導体メモリ素子４００の格納密度は、わずかに８＊ｆ２である。しかしながら、半導体メモリ素子２００の場合とは異なり、半導体メモリ素子４００の場合、ソース線４２０は、対称的、すなわち、同時に、ソース線４２０の左右に近接する層スタックから同じ距離で構成される。このようにして、製造プロセスは、図１ａ〜図１ｇに記載されるプロセスと比較して、簡略化される。
図６は、４つの半導体メモリ素子に属するフローティングゲート５００ａ〜５００ｄは、格子構造で互いに接続され、半導体メモリ素子５００ａ〜５００ｄの各々は、図５からの半導体メモリ素子４００と同一に構成される格子構造５００を示す。従って、ソース線５０１は、フローティングゲート５００ｃ〜５００ｄから離れた側でフローティングゲート５００ａ〜５００ｂに隣接して伸び、ビット線５０２は、フローティングゲート３００ｃ〜３００ｄと対面する側で伸びる。ソース線３０３は、次に、フローティングゲート５００ａ〜５００ｂから離れたフローティングゲート５００ｃ〜５００ｄの側で伸びる。
フローティングゲート５００ａ〜５００ｄは、二酸化シリコン領域５０４によって包囲され、かつ、隣接し合う半導体メモリ素子を互いに絶縁するために、隣接し合うフローティングゲート５００ａ〜５００ｄ間に残る中間空間において、二酸化シリコン層５０５によって絶縁される。
図６による、半導体メモリ素子４００の動作、または半導体メモリ素子構成は、実質的に、半導体メモリ素子２００のものに対応するが、例えば、＋２．５ボルトの電圧がソース線４２０に印加された場合、隣接し合う両方のトンネル障壁構成が「開かれ」、すなわち、これらの垂直透過が増大する。しかしながら、半導体メモリ素子４００の場合も、例えば、＋／−１ボルトの低電圧をそれぞれのワード線に印加することによって、選択的書き込みまたは消去が行われ得る。
示されるすべての例示的実施形態において、ソース線は、それぞれ、半導体メモリ素子に書き込むか、または、ここから読み出される場合、電荷の運搬のために、および、複数のトンネル障壁の電荷の透過を制御するために用いられ得、これにより、複数のトンネル障壁を通る電荷の投下を制御する側方ゲートのさらなる端子が必要とされない。むしろ、トンネル障壁の構成の電荷の透過は、ソース線を介して制御され、これにより、本発明による半導体メモリ素子は、３端子構成であり、従って、特に、ＵＬＳＩへの適用に適切である。
１００ 半導体メモリ素子
１０１ シリコン基板
１０２ 二酸化シリコン層
１０３ ポリシリコン層
１０４ 障壁層
１０５ ポリシリコン層
１０６ 障壁層
１０７ ポリシリコン層
１０８ 障壁層
１０９ ポリシリコン層
１１０ 二酸化シリコン層
１１１ ソース領域
１１２ ドレイン領域
１１３ ポリシリコン層
１１４ ボロン原子
１１５ ポリシリコンスペーサ
１１６ ポリシリコン層
１１７ ポリシリコン層
１１８ リンイオン
１１９ 二酸化シリコン
１２０ チタン／窒化チタン層
１２１ タングステン層
１２２ 窒化シリコン層
１２３ 矢印
２００ 半導体メモリ素子
２０１ ソース領域
２０２ ドレイン領域
２０３ フローティングゲート
２０４ 層スタック
２０５ 窒化シリコン層
２０６ ポリシリコン層
２０７ 窒化シリコン層
２０８ ポリシリコン層
２０９ 窒化シリコン層
２１０ タングステン層
２１１ 二酸化シリコン領域
２１２ 二酸化シリコン層
２１３ ソース線
２１４ ビット線
３００ 格子構造
３００ａ フローティングゲート
３００ｂ フローティングゲート
３００ｃ フローティングゲート
３００ｄ フローティングゲート
３００ｅ フローティングゲート
３００ｆ フローティングゲート
３０１ ソース線
３０２ ビット線
３０３ ソース線
３０４ 二酸化シリコン領域
３０５ 二酸化シリコン層
４００ 半導体メモリ素子
４０１ ソース領域
４０２ ドレイン領域
４０３ フローティングゲート
４０４ 層スタック
４０５ 窒化シリコン層
４０６ ポリシリコン層
４０７ 窒化シリコン層
４０８ ポリシリコン層
４０９ 窒化シリコン層
４１０ タングステン層
４１１ 二酸化シリコン領域
４１２ 二酸化シリコン層
４１３ フローティングゲート
４１４ 層スタック
４１５ 窒化シリコン層
４１６ ポリシリコン層
４１７ 窒化シリコン層
４１８ ポリシリコン層
４１９ 窒化シリコン層
４２０ ソース線
４２１ ビット線
４２２ ソース線
５００ 格子構造
５００ａ フローティングゲート
５００ｂ フローティングゲート
５００ｄ フローティングゲート
５００ｅ フローティングゲート
５００ｆ フローティングゲート
５０１ ソース線
５０２ ビット線
５０３ ソース線
５０４ 二酸化シリコン領域
５０５ 二酸化シリコン層
１０１ シリコン基板
１０２ 二酸化シリコン層
１０３ ポリシリコン層
１０４ 障壁層
１０５ ポリシリコン層
１０６ 障壁層
１０７ ポリシリコン層
１０８ 障壁層
１０９ ポリシリコン層
１１０ 二酸化シリコン層
１１１ ソース領域
１１２ ドレイン領域
１１３ ポリシリコン層
１１４ ボロン原子
１１５ ポリシリコンスペーサ
１１６ ポリシリコン層
１１７ ポリシリコン層
１１８ リンイオン
１１９ 二酸化シリコン
１２０ チタン／窒化チタン層
１２１ タングステン層
１２２ 窒化シリコン層
１２３ 矢印
２００ 半導体メモリ素子
２０１ ソース領域
２０２ ドレイン領域
２０３ フローティングゲート
２０４ 層スタック
２０５ 窒化シリコン層
２０６ ポリシリコン層
２０７ 窒化シリコン層
２０８ ポリシリコン層
２０９ 窒化シリコン層
２１０ タングステン層
２１１ 二酸化シリコン領域
２１２ 二酸化シリコン層
２１３ ソース線
２１４ ビット線
３００ 格子構造
３００ａ フローティングゲート
３００ｂ フローティングゲート
３００ｃ フローティングゲート
３００ｄ フローティングゲート
３００ｅ フローティングゲート
３００ｆ フローティングゲート
３０１ ソース線
３０２ ビット線
３０３ ソース線
３０４ 二酸化シリコン領域
３０５ 二酸化シリコン層
４００ 半導体メモリ素子
４０１ ソース領域
４０２ ドレイン領域
４０３ フローティングゲート
４０４ 層スタック
４０５ 窒化シリコン層
４０６ ポリシリコン層
４０７ 窒化シリコン層
４０８ ポリシリコン層
４０９ 窒化シリコン層
４１０ タングステン層
４１１ 二酸化シリコン領域
４１２ 二酸化シリコン層
４１３ フローティングゲート
４１４ 層スタック
４１５ 窒化シリコン層
４１６ ポリシリコン層
４１７ 窒化シリコン層
４１８ ポリシリコン層
４１９ 窒化シリコン層
４２０ ソース線
４２１ ビット線
４２２ ソース線
５００ 格子構造
５００ａ フローティングゲート
５００ｂ フローティングゲート
５００ｄ フローティングゲート
５００ｅ フローティングゲート
５００ｆ フローティングゲート
５０１ ソース線
５０２ ビット線
５０３ ソース線
５０４ 二酸化シリコン領域
５０５ 二酸化シリコン層
Claims (16)
- 少なくとも１つのソース領域と少なくとも１つのドレイン領域とが形成されている基板と、
該基板から電気的に絶縁されたフローティングゲートと、
複数のトンネル障壁を形成することを目的として半導体層および絶縁層の交互の層シーケンスを有する層スタックを有するトンネル障壁構成であって、該トンネル障壁構成を介して、電荷が該フローティングゲートに供給されることが可能であり、または、該フローティングゲートから逃がされることが可能であり、該フローティングゲートを充電または放電することによって、該ソース領域と該ドレイン領域との間のチャネルの導電性を変更することが可能である、トンネル障壁構成と、
該トンネル障壁構成の電荷の伝送を制御する手段と
を有する半導体メモリ素子であって、
該トンネル障壁構成の電荷の伝送を制御する手段は、該ソース領域に導電的に接続されたソース線であって、該ソース領域から該複数のトンネル障壁の該層スタックのスタック方向に平行に延びるソース線を有する、半導体メモリ素子。 - 前記ソース線は、ドープされたポリシリコンまたは金属を有する、請求項１に記載の半導体メモリ素子。
- 前記層スタックの前記半導体層は、ドープされていないポリシリコンを有する、請求項１または２に記載の半導体メモリ素子。
- 前記層スタックの前記絶縁層は、窒化シリコンまたは二酸化シリコンを有する、請求項１〜３の１つに記載の半導体メモリ素子。
- 前記層スタックの前記半導体層は、１０〜１００ｎｍの範囲の厚さを有し、前記絶縁層は、２〜１０ｎｍの範囲の厚さを有する、請求項１〜４の１つに記載の半導体メモリ素子。
- 前記層スタックの前記半導体層は、３０〜５０ｎｍの範囲の厚さを有し、前記絶縁層は、２〜６ｎｍの範囲の厚さを有する、請求項５に記載の半導体メモリ素子。
- 前記トンネル障壁構成は、前記フローティングゲートから離れた該トンネル障壁構成の側でワード線に電気的に結合されており、該フローティングゲートを充電することを目的として、かつ、ソース領域とドレイン領域との間のチャネルを反転させることを目的として、該ワード線によって、電圧パルスが、該トンネル障壁構成を介して該フローティングゲートに印加されることが可能である、請求項１〜６の１つに記載の半導体メモリ素子。
- 請求項１〜７のいずれか一項に記載の複数の半導体メモリ素子が複数のロウおよび複数のカラムでマトリクス状に配置されており、カラムに属する該半導体メモリ素子は、該半導体メモリ素子のソース領域に導電的に接続された共通のソース線を有し、該ソース線を介して、該半導体メモリ素子に属するトンネル障壁構成の電荷の伝送が制御されることが可能である、半導体メモリ素子構成。
- 第１の半導体メモリ素子のソース線は、同じロウにおいて該第１の半導体メモリ素子に隣接する第２の半導体メモリ素子のビット線を形成する、請求項８に記載の半導体メモリ素子構成。
- 共通のソース線が、各ロウにおいて２つの隣接する半導体メモリ素子に割り当てられている、請求項８に記載の半導体メモリ素子構成。
- 半導体メモリ素子を製造する方法であって、
該方法は、
少なくとも１つのソース領域と少なくとも１つのドレイン領域とを基板に形成するステップと、
該基板から電気的に絶縁されたフローティングゲートを形成するステップと、
複数のトンネル障壁を形成することを目的として半導体層および絶縁層の交互の層シーケンスを有する層スタックとして形成されるトンネル障壁構成を形成するステップであって、該トンネル障壁構成を介して、電荷が該フローティングゲートに供給されることが可 能であり、または、該フローティングゲートから逃がされることが可能であり、該フローティングゲートを充電または放電することによって該ソース領域と該ドレイン領域との間のチャネルの導電性を変更することが可能である、ステップと、
該ソース領域に導電的に接続されたソース線であって、該トンネル障壁構成の電荷の伝送を制御するように機能するソース線を該トンネル障壁構成に隣接するように形成するステップであって、該ソース線は、該ソース領域から該複数のトンネル障壁の該層スタックのスタック方向に平行に形成される、ステップと
を包含する、方法。 - 前記ソース領域に導電的に接続されたソース線を形成するステップは、
前記トンネル障壁構成および該ソース領域を完全に覆う別の絶縁層上に第１の半導体層を堆積するステップと、
方向性注入プロセスによって、前記複数のトンネル障壁を覆う該別の絶縁層上に堆積された該第１の半導体層の領域をドープすることにより、該第１の半導体層にドープされた領域とドープされていない領域とを生成するステップと、
該ソース領域の上方の該第１の半導体層および該別の絶縁層を部分的に除去することによって該ソース領域を露出するステップと、
該第１の半導体層の該ドープされていない領域を除去して、該別の絶縁層が部分的に露出されるステップと、
該ソース領域および該第１の半導体層の該ドープされた領域の上に第２の半導体層を選択的に堆積するステップと
を包含する、請求項１１に記載の方法。 - 前記第１の半導体層および前記第２の半導体層は、ポリシリコンから形成され、前記別の絶縁層は、二酸化シリコンから形成される、請求項１２に記載の方法。
- 半導体メモリ素子を動作させる方法であって、
該半導体メモリ素子は、少なくとも１つのソース領域と少なくとも１つのドレイン領域とが形成されている基板と、該基板から電気的に絶縁されたフローティングゲートと、トンネル障壁構成とを有し、該トンネル障壁構成は、複数のトンネル障壁を形成することを目的として半導体層および絶縁層の交互の層シーケンスを有する層スタックとして形成されており、
該方法は、
電荷が、該トンネル障壁構成を介して、該フローティングゲートに供給されるか、または、該フローティングゲートから逃がされることと、
ソース領域とドレイン領域との間のチャネルの導電性が、該フローティングゲートを充電または放電することによって変更されることと、
該トンネル障壁構成の電荷の伝送が、該ソース領域に導電的に接続されたソース線を介して制御されることであって、該ソース線は、該ソース領域から該複数のトンネル障壁の該層スタックのスタック方向に平行に形成されている、ことと
を包含する、方法。 - 前記半導体メモリ素子にデータを書き込むために、
＋２ボルトから＋３ボルトの範囲の電圧が、前記ソース線に印加され、
−１ボルトから＋１ボルトの範囲の電圧が、前記フローティングゲートから離れた前記トンネル障壁構成の側で該トンネル障壁構成に電気的に接続されたワード線に印加される、請求項１４に記載の方法。 - 前記半導体メモリ素子のデータを読み出すために、
＋０．５ボルトから＋１ボルトの範囲の電圧が、前記ドレイン領域に導電的に接続されたビット線に印加され、
＋３ボルトから＋５ボルトの範囲の電圧が、前記フローティングゲートから離れた前記トンネル障壁構成の側で該トンネル障壁構成に電気的に接続されたワード線に印加される、請求項１４または１５に記載の方法。
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