TWI555210B - 記憶裝置與其形成方法 - Google Patents

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TWI555210B TW104115508A TW104115508A TWI555210B TW I555210 B TWI555210 B TW I555210B TW 104115508 A TW104115508 A TW 104115508A TW 104115508 A TW104115508 A TW 104115508A TW I555210 B TWI555210 B TW I555210B
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尙 皮耶 柯林基
郭大鵬
卡羅斯Ｈ 戴爾茲
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台灣積體電路製造股份有限公司
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Description

記憶裝置與其形成方法
本發明係關於垂直電晶體，更特別關於其奈米線與其他層狀物的相對位置。
現代電子裝置如筆記型電腦包含多種記憶體以儲存資訊。記憶電路包含兩個主要分類，一者為揮發性記憶體，而另一者為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體(RAM)，其可進一步分類為兩個次要分類如靜態隨機存取記憶體(SRAM)與動態隨機存取記憶體(DRAM)。SRAM與DRAM均屬揮發性記憶體，因為在未接電時會失去其儲存的資料。另一方面，非揮發性記憶體在未接電時仍維持其儲存資料。非揮發性記憶體包含多種分類如唯讀記憶體(ROM)、電子可抹除式可程式化唯讀記憶體(EEPROM)、與快閃記憶體。
快閃記憶體係非揮發性裝置，其可電子抹除及再程式化。一般的快閃記憶體包含記憶陣列，其具有大量的快閃記憶單元排列成行、成列、與成區塊。最常見的快閃記憶體為單電晶體的快閃記憶體。單一電晶體的快閃記憶體其記憶單元製程為場效電晶體，其具有兩個閘極如控制閘極與浮置閘極。浮置閘極可用以維持電荷，並與源極與汲極區分開。
藉由注入熱電子橫越氧化物層(穿隧層)至浮置閘 極上，可充電每一記憶單元。在某除步驟中，電荷經由穿隧層穿隧至基板中，即自浮置閘極移除電荷。如此一來，記憶單元的資料取決於浮置閘極中是否存有電荷。
最近已研發關於垂直電晶體的技術。在垂直電晶體中，形成於基板上的垂直奈米線包括垂直電晶體的源極、通道區、與汲極。閘極介電層與閘極形成以圍繞垂直奈米線。垂直奈米線被圍繞的部份可形成垂直電晶體的通道。由於閘極圍繞通道，因此垂直電晶體具有環繞式閘極結構。上述環繞式閘極結構有助於最小化垂直電晶體的短通道效應。
本發明一實施例提供之裝置包括奈米線位於基板上，其中奈米線包括第一源極/汲極區位於基板上；通道區位於第一源極/汲極區上；以及第二源極/汲極區位於通道區上；第一介電層與第一閘極層圍繞通道區的較下部份；第二介電層與第二閘極層圍繞通道區的較上部份；以及第一層間介電層位於基板上，其中至少部份奈米線埋置於第一層間介電層中。
本發明一實施例提供之裝置包括奈米線位於基板上，其中奈米線包括第一源極/汲極區位於基板上；通道區，位於第一源極/汲極區上；以及第二源極/汲極區位於通道區上；高介電常數介電層與控制閘極層圍繞通道區的較下部份；以及穿隧層與環狀浮置閘極層圍繞通道區的較上部份。
本發明一實施例提供之方法包括形成第一源極/汲極區於奈米線的較下部份，其中奈米線形成於基板上；形成第二源極/汲極區於奈米線的較上部份；形成通道區，其中通道 區位於第一源極/汲極區與第二源極/汲極區之間；形成控制閘極區圍繞通道區的較下部份；以及形成浮置閘極區圍繞通道區的較上部份。
A-A’‧‧‧切線
BL1、BL2、BL3‧‧‧位元線
VD‧‧‧偏壓
VG‧‧‧閘極電壓
WL1、WL2、WL3‧‧‧字元線
100、600、700、800、900‧‧‧記憶裝置
101、110、120、130、140、150、160、170、180、190‧‧‧奈米線
102‧‧‧基板
104‧‧‧第一層間介電層
106‧‧‧閘極介電層
112‧‧‧第一源極/汲極區
114‧‧‧通道區
116‧‧‧第二源極/汲極區
122‧‧‧控制閘極
124‧‧‧浮置閘極
126‧‧‧穿隧層
132‧‧‧第二層間介電層
142‧‧‧第一氧化物層
144‧‧‧氮化物層
146‧‧‧第二氧化物層
1602‧‧‧浮置閘極層
1702、2602‧‧‧剖視圖
1704、2604‧‧‧上視圖
2002、2004、2006、2008、2012、2014、2016、2018、2022、2024、2026、2502、2504、2506、2508、2512、2514、2516、 2518、2522、2524、2902、2904、2906、2908、2912、2914、2916、2918、2922、2924、2926、2928‧‧‧步驟
第1圖係本發明多種實施例中，記憶裝置的剖視圖。
第2圖係本發明多種實施例中，第1圖之記憶裝置的程式化機制。
第3圖係本發明多種實施例中，將電子注入第1圖之記憶裝置的浮置閘極之後的剖視圖。
第4圖係本發明多種實施例中，第1圖之記憶裝置的讀取機制。
第5圖係本發明多種實施例中，第1圖之記憶裝置的抹除機制。
第6圖係本發明多種實施例中，另一記憶裝置的剖視圖。
第7圖係本發明多種實施例中，又一記憶裝置的剖視圖。
第8圖係本發明多種實施例中，再一記憶裝置的剖視圖。
第9圖係本發明多種實施例中，半導體裝置的上視圖。
第10至19圖係本發明多種實施例中，製作第1圖之快閃記憶裝置的中間步驟。
第20圖係本發明多種實施例中，第1圖之記憶裝置100的形成方法之流程圖。
第21至24圖係本發明多種實施例中，製作第7圖之快閃記憶裝置的中間步驟。
第25圖係本發明多種實施例中，第7圖之記憶裝置700的形成方法之流程圖。
第26至28圖係本發明多種實施例中，製作第8圖之快閃記憶裝置的中間步驟。
第29圖係本發明多種實施例中，第8圖之記憶裝置800的形成方法之流程圖。
下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。不同實施例中具有相同標號的元件並不必然具有相同的對應關係及/或排列。
第1圖係本發明多種實施例中，記憶裝置的剖視圖。在某些實施例中，記憶裝置100為快閃記憶裝置。快閃記憶裝置包含電晶體，其具有兩個閘極如控制閘極122與浮置閘極124。電晶體係製作如奈米線101。如第1圖所示，奈米線101形成於基板102上。
奈米線101可包含第一源極/汲極區112、通道區114形成於第一源極/汲極區112上、以及第二源極/汲極區116形成於通道區114上。通道區114的較上部份又稱作漂移區或閘極-汲極未覆蓋區。如第1圖所示，上述通道區的較上部份位於控制閘極122的上表面上。在某些實施例中，第一源極/汲極區112 為源極區。第二源極/汲極區116為汲極區。在下述說明中，第一源極/汲極區112可稱作源極區，而第二源極/汲極區可稱作汲極區。
記憶裝置100更包括閘極介電層106與控制閘極122。如第1圖所示，閘極介電層106的垂直部份與控制閘極122包圍通道區114之較下部份。控制閘極122與通道區114的較下部份之間隔有閘極介電層106的垂直部份，如第1圖所示。
記憶裝置100更包括穿隧層126與浮置閘極124。如第1圖所示，穿隧層126形成於控制閘極122上。在更特定的實施例中，穿隧層126的水平部份形成於控制閘極122的上表面上。穿隧層126的垂直部份沿著奈米線101的側壁形成。如第1圖所示，穿隧層126之垂直部份圍繞通道區114的較上部份。
浮置閘極124沿著通道區114的側壁形成。在更特定的實施例中，浮置閘極124與通道區114的較上部份之間隔有穿隧層126的垂直部份。浮置閘極124為環狀結構。如第1圖所示，浮置閘極124圍繞通道區114的較上部份。
記憶裝置100可更包括第一層間介電層104與第二層間介電層132。如第1圖所示，第一層間介電層104形成於基板102與控制閘極122之間。第二層間介電層132形成於控制閘極122上。如第1圖所示，奈米線101埋置於第二層間介電層132中。第二層間介電層132之上表面與第二源極/汲極區116之上表面齊平。在另一實施例中，奈米線101部份埋置於第二層間介電層132中。上述記憶裝置100的詳細製程將對應第10至19圖敘述如下。
第1圖中的記憶裝置其優點之一為，記憶裝置100的製程可與邏輯電晶體的製程相容。第1圖中的控制閘極122與邏輯電晶體的閘極相同。閘極介電層106與邏輯電晶體的閘極介電層相同。換言之，記憶裝置100與邏輯電晶體具有相同的閘極堆疊。藉由簡單的間隔物製程，可另外埋置第1圖所示之浮置閘極124，且間隔物製程不需額外的微影製程。
第2至3圖係第1圖所示之記憶裝置100的程式化機制。記憶裝置100為快閃記憶裝置，其包含浮置閘極124。浮置閘極124為一般所知的儲存層。依據記憶裝置的操作原理，浮置閘極層係用以儲存閘極電荷，因此即使電源關閉仍可維持記憶裝置100的邏輯。記憶裝置100的程式化機制細節將對應第2至3圖詳述如下。
第2圖係本發明多種實施例中，第1圖中的記憶裝置的程式化機制。藉由注入熱電子至浮置閘極，可程式化記憶裝置100的邏輯。將正值的閘極電壓VG施加至控制閘極122以開啟電晶體，即進行此注入步驟。此外，施加大偏壓VD至第二源極/汲極區116。上述大偏壓有助於使電子加速至足以產生熱電子(未圖示)。熱電子產生於漂移區中，而漂移區亦可稱作閘極-汲極未覆蓋區，即位於控制閘極122上的通道區114之較上部份。在更特定的實施例中，漂移區位於第二源極/汲極區116的邊緣與浮置閘極124的邊緣之間。如第2圖中的箭頭所示，熱電子經由穿隧層126注入浮置閘極124。如此一來，記憶裝置100的邏輯係程式化至浮置閘極124中。
上述熱電子產生機制的優點之一，為熱電子產生 於通道區之外。事實上，熱電子產生於浮置閘極與汲極的邊緣之間。當記憶裝置100經過多次程式化/抹除循環後，上述熱電子產生機制有助於降低記憶裝置100的閘極介電層劣化問題。
第3圖係本發明多種實施例中，熱電子注入第1圖中記憶裝置的浮置閘極後之剖視圖。當浮置閘極124接收電子的負電荷，負電荷將產生空乏區302並降低汲極區中的電子濃度。電子濃度降低將增加電晶體的整體電阻，結果降低電晶體中的電流。應注意的是第3圖之剖視圖顯示兩個空乏區，但空乏區302於上視圖中為環狀的空乏區。
第4圖係本發明多種實施例中，第1圖所示之記憶裝置其讀取機制。採用正值的閘極電壓VG(比如第4圖中的閘極電壓VG>0)與小的正偏壓VD(比如第4圖中的偏壓VD>0)進行記憶裝置100的讀取操作。需注意的是在第4圖中的讀取機制下，記憶裝置100的源極區接地如第4圖所示。更需注意的是，第4圖中的偏壓VD小於第二圖中的偏壓VD。
在其他實施例中，記憶裝置100的讀取操作方法為反轉汲極與源極的電壓連接(未圖示)。在更特定的實施例中，記憶裝置100的汲極區接地，而源極區連接至小的正電壓。
第5圖係本發明多種實施例中，第1圖之記憶裝置的抹除機制。在抹除操作中，電子經由穿隧層126自浮置閘極124移出至通道區114。在更特定的實施例中，施加正電壓至第二源極/汲極區116，並施加負電壓至控制閘極122，如第5圖所示。源極區接地。上述汲極與閘極電壓的設置，可讓電子依箭頭所示的方向穿隧回奈米線101，即移除浮置閘極124中儲存的 電荷。
第6圖係本發明多種實施例中，另一記憶裝置的剖視圖。記憶裝置600與第1圖之記憶裝置100類似，差別在記憶裝置600的第一層間介電層104直接接觸控制閘極122。記憶裝置600的製程與第1圖中記憶裝置100的製程類似，此處不再描述以避免不要的重複敘述。
第7圖係本發明多種實施例中，又一記憶裝置的剖視圖。記憶裝置700與第1圖之記憶裝置100類似，差別在於記憶裝置700的浮置閘極形成為O-N-O結構。如第7圖所示，O-N-O結構可包含第一氧化物層142、氮化物層144形成於第一氧化物層142上、以及第二氧化物層146形成於氮化物層144上。氮化物層144可作為記憶裝置700的儲存區。記憶裝置700的詳細製程將對應第21至24圖敘述如下。
第8圖係本發明某些實施例中，再一記憶裝置的剖視圖。記憶裝置800與第7圖之記憶裝置700類似，差別在於記憶裝置800在施加圖案化製程至第7圖中的O-N-O結構後，形成環狀的浮置閘極。第8圖中保留的氮化物層144可作為記憶裝置800的儲存區。記憶裝置800的詳細製程將對應第26至28圖敘述如下。
第9圖係本發明多種實施例中，半導體裝置的上視圖。半導體裝置900包含九個奈米線形成於基板102上。九個奈米線排列成行成列，如第9圖所示。第一列可包含奈米線110、120、與130。第二列可包含奈米線140、150、與160。第三列可包含奈米線170、180、與190。第9圖所示的每一奈米線(如 奈米線110)可與第1圖中的奈米線101具有相同結構。
在某些實施例中，快閃記憶單元中的每一奈米線(如奈米線110)包含源極區、汲極區、與控制閘極。第9圖中的快閃記憶單元形成快閃記憶系統。在某些實施例中，九個奈米線的源極區接地。相同列中的控制閘極可連接在一起，以形成快閃記憶系統的字元線(如字元線WL1、WL2、與WL3)。相同行中的汲極區連接在一起，以形成快閃記憶系統的位元線(如位元線BL1、BL2、與BL3)。藉由選擇適當的位元線與字元線，可選擇某一快閃記憶單元。舉例來說，選擇位元線BL2與字元線WL2，即可選擇奈米線150形成的快閃記憶單元。
應注意的是第9圖顯示的每一奈米線各自為快閃記憶電晶體，而第9圖所示的九個奈米線可聯結以形成單一的快閃記憶電晶體。
應認同的是雖然第9圖顯示的半導體裝置900具有九個奈米線，但半導體裝置900可具有任何數目的奈米線。更應注意的是奈米線(如奈米線110)為實質上圓形。在本發明多種實施例中，奈米線可包含但不限於其他形狀如卵形、方形、矩形、及/或類似形狀。
第10至19圖係本發明某些實施例中，製作第1圖中的快閃記憶單元之中間步驟的剖視圖。第10圖顯示本發明多種實施例中，多個奈米線形成於基板上。第10圖中的剖視圖沿著第9圖中的切線A-A’。如第19圖所示，三個奈米線110、120、與130形成於基板102上。
基板102之組成可為矽，但亦可為其他III族、IV 族、及/或V族元素如矽、鍺、矽鍺、砷化鎵、上述之組合、及/或類似物。基板102可包含掺雜或未掺雜之基體矽，或絕緣層上矽(SOI)基板的主動層。其他可用的合適基板包含多層基板、組成漸變基板、或混合取向基板。
奈米線110、120、與130的形成方法可為合適的半導體製作製程。舉例來說，奈米線110、120、與130之形成方法可為圖案化基板102，及蝕刻移除基板102的較上部份。在另一實施例中，奈米線110、120、與130的形成方可為施加多重微影製程至基板102。
此外，奈米線110、120、與130的形成方法可為形成開口於基板102上的遮罩中，進行磊晶以成長半導體層(比如矽、矽鍺、III-V族半導體、或類似物)於開口中，再移除遮罩層以形成奈米線110、120、與130。
應注意的是雖然第10圖顯示三個奈米線形成於基板102上，但基板102可具有任何數目的奈米線。三個奈米線(如奈米線110、120、與130)僅用以簡化說明。
第11圖係本發明多種實施例中，對第10圖之半導體裝置進行掺雜製程後的半導體裝置之剖視圖。經由佈植製程形成第一源極/汲極區112與第二源極/汲極區116。佈植製程為習知製程，在此不贅述以避免重複敘述。在其他實施例中，掺雜製程可在形成奈米線之前或之後的磊晶成長製程中進行。此外，掺雜製程可採用多種其他製程如電漿浸沒掺雜及/或類似製程。
在某些實施例中，p型掺質佈植至第一源極/汲極區 112中以後，第一源極/汲極區112包含p型材料、p+型材料、或p++型材料。p型掺質包含硼、鎵、銦、或類似物。在其他實施例中，n型掺質佈植至第一源極/汲極區112中以後，第一源極/汲極區112包含n型材料、n+型材料、或n++型材料。n型掺質包含磷、砷、及/或類似物。在某些實施例中，第一源極/汲極區112為源極區。
同樣地，在p型掺質佈植至第一源極/汲極區116中以後，第二源極/汲極區116包含p型材料、p+型材料、或p++型材料。p型掺質包含硼、鎵、銦、或類似物。在其他實施例中，n型掺質佈植至第二源極/汲極區116中以後，第二源極/汲極區116包含n型材料、n+型材料、或n++型材料。n型掺質包含磷、砷、及/或類似物。在某些實施例中，第二源極/汲極區116為汲極區。在其他實施例中，掺雜製程可在形成奈米線之前或之後的磊晶成長製程中進行。此外，掺雜製程可採用多種其他製程如電漿浸沒掺雜及/或類似製程。
應注意的是，上述佈植製程僅用以舉例而非過度侷限申請專利範圍的範圍。本技術領域中具有通常知識者應理解多種變化、置換、或改良。舉例來說，第一源極/汲極區112與第二源極/汲極區116之形成方法可為其他合適掺雜技術如擴散製程。
在其他實施例中，第一源極/汲極區112與第二源極/汲極區116之形成方法可為磊晶成長製程。舉例來說，第一N++層的形成方法可為第一磊晶成長製程。第一N++層可作為源極區。第二磊晶成長製程形成的輕掺雜層(如n型層或p型層)，可 形成於第一N++層上。輕掺雜層可作為通道區。接著，經由第三磊晶成長製程形成的第二N++層可形成於輕掺雜層上。第二N++層可作為汲極區。在上述磊晶製程後，可進行蝕刻製程以形成第11圖所示之奈米線。
第12圖係本發明多種實施例中，對第9圖之半導體裝置施加掺雜製程後的半導體裝置之剖視圖。在某些實施例中，進行斜向或有角度的掺雜製程以形成通道區114，使掺質以非垂直(相對於基板102)的角度佈植至奈米線中。斜向佈植製程為習知步驟，因此不贅述於此以避免重複敘述。在其他實施例中，掺雜製程可在形成奈米線之前或之後的磊晶成長製程中進行。此外，掺雜製程可採用多種其他製程如電漿浸沒掺雜及/或類似製程。
在某些實施例中，p型掺質佈植至通道區114中以後，通道區114包含p型材料、p+型材料、或p++型材料。p型掺質包含硼、鎵、銦、或類似物。在其他實施例中，n型掺質佈植至通道區114中以後，通道區114包含n型材料、n+型材料、或n++型材料。n型掺質包含磷、砷、及/或類似物。
在某些實施例中，通道區114的材料可不同於第一源極/汲極區112及第二源極/汲極區116的材料。舉例來說，n型通道裝置中的通道區114包含n+型材料，而第一源極/汲極區112及第二源極/汲極區116包含n++型材料。
應注意的是，上述的斜向佈植僅用以舉例而非過度侷限申請專利範圍的範圍。本技術領域中具有通常知識者應理解許多變化、置換、與改良。舉例來說，通道區114的形成 方法可為其他合適佈植技術。此外，某些實施例中的通道區114可為未掺雜，端視應用與不同的設計需求而定。
第13圖係本發明多種實施例中，形成層間介電層於第12圖中的半導體裝置上之後的半導體裝置剖視圖。第一層間介電層104可包含掺雜或未掺雜的氧化矽，但亦可為其他材料如掺雜氮化矽的矽酸鹽玻璃、高介電常數介電材料、上述之組合、及/或類似物。第一層間介電層104之形成方法可為合適製作技術如化學氣相沉積(CVD)、濺鍍、或任何其他方法。
第14圖係本發明多種實施例中，形成高介電常數介電層與控制閘極層於第13圖之半導體裝置上之後的半導體裝置剖視圖。閘極介電層(如高介電常數介電層)106沿著通道區114的側壁形成，並位於第一層間介電層104之上表面上。閘極介電層(如高介電常數介電層)106之形成方法可為任何合適製程如CVD、電漿增強式化學氣相沉積(PECVD)、及/或類似方法。
控制閘極122的層狀物係形成於閘極介電層(如高介電常數介電層)106上。控制閘極122的層狀物其組成可為導電材料如掺雜n型雜質的多晶矽、掺雜p型雜質的多晶矽、金屬矽化物、金屬氮化物、或上述之組合。
在某些實施例中，控制閘極122的層狀物之組成為多晶矽，其形成方法可為低壓化學氣相沉積(LPCVD)沉積掺雜或未掺雜之多晶矽。
第15圖係本發明多種實施例中，形成穿隧層於第14圖之半導體裝置上之後的半導體裝置剖視圖。在某些實施例 中，穿隧層126可包含氧化物材料如金屬氧化物。氧化矽層之形成方法可為合適製程如爐管、快速熱氧化(RTO)、CVD、原子層沉積(ALD)、LPCVD、PECVD、高密度電漿化學氣相沉積(HDPCVD)、上述之組合、或類似方法。
在其他實施例中，穿隧層126可包含高介電常數介電材料如氧化鋁鑭、氧化鋁鉿、氧化鉿、氧化鉭、氧化鋁、氧化鋯、氧化鈦、氧化鍶鈦、上述之任何組合、及/或類似物。
第16圖係本發明多種實施例中，形成浮置閘極層於第15圖之半導體裝置上之後的半導體裝置剖視圖。在某些實施例中，浮置閘極層1602之組成為重掺雜多晶矽、非晶矽、金屬、及/或類似物。在其他實施例中，浮置閘極層1602之組成可為氮化矽。此外，浮置閘極層1602可包含其他合適導電材料如金屬矽化物、金屬氮化物、及/或類似物。
第17圖係本發明多種實施例中，施加蝕刻製程至第16圖中的半導體裝置其浮置閘極層之後的半導體裝置剖視圖。蝕刻製程係施加至浮置閘極層1602。藉由控制蝕刻製程的強度與方向，移除部份的浮置閘極層1602如半導體裝置的剖視圖1702所示。
如第17圖所示，蝕刻製程後形成浮置閘極124。如第17圖所示，浮置閘極124沿著通道區114之較上部份的側壁形成。浮置閘極124為環狀，如半導體裝置的上視圖1704所示。
第18圖係本發明多種實施例中，形成層間介電層於第17圖之半導體裝置上之後的半導體裝置剖視圖。第二層間介電層132可包含掺雜或未掺雜之氧化矽，但亦可為其他材料 如掺雜氮化矽的矽酸鹽玻璃、高介電常數介電材料、上述之組合、及/或類似物。第二層間介電層132之形成方法可為合適製作技術如CVD及/或類似方法。
第19圖係本發明多種實施例中，進行化學機械研磨製程至第18圖中的半導體裝置之後的半導體裝置剖視圖。平坦化製程如CMP製程可施加至半導體裝置的上表面。在CMP製程中，蝕刻材料與研磨材料的組合係放置於接觸半導體裝置的上表面，且研磨墊(未圖式)係用以研磨掉第二層間介電層132，直到露出第二源極/汲極區116的上表面。
第20圖係本發明多種實施例中，第1圖中記憶裝置的形成方法之流程圖。此流程圖僅用以舉例而非過度侷限申請專利範圍的範圍。本技術領域中具有通常知識者應理解許多變化、置換、與改良。舉例來說，第20圖中的多種步驟可添加、移除、取代、重排、及重複。
在步驟2002中，多個奈米線可形成於基板上。在步驟2004中，經由掺雜製程如垂直掺雜製程可形成第一源極/汲極區與第二源極/汲極區。第一源極/汲極區可為形成於奈米線的較下部份中的源極區。第二源極/汲極區可為形成於奈米線的較上部份中的汲極區。
在步驟2006中，經由適當的半導體佈植製程如斜巷或有角度的掺雜製程可形成通道區。通道區位於第一源極/汲極區與第二源極/汲極區之間。應注意的是，施加斜向佈植製程至通道區為視情況進行(非必要)的步驟。在某些實施例中，通道區可為未掺雜。在步驟2008中，經由合適的製作技術 如CVD，形成第一層間介電層於半導體裝置上。
在步驟2012中，經由合適的沉積技術，沿著通道區的側壁形成高介電常數介電層，且其亦形成於第一層間介電層的上表面上。在步驟2014中，經由合適沉積製程形成控制閘極層於高介電常數介電層上。
在步驟2016中，經由合適製程形成穿隧層於半導體裝置上。在步驟2018中，經由合適沉積製程形成浮置閘極層於半導體裝置上。
在步驟2022中，施加蝕刻製程至浮置閘極層，以形成環狀浮置閘極。在步驟2024中，經由合適製作技術如CVD形成第二層間介電層於半導體裝置上。在步驟2026中，施加CMP製程至第二層間介電層，直到露出第二源極/汲極區之上表面。
第21至24圖係本發明多種實施例中，製作第7圖中的快閃記憶裝置的中間步驟。形成第7圖中的快閃記憶裝置其源極/汲極區、通道區、與控制閘極區的製程步驟，與形成第1圖中的快閃記憶裝置的類似區域相同，在此不詳述以避免不必要的重複。
第21至23圖係本發明多種實施例中，形成氧化物-氮化物-氧化物(O-N-O)結構於第14圖之半導體裝置之後的半導體裝置剖視圖。O-N-O結構包含第21圖所示之第一氧化物層142、第22圖所示之氮化物層144、與第23圖所示之第二氧化物層146。如第21圖所示，第一氧化物層142沉積於控制閘極122的上表面上，及奈米線之突出部份的表面上。在某些實施例 中，第一氧化物層142的厚度為約幾奈米。
如第22圖所示，氮化物層144形成於第一氧化物層142上。在某些實施例中，氮化物層144的厚度為約幾奈米。氮化物層144之形成方法可採用任何合適沉積技術，比如CVD、PECVD、及/或類似方法。
如第23圖所示，經由合適的半導體沉積技術沉積第二氧化物層146於氮化物層144的上表面上。在某些實施例中，第二氧化物層146的厚度為約幾奈米。
第24圖係本發明多種實施例中，形成層間介電層於第23圖之半導體裝置上之後的半導體裝置剖視圖。第二層間介電層132可包含掺雜或未掺雜之氧化矽，但亦可為其他材料如掺雜氮化矽的矽酸鹽玻璃、高介電常數介電材料、上述之組合、及/或類似物。第二層間介電層132之形成方法可為合適製作技術如CVD及/或類似方法。CMP製程可用以自奈米線之上表面移除O-N-O結構。
第25圖係本發明多種實施例中，第7圖所示之記憶裝置700的形成方法之流程圖。此流程圖僅用以舉例而非過度侷限申請專利範圍的範圍。本技術領域中具有通常知識者應理解許多變化、置換、與改良。舉例來說，第25圖中的多種步驟可添加、移除、取代、重排、及重複。
第25圖所示之步驟2502至2514與第20圖所示之步驟2012至2014相同，在此不贅述以避免重複敘述。在步驟2516中，第一氧化物層沉積於控制閘極的上表面上，及奈米線的突出部份之表面上。在步驟2518中，氮化物層形成於第一氧化物 層上。在步驟2522中，經由合適半導體沉積技術形成之第二氧化物層沉積於氮化物層的上表面。在某些實施例中第一氧化物層、氮化物層、與第二氧化物層可圖案化以形成間隔物環，其圍繞通道區的較上部份。在步驟2524中，經由合適的製作技術如CVD及/或類似方法形成第二層間介電層於半導體裝置上。
第26至28圖係本發明多種實施例中，製作第8圖中的快閃記憶裝置的中間步驟。形成第8圖所示之快閃記憶裝置之O-N-O結構的製作步驟，與形成第7圖所示之快閃記憶裝置的類似結構的製作步驟類似，因此不進一步詳述以避免不要的重複。
第26圖係本發明多種實施例中，施加蝕刻製程至第23圖的半導體裝置其浮置閘極層之後的半導體裝置剖視圖。蝕刻製程施加至第一氧化物層142、氮化物層144、與第二氧化物層146。藉由控制蝕刻製程的強度與方向，可移除部份的第一氧化物層142、氮化物層144、與第二氧化物層146如半導體裝置的剖視圖2602所示。
如第26圖所示，在完成蝕刻製程後，可形成三個O-N-O浮置閘極。如第26圖所示，O-N-O浮置閘極係沿著通道區114之較上部份的側壁形成。O-N-O結構為環狀，如半導體裝置的上視圖2604所示。
第27圖係本發明多種實施例中，形成層間介電層於第26圖之半導體裝置上之後的半導體裝置剖視圖。第二層間介電層132可包含掺雜或未掺雜之氧化矽，但亦可為其他材料如掺雜氮化矽的矽酸鹽玻璃、高介電常數介電材料、上述之組 合、及/或類似物。第二層間介電層132之形成方法可為合適製作技術如CVD及/或類似方法。
第28圖係本發明多種實施例中，對第27圖之半導體裝置進行CMP製程之後的半導體裝置剖視圖。平坦化製程如CMP製程可施加至半導體裝置的上表面。在CMP製程中，蝕刻材料與研磨材料的組合係放置於接觸半導體裝置的上表面，且研磨墊(未圖式)係用以研磨掉第二層間介電層132，直到露出第二源極/汲極區116的上表面如第28圖所示。
第29圖係本發明多種實施例中，第8圖所示之記憶裝置800的形成方法之流程圖。此流程圖僅用以舉例而非過度侷限申請專利範圍的範圍。本技術領域中具有通常知識者應理解許多變化、置換、與改良。舉例來說，第29圖中的多種步驟可添加、移除、取代、重排、及重複。
第29圖所示之步驟2902至2922與第25圖所示之步驟2502至2522相同，在此不贅述以避免重複敘述。在步驟2924中，施加蝕刻製程至浮置閘極層，以形成環狀的O-N-O浮置閘極。在步驟2926中，經由合適的製作技術如CVD及/或類似方法形成第二層間介電層於半導體裝置上。在步驟2928中，施加CMP製程至第二層間介電層，直到露出第二源極/汲極區的上表面。
在一實施例中，裝置包括奈米線位於基板上，其中奈米線包括第一源極/汲極區位於基板上；通道區位於第一源極/汲極區上；以及第二源極/汲極區位於通道區上；第一介電層與第一閘極層圍繞通道區的較下部份；第二介電層與第二 閘極層圍繞通道區的較上部份；以及第一層間介電層位於基板上，其中至少部份奈米線埋置於第一層間介電層中。
在一實施例中，裝置包括奈米線位於基板上，其中奈米線包括第一源極/汲極區位於基板上；通道區，位於第一源極/汲極區上；以及第二源極/汲極區位於通道區上；高介電常數介電層與控制閘極層圍繞通道區的較下部份；以及穿隧層與環狀浮置閘極層圍繞通道區的較上部份。
在一實施例中，方法包括形成第一源極/汲極區於奈米線的較下部份，其中奈米線形成於基板上；形成第二源極/汲極區於奈米線的較上部份；形成通道區，其中通道區位於第一源極/汲極區與第二源極/汲極區之間；形成控制閘極區圍繞通道區的較下部份；以及形成浮置閘極區圍繞通道區的較上部份。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本申請案作為基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明之精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
102‧‧‧基板
104‧‧‧第一層間介電層
106‧‧‧閘極介電層
112‧‧‧第一源極/汲極區
114‧‧‧通道區
116‧‧‧第二源極/汲極區
122‧‧‧控制閘極
132‧‧‧第二層間介電層
142‧‧‧第一氧化物層
144‧‧‧氮化物層
146‧‧‧第二氧化物層
800‧‧‧記憶裝置

Claims (9)

  1. 一種記憶裝置，包括：一奈米線，位於一基板上，其中該奈米線包括：一第一源極/汲極區，位於該基板上；一通道區，位於該第一源極/汲極區上；一第二源極/汲極區，位於該通道區上；一第一介電層與一第一閘極層，圍繞該通道區的較下部份；一第二介電層與一第二閘極層，圍繞該通道區的較上部份；以及一第一層間介電層，位於該基板上，其中至少部份該奈米線埋置於該第一層間介電層中，其中：該第一閘極層係一快閃記憶裝置的一控制閘極；該第二閘極層係該快閃記憶裝置的一浮置閘極；該第一介電層係一高介電常數介電層；以及該第二介電層係一穿隧層。
  2. 如申請專利範圍第1項所述之記憶裝置，其中：該第二閘極層係環狀的浮置閘極。
  3. 如申請專利範圍第1項所述之記憶裝置，其中：該第二閘極層係一O-N-O結構，其包括一第一氧化物層、一氮化物層、與一第二氧化物層。
  4. 一種記憶裝置，包括：一奈米線，位於一基板上，其中該奈米線包括：一第一源極/汲極區，位於該基板上；一通道區，位於該第一源極/汲極區上； 一第二源極/汲極區，位於該通道區上；一高介電常數介電層與一控制閘極層，圍繞該通道區的較下部份；以及一穿隧層與一環狀浮置閘極層，圍繞該通道區的較上部份，其中：該高介電常數介電層圍繞該通道區的較下部份；該控制閘極層圍繞該高介電常數介電層；該穿隧層圍繞該通道區的較上部份；以及該環狀浮置閘極層圍繞該穿隧層。
  5. 如申請專利範圍第4項所述之記憶裝置，其中：該環狀浮置閘極層包括一第一氧化物層、一氮化物層、與一第二氧化物層。
  6. 如申請專利範圍第4項所述之記憶裝置，更包括：一層間介電層，位於該基板上，其中至少部份該奈米線埋置於該層間介電層中。
  7. 一種記憶裝置的形成方法，包括：形成一第一源極/汲極區於一奈米線的較下部份，其中該奈米線形成於一基板上；形成一第二源極/汲極區於該奈米線的較上部份；形成一通道區，其中該通道區位於該第一源極/汲極區與該第二源極/汲極區之間；形成一控制閘極區圍繞該通道區的較下部份；形成一浮置閘極區圍繞該通道區的較上部份；以及 形成一高介電常數介電層以及一穿隧層，其中：該高介電常數介電層圍繞該通道區的較下部份；該控制閘極區圍繞該高介電常數介電層；以及該浮置閘極區與該通道區的較上部份之間隔有該穿隧層。
  8. 如申請專利範圍第7項所述之記憶裝置的形成方法，更包括：形成一環狀浮置閘極區圍繞該通道區的較上部份。
  9. 如申請專利範圍第7項所述之記憶裝置的形成方法，更包括：形成一O-N-O浮置閘極區圍繞該通道區的較上部份，其中該O-N-O浮置閘極區包括一第一氧化物層、一氮化物層、與一第二氧化物層。
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