CN108140673B - 隧穿场效应晶体管及其制造方法 - Google Patents
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Abstract
提供一种隧穿场效应晶体管及其制造方法，该隧穿场效应晶体管(30)包括：衬底层(31)，源区(32)覆盖在衬底层(31)的部分表面，第一绝缘层(33)覆盖在源区(32)远离衬底层(31)的一端面上；漏区(34)覆盖在第一绝缘层(33)远离源区(32)的表面上；第二绝缘层(35)覆盖在衬底层(31)上位于源区(32)周围，外延层(36)覆盖在源区(32)的侧面上，且外延层(36)与第二绝缘层(35)远离衬底层(31)的表面接触；栅区(37)覆盖在外延层(36)远离源区(32)的表面上，分别与外延层(36)和第二绝缘层(35)接触，通过将外延层(36)围绕源区(32)，栅区(37)作用在源区(32)两侧，源区(32)表面均受到栅电场的作用，而且栅区电场方向和源区载流子隧穿方向一致，增强隧穿几率，源区内部载流子没有竞争关系，增强栅电场作用力，使外延层完全耗尽，减小器件的亚阈值摆幅，降低功耗。
Description
技术领域
本发明实施例涉及通信技术，尤其涉及一种隧穿场效应晶体管(英文：Tunnelfield effect transistor，简称：TFET)及其制造方法。
背景技术
随着半导体技术的发展，为了持续紧跟摩尔定律，半导体器件尺寸将持续缩小，器件的制造成本增加，尤其是光刻工艺。另一个方面就是功耗问题，随着器件的特征尺寸的缩小，金氧化物半导体场效应晶体管(英文全称：Metal-Oxide-Semiconductor Field-EffectTransistor，简称：MOSFET)器件已经无法满足小尺寸器件的要求，因为在室温下其受到载流子波尔兹曼分布的限制，即kT/q。因此，室温下，亚阈值摆幅(英文全称：Subthresholdswing，简称：SS)无法小于60mV/decade，即在小尺寸器件条件下，功耗较高。
为了降低MOSFETs的功耗，需要减小供电电压，而当供电电压Vdd减小，依然保持高的驱动电流，这便要求极低的SS。但是，随着MOS器件尺寸持续缩小，MOSFET的电压缩小已经达到瓶颈，因此需要新的器件结构来跟随摩尔定律。而且这些器件的目标是供电电压小于0.5V，有极低的SS。开关机制的场效应晶体管(英文全称：Field Effect Transistor，简称：FET)能够实现SS小于60mV/dec的结构包括碰撞电离(impact-ionization)MOS器件，纳电机FETs以及隧穿场效应晶体管等。但是TFET作为极低功耗应用的一个最佳选择，因为室温下，TFET的SS值不受限于kT/q，即SS值小于60mV/decade，而且与CMOS工艺兼容以及工艺可扩展性，但是器件尺寸缩小实现高集成密度，会引起短沟道效应(short channel effect，SCE)，从而增加关断电流。
微电子研究中心(英文：Interuniversity Microelectronics Centr，简称：IMEC)申请的国际公开号为WO2012/152762 A1的专利提供一种TFET的具体设计。图1为IMEC申请的国际公开号为WO2012/152762 A1的专利提供的TFET的结构示意图，如图1所示，图中的17、18、19分别表示源极、漏极和栅极三个电极，12表示的是该TFET的源区，14表示该TFET的漏区，13为源区下面的部分，为未掺杂的硅，作为沟道，13a与13是一体形成的，但是13a是源区两侧的部分，同样是未掺杂的硅，作为外延层，15为栅电介质层，16表示栅区材料，20为绝缘层，42是该TFET的边墙，上述的TFET结构属于线性隧穿结构，源区12处于13区域的内部，在栅极电场的作用下，与源区12两侧的作为外延层的13a区域形成隧穿p-n结，当栅极19电压增加到一定值时，载流子发生隧穿。
然而，上述这种结构中源区和漏区之间的沟道区域必须足够宽，才能作为非栅控产生的带带隧穿的阻挡层，但是该沟道区域设置较宽时，会增加电阻，导致该TFET的亚阈值摆幅较大，功耗较高，并且增加器件尺寸。
发明内容
本发明实施例提供一种隧穿场效应晶体管及其制造方法，用于解决沟道区域较宽导致电阻增加，进而使得的TFET的亚阈值摆幅较大，功耗较高，并且增加器件尺寸的问题。
本发明第一方面提供一种隧穿场效应晶体管，包括：
衬底层；
源区，所述源区覆盖在所述衬底层的部分表面，所述源区为柱体形状；
第一绝缘层，所述第一绝缘层覆盖在所述源区远离所述衬底层的一端面上；
漏区，所述漏区覆盖在所述第一绝缘层远离所述源区的表面上；
第二绝缘层，所述第二绝缘层覆盖在所述衬底层上，位于所述源区周围，且所述第二绝缘层与所述源区接触；
外延层，所述外延层覆盖在所述源区的侧面上，且所述外延层与所述第二绝缘层远离所述衬底层的表面接触；
栅区，所述栅区覆盖在所述外延层远离所述源区的表面上，所述栅区包括多个表面，其中两个表面分别与所述外延层和所述第二绝缘层接触；
所述第二绝缘层用于隔离所述栅区与所述衬底层；所述第一绝缘层和所述外延层用于隔离所述漏区与所述源区。
可选的，上述的隧穿场效应晶体管的源区也可以是纳米线结构，即类似于圆柱或者椭圆柱结构，若源区是纳米线结构，则外延层是围绕在源区的四周的，栅区也是类似。
本方案提供的隧穿场效应晶体管，通过将外延层围绕源区，栅区作用在源区侧面，源区表面均受到栅电场的作用，而且栅区电场方向和源区载流子隧穿方向一致，增强隧穿几率，源区内部载流子没有竞争关系，增强栅电场作用力，使外延层完全耗尽，减小器件的亚阈值摆幅，降低功耗，并且该结构可以减小器件尺寸。
在第一方面的一种实现方式中，所述源区为原位P++掺杂的半导体材料，所述半导体材料为硅、锗硅、四族材料和三五族材料中任一种；掺杂浓度为1e18～1e21cm-3。
在第一方面的第二种实现方式中，所述衬底层的材料为硅、锗、SOI、GeOI，III-V族化合物材料中的任一种。
在上述两种方案中，可选的，衬底层的掺杂类型和源区一致。用来形成该源区的半导体材料具体可以是：如果是基于硅材料TFET，P型掺杂，杂质可以是B，Al，Ga，In，Ti，Pd，Na，Be，Zn，Au，Co，V，Ni，MO，Hg，Sr，Ge，W，Pb，O，Fe；如果是N型掺杂，杂质可以是Li，Sb，P，As，Bi，Te，Ti，C，Mg，Se，Cr，Ta，Cs，Ba，S，Mn，Ag，Cd，Pt。
如果是基于锗材料的TFET，P型掺杂，杂质可以是B，Al，In，Ga，In，Be，Zn，Cr，Cd，Hg，Co，Ni，Mn，Fe，Pt；N型掺杂可以是Li，Sb，P，As，S，Se，Te，Cu，Au，Ag。
在第一方方面的第三种实现方式中，所述漏区为原位N++掺杂的半导体材料。
在上述任一种实现方式中，所述第一绝缘层的材料为SiO2、氮化硅或者硅的氮氧化物；所述第二绝缘层的材料为SiO2、氮化硅或者硅的氮氧化物。
该第一绝缘层的主要是作为源区和漏区的一个隔离，防止所述隧穿场效应晶体管在关断态的情况下泄露电流。
可选的，所述栅区的高度小于或等于所述源区的高度。进一步的，所述栅区包括栅电介质层和栅极；所述栅电介质层的材料为SiO2和/或HfO2。
该方案中优选的是栅区和源区的高度一致，是为了更好的控制源区载流子，避免由于源区高于栅区，产生点隧穿或线隧穿混合机制，影响器件特性。
进一步，在上述结构的基础上，还需要沉积边墙形成完整的隧穿场效应晶体管器件。
本发明第二方面提供一种隧穿场效应晶体管的制造方法，包括：
形成衬底层；
在所述衬底层上形成第二绝缘层；
在所述第二绝缘层的中间区域开孔露出衬底层，并在所述开孔区域的衬底层上形成源区；所述源区为长方体形状；
在所述源区上远离所述衬底层的另一端形成第一绝缘层；
在所述源区的侧面形成外延层；
在所述第一绝缘层和所述外延层的整体外侧形成栅区；
去除所述栅区位于所述源区上部的部分以露出第一绝缘层；
在所述第一绝缘层和所述外延层的上部形成漏区。
在该方案中，上述的隧穿场效应晶体管的源区也可以是纳米线结构，即类似于圆柱或者椭圆柱结构，若源区是纳米线结构，则外延层是围绕在源区的四周的，栅区也是类似的围绕在外延层外部。若源区是长方体结构时，该第二绝缘层可以在形成源区之前，也可以在形成源区之后，若源区是纳米线结构，第二绝缘层只能在形成源区之前沉积并图形化形成。
该方法形成的隧穿场效应晶体管，通过形成外延层围绕源区，栅区形成在作用在源区两侧或者周围，源区表面均受到栅电场的作用，而且栅区电场方向和源区载流子隧穿方向一致，增强隧穿几率，源区内部载流子没有竞争关系，增强栅电场作用力，使外延层完全耗尽，减小器件的亚阈值摆幅，降低功耗，并且该结构可以减小器件尺寸。
在第二方面的第一种实现方案中，所述在所述第二绝缘层的中间区域开孔露出衬底层，并在所述开孔区域的衬底层上形成源区，包括：
通过光刻技术在所述第二绝缘层的中间区域开孔露出衬底层；
在所述第二绝缘层的开孔区域的衬底层上，形成由原位P++掺杂的半导体材料构成的源区。
提供材料为硅、锗、SOI、GeOI，III-V族化合物材料中的任一种构成的衬底层，在该衬底层上采用化学气相沉积工艺或者氧化工艺形成第二绝缘层。另外，该第二绝缘层可以在形成源区之前或者之后。如果源区是纳米线结构，则该第二绝缘层需在源区形成之前沉积并图形化。该第二绝缘层的主要起隔离衬底层和后续在该第二绝缘层上形成的其他材料。
在第二方面的第二种实现方式中，所述在所述源区上远离所述衬底层的另一端形成第一绝缘层，包括：
采用SiO2、氮化硅或者硅的氮氧化物在所述源区外部形成绝缘层，并对该绝缘层进行刻蚀只保留所述源区上远离所述衬底层的一端顶部的部分作为第一绝缘层；
则所述在所述源区的侧面形成外延层，包括：
在所述源区的侧面沉积由本征掺杂半导体构成的半导体层，刻蚀所述半导体层露出所述第一绝缘层，将所述半导体层的剩余部分作为所述外延层。
在该方案中，在源区外部沉积绝缘层，并对其进行刻蚀，只保留源区顶部的部分作为第一绝缘层，作为源区和漏区的隔离，防止关断状态下的泄露电流。
在第二方面的第三种实现方式中，所述栅区包括电介质层和栅极；所述在所述第一绝缘层和所述外延层的整体外侧形成栅区，包括：
采用SiO2和/或HfO2材料在所述外延层的外部沉积电介质层，并采用多晶硅或者金属材料在所述电介质层外侧沉积栅极；
则所述去除所述栅区位于所述第一绝缘层上部的部分以露出第一绝缘层，包括：
刻蚀所述电介质层和所述栅极，露出所述第一绝缘层顶部的所述第一绝缘层。
本方案中不限于HfO2材料，也可以采用其他的高K材料和/或SiO2形成电介质层。
在第二方面的第四种实现方式中，所述在所述第一绝缘层和所述外延层的上部形成漏区，包括：
在所述第一绝缘层和所述外延层上部沉积原位N++掺杂的半导体材料，并刻蚀所述半导体材料，只保留所述第一绝缘层和所述外延层上部的部分作为所述漏区。
在上述两种方案中，一般情况下栅区的高度小于或等于所述源区的高度，优选的是栅区的高度和源区的高度一致，是为了很好的控制源区载流子，避免源区高于或者低于栅区，产生点隧穿和线隧穿混合机制，影响器件特性的问题。
在上述任一实现方式之后，还需要采用硅氧化物、氮化硅或高介电常数的电介质沉积边墙，形成隧穿场效应晶体管。
本发明提供的隧穿场效应晶体管及其制造方法，通过采用新的结构，将外延层设置在源区的两侧，或者外延层围绕源区，栅区作用在源区的两侧，即源区受到栅电场的作用，且栅电场方向和源区载流子隧穿方向一致，增强隧穿几率，并且该新的结构中，源区整体位于栅区之间，隧穿面积增大，相较于现有技术，源区内部的载流子没有竞争关系，进一步增强了栅电场的作用力，即增强遂穿电流，直至外延层完全耗尽，即在同样的栅极增压下可以增大漏极电流的变化，即减小器件的亚阈值摆幅，即增强器件的亚阈值特性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为IMEC申请的国际公开号为WO2012/152762 A1的专利提供的TFET的结构示意图；
图2为本发明实施例提供的隧穿场效应晶体管实施例一的立体图；
图3为本发明实施例提供的隧穿场效应晶体管实施例一的主视图；
图4为本发明实施例提供的隧穿场效应晶体管实施例一横截面图；
图5为本发明实施例提供的隧穿场效应晶体管实施例一的俯视图；
图6为本发明实施例提供的隧穿场效应晶体管实施例二横截面图；
图7为本发明实施例提供的隧穿场效应晶体管的制造方法实施例一的流程图；
图8(a)至图8(k)为本发明实施例提供的隧穿场效应晶体管的制造方法一实例的制造过程说明示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种不仅可以缩小器件面积、栅控能力更强的垂直结构的TFET，能够有效的降低器件的SS值并且尺寸较小，具体的实现请参考下面的实施例。
图2为本发明实施例提供的隧穿场效应晶体管实施例一的立体图；图3为本发明实施例提供的隧穿场效应晶体管实施例一的主视图；图4为本发明实施例提供的隧穿场效应晶体管实施例一横截面图；图5为本发明实施例提供的隧穿场效应晶体管实施例一的俯视图。如图2-5所示，该隧穿场效应晶体管30，包括：
衬底层31；
源区32，源区32覆盖在衬底层31的部分表面，源区32为柱体形状；
第一绝缘层33，第一绝缘层33覆盖在源区32远离衬底层31的一端面上；
漏区34，漏区34覆盖在第一绝缘层33远离源区32的表面上；
第二绝缘层35，第二绝缘层35覆盖在衬底层31上，位于源区32周围，且第二绝缘层35与源区32接触；
外延层36，外延层36覆盖在源区32的侧面上，且外延层36与第二绝缘层35远离衬底层31的表面接触；
栅区37，栅区37覆盖在外延层36远离源区32的表面上，栅区37包括多个表面，其中两个表面分别与外延层36和第二绝缘层35接触；
第二绝缘层35用于隔离栅区37与衬底层31；第一绝缘层33和外延层36用于隔离漏区34与源区32。
在本实施例中，该衬底层31在具体实现的过程中可以采用的材料包括硅、锗、SOI、GeOI，III-V族化合物材料等中的任一种。可选的，该衬底层31可以包括本征硅311和埋入氧化层312两部分。
源区32可为原位P++掺杂的半导体材料，半导体材料可为硅、锗硅、四族材料和三五族材料中任一种；掺杂浓度可为1e18～1e21cm-3。
可选的，源区可以为方形主体，也可以是纳米线结构，类似于圆柱体或者椭圆柱体的形状。
第二绝缘层35可以是一个整体，源区32实际上是穿过第二绝缘层35的上的缺口设置在衬底层31上的，例如：源区32是方形柱体，则该第二绝缘层35上有对应的方形缺口；源区32是圆形柱体或者椭圆形柱体，则该第二绝缘层35上有对应的圆形或椭圆形缺口。另外，第二绝缘层35也可以是多个分离的部分，能够将栅区37和衬底层31隔离即可，对此本发明不做限制。
衬底层31的掺杂类型可和源区32一致，用来形成该源区32的半导体材料具体可以是：如果是基于硅材料TFET，P型掺杂，杂质可以是B，Al，Ga，In，Ti，Pd，Na，Be，Zn，Au，Co，V，Ni，MO，Hg，Sr，Ge，W，Pb，O，Fe；如果是基于硅材料TFET，N型掺杂，杂质可以是Li，Sb，P，As，Bi，Te，Ti，C，Mg，Se，Cr，Ta，Cs，Ba，S，Mn，Ag，Cd，Pt。
如果是基于锗材料的TFET，P型掺杂，杂质可以是B，Al，In，Ga，In，Be，Zn，Cr，Cd，Hg，Co，Ni，Mn，Fe，Pt；如果是基于锗材料的TFET，N型掺杂可以是Li，Sb，P，As，S，Se，Te，Cu，Au，Ag。
具体实现中，漏区34为原位N++掺杂的半导体材料。第一绝缘层33的材料为SiO2、氮化硅或者硅的氮氧化物；第二绝缘层35的材料为SiO2、氮化硅或者硅的氮氧化物。
优选的，栅区37的高度小于或等于源区32的高度。更优选的是将栅区37和源区32设置成相同的高度，更好的控制源区32载流子。
其中，栅区37包括栅电介质层371和栅极372；栅电介质层371的材料为SiO2和/或HfO2。
上述的隧穿场效应晶体管的工作原理为：栅极372加正偏压，源区32接地，漏区34加正偏压；在栅电压的作用下，源区32少数载流子从源区32的价带顶隧穿到外延层36区域的导带底中，形成隧穿电流，并受到两侧漏区34电压的作用，流入漏区34形成漏电流。
可选的，在上述实施例提供的隧穿场效应晶体管基础上，图6为本发明实施例提供的隧穿场效应晶体管实施例二横截面图，如图6所示，与上述方案不同的是，源区32的结构可采用鳍条形状，相当于梯形，即源区32与衬底层31接触的表面积大于与第一绝缘层33接触的表面积，该种能够进一步提高栅区37对源区32的控制能力，其他的结构与图2-5中所示的相同。
亚阈值摆幅的定义为：S＝dVgs/d(log 10 Id)。S在数值上就等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量ΔVgs。
本发明各个实施例提供的隧穿场效应晶体管，其结构中外延层36区域围绕源区32，栅极作用到源区32两侧，即源区32表面均受到栅电场的作用，而且栅极电场方向和源区32的载流子隧穿方向一致，增强了隧穿几率，而且源区32整体位于栅区37之间，因此隧穿面积增大，与现有技术对比，源区32内部的载流子没有竞争关系，而且增强了栅电场的作用力，导致外延层36完全耗尽，改变漏极电流，即在同样的栅极增压下可以增大漏极电流的变化，即，在器件上施加的电压不变的情况下，有效降低器件的亚阈值摆幅，增强了器件的亚阈值特性。并且按照上述的实现方案，也不会增加器件的尺寸。
图7为本发明实施例提供的隧穿场效应晶体管的制造方法实施例一的流程图，如图7所示，该隧穿场效应晶体管的制造方法的具体步骤包括：
S101：形成衬底层。
选择合适的衬底材料按照需要的形状加工形成该衬底层。
S102：在衬底层上形成第二绝缘层。
在本实施例中，在所形成的衬底层上，沉积一层第二绝缘层，材料可以是SiO2或者氮化硅等，可以采用化学汽相沉积工艺或者氧化工艺，该绝缘层2作为衬底和后续形成在该绝缘层上的材料的隔离层。
S103：在第二绝缘层的中间区域开孔露出衬底层，并在开孔区域的衬底层上形成源区。
在本实施例中，源区为长方体形状、鳍条形状或者圆柱体等柱状形状。具体的形成源区的方式是：通过光刻技术在第二绝缘层的中间区域开孔露出衬底层；在第二绝缘层的开孔区域的衬底层上，形成由原位P++掺杂的半导体材料构成的源区。
S104：在源区上远离衬底层的另一端形成第一绝缘层。
S105：在源区的侧面形成外延层。
在本实施例中，采用SiO2、氮化硅或者硅的氮氧化物在源区外部形成绝缘层，并对该绝缘层进行刻蚀只保留源区上远离衬底层的一端顶部的部分作为第一绝缘层；在源区的两侧沉积由本征掺杂半导体构成的半导体层，刻蚀半导体层露出第一绝缘层，将半导体层的剩余部分作为外延层。
S106：在第一绝缘层和外延层的整体外侧形成栅区。
S107：去除栅区位于第一绝缘层上部的部分以露出第一绝缘层。
在本实施例中，具体实现为：采用SiO2和/或HfO2材料在第一绝缘层以及外延层的外部沉积电介质层，并采用多晶硅或者金属材料在电介质层外侧沉积栅极；刻蚀电介质层和栅极，露出第一绝缘层顶部的第一绝缘层。
优选的，栅区的高度小于或等于源区的高度，更优选的，该源区高度与栅区的高度一致。
S108：在第一绝缘层和外延层的上部形成漏区。
在本实施例中，具体的，在第一绝缘层和外延层上部沉积原位N++掺杂的半导体材料，并刻蚀半导体材料，只保留第一绝缘层和外延层上部的部分作为漏区。一种可选的方式为，外延层的高度高于源区却低于第一绝缘层，这是刻蚀后形成的漏区为U型，漏区周边包裹在第一绝缘层外侧并与外延层连接在一起。
可选的，方法还包括：采用硅氧化物、氮化硅或高介电常数的电介质沉积边墙，形成隧穿场效应晶体管。
本实施例提供的隧穿场效应晶体管的制造方法，通过在源区的两侧形成栅区，形成的外延层位于源区和栅区的栅电介质层之间，栅极电场作用在源区和外延层，直至耗尽p-n结，降低改变漏极电流所需要的栅极电压增量，即有效降低器件的SS值，并且通过第一绝缘层降低泄露电流。上述工艺过程简单，并且能够与CMOS工艺兼容。
在上述实施例的基础上，下面举一实例详细说明本制造方法的具体实现步骤：图8(a)至图8(j)为本发明实施例提供的隧穿场效应晶体管的制造方法一实例的制造过程说明示意图。
步骤1：提供一半导体构成的衬底层。
该衬底层的材料可以是是硅、锗、SOI、GeOI，III-V族化合物材料等。本实例以硅衬底层1为例，如图8(a)。
步骤2：在上述的衬底层上形成第二绝缘层。
如图8(b)所示，在所形成的衬底层1上，沉积一层第二绝缘层2，材料可以是SiO2或者氮化硅等，可以采用化学汽相沉积工艺或者氧化工艺。该第二绝缘层2作为衬底和后续形成在该绝缘层上的材料的隔离层。
步骤3：图形化上述第二绝缘层2，在该第二绝缘层2上开孔露出衬底层1.
如图8(c)图形化该第二绝缘层2，中间区域露出衬底层1。图形化第二绝缘层2通过开孔露出部分衬底所采用的工艺：使用光刻技术包括提供硬掩膜3在绝缘层上，并提供电阻层4在硬掩膜层，通过光刻曝光电阻层，并移除该曝光电阻层4，图形化硬掩膜层3图形化第二绝缘层2。
步骤4：在第二绝缘层2中露出衬底层1的部分上，形成一个垂直的半导体材料构成的源区。
如图8(d)：以该第二绝缘层2为掩膜，在中间区域形成柱体原位P++掺杂的半导体材料构成源区5。若该源区5为长方体形状或者鳍条形状则该绝缘层可以在形成源区之前或者源区之后；若该源区5是纳米线结构，该绝缘层在源区形成之前沉积并图形化。
形成源区的半导体材料可以是硅、锗硅，四族材料，三五族材料等等；掺杂浓度在1e18～1e21cm-3。衬底层1的掺杂类型和源区类型一致。
如果是基于硅材料TFET，P型掺杂，杂质可以是B，Al，Ga，In，Ti，Pd，Na，Be，Zn，Au，Co，V，Ni，MO，Hg，Sr，Ge，W，Pb，O，Fe；如果是N型掺杂，杂质可以是Li，Sb，P，As，Bi，Te，Ti，C，Mg，Se，Cr，Ta，Cs，Ba，S，Mn，Ag，Cd，Pt。
如果是基于锗材料的TFET，P型掺杂可以B，Al，In，Ga，In，Be，Zn，Cr，Cd，Hg，Co，Ni，Mn，Fe，Pt；N型掺杂可以是Li，Sb，P，As，S，Se，Te，Cu，Au，Ag。
步骤5：在源区5外层沉积绝缘层，并进行刻蚀只保留该绝缘层在源区5顶部的部分作为第一绝缘层6.
如图8(e)：提供电介质材料绝缘层6，可以是SiO2或者其他电介质材料。
如图8(f)，刻蚀绝缘层6，方法同步骤3。只保留源区顶部的部分作为第一绝缘层6。该第一绝缘层6作为源区和漏区的一个隔离，防止关断态下的泄露电流。
具体过程是，在半导体材料构成的源区5上形成一层绝缘层，在绝缘层外形成一隔离层，图形化该隔离层，只保留该绝缘层顶部的隔离层，以该隔离层为掩膜刻蚀两侧的绝缘层，移走剩下的隔离层的部分，形成上述第一绝缘层6。
步骤6：在该源区5的两侧形成外延层7。
如图8(g)沉积本征(n型)掺杂半导体层7，提供硬掩膜层8，并图形化硬掩膜层8露出绝缘层6表面的半导体层7，刻蚀掉露出的半导体层7；并移除剩下的硬掩膜层8，保留下来的半导体层7作为外延层7。
即具体的实现时在源区5和第一绝缘层6的外侧提供一层本证掺杂的半导体层，提供硬掩膜层，图形化硬掩膜层，露出半导体源区顶部区域，刻蚀半导体源区顶部本征掺杂的半导体层，移除掩膜层，保留下来的半导体层为外延层7。
步骤8：在外延层7的外侧沉积栅电介质层9，并在栅电介质层9的外侧形成栅极材料10。
如图8(h)，在外侧沉积栅电介质层9，可以使SiO2或者高K电介质层如HfO2等等；沉积栅极材料10，可以是多晶硅，金属等等。
步骤8：对栅电介质层9和栅极材料10进行刻蚀。
如图8(i)，刻蚀栅极材料10和栅电介质层9，露出源区顶部的第一绝缘层6。栅区高度和源区高度一致，是为了很好的控制源区载流子，因为如果源区高于或者低于栅区，会产生点隧穿和线隧穿混合机制，影响器件特性。
步骤9：在第一绝缘层6上形成漏区12。
如图8(j)，沉积低K电介质层11，并图形化(采用方法3的工艺技术)露出第一绝缘层6，并且该第一绝缘层6周围的电介质层11高于该第一绝缘层6。
如图8(k)，在第一绝缘层6上部采用原位掺杂N++型半导体层形成漏区12。刻蚀多余的半导体层，保留绝缘层6顶部的半导体层作为漏区12。
即提供另一个电介质材料隔离位于栅区旁边，图形化该电介质材料隔离层中间部分，露出第一绝缘层，然后再露出该第一绝缘层的部分形成半导体层漏区，后续提供漏区电极直接连接漏区，提供源区电极直接源区，提供栅极电极直接连接栅区的栅极层。
步骤10：沉积边墙，可以是硅氧化物，氮化硅，高K电介质或者其他绝缘材料。再进行类似于CMOS工艺的金属接触等等工艺。(进行氩离子束刻蚀后，在表面进行Co和TiN离子束沉淀，接着进行快速退火工艺，然后去除氮化钛和钴，最后进行沉积钝化层，开接触孔以及金属化等等，形成完整晶体管)。
注意：硬掩膜层材料可以是氧化硅材料或者氮化硅或者氮氧化硅材料等。
注意：以上步骤的沉积工艺，可以通过低压化学气相沉积(英文全称：LowPressure Chemical Vapor Deposition，简称：LPCVD)或者物理气相沉积(英文全称：Physical Vapor Deposition，简称：PVD)等实现；外延工艺(分子束外延，LPCVD，CVD等)。
上述过程为制作本发明提供的隧穿场效应晶体管的详细工艺过程，图2-5所示的隧穿场效应晶体管可采用上述方法制造，另外，一种可选的制造方案中红，在形成源区结构时候，可将其制作成鳍条形状(参考图6中示出的源区的形状)，其他的结构上述方案相同。这将引入鳍式场效晶体管(英文全称：Fin Field-Effect Transistor，简称：FinFET)器件的鳍条制作工艺，可以是边墙转移工艺，也可以是光刻工艺等等，其他的工艺均相同，使用该方式可以能够进一步提高栅区对源区的控制能力。
本实施例提供的隧穿场效应晶体管的制造方法，用于制造前述的隧穿场效应晶体管，源区位于双栅区之间，外延层位于源区和栅电介质层之间，栅极电场作用在源区和外延层，耗尽p-n结，随着外加栅偏压的作用，导致耗尽区域逐渐变大，进而完全耗尽。由于耗尽区的存在多子运动受阻，少数载流子运动活跃，而TFET是少子发生隧穿，因此导致SS值减小，且通过该第一绝缘层的隔离，有效降低了泄露电流，提高器件性能。另外，上述制造过程的工艺技术简单，能够于CMOS工艺兼容，不需要复杂工艺。
本发明提供的器件结构中的源区结构可以用在任何基于TFET隧穿机理的晶体管结构中，降低亚阈值摆幅，并不只限于本发明的隧穿场效应晶体管。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (16)
1.一种隧穿场效应晶体管，其特征在于，包括：
衬底层；
源区，所述源区覆盖在所述衬底层的部分表面，所述源区为柱体形状；
第一绝缘层，所述第一绝缘层覆盖在所述源区远离所述衬底层的一端面上；
漏区，所述漏区覆盖在所述第一绝缘层远离所述源区的表面上；
第二绝缘层，所述第二绝缘层覆盖在所述衬底层上，位于所述源区周围，且所述第二绝缘层与所述源区接触；
外延层，所述外延层覆盖在所述源区的侧面上，且所述外延层与所述第二绝缘层远离所述衬底层的表面接触；
栅区，所述栅区覆盖在所述外延层远离所述源区的表面上，所述栅区包括多个表面，其中两个表面分别与所述外延层和所述第二绝缘层接触；
所述第二绝缘层用于隔离所述栅区与所述衬底层；所述第一绝缘层和所述外延层用于隔离所述漏区与所述源区；
其中，所述源区为原位P++掺杂的半导体材料，
其中，所述源区能够在所述第二绝缘层的开孔区域的衬底层上形成，通过光刻技术能够在所述第二绝缘层的中间区域开孔露出衬底层。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述半导体材料为硅、锗硅和三五族材料中任一种；掺杂浓度为1e18～1e21cm-3。
3.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述半导体材料为四族材料和三五族材料中任一种；掺杂浓度为1e18～1e21cm-3。
4.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述漏区为原位N++掺杂的半导体材料。
5.根据权利要求2所述的隧穿场效应晶体管，其特征在于，所述漏区为原位N++掺杂的半导体材料。
6.根据权利要求1至5任一项所述的隧穿场效应晶体管，其特征在于，所述衬底层的材料为硅、锗、SOI、GeOI，Ⅲ－Ⅴ族化合物材料中的任一种。
7.根据权利要求1至5任一项所述的隧穿场效应晶体管，其特征在于，所述第一绝缘层的材料为SiO2、氮化硅或者硅的氮氧化物；所述第二绝缘层的材料为SiO2、氮化硅或者硅的氮氧化物。
8.根据权利要求1至5任一项所述的隧穿场效应晶体管，其特征在于，所述栅区的高度小于或等于所述源区的高度。
9.根据权利要求8所述的隧穿场效应晶体管，其特征在于，所述栅区包括栅电介质层和栅极；所述栅电介质层的材料为SiO2和/或HfO2。
10.一种隧穿场效应晶体管的制造方法，其特征在于，包括：
形成衬底层；
在所述衬底层上形成第二绝缘层；
在所述第二绝缘层的中间区域开孔露出衬底层，并在所述开孔区域的衬底层上形成源区；所述源区为柱状形状；
在所述源区上远离所述衬底层的另一端形成第一绝缘层；
在所述源区的侧面形成外延层；
在所述第一绝缘层和所述外延层的整体外侧形成栅区；
去除所述栅区位于所述源区上部的部分以露出第一绝缘层；
在所述第一绝缘层和所述外延层的上部形成漏区；
其中，所述在所述第二绝缘层的中间区域开孔露出衬底层，并在所述开孔区域的衬底层上形成源区，包括：通过光刻技术在所述第二绝缘层的中间区域开孔露出衬底层；在所述第二绝缘层的开孔区域的衬底层上，形成由原位P++掺杂的半导体材料构成的源区。
11.根据权利要求10所述的方法，其特征在于，所述在所述源区上远离所述衬底层的另一端形成第一绝缘层，包括：
采用SiO2、氮化硅或者硅的氮氧化物在所述源区外部形成绝缘层，并对该绝缘层进行刻蚀只保留所述源区上远离所述衬底层的一端顶部的部分作为第一绝缘层；
则所述在所述源区的侧面形成外延层，包括：
在所述源区的侧面沉积由本征掺杂半导体构成的半导体层，刻蚀所述半导体层露出所述第一绝缘层，将所述半导体层的剩余部分作为所述外延层。
12.根据权利要求10所述的方法，其特征在于，所述栅区包括电介质层和栅极；所述在所述第一绝缘层和所述外延层的整体外侧形成栅区，包括：
采用SiO2和/或HfO2材料在所述外延层的外部沉积电介质层，并采用多晶硅或者金属材料在所述电介质层外侧沉积栅极；
则所述去除所述栅区位于所述源区上部的部分以露出第一绝缘层，包括：刻蚀所述电介质层和所述栅极，露出所述源区顶部的所述第一绝缘层。
13.根据权利要求11所述的方法，其特征在于，所述栅区包括电介质层和栅极；所述在所述第一绝缘层和所述外延层的整体外侧形成栅区，包括：
采用SiO2和/或HfO2材料在所述外延层的外部沉积电介质层，并采用多晶硅或者金属材料在所述电介质层外侧沉积栅极；
则所述去除所述栅区位于所述源区上部的部分以露出第一绝缘层，包括：刻蚀所述电介质层和所述栅极，露出所述源区顶部的所述第一绝缘层。
14.根据权利要求10至13任一项所述的方法，其特征在于，所述在所述第一绝缘层和所述外延层的上部形成漏区，包括：
在所述第一绝缘层和所述外延层上部沉积原位N++掺杂的半导体材料，并刻蚀所述半导体材料，只保留所述第一绝缘层和所述外延层上部的部分作为所述漏区。
15.根据权利要求14所述的方法，其特征在于，所述方法还包括：
采用硅氧化物或氮化硅沉积边墙，形成隧穿场效应晶体管。
16.根据权利要求14所述的方法，其特征在于，所述方法还包括：
采用高介电常数的电介质沉积边墙，形成隧穿场效应晶体管。
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