KR20180074014A - 수직 나노선 터널링 전계효과 트랜지스터 및 이의 제조방법 - Google Patents

수직 나노선 터널링 전계효과 트랜지스터 및 이의 제조방법 Download PDF

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Abstract

본 발명은 나노선을 이용하여 제작된 수직 나노선 터널링 전계효과 트랜지스터 및 이의 제조방법을 제공한다. 이는 기판 상에 수직으로 형성된 나노선과 나노선을 감싸는 주변막에 각각 다른 형태의 불순물을 주입한 코어셀 구조를 형성함으로써 향상된 표면적 대 체적비를 가질 수 있고, 단위 면적당 캐리어의 터널링 영역을 확장하여 낮은 누설 전류를 유지함과 동시에 높은 동작 전류를 얻을 수 있다. 또한, 수직 나노선과 주변막 사이의 헤테로접합을 통한 추가적인 전기장 증가 및 터널링 유효 질량감소 등에 의해 동작 전류가 향상되는 효과가 있다.

Description

수직 나노선 터널링 전계효과 트랜지스터 및 이의 제조방법{Vertical nanowire tunneling field-effect transistor and method for fabricating the same}
본 발명은 전계효과 트랜지스터에 관한 것으로, 더욱 자세하게는 나노선을 이용하여 제작된 수직 나노선 터널링 전계효과 트랜지스터 및 이의 제조방법에 관한 것이다.
금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Silicon Field-Effect Transistor: MOSFET)는 무어의 법칙(Moore's law)에 따라 비례 축소화(scaling)에 따른 단위 소자 원가 절감 및 성능 향상이 이루어져 왔다. MOSFET은 게이트(gate), 드래인(drain), 소스(source), 서브스트레이트(substrate)의 4단자로 구성이 되어 있는 반도체 기본 로직 소자(logic device)로, 스위치(switch) 및 증폭기(amplifier)로써 CPU나 메모리 등 모든 반도체 집적회로에 적용되어 컴퓨터, 핸드폰, 자동차뿐만 아니라 최근 사물인터넷(internet of things)에 따라 네트워크 연결이 가능한 모든 가전제품 및 전자기기에 적용되는 핵심 소자다.
MOSFET의 기본 동작 원리로는 게이트에 전압을 인가할 때 소스와 드래인 단자들 사이를 연결시켜 주는 역전층(inversion layer)이 형성되어 드래인 단자에 전압이 인가되면 소스에서 드래인으로 전류가 흐르고(온 상태), 게이트에 전압이 인가되지 않을 때는 역전층이 없어 전류가 흐르지 않는다(오프 상태). 온 상태에서의 MOSFET 동작 원리를 캐리어(carrier)의 관점으로 설명하면, 소스에 있는 전자(electron) 혹은 정공(hole)은 게이트 전압에 의해 낮아진 에너지 장벽(energy barrier)을 넘어 드래인으로 이동하는 열전자 방출(thermionic emission) 전달 메카니즘을 따른다.
그러나 열전자 방출 전달 메카니즘은 문턱전압이하 기울기(Subthreshold Swing,SS)를 60 mV/dec 이하로 낮출 수 없는 물리적인 한계가 있다. 이로 인해 최근 수십 나노 미터 크기의 MOSFET은 고성능을 유지하려면 누설 전류(leakage current)가 증가하게 되고, 모바일 어플리케이션과 같은 저전력 응용분야에 적용하기 위해 누설 전류를 줄이게 되면 동작 전압(operating voltage)이 일정하기 때문에 동작 전류(operating current)가 감소하여 성능이 떨어진다. 이와 같은 문제를 해결하기 위해 실리콘(Silicon) 대신 이동도(mobility)가 큰 저마늄(Germanium)이나 3-5족 (Group III-V) 화합물 반도체 물질을 이용하거나, 채널 영역을 게이트가 둘러싸 게이트의 채널(channel)에 대한 통제력(gate-to-channel controllability)을 강화하고 소자 밀집도(device density)를 증가시키는 나노선(nanowire) 구조를 채용하는 등 다각도의 연구가 진행되고 있다.
한편, 터널링 전계효과 트렌지스터(tunneling field-effect transistor: TFET)는 열전자 방출 전달 메카니즘 대신 에너지 장벽을 통과하는 터널링(tunneling)이라는 양자역학 전달 메카니즘을 따르는 차세대 로직 소자다. TFET은 SS를 60 mV/dec 이하로 낮출 수 있어 동일한 동작 전압에서 MOSFET보다 높은 온-오프 전류 비율(on-off current ratio)을 가질 수 있다.
통상적인 p-i-n 구조의 터널링 전계효과 트랜지스터는 게이트에 전압이 인가되었을 때 채널 영역의 에너지 밴드가 낮아지면서(n-채널) (혹은 높아지면서(p-채널)) 소스와 채널 사이에 매우 높은 전기장(electric field)에 의해 캐리어의 밴드 간 터널링(band-to-band tunneling)이 발생한다. 터널링 전계효과 트랜지스터는 소스와 드래인에 각각 다른 유형의 불순물이 고농도로 주입되어 있기 때문에 캐리어의 열전자 방출 전달 메카니즘이 발생하더라도 소수 캐리어의 수명(minority carrier lifetime)이 짧아 누설 전류가 작다.
그러나 통상적인 p-i-n 구조의 TFET은 단위 면적 당 캐리어가 터널링하는 면적이 작아 동작 전류가 작다는 단점이 있다. 또한 실리콘보다 밴드갭(bandgap)이 작은 화합물 반도체를 도입할 경우 비록 더 낮은 전압에서 터널링이 발생하여 동작 전류를 증가시킬 수 있지만, 채널과 소스에서의 전자 및 전공의 유효 상태밀도(effective density of states)가 작아 실제로 터널링을 하는 캐리어의 수가 줄어들어 현재 수십 나노미터 크기의 MOSFET 동작 전류 수준에 미치지 못하는 문제가 있다.
한국등록특허 10-0810983
본 발명이 해결하고자 하는 과제는 수직으로 세워진 나노선과 나노선을 감싸는 주변막에 각각 다른 형태의 불순물을 주입한 코어셀 구조를 형성함으로써 기판 단위 면적당 캐리어의 터널링 영역을 확장하여 낮은 누설 전류를 유지함과 동시에 동작 전류를 향상시키는 수직 나노선 터널링 전계효과 트랜지스터 및 이의 제조방법을 제공함에 있다.
상술한 과제를 해결하기 위해 본 발명의 일 측면은 수직 나노선 터널링 전계효과 트랜지스터를 제공한다. 상기 수직 나노선 터널링 전계효과 트랜지스터는 고농도로 도핑된 기판, 상기 기판상에 수직으로 세워진 나노선, 상기 나노선을 둘러싸도록 형성된 주변막, 상기 기판 및 주변막을 감싸도록 형성된 수지층 및 상기 수지층 상부 또는 내부에 형성된 복수의 전극들을 포함한다.
상기 주변막은, 상기 기판 및 상기 나노선을 감싸도록 형성된 저농도 반도체층, 상기 저농도 반도체층을 소정부분 감싸도록 형성된 절연층 및 상기 절연층을 감싸도록 형성된 고농도 반도체층을 포함할 수 있다.
상기 주변막 중에서 상기 저농도 반도체층만이 상기 나노선 상부면을 감싸도록 형성될 수 있다.
상기 복수의 전극들은, 상기 저농도 반도체층 상에 형성된 드레인 전극, 상기 수지층 상부에서 고농도 반도체층까지 연장되도록 형성된 게이트 전극 및 상기 수지층 상부에서 상기 기판까지 연장되도록 형성된 소스 전극을 포함할 수 있다.
상기 저농도 반도체층과 상기 드레인 전극 사이에 고농도 불순물층을 포함할 수 있다.
상기 나노선은 상기 주변막보다 도핑된 불순물의 농도가 더 높을 수 있다.
상기 나노선과 상기 주변막은 코어셀(core-shell) 구조로 형성될 수 있다.
상기 나노선의 단면은 원형, 삼각형, 사각형, 오각형, 육각형 및 사다리꼴 중 어느 하나의 형태를 갖을 수 있다.
상기 나노선의 상부 두께는 하부 두께보다 더 크거나 또는 작을 수 있다.
상기 기판의 n형 도핑 물질은 P, As 및 Sb 중 어느 하나의 물질을 포함할 수 있다.
상기 기판의 p형 도핑 물질은 B, BF2, Al 및 Ga 중 어느 하나의 물질을 포함할 수 있다.
상기 나노선 및 상기 주변막은 실리콘, 저마늄, 틴, 3-5족 화합물을 포함하는 결정성, 폴리 및 아모포스 중 어느 하나의 물질을 포함할 수 있다.
상기 과제를 이루기 위하여 본 발명의 또 다른 측면은 수직 나노선 터널링 전계효과 트랜지스터의 제조방법을 제공한다. 상기 수직 나노선 터널링 전계효과 트랜지스터의 제조방법은 고농도로 도핑된 기판 상부에 수직 나노선을 형성하는 단계, 상기 나노선을 둘러싸도록 주변막을 형성하는 단계, 상기 기판 및 상기 주변막을 감싸도록 수지층을 형성하는 단계 및 상기 수지층 상부 또는 내부에 복수의 전극들을 형성하는 단계를 포함한다.
상기 주변막은, 상기 기판 및 상기 나노선을 감싸도록 형성된 저농도 반도체층, 상기 저농도 반도체층을 소정부분 감싸도록 형성된 절연층 및 상기 절연층을 감싸도록 형성된 고농도 반도체층을 포함할 수 있다.
상기 복수의 전극들은, 상기 저농도 반도체층 상에 형성된 드레인 전극, 상기 수지층 상부에서 상기 고농도 반도체층까지 연장되도록 형성된 게이트 전극 및 상기 수지층 상부에서 상기 기판까지 연장되도록 형성된 소스 전극을 포함할 수 있다.
상기 수지층을 형성하는 단계는, 상기 나노선 상부가 노출되도록 상기 주변막과 상기 수지층을 식각 후, 상기 주변막중 상기 저농도 반도체층을 상기 노출된 나노선 상부에 형성하는 단계를 더 포함할 수 있다.
상기 수지층을 형성하는 단계는, 상기 저농도 반도체층 상부에 고농도 불순물층을 형성하는 단계를 더 포함할 수 있다.
수직 나노선을 형성하는 단계에서, 상기 수직 나노선을 형성하기 위해 사용되는 마스크 물질은 SiO2, SiNx, Cr, Ni 및 Al 중 어느 하나의 물질을 포함할 수 있다.
상기 나노선은 상기 주변막보다 도핑된 불순물의 농도가 더 높을 수 있다.
상기 나노선과 상기 주변막은 코어셀(core-shell) 구조로 형성될 수 있다.
상기 나노선의 단면은 원형, 삼각형, 사각형, 오각형, 육각형 및 사다리꼴 중 어느 하나의 형태를 갖을 수 있다.
상기 나노선의 상부 두께는 하부 두께보다 더 크거나 또는 작을 수 있다.
상기 기판의 n형 도핑 물질은 P, As 및 Sb 중 어느 하나의 물질을 포함할 수 있다.
상기 기판의 p형 도핑 물질은 B, BF2, Al 및 Ga 중 어느 하나의 물질을 포함할 수 있다.
상기 나노선 및 상기 주변막은 실리콘, 저마늄, 틴, 3-5족 화합물을 포함하는 결정성, 폴리 및 아모포스 중 어느 하나의 물질을 포함할 수 있다.
본 발명에 따르면, 수직 나노선 터널링 전계효과 트랜지스터의 구조를 기판 상에 수직으로 형성된 나노선과 나노선을 감싸는 주변막에 각각 다른 형태의 불순물을 주입한 코어셀 구조로 형성함으로써 종래의 p-i-n 터널링 소자에 비해 향상된 표면적 대 체적비를 갖을 수 있으며, 고농도 도핑된 나노선과 저농도로 도핑된 주변막이 닿는 면적을 크게 확장시킴으로써 기판 단위 면적당 캐리어가 터널링하는 면적을 증가시켜 높은 동작 전류를 얻을 수 있다.
또한, 종래의 MOSFET 공정과 동일한 CMOS 반도체 공정을 도입할 수 있기 때문에 집적회로 구성에 유리하다.
더 나아가, 고농도 도핑 혹은 증착이 가능한 모든 반도체 물질을 나노선 또는 주변막에 적용할 수 있기 때문에 수직 나노선과 주변막 사이의 헤테로접합(heterojunction)을 통한 추가적인 전기장 증가 및 터널링 유효 질량(effective mass) 감소에 의해 동작 전류가 향상되는 효과가 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 수직 나노선 터널링 전계효과 트랜지스터를 나타내는 사시도이다.
도 2은 도 1에 도시한 수직 나노선 터널링 전계효과 트랜지스터를 나타내는 단면도이다.
도 3은 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 제조방법을 나타내는 순서도이다.
도 4는 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 수직 나노선을 형성하기 위한 단계를 나타내는 도면이다.
도 5는 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 주변막을 형성하기 위한 단계를 나타내는 도면이다.
도 6 및 도 7은 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 수지층을 형성하기 위한 단계를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 복수의 전극들을 형성하기 위한 단계를 나타내는 도면이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
본 명세서에서는 저항 변화 메모리의 선택 소자로 금속 산화물 전계 효과 트랜지스터를 일 예로 도시 및 설명하였으나, 본 발명에서의 저항 변화 소자는 상기 트랜지스터에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 수직 나노선 터널링 전계효과 트랜지스터를 나타내는 도면이고, 도 2은 도 1에 도시한 수직 나노선 터널링 전계효과 트랜지스터를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 수직 나노선 터널링 전계효과 트랜지스터(100)는 기판(110), 나노선(120), 주변막(130), 수지층(140) 및 복수의 전극들(150)을 포함한다.
기판(110)은 실리콘 기판이거나 폴리 또는 아모포스 상태의 실리콘을 증착 및 고농도 도핑 후 사용될 수 있다. 또한, 실리콘 외에 탑-다운 공정이 가능한 저마늄, 틴, 3-5족 화합물 등도 기판 자체이거나 폴리 혹은 아모포스 상태에 고농도 도핑 후 사용될 수도 있다. 상기 기판(110)에 주입된 불순물은 p 타입 또는 n 타입일 수 있다. 예를 들어, n형 도핑 물질인 경우 P, As 및 Sb 중 어느 하나의 물질로 형성될 수 있으며, p형 도핑 물질인 경우 B, BF2, Al 및 Ga 중 어느 하나의 물질로 형성될 수 있다. 기판(110)은 게이트 전압에 의한 소스의 밴드 구부러짐 현상을 최소화하여 터널링 전류를 극대화하기 위해 고농도의 불순물을 주입하는 것이 바람직하다.
나노선(120)은 상기 기판(110) 상에 수직으로 세워진 형태일 수 있다. 상기 나노선(120)은 상기 기판(110)에서 리소그라피 공정을 이용하여 패터닝하고, 식각 공정을 이용하여 수직 나노선(120)이 형성될 수 있다.
기판(110) 상에 수직으로 형성된 나노선(120)의 단면은 바람직하게는 원형으로 형성될 수 있으나 터널링 전류 상승을 통한 트랜지스터 성능개선을 위하여 삼각형, 사각형, 오각형, 육각형 및 사다리꼴 등 다양한 형태로도 제작될 수 있다. 또한, 표면적 대비 체적비 증가 혹은 전기장 분포 변화를 위해 상단의 직경이 하단의 직경보다 크거나 작을 수도 있으며, 수직으로 형성된 나노선(120)의 중앙부분의 직경이 나노선(120)의 상부, 하부의 직경보다 크거나 작을 수 있다. 나노선(120)의 도핑 농도는 후술하게 될 주변막(130)보다 도핑된 불순물의 농도를 더 높게 형성하는 것이 바람직하다.
주변막(130)은 상기 나노선(120)을 둘러싸도록 형성될 수 있다. 또한, 주변막(130)은 저농도 반도체층(131), 절연층(132) 및 고농도 반도체층(133)을 포함할 수 있다. 바람직하게는 상기 기판(110)과 나노선(120)을 둘러싸도록 저농도 반도체층(131), 절연층(132) 및 고농도 반도체층(133)이 순차적으로 증착될 수 있다.
저농도 반도체층(131)은 상기 기판(110)과 수직으로 세워진 나노선(120)을 감싸도록 형성될 수 있다. 나노선(120)을 감싸는 저농도 반도체층(131) 중 나노선(120) 상부를 감싸는 부위는 나노선(120)의 주변부를 감싸는 막보다 두껍게 형성하는 것이 바람직하다. 이는 저농도 도핑된 물질층의 높이가 높을수록 누설 전류가 크게 감소하여 온-오프 전류 비율을 최대화할 수 있는 장점이 갖기 때문이다. 저농도 반도체층(131)은 바람직하게는 저농도로 도핑된 실리콘층일 수 있다. 실리콘층은 터널링 효과를 극대화하기 위해 실리콘 나노선(120)에 주입된 불순물과 다른 타입의 불순물이 포함되는 것이 바람직하며, 진성(intrinsic)이거나 매우 낮은 농도로 도핑 될수록 특성이 향상된다. 실리콘층으로 결정, 폴리, 아모포스 상태 중 하나를 사용할 수 있으며, 저농도 반도체층(131)은 실리콘 외에도 저마늄, 틴, 3-5족 화합물 등을 통해 헤테로 접합을 형성하여 터널링 전류를 더욱 증가시킬 수도 있다.
절연층(132)은 상기 저농도 반도체층(131)을 소정부분 감싸도록 형성될 수 있다. 바람직하게는 절연층(132)의 높이가 수직으로 세워진 나노선(120)의 높이와 동일하도록 즉, 상기 저농도 반도체층(131) 보다는 낮고, 나노선(120)과 동일한 높이를 갖도록 형성될 수 있다. 또한, 주변막(130) 중에서 저농도 반도체층(131)만이 상기 나노선(120) 상부면을 감싸도록 형성하는 것이 바람직하다.
절연층(132)은 전자와 정공이 거의 통과하지 못하는 모든 물질을 포함할 수 있다. 예를 들어, SiO2, Al2O3, HfO2, ZrO2, Si3N4 및 페로브스카이트 산화물 (perovskite oxide) 중 어느 하나의 물질로 형성될 수 있다.
고농도 반도체층(133)은 상기 절연층(132)을 감싸도록 형성될 수 있다. 고농도 반도체층(133)은 고농도의 도핑된 물질 외에 금속 물질을 포함할 수 있다. 고농도 반도체층(133)은 수직 나노선(120) 터널링 전계효과 트랜지스터의 게이트로 적용되는 물질로, 트랜지스터의 일함수(work function)를 조절하여 문턱전압(threshold voltage)을 변경할 수 있다. 따라서, 게이트에 적용하는 물질은 게이트 저항을 줄이기 위해 매우 높은 고농도 불순물을 도핑하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 수직 나노선(120) 터널링 전계효과 트랜지스터는 고농도로 도핑된 나노선(120)과 상기 나노선(120)을 둘러싸는 저농도로 도핑된 주변막(130)으로 형성된 코어셀(core-shell)구조로 형성될 수 있다. 일반적으로 터널링 전계효과 트랜지스터의 동작 전류를 증가시키기 위해서는 터널링 방향의 유효 질량을 줄이거나, 터널링이 발생하는 소스와 채널 양쪽 영역의 유효 상태밀도(effective density of states)가 커 터널링하는 캐리어의 수를 증가시키거나, 터널링하는 영역의 전기장(electric field)을 증가시켜야 한다. 이 중에서 본 발명에 따른 수직 나노선 터널링 전계효과 트랜지스터(100)는 고농도로 도핑된 나노선(120)과 상기 나노선(120)을 둘러싸는 저농도로 도핑된 주변막(130)으로 형성된 코어셀(core-shell)구조를 형성함으로써 단위 면적당 캐리어가 터널링하는 면적을 증가시킬 수 있으며, 헤테로 접합(hetero-junction)을 통해 전기장을 증가시킬 수 있어 높은 동작 전류를 얻을 수 있다.
수지층(140)은 상기 기판(110) 및 주변막(130)을 감싸도록 형성될 수 있다. 수지층(140)에는 전자와 정공이 거의 통과하지 못하는 모든 물질이 포함될 수 있다. 예를 들어, 수지층(140) 물질로 SiO2, Si3N4, 페로브스카이트 산화물 (perovskite oxide) 중 어느 하나의 물질이 사용될 수 있다.
복수의 전극들(150)은 수지층(140) 상부 또는 내부에 형성될 수 있다. 복수의 전극들(150)은 상기 저농도 반도체층(131) 상에 형성된 드레인 전극(151), 상기 수지층(140) 상부에서 고농도 반도체층(133)까지 연장되도록 형성된 게이트 전극(152) 및 상기 수지층(140) 상부에서 상기 기판(110)까지 연장되도록 형성된 소스 전극(153)을 포함할 수 있다.
드레인 전극(151)은 저농도 반도체층(131) 상에 형성되되, 드레인 전극(151)과 저농도 반도체층(131) 사이에는 고농도 불순물층(160)이 포함될 수 있다. 고농도 불순물층(160)은 나노선(120)에 주입된 불순물과는 다른 타입을 가지며, 전극을 증착할 때 발생되는 컨택 저항을 줄이는 역할을 한다. 게이트 전극(152)은 주변막(130)을 감싸도록 형성된 수지층(140)의 상부에서 고농도 반도체층(133)까지 연장되도록 형성될 수 있으며, 소스 전극(153)은 수지층(140)의 상부에서 기판(110)까지 연장되도록 형성될 수 있다. 본 발명에 따른 복수의 전극들(150)의 형성은 종래의 MOSFET와 동일하게 전극이 형성되므로 CMOS 회로를 구성하기 용이한 장점을 갖는다. 또한, 수직 나노선(120) 구조를 어레이로 배치할 경우 종래 MOSFET 보다 소자 밀집도를 증가시킬 수 있는 장점이 있다.
도 3은 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 제조방법을 나타내는 순서도이다.
도 3을 참조하면, 본 발명의 수직 나노선 터널링 전계효과 트랜지스터(100)의 제조방법은 고농도로 도핑된 기판(110) 상부에 수직 나노선(120)을 형성하는 단계(S210), 나노선(120)을 둘러싸도록 주변막(130)을 형성하는 단계(S220), 기판(110) 및 주변막(130)을 감싸도록 수지층(140)을 형성하는 단계(S230) 및 수지층(140) 상부 또는 내부에 복수의 전극들(150)을 형성하는 단계(S240)를 포함한다. 또한, 수지층(140)을 형성하는 단계(S230)는, 나노선(120) 상부가 노출되도록 상기 주변막(130)과 상기 수지층(140)을 식각 후, 상기 주변막(130)중 저농도 반도체층(131)을 상기 노출된 나노선(120) 상부에 형성하는 단계(S231) 및 노출된 나노선(120)에 형성된 저농도 반도체층(131) 상부에 고농도 불순물층(160)을 형성하는 단계(S232)를 더 포함할 수 있다.
본 발명의 수직 나노선 터널링 전계효과 트랜지스터(100)의 제조방법을 하기에 단계별로 상세히 설명한다.
도 4는 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 수직 나노선을 형성하기 위한 단계를 나타내는 도면이다.
도 4를 참조하면, 고농도로 도핑된 기판(110) 상부에 수직 나노선(120)을 형성하는 단계(S210)는 고농도로 도핑된 기판(110) 상부에 리소그래피 공정과 식각 공정을 이용하여 수직 나노선(120) 또는 나노선 어레이를 형성하는 과정을 나타낸다. 고농도로 도핑된 기판(110) 일예로, 실리콘 기판(110)에 나노선(120)을 형성하기 위해 우선 실리콘 기판(110) 상부에 식각 마스크 박막(111)을 형성한다. 이때, 실리콘 기판(110)은 기판(110) 자체이거나 폴리 또는 아모포스 상태의 실리콘을 증착 및 고농도 도핑 후 사용될 수 있다. 또한, 기판(110)으로 실리콘 외에 탑-다운 공정이 가능한 저마늄, 틴, 3-5족 화합물 등도 기판 자체이거나 폴리 혹은 아모포스 상태에 고농도 도핑 후 사용될 수 있다. 나노선(120)에 도핑되는 불순물의 농도는 주변막(130)에 도핑되는 불순물의 농도보다 더 높게 형성되는 것이 바람직하다.
상기 실리콘 기판(110)에 주입된 불순물은 p 타입 또는 n 타입일 수 있다. 예를 들어, n형 도핑 물질인 경우 P, As 및 Sb 중 어느 하나의 물질로 형성될 수 있으며, p형 도핑 물질인 경우 B, BF2, Al 및 Ga 중 어느 하나의 물질로 형성될 수 있다. 따라서, 게이트 전압에 의한 소스의 밴드 구부러짐 현상을 최소화하여 터널링 전류를 극대화하기 위해 고농도의 불순물을 주입하는 것이 바람직하다. 상기 식각 마스크 물질은 SiO2, SiNx 등의 절연막 외에도 Cr, Ni, Al 등의 금속으로 형성될 수 있다.
기판(110) 상에 식각 마스크 박막(111)을 형성한 후, 리소그라피 공정을 이용하여 나노선을 패터닝하고, 식각 공정을 이용하여 수직 나노선(120)을 형성한다. 상기 리소그라피는 전자빔 리소그래피, 나노 임프린트, 이온빔 리소그래피, X-선 리소그래피, 극자외선 리소그래피, 포토 리소그래피 (스테퍼, 스캐너, 컨택 얼라이너 등) 또는 무작위로 뿌려진 나노 입자 중 어느 하나의 공정이 이용될 수 있다.
기판(110) 상에 수직으로 형성된 나노선(120)의 단면은 바람직하게는 원형으로 형성될 수 있으나 터널링 전류 상승을 통한 트랜지스터 성능개선을 위해 삼각형, 사각형, 오각형, 육각형 및 사다리꼴 등 다양한 형태로도 제작될 수 있다. 또한, 표면적 대비 체적비 증가 혹은 전기장 분포 변화를 위해 상단의 직경이 하단의 직경보다 크거나 작을 수도 있으며, 수직으로 형성된 나노선(120)의 중앙부분의 직경이 나노선(120)의 상부, 하부의 직경보다 크거나 작을 수 있다.
수식 나노선(120)을 형성하기 위한 식각 공정 중 식각표면에 발생한 표면 상태 밀도(surface state density)와 같은 데미지를 제거하기 위해, 열산화공정을 이용하여 절연막을 성장시킨 후 습식 식각을 통해 제거하는 공정이 추가될 수 있다.
도 5는 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 주변막을 형성하기 위한 단계를 나타내는 도면이다.
도 5를 참조하면, 나노선(120)을 둘러싸도록 주변막(130)을 형성하는 단계(S220)에서 나노선(120)을 둘러싸는 주변막(130)은 나노선(120)에 도핑된 불순물과 다른 유형의 불순물로 저농도 반도체층(131), 절연층(132) 및 고농도 반도체층(133)을 포함할 수 있다. 바람직하게는 상기 기판(110)과 나노선(120)을 둘러싸도록 저농도 반도체층(131), 절연층(132) 및 고농도 반도체층(133)이 순차적으로 증착될 수 있다.
수직으로 형성된 나노선(120)과 주변막(130)을 코어셀 구조로 형성하기 위해 상기 형성된 나노선(120) 주위에 저농도로 도핑된 저농도 반도체층(131)을 증착한다. 저농도 반도체층(131)은 바람직하게는 저농도로 도핑된 실리콘층일 수 있다. 증착하는 실리콘층은 터널링 효과를 극대화하기 위해 실리콘 나노선(120)에 주입된 불순물과 다른 타입의 불순물이 포함되는 것이 바람직하며, 진성(intrinsic)이거나 매우 낮은 농도로 도핑될 수록 특성이 향상된다. 상기 실리콘층은 화학증기증착 공정 또는 이온주입공정을 이용하여 형성할 수 있다. 이때 실리콘층으로 결정, 폴리, 아모포스 상태 중 하나를 사용할 수 있으며, 저농도 반도체층(131)은 실리콘 외에도 저마늄, 틴, 3-5족 화합물 등을 통해 헤테로 접합을 형성하여 터널링 전류를 더욱 증가시킬 수도 있다.
상기 저농도 반도체층(131)을 증착한 후에 절연층(132)과 고농도 반도체층(133)을 차례로 증착한다. 절연층(132)은 전자와 정공이 거의 통과하지 못하는 모든 물질을 포함할 수 있다. 예를 들어, SiO2, Al2O3, HfO2, ZrO2, Si3N4 및 페로브스카이트 산화물 (perovskite oxide) 중 어느 하나의 물질로 형성될 수 있다.
고농도 반도체층(133)은 고농도의 도핑된 물질 외에 금속 물질을 포함할 수 있다. 고농도 도핑 물질 또는 금속 물질은 수직 나노선 터널링 전계효과 트랜지스터(100)의 게이트로 적용되는 물질로, 트랜지스터의 일함수(work function)를 조절하여 문턱전압(threshold voltage)을 변경할 수 있다. 따라서, 게이트에 적용하는 물질은 게이트 저항을 줄이기 위해 매우 높은 고농도 불순물을 도핑하는 것이 바람직하다.
도 6 및 도 7은 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 수지층을 형성하기 위한 단계를 나타내는 도면이다.
도 6 및 도 7을 참조하면, 기판(110) 및 주변막(130)을 감싸도록 수지층(140)을 형성하는 단계(S230)에는, 수지층(140)을 증착 후 나노선(120) 상부가 노출되도록 상기 주변막(130)과 상기 수지층(140)을 식각하고, 상기 주변막(130) 중 저농도 반도체층(131)을 상기 노출된 나노선(120) 상부에 형성하는 단계(S231) 및 노출된 나노선(120)에 형성된 저농도 반도체층(131) 상부에 고농도 불순물층(160)을 형성하는 단계(S232)가 더 포함될 수 있다. 즉, 선택적 에피택셜 성장을 통해 반도체 물질로 이루어진 수직 나노선(120) 상단에만 저농도로 도핑된 반도체 물질이 형성될 수 있다.
도 6은 게이트, 소스와 전기적으로 격리된 상태의 드레인 전극(151)을 형성하기 위해 수지층(140)을 기판(110) 및 주변막(130) 상에 증착하고, 나노선(120)의 상단부가 노출되도록 식각 공정을 수행하는 과정을 나타낸다. 이때 수지층(140)은 전자와 정공이 거의 통과하지 못하는 모든 물질이 포함될 수 있다. 예를 들어, 수지층(140)의 물질로 SiO2, Si3N4, 페로브스카이트 산화물 (perovskite oxide) 중 어느 하나의 물질이 사용될 수 있다. 수지층(140)이 증착된 후 나노선(120)의 상단부를 노출시키기 위해 폴리싱 (Chemical mechanical polishing) 또는 전면 식각 공정이 수행될 수 있다.
도 7은 노출된 나노선(120) 상부 영역 위에 저농도 반도체층(131)을 선택적으로 성장시키는 과정을 나타낸다. 이때, 성장하는 저농도 반도체층(131)은 나노선(120)과 다른 타입의 불순물이 저농도로 주입된 실리콘층일 수 있다. 성장하는 실리콘층은 상부 방향으로만 성장하는 것이 바람직하지만 실리콘층 성장 공정 특성상 측면 방향으로 성장한 일부 실리콘 영역이 존재할 수도 있다. 상술한 선택적인 에피텍셜 성장은 채널과 드래인 영역 사이에서 발생하는 터널링 전류에 의한 누설 전류 증가를 최소화하기 위해 실시하는 공정이다. 또한, 성장한 저농도 반도체층(131)의 높이가 높을수록 누설 전류가 크게 감소하여 온-오프 전류 비율을 최대화할 수 있다. 노출된 나노선(120) 상부에 저농도 반도체층(131)의 성장 공정 후 소스, 드래인, 게이트 전극(152) 형성 시 각각의 전극을 절연시키기 위해서 수지층(140)이 추가로 증착된다.
도 8 및 도 9는 본 발명의 수직 나노선 터널링 전계효과 트랜지스터의 복수의 전극들을 형성하기 위한 단계를 나타내는 도면이다.
도 8 및 도 9를 참조하면, 수지층(140) 상부 또는 내부에 복수의 전극들(150)을 형성하는 단계(S240)에서 복수의 전극들(150)은 저농도 반도체층(131) 상에 형성된 드레인 전극(151), 절연체 상부에서 고농도 반도체층(133)까지 연장되도록 형성된 게이트 전극(152) 및 절연체 상부에서 기판(110)까지 연장되도록 형성된 소스 전극(153)을 포함할 수 있다.
도 8은 성장한 저농도 반도체층(131) 상부에 고농도 불순물층(160)을 주입하고, 복수의 전극들(150)이 형성될 부분의 수지층(140)을 식각공정을 통해 제거하는 공정을 나타낸다. 이때, 주입되는 고농도 불순물층(160)은 나노선(120)에 주입된 불순물과 다른 타입을 갖는 것이 바람직하며, 상기 고농도 불순물층(160)은 후술하게 될 복수의 전극들(150)을 증착할 때 발생하는 컨택 저항을 줄이는 역할을 수행한다. 그러나, 도 7에서 저농도 반도체층(131) 상부에 고농도 불순물층(160)을 주입하는 과정은 본 발명에 따른 수직 나노선 터널링 전계효과 트랜지스터(100) 제조의 한 일예로써, 상기 고농도 불순물층(160) 주입 과정 없이 저농도 반도체층(131) 상부에 금속 전극을 바로 증착해도 무관하다.
저농도 반도체층(131) 상부에 고농도 불순물층(160)을 주입한 후, 감광제(112)를 이용하여 패턴을 형성하고, 식각 공정을 통해 복수의 전극들(150)이 형성될 영역의 수지층(140)을 식각한다. 일예로, 복수의 전극들(150)중 게이트 전극(152)을 형성하기 위해 수지층(140)의 상부에서 고농도 반도체층(133)까지 홀(141) 형태로 식각될 수 있으며, 소스 전극(153)을 형성하기 위해 수지층(140)의 상부에서 기판(110)까지 홀(142) 형태로 식각될 수 있다. 이때, 식각선택비를 향상시키기 위해 상기 감광제(112) 하부에 SiO2, SiNx 등의 절연막 외에 Cr, Ni, Al 등의 금속을 식각 마스크(113)로 추가적으로 사용될 수 있다. 전극 형성을 위한 식각 공정이 완료되면 감광제(112) 및 식각 마스크(113)가 제거될 수 있다.
도 9은 최종적으로 복수의 전극들(150)을 증착함으로써 드레인 전극(151), 게이트 전극(152) 및 소스 전극(153)이 형성되는 과정을 나타낸다. 도 8에 도시한 바와 같이, 복수의 전극들(150)중 게이트 전극(152)은 수지층(140) 상부에서 고농도 반도체층(133)까지 연장되도록 형성될 수 있으며, 소스 전극(153)은 수지층(140) 상부에서 기판(110)까지 연장되도록 형성될 수 있다. 또한, 드레인 전극(151)은 저농도 반도체층(131) 또는 고농도 불순물 상부에 형성될 수 있다. 본 발명에 따른 복수의 전극들(150)의 형성은 종래의 MOSFET와 동일하게 전극이 형성되므로 CMOS 회로를 구성하기 용이한 장점을 갖는다. 또한, 수직 나노선(120) 구조를 어레이로 배치할 경우 종래 MOSFET 보다 소자 밀집도를 증가시킬 수 있는 장점이 있다.
상술한 바와 같이, 본 발명에 따른 수직 나노선 터널링 전계효과 트랜지스터(100)는 기판(110) 상에 수직으로 형성된 나노선(120)과 나노선(120)을 감싸는 주변막(130)에 각각 다른 형태의 불순물을 주입한 코어셀 구조를 형성함으로써 종래의 p-i-n 터널링 소자에 비해 우수한 표면적 대 체적비를 가질 수 있고, 고농도로 도핑된 나노선(120)과 저농도로 도핑된 주변막(130)이 만나는 접촉 부위의 면적을 크게 확장함으로써 기판(110) 단위 면적당 캐리어가 터널링하는 면적을 증가시켜 높은 동작 전류를 얻을 수 있다. 또한, 종래의 MOSFET 공정과 동일한 CMOS 반도체 공정을 적용할 수 있기 때문에 집적회로 구성에 유리하다. 더 나아가, 고농도 도핑 또는 증착이 가능한 모든 반도체 물질을 나노선(120) 또는 주변막(130)에 도입할 수 있기 때문에 수직 나노선(120)과 주변막(130) 사이의 헤테로접합을 통한 추가적인 전기장 증가 및 터널링 유효 질량감소 등에 의해 동작 전류가 향상되는 효과가 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110 : 기판 120 : 나노선
130 : 주변막 131 : 저농도 반도체층
132 : 절연층 133 : 고농도 반도체층
140 : 수지층 150 : 복수의 전극들
151 : 드레인 전극 152 : 게이트 전극
153 : 소스 전극 160 : 고농도 불순물층

Claims (25)

  1. 고농도로 도핑된 기판;
    상기 기판상에 수직으로 세워진 나노선;
    상기 나노선을 둘러싸도록 형성된 주변막;
    상기 기판 및 주변막을 감싸도록 형성된 수지층; 및
    상기 수지층 상부 또는 내부에 형성된 복수의 전극들을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 주변막은,
    상기 기판 및 상기 나노선을 감싸도록 형성된 저농도 반도체층;
    상기 저농도 반도체층을 소정부분 감싸도록 형성된 절연층; 및
    상기 절연층을 감싸도록 형성된 고농도 반도체층을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  3. 제2항에 있어서,
    상기 주변막 중에서 상기 저농도 반도체층만이 상기 나노선 상부면을 감싸도록 형성되는 것인 수직 나노선 터널링 전계효과 트랜지스터.
  4. 제2항에 있어서, 상기 복수의 전극들은,
    상기 저농도 반도체층 상에 형성된 드레인 전극;
    상기 수지층 상부에서 고농도 반도체층까지 연장되도록 형성된 게이트 전극; 및
    상기 수지층 상부에서 상기 기판까지 연장되도록 형성된 소스 전극을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  5. 제4항에 있어서,
    상기 저농도 반도체층과 상기 드레인 전극 사이에 고농도 불순물층을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  6. 제1항에 있어서,
    상기 나노선은 상기 주변막보다 도핑된 불순물의 농도가 더 높은 것인 수직 나노선 터널링 전계효과 트랜지스터.
  7. 제1항에 있어서,
    상기 나노선과 상기 주변막은 코어셀(core-shell) 구조로 형성되는 것인 수직 나노선 터널링 전계효과 트랜지스터.
  8. 제1항에 있어서,
    상기 나노선의 단면은 원형, 삼각형, 사각형, 오각형, 육각형 및 사다리꼴 중 어느 하나의 형태를 갖는 것인 수직 나노선 터널링 전계효과 트랜지스터.
  9. 제1항에 있어서,
    상기 나노선의 상부 두께는 하부 두께보다 더 크거나 또는 작은 것인 수직 나노선 터널링 전계효과 트랜지스터.
  10. 제1항에 있어서,
    상기 기판의 n형 도핑 물질은 P, As 및 Sb 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  11. 제1항에 있어서,
    상기 기판의 p형 도핑 물질은 B, BF2, Al 및 Ga 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  12. 제1항에 있어서,
    상기 나노선 및 상기 주변막은 실리콘, 저마늄, 틴, 3-5족 화합물을 포함하는 결정성, 폴리 및 아모포스 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터.
  13. 고농도로 도핑된 기판 상부에 수직 나노선을 형성하는 단계;
    상기 나노선을 둘러싸도록 주변막을 형성하는 단계;
    상기 기판 및 상기 주변막을 감싸도록 수지층을 형성하는 단계; 및
    상기 수지층 상부 또는 내부에 복수의 전극들을 형성하는 단계를 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 주변막은,
    상기 기판 및 상기 나노선을 감싸도록 형성된 저농도 반도체층;
    상기 저농도 반도체층을 소정부분 감싸도록 형성된 절연층; 및
    상기 절연층을 감싸도록 형성된 고농도 반도체층을 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  15. 제14항에 있어서, 상기 복수의 전극들은,
    상기 저농도 반도체층 상에 형성된 드레인 전극;
    상기 수지층 상부에서 상기 고농도 반도체층까지 연장되도록 형성된 게이트 전극; 및
    상기 수지층 상부에서 상기 기판까지 연장되도록 형성된 소스 전극을 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  16. 제14항에 있어서, 상기 수지층을 형성하는 단계는,
    상기 나노선 상부가 노출되도록 상기 주변막과 상기 수지층을 식각 후, 상기 주변막중 상기 저농도 반도체층을 상기 노출된 나노선 상부에 형성하는 단계를 더 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 수지층을 형성하는 단계는,
    상기 저농도 반도체층 상부에 고농도 불순물층을 형성하는 단계를 더 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  18. 제13항에 있어서, 수직 나노선을 형성하는 단계에서,
    상기 수직 나노선을 형성하기 위해 사용되는 마스크 물질은 SiO2, SiNx , Cr, Ni 및 Al 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  19. 제13항에 있어서,
    상기 나노선은 상기 주변막보다 도핑된 불순물의 농도가 더 높은 것인 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  20. 제13항에 있어서,
    상기 나노선과 상기 주변막은 코어셀(core-shell) 구조로 형성되는 것인 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  21. 제13항에 있어서,
    상기 나노선의 단면은 원형, 삼각형, 사각형, 오각형, 육각형 및 사다리꼴 중 어느 하나의 형태를 갖는 것인 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  22. 제13항에 있어서,
    상기 나노선의 상부 두께는 하부 두께보다 더 크거나 또는 작은 것인 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  23. 제13항에 있어서,
    상기 기판의 n형 도핑 물질은 P, As 및 Sb 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  24. 제13항에 있어서,
    상기 기판의 p형 도핑 물질은 B, BF2, Al 및 Ga 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
  25. 제13항에 있어서,
    상기 나노선 및 상기 주변막은 실리콘, 저마늄, 틴, 3-5족 화합물을 포함하는 결정성, 폴리 및 아모포스 중 어느 하나의 물질을 포함하는 수직 나노선 터널링 전계효과 트랜지스터의 제조방법.
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