KR101367989B1 - Ultra-Thin FinFET 제조 방법 및 이를 이용하여 제조된 Ultra-Thin FinFET. - Google Patents
Ultra-Thin FinFET 제조 방법 및 이를 이용하여 제조된 Ultra-Thin FinFET. Download PDFInfo
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Abstract
본 발명의 목적은 기존의 FinFET 제조 공정으로 만들 수 있는 Fin보다 더 얇은 두께의 UTFin(Ultra-Thin Fin)를 가진 UTFinFET을 제조하여 종래의 FinFET보다 더욱 향상된 성능의 트랜지스터를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판에 수직으로 돌출되며 Si과 SiGe 층으로 이루어진 Fin의 양 측벽에 에피택시(epitaxy)법으로 형성된 두 개의 Si-UTFin를 형성하는 단계를 포함하는 것이 특징이다.
이렇게 형성된 UTFin는 기존 FinFET의 Fin의 역할을 대체하게 된다. 에피택시(epitaxy)법으로 형성된 UTFin는 리소그래피로 형성한 Fin이 갖는 두께의 한계를 극복하고 10 nm 이하의 두께를 갖는 것이 가능하다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판에 수직으로 돌출되며 Si과 SiGe 층으로 이루어진 Fin의 양 측벽에 에피택시(epitaxy)법으로 형성된 두 개의 Si-UTFin를 형성하는 단계를 포함하는 것이 특징이다.
이렇게 형성된 UTFin는 기존 FinFET의 Fin의 역할을 대체하게 된다. 에피택시(epitaxy)법으로 형성된 UTFin는 리소그래피로 형성한 Fin이 갖는 두께의 한계를 극복하고 10 nm 이하의 두께를 갖는 것이 가능하다.
Description
본원 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 Ultra-Thin FinFET (UTFinFET) 및 그의 제조 방법에 관한 것이다.
반도체 산업은 포토리소그라피 기술의 발전과 더불어 무어의 법칙에 따라 채널의 길이를 줄이는 방법으로 칩의 집적도가 24개월마다 2배로 증가되어 왔다. 하지만, 이러한 칩의 집적도 증가와 빨라진 동작 속도는 전력 소모를 급격하게 증가시켜 저전력 반도체 소자를 적용시켜야 하는 모바일 어플리케이션 등에는 적합하지 않다.
저전력 소자란 낮은 동작 전압 하에서 문턱전압 이하에서의 기울기 (subthreshold slope)를 작게 유지하는 것을 말하는데 지금의 반도체 소자로는 그 한계에 도달한 상태이다.
이 문제를 해결할 대안 중 하나로 밴드간 터널링을 이용한 터널 전계 효과 트랜지스터에 대한 연구가 진행되고 있다. 터널 전계 효과 트랜지스터는 기존의 이동자(carrier)의 이동 및 확산(drift-diffusion) 방식을 이용하는 MOSFET와 달리 소스와 채널의 접합 부분에서 터널링을 이용하여 소자를 구동시키는 방식으로, 문턱전압 이하에서의 기울기 (subthreshold slope)를 개선시키는 데에 한계값 (60mv/dec)를 갖고 있는 종례의 MOSFET에 비해 60mv/dec보다 작은 문턱 전압 이하에서의 기울기(steep subthreshold slope)를 가질 수 있다.
대표적인 터널 전계 효과 트랜지스터의 구조로써 소스(p+), 채널(intrinsic) 그리고 드레인(n+)에 불순물을 주입한 p-i-n 접합이 있다. 이 소자는 다이오드상 역전압을 가해 가전자대 (valance band)에서 전도대 (conduction band)로 전자를 터널링시켜 전류를 흐르게 하는 원리로 동작시킨다. 그러나, 에너지 장벽 이상의 에너지를 받아 장벽을 넘어가는 종전의 고전 현상과는 다르게 터널링은 전송자 (carrier)의 일부가 에너지 장벽을 통과하는 원리이기 때문에 이 현상을 응용한 터널 전계 효과 트랜지스터는 동작 전류의 크기가 낮다는 치명적인 단점을 갖는다.
따라서, 터널 전계 효과 트랜지스터를 실제로 사용하기 위해서는 이를 개선시키려는 연구가 반드시 필요한 상황이다.
또한, FET(Field Fffect Transistor) 즉, 전계 효과 트랜지스터는 트랜지스터의 일종이지만 구조가 다르고 동작 원리가 다르다.
일반 트랜지스터가 전류를 증폭시키는 데 비해, FET는 전압을 증폭시키며, 진공관에 가까운 동작으로 음도 진공관과 흡사하다. 따라서, 작은 신호의 증폭뿐만 아니라 전력 증폭용 대형 파워 FET도 다양하게 개발되어 있으며, 내부 구조에 따라 V-FET, MOSFET 등으로 나뉜다.
작은 신호 증폭용으로 사용되는 오퍼레이션 앰프속에는 FET 입력형이라는 것도 있지만, 이것은 앰프의 입력 초기 단계에 FET가 사용되는 타입이다.
또한, 증폭용 말고도 스위치를 작동하게 하는 특성이 뛰어나기 때문에 전자 스위치 회로에도 많이 쓰이며, 이것을 발전시켜 스위치 전용으로 IC화한 아날로그 게이트도 있다.
트랜지스터의 성능은 소자 크기의 스케일링(scaling)을 통해 향상되어 왔으며, 종래의 연구로 스케일링을 통하여 저비용, 고집적, 저전력, 고속의 회로를 만들 수 있었으나, 주로 사용되어온 트랜지스터인 평판 실리콘 MOSFET은 그 크기가 32nm 이하로 진입함에 따라 Short-Channel Effect가 심화되면서 스케일링에 한계가 오고 있다.
이를 극복하고 지속적인 성능의 향상을 위하여 기존의 평판 MOSFET 구조와 다른 새로운 구조의 트랜지스터들이 제안되고 있다.
MOSFET은 대부분의 반도체 소자에서 중요한 소자로 채널영역을 활성화 시킴으로써 동작한다. 이러한 MOSFET은 채널영역의 길이가 줄어들수록 속도가 향상되게 되나, MOSFET은 채널길이가 일정길이 이하로 줄어들게 되면, 채널영역을 둘러싸는 반도체 기판의 물질 때문에 단 채널 효과(Short channel effect)가 발생한다. 이러한 성능 저하 현상은 소스 영역과 드레인 영역의 상호 작용 때문에 발생하게 된다.
이와 같은 성능 저하 현상을 개선하고자, 수직의 이중 게이트 MOSFET 혹은 FinFET으로 알려진 입체구조의 반도체 소자가 개발되었다.
FinFET의 경우에는 게이트가 채널영역을 둘러싸게 되므로 게이트 전압이 채널영역에 미치는 영향이 크게된다. 따라서 Fin은 MOSFET에 비해 높은 구동 전류를 얻을 수 있다.
또한, 트랜지스터의 성능을 결정하는 핵심 요소 중 하나는 전류가 흐르는 채널에 대한 게이트의 통제력이다.
게이트와 채널을 절연시키는 유전체의 커패시턴스를 증가할수록, 바디의 두께가 감소할수록 게이트의 통제력은 증가한다. 이를 위해, 얇은 바디를 이용한 새로운 구조의 트랜지스터에는 대표적으로 FinFET과 UTBSOI가 있다.
이 중 기존 평판 트랜지스터의 뒤를 이을 유망한 후보인 FinFET 에 관한 연구가 활발히 진행 중이다. 대표적으로, 미국의 인텔사에서는 2012년 22nm FinFET 공정기술을 적용한 칩을 발표하는 등 그 중요성이 증대되고 있다.
그러나, FinFET 성능의 향상을 의미하는 바디의 두께 즉, Fin의 두께의 감소 를 위한 기술은 종래의 FinFET 제조 공정으로 현재의 ArF (193nm) immersion 기반의 리소그래피 (lithography) 기술의 한계로 두께 20nm 이하의 Fin을 직접 패터닝 (patterning)하여 제조하기 어렵다.
이러한 문제점을 극복하기 위해 EUV 리소그래피 기술이 개발되었으나, 기술적 성숙도나 설비 투자 비용 등을 고려하면 EUV 리소그래피를 이용한 20nm 이하 반도체 소자의 개발은 실용화에 문제점이 있다.
따라서, 트랜지스터의 지속적인 성능 향상을 위해서는 종래에 개발된 기술을 기반으로 더 얇은 두께의 Fin을 만드는 공정 방법이 절실히 필요하다.
상술한 문제점을 해결하기 위하여, 본원 발명은 기존의 FinFET 제조 공정으로 만들 수 있는 Fin 보다 더 얇은 두께의 Fin 즉, UTFin(Ultra-Thin Fin) 구조를 포함하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)을 제조하여 종래의 FinFET보다 더욱 향상된 성능의 트랜지스터를 제공하는 것이다.
이를 위해, 본 발명에 따른 반도체 소자는 기판에 수직으로 돌출되며 좌측 혹은 우측 끝으로부터 제 1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역을 포함하는 두 개의 UTFin, 상기 UTFin 사이에 형성된 게이트 스택 전극, 상기 제 1 불순물 영역을 감싸는 형태로 형성된 게이트 전극을 포함하는 것이 특징이다.
상기 목적을 달성하기 위해, 본원 발명에 의해 제조된 반도체 소자는 즉, UTFinFET(Ultra-Thin Fin Field Effect Transistor) 구조는 Si 기판, 상기 Si 기판 상에 수직으로 돌출되어 형성된 Si-Fin, 상기 Si-Fin 양측에 에피택시(epitaxy) 방법을 이용하여 수직으로 돌출되어 형성된 두 개의 Si-UTFin (Ultra-Thin Fin), 상기 Si-UTFin 사이의 내벽과 Si-UTFin의 외벽에 형성되는 제 2 차 증착 옥사이드 (oxide), 상기 제 2 차 증착 옥사이드(oxide) 상에 형성된 게이트 스택(gate stack) 전극을 포함하는 것이 가능하다. 이와 같은 방법으로 형성된 UTFin는 두개의 Si-UTFin 사이에 공간을 두는 것이 가능하여, 게이트 구조로 이용할 UTFin의 표면적이 넓어져, 채널(Channel)이 형성되는 영역을 더 증가시킬 수 있다.
본원 발명에 의해 제조된 UTFin는 기존 FinFET의 Fin의 역할을 대체하게 되며, 리소그래피로 형성한 Fin이 갖는 두께의 한계를 극복하고 10 nm 이하의 두께를 갖는 것이 가능하다.
본원 발명에 따르면 현재 알려진 노광 기술을 이용한 패터닝으로 Fin을 형성하는 방법보다 더 얇은 두께를 가지는 Fin을 제조하는 것이 가능하다. 보다 얇은 두께의 Fin을 형성하고 UTFin에 공간을 두는 것이 가능하여 채널에 대한 게이트의 지배력을 더욱 강화 즉, 게이트 구조로 이용할 UTFin의 표면적이 넓어져, 채널(Channel)이 형성되는 영역을 더 증가시킬 수 있어 종래의 FinFET에 비해 전기적 특성이 더욱 우수한 트랜지스터를 제작할 수 있게 한다.
도 1a은 본원 발명의 실시 예에 의한 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법을 나타낸다.
도 1b은 본원 발명의 다른 실시 예에 의한 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법을 나타낸다.
도 2는 종래의 제조 방법을 이용하여 제조한 FinFET (Fin Field Effect Transistor)의 측면도를 나타낸다.
도 3은 본원 발명에 의한 제조 방법을 이용하여 제조한 UTFinFET (Ultra-Thin Fin Field Effect Transistor)의 측면도를 나타낸다.
도 4는 본원 발명의 실시 예에 의한 제조 방법 중 하드 마스크(hard mask) 형성 후의 단면도를 나타낸다.
도 5는 본원 발명의 실시 예에 의한 제조 방법 중 Si-Fin을 형성 후의 단면도를 나타낸다.
도 6은 본원 발명의 실시 예에 의한 제조 방법 중 Si-Fin의 양 측면과 SiGe층의 양 측면에 Si층을 성장시킨 후의 단면도를 나타낸다.
도 7은 본원 발명의 실시 예에 의한 제조 방법 중 제 1 차로 옥사이드(oxide) 증착 후의 단면도를 나타낸다.
도 8은 본원 발명의 실시 예에 의한 제조 방법 중 SiGe 층을 식각하여 Si-Fin의 양 측면에 두 개의 Si-UTFin(Ultra-Thin Fin) 형성 후의 단면도를 나타낸다.
도 9a는 본원 발명의 실시 예에 의한 제조 방법 중 제 2 차로 옥사이드(oxide) 증착 후의 단면도를 나타낸다.
도 9b는 본원 발명의 다른 실시 예에 의한 제조 방법 중 제 2 차로 옥사이드(oxide) 증착 후의 단면도를 나타낸다.
도 10은 본원 발명의 실시 예에 의한 제조 방법 중 게이트 스택(gate stack) 전극 증착 후의 단면도를 나타낸다.
도 11은 본원 발명의 일 실시 예에 따른 UTFinFET과 기존의 FinFET 구조를 시뮬레이터로 제작하여 채널 길이 LG에 따른 DIBL(Drain-induced barrier lowering) 값을 비교한 그래프를 나타낸다.
도 12는 본원 발명의 다른 실시 예에 따른 UTFinFET과 기존의 FinFET 구조를 시뮬레이터로 제작하여 채널 길이 LG에 따른 subthreshold swing 값을 비교한 그래프를 나타낸다.
도 1b은 본원 발명의 다른 실시 예에 의한 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법을 나타낸다.
도 2는 종래의 제조 방법을 이용하여 제조한 FinFET (Fin Field Effect Transistor)의 측면도를 나타낸다.
도 3은 본원 발명에 의한 제조 방법을 이용하여 제조한 UTFinFET (Ultra-Thin Fin Field Effect Transistor)의 측면도를 나타낸다.
도 4는 본원 발명의 실시 예에 의한 제조 방법 중 하드 마스크(hard mask) 형성 후의 단면도를 나타낸다.
도 5는 본원 발명의 실시 예에 의한 제조 방법 중 Si-Fin을 형성 후의 단면도를 나타낸다.
도 6은 본원 발명의 실시 예에 의한 제조 방법 중 Si-Fin의 양 측면과 SiGe층의 양 측면에 Si층을 성장시킨 후의 단면도를 나타낸다.
도 7은 본원 발명의 실시 예에 의한 제조 방법 중 제 1 차로 옥사이드(oxide) 증착 후의 단면도를 나타낸다.
도 8은 본원 발명의 실시 예에 의한 제조 방법 중 SiGe 층을 식각하여 Si-Fin의 양 측면에 두 개의 Si-UTFin(Ultra-Thin Fin) 형성 후의 단면도를 나타낸다.
도 9a는 본원 발명의 실시 예에 의한 제조 방법 중 제 2 차로 옥사이드(oxide) 증착 후의 단면도를 나타낸다.
도 9b는 본원 발명의 다른 실시 예에 의한 제조 방법 중 제 2 차로 옥사이드(oxide) 증착 후의 단면도를 나타낸다.
도 10은 본원 발명의 실시 예에 의한 제조 방법 중 게이트 스택(gate stack) 전극 증착 후의 단면도를 나타낸다.
도 11은 본원 발명의 일 실시 예에 따른 UTFinFET과 기존의 FinFET 구조를 시뮬레이터로 제작하여 채널 길이 LG에 따른 DIBL(Drain-induced barrier lowering) 값을 비교한 그래프를 나타낸다.
도 12는 본원 발명의 다른 실시 예에 따른 UTFinFET과 기존의 FinFET 구조를 시뮬레이터로 제작하여 채널 길이 LG에 따른 subthreshold swing 값을 비교한 그래프를 나타낸다.
도 2는 종래의 제조 방법을 이용하여 제조한 FinFET(100)의 측면도로 Si-기판(110), 종래의 Fin(111), 종래의 옥사이드(151), 종래의 게이트 스택 전극(170)으로 구성된다.
도 1a 및 도 1b은 본원 발명에 의한 UTFinFET (Ultra-Thin Fin Field Effect Transistor)(200)의 제조 방법을 나타낸다.
상기 방법에 의해 제조된 UTFin(Ultra-Thin Fin)의 구조를 형성하는 방법을 먼저 살펴 보면, Si 기판(210) 위에 SiGe 층(220)을 형성하고, 상기 SiGe 층(220) 상에 하드 마스크 (hard mask)(230)를 패터닝(Patterning)하여 Si-Fin(211)가 형성될 부위에만 위치시키고, 식각 공정을 통해 Si-Fin(211)을 형성한다.
이후에, 상기 Si-Fin(211)의 양 측면과 SiGe 층(220)의 양 측면에 에피택시(epitaxy)법으로 Si층을 성장시킨 후에, 상기 마스크(hard mask)(230)를 식각하여 제거하고, 상기 SiGe 층(220)을 식각하여 상기 Si-Fin(211)의 양 측면에 두 개의 Si-UTFin (Ultra-Thin Fin)(240)을 형성시킴으로, Si 기판(210), 상기 Si 기판 (210) 상에 수직으로 돌출되어 형성된 Si-Fin(211), 상기 Si-Fin(211) 양측에 수직으로 돌출되어 형성된 두 개의 Si-UTFin (Ultra-Thin Fin)(240)을 포함하는 UTFin(Ultra-Thin Fin) 구조를 형성할 수 있다.
상기 형성 방법에 의해 제조된 UTFin 구조의 상기 Si-Fin(211)는 두께 10nm 내지 1,000nm, 높이 100nm 내지 1,000nm이며, 상기 Si-UTFin(240)는 두께 20 nm 이하로 제조될 수 있다.
상기 UTFin 구조를 포함하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)(200)은 상기 UTFin 구조 형성 방법을 포함하여 이루어진다.
도 4와 도 5에서 확인할 수 있는 바와 같이, Si 기판(210)을 준비하고, 상기 Si 기판(210) 위에 SiGe 층(220)을 형성한다. 다음으로, 상기 SiGe층(220) 상에 하드 마스크(hard mask)(230)를 패터닝(Patterning)하여 Si-Fin(211) 부위에만 위치시키고 식각 공정을 통해 Si-Fin(211)을 형성한다.
도 6에서 확인할 수 있는 바와 같이, 형성된 상기 Si-Fin(211)의 양 측면과 SiGe 층(220)의 양 측면에 에피택시(epitaxy)법으로 Si층을 성장시키는 동시에 Si-UTFin(240)이 형성될 상기 Si 층에 불순물을 제 1 차 도핑하여 제 1 불순물 영역을 형성할 수 있다.
다음으로, 도 7에서 확인할 수 있는 바와 같이, 상기 하드 마스크(hard mask)(230)를 식각하여 제거한 후, 상기 Si-Fin(211) 형성 시 식각된 부분에 제 1 차로 옥사이드(oxide)(251)를 증착하고 상기 제 1 차 증착 oxide(251)의 표면을 균일하게 한 후, 제 1 차 증착 oxide(251)를 원하는 높이가 형성되도록 식각한다.
다음으로, 도 8에서 확인할 수 있는 바와 같이, 상기 SiGe 층(220)을 식각하여 상기 Si-Fin(211)의 양 측면에 두 개의 Si-UTFin (Ultra-Thin Fin)(240)을 형성한다.
도 9a에서 확인할 수 있는 바와 같이, 형성된 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 제 2 차로 옥사이드 (oxide)(252)를 증착하고 상기 제 2 차 증착 oxide(252)의 표면을 균일하게 한다.
도 9b는 본원 발명의 다른 실시 예에 따른 제조방법으로, 스텝커버리지(Step Coverage)가 나쁜 조건에서 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 제 2 차로 옥사이드(oxide)를 증착하여, 상기 제 2 차 증착 옥사이드(oxide)와 상기 Si-UTFin 하부, 상기 Si-Fin을 경계로 하여 형성되는 공간에 에어(air)(260)가 충진된 구조를 형성하고, 상기 제 2 차 증착 옥사이드(oxide)의 표면을 균일화하는 방법도 가능할 것이다.
마지막으로, 도 10에서 확인할 수 있는 바와 같이, 게이트 스택(gate stack) 전극(270)을 증착하고, 상기 Si-UTFin(240)의 좌우에 불순물을 제 2 차, 제 3 차 도핑하여, 제 2 및 제 3 불순물 영역인 소스(source) 및 드레인(drain) 영역을 형성한다. 소스 및 드레인 영역의 형성은 통상적으로 널리 알려진 방법을 이용할 수 있다.
상기 도 9b에서 확인할 수 있는 바와 같이 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 형성되고, Si-Fin에서 일정거리 이격되어 위치하는 제 2 차 증착 옥사이드(oxide), 상기 Si-UTFin 하부와 상기 Si-Fin을 경계로 하여 형성되는 공간에 에어(air)(260)가 충진된 구조의 경우 게이트 스택 전극을 증착한 후에도 상기 충진된 에어(air)(260) 구조는 유지되는 것이 가능할 것이다.
상기 Si-Fin(240)의 양 측면과 SiGe 층(220)의 양 측면에 Si층을 성장시키는 과정에서, 상기 SiGe 층(220)은 에피택시(epitaxy)법을 이용하여 20nm 내지 1000nm의 두께로 형성하며, SiGe의 Ge의 함량은 총 중량 대비 10 중량% 내지 50 중량% 인 것이 바람직할 것이다. 상기 하드 마스크(hard mask)(230)는 산화물, SiO2, Al2O3, HfO2, Si3N4, PR(photoresist) 중 적어도 어느 하나를 포함하여 선택하는 것이 바람직할 것이나 이에 한정된 것은 아니다.
상기 Si-Fin(211)는 통상적으로 널리 알려진 식각 공정을 통해 두께 10nm 내지 1,000nm, 높이 100nm 내지 1,000nm 로 형성될 수 있다.
또한, 상기 Si-Fin(211)의 양 측면과 SiGe 층(220)의 양 측면에 Si층을 성장시킬 때 사용되는 에피택시 (epitaxy)법은 CVD(chemical vapor deposition) 방식 중 Thermal CVD, LPCVD, UHV-CVD, PECVD, ICP CVD, ECR-plasma CVD, HDP CVD, MOCVD, MOVPE, Photo CVD, Laser CVD 또는, 분자빔(molecular beam)을 이용한 PVD (physical vapor deposition)인 MBE(molecular beam epitaxy), ALD, PEALD 중의 적어도 어느 하나 이상의 방법을 이용하여 이루어지고, 상기 증착 방식에 따라, 가스(gas) 소스는 SiH4, SiH2, Si2H6, SiCl4, SiCl2, SiH2Cl2, GeH4, GeH2, B2H6, P2H4, PH3, H2 중 적어도 하나 이상을 포함하는 것이 바람직할 것이나, 이에 한정된 것은 아니다.
식각 과정 중 제 1 차 증착 oxide(251)의 높이가 SiGe 층(220)의 하부보다 낮아져 이 후에 형성되는 게이트 스택 전극이 Si-UTFin(240) 하부 이하 형성된다면 트랜지스터의 성능이 저하되므로 제 1 차 증착 oxide(251)를 SiGe 층(220)의 하부, 즉 상기 Si-UTFin(240)의 하부와 같거나 높게 형성되는 것이 바람직할 것이다.
상기 SiGe 층(220)의 식각은 NH4OH, H2O2 및 H2O의 혼합액인 APM(Ammonium hydroxide-hydrogen peroxide mixture)이나 HNO3, HF, CH3COOH의 혼합액 또는 H2O2, HF, CH3COOH의 혼합액을 이용할 수 있을 것이며, 이외에도 건식 식각 등 다른 방법이 사용될 수도 있을 것이다.
상기 SiGe 층(220)을 식각하여 형성된 상기 Si-UTFin(240)는 두께는 20 nm 이하로 제조될 수 있을 것이며, 더욱 바람직하게는 10 nm 이하의 두께를 갖도록 제조하는 것도 가능할 것이다.
상기 제 1 차 증착 oxide(251) 및 제 2 차 증착 oxide(252)는 HDP CVD(high density plasma chemical vapor deposition)를 이용하고, CMP(chemical mechanical planarization)를 이용하여 상기 oxide의 표면을 균일화한 후, HF를 이용한 습식 식각을 이용하여 oxide를 식각할 수 있을 것이나, 이에 한정된 것을 아니다.
상기 제 1 차, 제 2 차 및 제 3 차 불순물은 1015 개/㎤ 내지 1020개/㎤의 농도이며, 제 1 차 불순물의 농도가 제 2 및 제 3 차 불순물 농도 보다 작은 것이 바람직하다.
또한, 상기 제 1 차, 제 2 차 및 제 3 차 불순물은 본원 발명에서와 같이 Si 기판을 이용할 경우, As, P, B 중에서 적어도 어느 하나 이상을 포함할 수 있으며, 이온 주입(ion implantation)방법 또는 epitaxy 과정 중 불순물을 주입하는 방법 즉, epitaxy 형성 과정 중 in situ로 불순물을 주입하는 방법 등을 이용할 수 있으나, 이에 한정된 것은 아니다.
상기 게이트 스택(gate stack) 전극(270)은 MoN, TaN, WN, TiN, W, Mo, Ta, Ti, Nb, Ni, Pt, n+/p+ doped poly-Si 중 적어도 어느 하나 이상 포함하여 통상적으로 널리 알려진 게이트 스택(gate stack) 형성 방법을 사용할 수 있으나 이에 한정된 것은 아니다.
상기 게이트 스택 전극(270)은 상기 두 개의 Si-UTFin(240)의 상부, 내벽, 외벽을 따라 형성하여 Si-UTFin(240)이 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 형성된 제 2 차 증착 oxide(252)와 게이트 스택 전극(270)으로 감싸이는 형태의 구조가 형성될 수 있다.
도 3에서 확인할 수 있는 바와 같이, 본원 발명에 의해 제조된 UTFinFET (Ultra-Thin Fin Field Effect Transistor) 구조는 Si 기판(210), 상기 Si 기판 (210) 상에 수직으로 돌출되어 형성된 Si-Fin(211), 상기 Si-Fin(211) 양측에 수직으로 돌출되어 형성된 두 개의 Si-UTFin(Ultra-Thin Fin)(240), 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 형성된 제 2 차 증착 oxide(252), 상기 제 2 차 증착 옥사이드 (oxide)(252) 상에 형성된 게이트 스택(gate stack) 전극(270)을 포함할 수 있다.
도 11에서 확인할 수 있는 바와 같이, 본원 발명의 실시 예에 따른 UTFinFET과 기존의 FinFET 구조를 시뮬레이터로 제작하여 채널 길이 LG에 따른 DIBL (Drain-induced barrier lowering) 값을 비교한 결과를 살펴보면, 범례 안의 Conv FinFET은 종래의 FinFET을 나타내며, air, gate는 UTFinFET 사이에 각각의 air 또는, 게이트 스택이 형성되어 있는 경우로, UTFinFET 사이에 air, gate가 있는 UTFinFET 경우 기존의 FinFET보다 DIBL이 개선되었음을 알 수 있다.
도 12에서 확인할 수 있는 바와 같이, 본원 발명의 다른 실시 예에 따른 UTFinFET과 기존의 FinFET 구조를 시뮬레이터로 제작하여 채널 길이 LG에 따른 subthreshold swing 값을 비교한 결과를 살펴보면, 범례 안의 Conv FinFET은 종래의 FinFET을 나타내며, air, gate는 UTFinFET 사이에 각각의 air 또는, 게이트 스택이 형성되어 있는 경우로, UTFinFET 사이에 air, gate가 있는 UTFinFET 경우 기존의 FinFET보다 subthreshold swing이 개선되었음을 알 수 있다.
본 발명을 첨부된 도면과 함께 설명하였으나, 이는 본 발명의 요지를 포함하는 다양한 실시 형태 중의 하나의 실시 예에 불과하며, 당 업계에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 하는 데에 그 목적이 있는 것으로, 본 발명은 상기 설명된 실시 예에만 국한되는 것이 아님은 명확하다. 따라서, 본 발명의 보호범위는 하기의 청구범위에 의해 해석되어야 하며, 본 발명의 요지를 벗어나지 않는 범위 내에서의 변경, 치환, 대체 등에 의해 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함될 것이다. 또한, 도면의 일부 구성은 구성을 보다 명확하게 설명하기 위한 것으로 실제보다 과장되거나 축소되어 제공된 것임을 명확히 한다.
100: 종래의 FinFET 110: 종래의 Si-기판
111: 종래의 Fin 151: 종래의 옥사이드(Oxide)
170: 종래의 게이트 스택(gate stack) 전극
200: UTFinFET 210: Si-기판
211: Si-Fin 220: SiGe 층
221: Si-UTFin 사이의 SiGe 층 230: 하드 마스크(hard mask)
240: Si-UTFin(Ultra-Thin Fin) 251: 제 1 차 증착 옥사이드(Oxide)
252: 제 2 차 증착 옥사이드(Oxide) 260: 에어(Air)
270: 게이트 스택(gate stack) 전극
111: 종래의 Fin 151: 종래의 옥사이드(Oxide)
170: 종래의 게이트 스택(gate stack) 전극
200: UTFinFET 210: Si-기판
211: Si-Fin 220: SiGe 층
221: Si-UTFin 사이의 SiGe 층 230: 하드 마스크(hard mask)
240: Si-UTFin(Ultra-Thin Fin) 251: 제 1 차 증착 옥사이드(Oxide)
252: 제 2 차 증착 옥사이드(Oxide) 260: 에어(Air)
270: 게이트 스택(gate stack) 전극
Claims (15)
- UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법에 있어서,
(i) Si 기판을 준비하는 단계;
(ii) 상기 Si 기판 위에 SiGe 층을 형성하는 단계;
(iii) 상기 SiGe 층 상에 하드 마스크(hard mask)를 패터닝(Patterning)하여 Si-Fin 부위에만 위치시키는 단계;
(iv) 식각 공정을 통해 Si-Fin을 형성하는 단계;
(v) 상기 Si-Fin의 양 측면과 SiGe 층의 양 측면에 에피택시(epitaxy)법으로 Si층을 성장시키는 단계;
(vi) Si-UTFin이 형성될 상기 Si 층에 불순물을 제 1 차 도핑하여 제 1 불순물 영역을 형성하는 단계;
(vii) 상기 하드 마스크(hard mask)를 제거하는 단계;
(viii) 상기 Si-Fin 형성 시 식각된 부분에 제 1 차로 옥사이드(oxide)를 증착하고 상기 제 1 차 증착 옥사이드(oxide)의 표면을 균일하게 한 후, 원하는 높이가 형성되도록 제 1 차 증착 옥사이드(oxide)를 식각하는 단계;
(ix) 상기 SiGe 층을 식각하여 상기 Si-Fin의 양 측면에 두 개의 Si-UTFin (Ultra-Thin Fin)을 형성하는 단계;
(x) 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 제 2 차로 옥사이드(oxide)를 증착하고 상기 제 2 차 증착 옥사이드(oxide)의 표면을 균일하게 하는 단계;
(xi) 게이트 스택(gate stack) 전극을 증착하는 단계;
(xii) 상기 Si-UTFin의 좌우에 불순물을 제 2 차, 제 3 차 도핑하여, 제 2 및 제 3 불순물 영역인 소스(source) 및 드레인(drain) 영역을 형성하는 단계;
를 포함하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (ii) 단계에서, 상기 SiGe 층은 에피택시(epitaxy)법을 이용하여 20nm 내지 1000nm의 두께로 형성하며, SiGe의 Ge의 함량은 총 중량 대비 10 중량% 내지 50 중량% 인 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (iii) 단계에서, 상기 하드 마스크(hard mask)는 산화물, SiO2, Al2O3, HfO2, Si3N4, PR(photoresist) 중 적어도 어느 하나 이상 포함하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (iv) 단계의 상기 Si-Fin의 두께는 10nm 내지 1,000nm, 높이는 100nm 내지 1,000nm 인 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (v) 단계의 상기 에피택시(epitaxy)법은 CVD(chemical vapor deposition) 방식 중 Thermal CVD, LPCVD, UHV-CVD, PECVD, ICP CVD, ECR-plasma CVD, HDP CVD, MOCVD, MOVPE, Photo CVD, Laser CVD 또는, 분자빔(molecular beam)을 이용한 PVD(physical vapor deposition)인 MBE(molecular beam epitaxy), ALD, PEALD 중의 적어도 어느 하나 이상의 방법을 이용하여 이루어지고,
상기 증착 방식에 따라, 가스(gas) 소스는 SiH4, SiH2, Si2H6, SiCl4, SiCl2, SiH2Cl2, GeH4, GeH2, B2H6, P2H4, PH3, H2 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (viii) 단계에서, 상기 제 1 차 증착 옥사이드(oxide)의 상기 원하는 높이는 상기 Si-UTFin의 하부와 같거나 높게 형성되는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (ix) 단계에서, NH4OH, H2O2 및 H2O의 혼합액인 APM(Ammonium hydroxide-hydrogen peroxide mixture), HNO3, HF, CH3COOH의 혼합액, H2O2, HF, CH3COOH의 혼합액 중 적어도 어느 하나 이상 이용하여 SiGe 층을 식각하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (ix) 단계에서, 형성된 Si-UTFin는 두께는 20 nm 이하인 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (viii) 및 (x) 단계의 상기 제 1 차 및 제 2차 증착 옥사이드(oxide)의 표면 균일화는 CMP(chemical mechanical planarization)를 포함하여 이루어지는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (xi)상기 게이트 스택(gate stack) 전극은 MoN, TaN, WN, TiN, W, Mo, Ta, Ti, Nb, Ni, Pt, n+/p+ doped poly-Si 중 적어도 어느 하나 이상 포함하는 것을 특징으로 하는 UTFinFET (Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (vi) 및 (xii) 단계에서, 상기 제 1 차, 제 2 차 및 제 3 차 불순물은 1015 개/㎤ 내지 1020개/㎤의 농도이며, 제 1 차 불순물의 농도가 제 2 및 제 3 차 불순물 농도 보다 작은 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1에 있어서,
상기 (vi) 및 (xii) 단계에서, 상기 제 1 차, 제 2 차 및 제 3 차 불순물은 As, P, B 중에서 적어도 어느 하나 이상을 포함하며, 상기 도핑은 이온 주입(ion implantation)방법 또는 에피택시(epitaxy) 과정 중 불순물을 동시에 주입하는 방법 중 적어도 어느 하나의 방법을 이용하여 이루어는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 1 내지 12의 중의 어느 하나의 방법으로 제조되고,
Si 기판, 상기 Si 기판상에 수직으로 돌출되어 형성된 Si-Fin, 상기 Si-Fin 양측에 수직으로 돌출되어 형성된 두 개의 Si-UTFin(Ultra-Thin Fin), 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 형성되는 옥사이드(oxide), 상기 옥사이드(oxide) 상에 형성된 게이트 스택(gate stack) 전극을 포함하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor) - UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법에 있어서,
(a) Si 기판을 준비하는 단계;
(b) 상기 Si 기판 위에 SiGe 층을 형성하는 단계;
(c) 상기 SiGe 층 상에 산화물, SiO2, Al2O3, HfO2, Si3N4, PR(photoresist) 중 적어도 어느 하나 이상 포함하는 하드 마스크(hard mask)를 패터닝(Patterning)하여 Si-Fin 부위에만 위치시키는 단계;
(d) 식각 공정을 통해 두께는 10nm 내지 1,000nm, 높이는 100nm 내지 1,000nm 인 Si-Fin을 형성하는 단계;
(e) 상기 Si-Fin의 양 측면과 SiGe 층의 양 측면에 에피택시(epitaxy)법으로 Si층을 성장시키는 단계;
(f) Si-UTFin이 형성될 상기 Si 층에 불순물을 제 1 차 도핑하여 제 1 불순물 영역을 형성하는 단계;
(g) 상기 하드 마스크(hard mask)를 제거하는 단계;
(h) 상기 Si-Fin 형성 시 식각된 부분에 제 1 차로 옥사이드 (oxide)를 증착하고 상기 제 1 차 증착 옥사이드 (oxide)의 표면을 균일하게 한 후, 상기 Si-UTFin의 하부와 같거나 높게 원하는 높이가 형성되도록 제 1 차 증착 옥사이드 (oxide)를 식각하는 단계;
(i) 상기 SiGe 층을 NH4OH, H2O2 및 H2O의 혼합액인 APM(Ammonium hydroxide-hydrogen peroxide mixture), HNO3, HF, CH3COOH의 혼합액, H2O2, HF, CH3COOH의 혼합액 중 적어도 어느 하나 이상 이용하여 식각하여 상기 Si-Fin의 양 측면에 두께가 20 nm 이하인 두 개의 Si-UTFin(Ultra-Thin Fin)을 형성하는 단계;
(j) 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 제 2 차로 옥사이드(oxide)를 증착하되, 상기 제 2 차 증착 옥사이드(oxide)와 상기 Si-UTFin 하부, 상기 Si-Fin을 경계로 하여 빈 공간이 형성되도록 하여, 상기 빈 공간에 에어(air)가 충진된 구조를 형성하는 단계;
(k) MoN, TaN, WN, TiN, W, Mo, Ta, Ti, Nb, Ni, Pt, n+/p+ doped poly-Si 중 적어도 어느 하나 이상 포함하여 게이트 스택(gate stack) 전극을 증착하는 단계;
(l) 상기 Si-UTFin의 좌우에 불순물을 제 2 차, 제 3 차 도핑하여, 제 2 및 제 3 불순물 영역인 소스(source) 및 드레인(drain) 영역을 형성하는 단계;
를 포함하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor)의 제조 방법. - 청구항 14의 방법으로 제조되고,
Si 기판, 상기 Si 기판상에 수직으로 돌출되어 형성된 Si-Fin, 상기 Si-Fin 양측에 수직으로 돌출되어 형성된 두 개의 Si-UTFin(Ultra-Thin Fin), 상기 두 개의 Si-UTFin 사이의 내벽, 외벽, 상부를 따라 형성되고, Si-Fin에서 일정거리 이격되어 위치하는 옥사이드(oxide)와 상기 Si-UTFin 하부, 상기 Si-Fin을 경계로 하여 형성되는 공간에 에어(air)가 충진된 구조를 포함하는 것을 특징으로 하는 UTFinFET(Ultra-Thin Fin Field Effect Transistor).
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