CN110957363A - 半导体装置 - Google Patents

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雅利安·阿弗萨蓝
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体装置包括第一源极/漏极区域、第二源极/漏极区域、核心通道区域、阻挡层、外壳和栅极堆叠。核心通道区域位于第一源极/漏极区域和第二源极/漏极区域之间，并掺杂有第一掺杂剂。阻挡层位于核心通道区域和第二源极/漏极区域之间，并掺杂有第二掺杂剂。外壳位于核心通道区域和阻挡层上方。栅极堆叠位于外壳上方。

Description

半导体装置
技术领域
本揭露涉及半导体装置与其制造方法。
背景技术
半导体集成电路工业在过去几十年中经历了快速增长。半导体材料和设计的技术进步已经产生越来越小和更复杂的电路。由于与加工和制造相关的技术也经历了技术进步，使得这些半导体材料和设计进步成为可能。在半导体演进的过程中，每单位面积的互连装置的数量随着可以可靠地产生的最小元件的尺寸减小而增加。
然而，许多挑战亦随着最小元件的尺寸减小而增加。随着特征越来越接近，漏电流变得更加明显，信号可以更容易地交叉，并且功率使用已成为一个重要的问题。半导体集成电路工业已经产生了许多进展以继续缩小(scaling)的制程。其中一个进展是穿隧式场效应晶体管(tunneling field-effect transistor,TFET)可能替换或补充传统的金属氧化物半导体场效应晶体管。
穿隧式场效应晶体管是有潜力的装置，其可以实现电源电压的进一步缩放，而不会由于其低于60mV/dec的次临界摆幅(subthreshold swing)而基本上增加截止状态漏电流(off-state leakage currents)。然而，现有的穿隧式场效应晶体管在各方面都还不令人满意。
发明内容
依据本揭露的部分实施例，提供一种半导体装置，包含：第一源极/漏极区域、第二源极/漏极区域、核心通道区域、阻挡层、外壳和栅极堆叠。核心通道区域位于第一源极/漏极区域和第二源极/漏极区域之间，并掺杂有多个第一掺杂剂；阻挡层位于核心通道区域和第二源极/漏极区域之间，并掺杂有多个第二掺杂剂；外壳位于核心通道区域和阻挡层上；栅极堆叠位于外壳上。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本揭露的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。
图1是根据本揭露的一些实施例中制造半导体装置的方法的流程图；
图2至图11绘示根据图1的方法在各方面中处于各个阶段的半导体装置；
图12至图13绘示根据本揭露的一些实施例之半导体装置；
图14A和图14B分别为图11至图13的半导体装置在截止状态(off-state)和导通状态(on-state)的能带图；
图15绘示根据本揭露的一些实施例中制造半导体装置的方法的流程图；
图16至图21绘示根据图15的方法在各方面中处于各个阶段的半导体装置；
图22绘示根据本揭露的一些实施例的半导体装置；
图23绘示根据本揭露的一些实施例中制造半导体装置的方法的流程图；
图24至图25绘示根据图23的方法在各方面中处于各个阶段的半导体装置；
图26绘示根据本揭露的一些实施例中制造半导体装置的方法的流程图；
图27至图38绘示根据图26的方法在各方面中处于各个阶段的半导体装置；
图39至图40绘示根据本揭露的一些实施例中半导体装置；
图41绘示根据本揭露的一些实施例中制造半导体装置的方法的流程图；
图42至图46绘示根据图41的方法在各方面中处于各个阶段的半导体装置；
图47至图48绘示根据本揭露的一些实施例中半导体装置；
图49绘示根据本揭露的一些实施例中制造半导体装置的方法的流程图；
图50至图51绘示根据图49的方法在各方面中处于各个阶段的半导体装置。
图52绘示根据一些实施例的半导体装置的I-V曲线。
【符号说明】
100：方法
102：操作
104：操作
106：操作
108：操作
110：操作
112：操作
114：操作
116：操作
210：基板
212：凹槽
214：凹槽
216：凹槽
218：凹槽
310：源极/漏极区域
320：核心通道区域
322：部分
410：光阻
510：阻挡层
510'：阻挡层
710：光阻
712：开口
810：外壳
812：通道部分
814：阻挡部分
910：源极/漏极区域
1000：栅极堆叠
1010：第一栅极
1012：栅极介电层
1014：金属层
1020：第二栅极
1022：栅极介电层
1024：金属层
1110：间隔物
1120：间隔物
1500：方法
1502：操作
1504：操作
1506：操作
1508：操作
1510：操作
1512：操作
1910：半导体材料
2010：掺杂区域
2210：半导体材料
2310：操作
2600：方法
2602：操作
2604：操作
2606：操作
2608：操作
2610：操作
2612：操作
2614：操作
2616：操作
2710：基板
2805：突出结构/核心结构
2810：源极/漏极区域
2820：核心通道区域
2830：隔离特征
2910：阻挡层
2910'：阻挡层
2920：第一间隔物
3110：外壳
3112：通道部分
3114：阻挡部分
3210：源极/漏极区域
3310：第一栅极
3310'：第一栅极
3312：栅极介电层
3312'：栅极介电层
3314：金属层
3314'：金属层
3410：第一层间介电质
3510'：阻挡层
3600：栅极堆叠
3610：第二栅极
3612：栅极介电层
3614：金属层
3620：第二层间介电层
3710：第二间隔物
3810：第二层间介电层
3820：接触
3830：接触
3840：接触
4100：方法
4102：操作
4104：操作
4106：操作
4108：操作
4110：操作
4410：半导体材料
4510：掺杂区域
4710：半导体材料
4910：操作
5201：线
5202：线
5203：线
EV：价带
EC：导带
J(E)：光谱电流密度
LBL：长度
LCC：长度
LS：长度
Lg1：长度
Lg2：长度
T：厚度
VG：栅极电压
ΔE：传导能带差
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述元件和配置的具体实施例以简化本揭露。当然，这些仅仅是实施例，而不是限制性的。例如，在以下描述中，在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触而形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种实施例中重复参考数字和/或文字。此重复是为了简单和清楚的目的，并且本身并不代表所讨论的各种实施例和/或配置之间的关系。
此外，这里可以使用空间相对术语，例如“在...下方”、“在…下面”、“低于”、“在...上方”、“高于”等，以便于描述如图所示的一个元件或特征与另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在涵盖使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
可以透过任何合适的方法图案化栅极全环(gate all around,GAA)晶体管结构。例如，可以使用一个或多个光刻制程(包括双图案化或多图案化制程)来图案化此结构。通常，双图案化或多图案化制程组合光刻和自对准制程，以允许创建具有例如比使用单个、直接光刻制程可获得的间距更小的间距的图案。例如，在一个实施例中，在基板上形成牺牲层并使用光刻制程图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。接着去除牺牲层，然后可以使用剩余的间隔物来图案化栅极全环结构。
本揭露的一实施方式提供了对齐半导体装置的通道区域的外壳能带(shellenergy band)和半导体装置的阻挡层的外壳能带的装置和方法。在示性实施例中，半导体装置包括第一源极/漏极区域和第二源极/漏极区域(例如，图11中的第一源极/漏极区域310和第二源极/漏极区域910或图38中的第一源极/漏极区域2810和第二源极/漏极区域3210)，在第一源极/漏极区域和第二源极/漏极区域之间的核心通道区域(例如，图11中的核心通道区域320或图38中的核心通道区域2820)，在核心通道区域和第二源极/漏极区域之间的阻挡层(例如，图11中阻挡层510'，或者图38中的阻挡层2910')，在核心通道区域和阻挡层上方的外壳(例如，图11中的外壳810或图38中的外壳3110)，以及在外壳上方的栅极堆叠(例如，图11中的栅极堆叠1000或图38中的栅极堆叠3600)。外壳在核心通道区域上具有通道部分(例如，图11中的通道部分812或图38中的通道部分3112)，并且在阻挡区域上具有阻挡部分(例如，图11中的阻挡部分814或图38中的阻挡部分3114)。外壳的通道部分的传导能带(conduction energy band)(用于n型装置)或价能带(valence energy band)(用于p型装置)与外壳的阻挡部分的传导能带(用于n型装置)或价能带(用于p型装置)对齐。例如，如图14A(n型装置)所示，壳带失配(shell band mismatch)，即通道部分的传导能带与阻挡部分的传导能带之间的差ΔE非常小(即，小于或等于约0.2eV)。在一些实施例中，透过掺杂阻挡层，外壳的通道部分的传导能带与外壳的阻挡部分的传导能带对齐。在其他实施例中，透过将栅极堆叠分成具有不同功函数的两个栅极，而使外壳的通道部分的传导能带与外壳的阻挡部分的传导能带对齐。装置包括掺杂的阻挡层、两个栅极和/或在外壳的阻挡部分处提供静电调控之掺杂的外壳。阻挡部分的传导能带/价能带可以基本上与外壳的通道部分的传导能带/价能带对齐。利用这种配置，可以用低功耗增加半导体装置的导通电流。
还应注意，本揭露以平面或多栅极晶体管(平面的或垂直的)的形式呈现实施例，其可包括在此称为鳍式场效应晶体管(fin field-effect transistor,FinFET)装置的鳍式多栅极晶体管(fin-type multi-gate transistors)。这种装置可以包括P型鳍式场效应晶体管装置或N型鳍式场效应晶体管装置。鳍式场效应晶体管装置可以是双栅极装置、三栅极装置、体装置(bulk device)、绝缘体上硅(silicon-on-insulator,SOI)装置和/或其他配置。普通技术人员应理解可以受益于本揭露的半导体装置的其他实施例。例如，本文所述的一些实施例还可以应用于栅极全环装置、Omega-栅极(Ω-栅极)装置或Pi-栅极(Π-栅极)装置。
图1中绘示根据本揭露的一些实施例中制造半导体装置的方法100的流程图。图2至图11绘示根据图1的方法在各方面中处于各个阶段的半导体装置。在一些实施例中，图2至图11中绘示的半导体装置可以是在集成电路(integrated circuit,IC)(或其一部分)的制程期间制造的中间装置，其可以包括静态随机存取记忆体(static random accessmemory,SRAM)、逻辑电路、被动元件(例如，电阻器、电容器和电感器)、以及/或主动元件(例如，p型场效应晶体管、n型场效应晶体管、多栅极场效应晶体管、双极晶体管、高压晶体管、高频晶体管)、其他记忆体单元及其组合。在一些实施例中，图2至图11中所示的半导体装置具有水平晶体管结构。
方法100开始于操作102的提供基板。参考图2的实施例，在操作102的一些实施例中，提供基板210。基板210可以是半导体基板，例如硅基板。基板210可以包括各种层，包括形成在基板210上的导电层或绝缘层。基板210可以包括基于本领域已知的设计要求的各种掺杂配置。基板210还可以包括其他半导体(例如，锗、碳化硅(SiC)、硅锗(SiGe)或钻石)。或者，基板210可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，基板210可以包括磊晶层(epitaxial layer)，基板210可以是应变的以提高性能，基板210可以包括绝缘体上硅结构，和/或基板210可具有其他合适的增强特征。
方法100前进到操作104，其中在基板中形成第一源极/漏极区域和核心通道区域。参考图3的实施例，在操作104的一些实施例中，在基板210中形成第一源极/漏极区域310和核心通道区域320。在一些实施例中，核心通道区域320可包括与基板210相同的材料(例如，当基板210包括高迁移率材料时)。高迁移率材料是具有比硅更高迁移率的材料。高迁移率材料包括硅锗(SiGe)、砷化铟(InAs)、锑化铟(InSb)或其他合适的材料。因为这种高迁移率半导体材料在导带(conduction band)和价带(valence band)之间具有较小的能隙(bandgap)，因此即使这些材料可以提供良好的导通状态性能，这些材料可能会具有更多的漏电流。在一些实施例中，核心通道区域320可以包括在基板210上生长(例如，透过磊晶生长制程)的高迁移率材料，其中基板210包括与核心通道区域320的材料不同的材料。在一些实施例中，第一源极/漏极区域310可以透过众所周知的制程形成，例如光刻制程、离子注入制程、退火制程、扩散制程、磊晶生长制程中的一个或多个，以及/或本领域已知的其他方法。
在一些其他实施例中，第一源极/漏极区域310和核心通道区域320可以以各种方式形成。例如，在平面晶体管装置的情况下，可以透过用适当类型的掺杂剂掺杂基板的区域来形成第一源极/漏极区域和核心通道区域。适当类型的掺杂剂取决于晶体管的类型。在鳍式场效应晶体管的情况下，核心通道区域形成为鳍状结构。在纳米线晶体管的情况下，核心通道区域形成为纳米线结构的一部分。在一些实施例中，可以使用磊晶制程来形成第一源极/漏极区域。例如，可以使用诸如蚀刻制程的去除制程来去除要形成第一源极/漏极区域的区域。然后，第一源极/漏极区域可以在透过去除制程形成的凹槽内磊晶生长。在一些实施例中，第一源极/漏极区域可以原位掺杂。
核心通道区域320具有第一掺杂剂，并且第一源极/漏极区域310具有与第一掺杂剂相同导电类型的第三掺杂剂。在半导体装置是n型晶体管的一些实施例中，第一掺杂剂和第三掺杂剂是p型掺杂剂。在半导体装置是p型晶体管的一些实施例中，第一掺杂剂和第三掺杂剂是n型掺杂剂。第一源极/漏极区域310和核心通道区域320可以适度地掺杂。第一源极/漏极区域310的掺杂浓度低于核心通道区域320的掺杂浓度。例如，第一源极/漏极区域310可具有范围从约1×1017/cm3到约5×1020/cm3的掺杂浓度，核心通道区域320的掺杂浓度可以为约5×1018/cm3至约1×1021/cm3。
方法100进行到操作106，其中在基板中并且在邻近核心通道区域的地方形成阻挡层。参考图4的实施例，在操作106的一些实施例中，图案化并蚀刻基板210。在一些实施例中，可以透过光刻或电子束光刻来图案化基板210。例如，光刻制程可包括形成覆盖基板210的光阻410(光阻层)，将光阻410暴露于图案，执行曝光后烘烤制程，以及显影光阻410以形成包括光阻410的遮罩元件。在一些实施例中，可以使用电子束(e-beam)光刻制程来执行图案化光阻410以形成制造元件。然后，遮罩元件可用于保护基板210的区域，而蚀刻制程在基板210中形成凹槽212。用于形成凹槽212的蚀刻可包括干式蚀刻(例如，反应式离子蚀刻(reactive ion etcher,RIE)、感应耦合式电浆(inductively coupled plasma,ICP))、湿式蚀刻或其他合适的制程。
参考图5的实施例，在操作106的一些实施例中，阻挡层510形成在凹槽212中(即，在基板210中并且邻近核心通道区域320)。在一些实施例中，阻挡层在凹槽212中再生长。在各种实施例中，使用磊晶生长制程(例如，分子束磊晶(molecular beam epitaxy,MBE)、有机金属化学气相沉积(metalorganic chemical vapor deposition,MOCVD)和/或其他合适的再生长制程)再生长阻挡层510。举例来说，再生长阻挡层510可以包括多种半导体材料中的任何一种，例如硅锗(SiGe)、应变的锗(Ge)、锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、磷砷化镓(GaAsP)、砷化铝铟(InAlAs)、砷化镓铝(AlGaAs)、砷化镓铟(InGaAs)、磷化铟镓(GaInP)和/或磷砷化铟镓(GaInAsP)、或其组合。
应该注意，为了清楚的讨论，再生长阻挡层510可以包括具有与核心通道区域320的组成不同的组成的材料。此外，再生长阻挡层510可以包括与用于核心通道区域320的材料之不同能隙的材料。例如，阻挡层510包括能隙大于核心通道区域320的材料的材料。因此，在阻挡层/核心通道区域界面处形成异质接面(heterojunction)。在阻挡层/核心通道区域界面处形成的异质接面(heterojunction)导致界面处的能带偏移(band-offsets)(即，导带偏移(conduction band-offset)和/或价带偏移(valence band-offset))，这将影响流过核心通道区域320的源极–漏极电流。在一些实施例中，界面处的能带偏移导致抑制和/或显著降低的能带间穿隧(band-to-band tunneling,BTBT)电流，以便最小化截止状态下的漏电流。在一些实施例中，阻挡层510包括与核心通道区域320相同的材料但具有相反类型的掺杂浓度，以便在核心通道和阻挡区域之间产生价能带偏移(对于N型装置)或传导能带偏移(用于P型装置)以抑制泄漏。在一些实施例中，阻挡层510包括氧化物材料，例如二氧化硅(SiO2)、二氧化铪(HfO2)、三氧化二铝(Al2O3)、二氧化锆(ZrO2)、氧化的锑化铝(AlSb)或其他合适的材料。调整阻挡层510的长度LBL以使泄漏最小化，长度LBL越长，则给定材料装置中的泄漏越低。在一些实施例中，阻挡层510的长度LBL为约20nm至约35nm。
方法100进行到操作108，其中掺杂阻挡层。参照图6的实施例，在操作108的一些实施例中，阻挡层510'掺杂有与第一掺杂剂相同的导电类型的第二掺杂剂。例如，可以在磊晶生长制程期间原位掺杂阻挡层510'。或者，可以在形成图5的阻挡层510之后掺杂阻挡层510'。在N型晶体管的情况下，阻挡层510'可以高度掺杂有P型掺杂剂。例如，如果阻挡层510'由锑化镓(GaSb)制成，则P型掺杂剂是锌(Zn)；如果阻挡层510'由砷化镓(GaAs)制成，则P型掺杂剂是碳(C)。在P型晶体管的情况下，阻挡层510'可以高度掺杂有N型掺杂剂。例如，如果阻挡层510'由砷化铟(InAs)制成，则N型掺杂剂是硫(S)(也可以使用硒(Se)和锡(Sn))；如果阻挡层510'由砷化镓(GaAs)制成，则N型掺杂剂是硅(Si)。在一些实施例中，阻挡层510'的掺杂浓度低于或等于核心通道区域320的掺杂浓度。在其他实施例中，阻挡层510'的掺杂浓度可高于第一源极/漏极区域310的掺杂浓度。在部分实施例中，阻挡层510'的掺杂浓度可以具有与第一源极/漏极区域310的掺杂浓度基本上相同的值。在一个实施例中，阻挡层510'的掺杂浓度可以低于第一源极/漏极区域310的掺杂浓度。在另一个实施例中，阻挡层510'可以掺杂有与核心通道区域320相反的导电类型。
方法100进行到操作110，其中在核心通道区域和阻挡层上形成外壳。参照图7的实施例，在操作110的一些实施例中，在基板210中形成另一凹槽214。具体地，在形成阻挡层510(或510')之后，移除图6的光阻410。在基板210上形成另一光阻710，以覆盖第一源极/漏极区域310、核心通道区域320和阻挡层510'。在光阻710中形成开口712。开口712暴露出与阻挡层510'相邻之一部分的基板210。执行蚀刻制程以去除基板210的暴露部分，并且在基板210中形成凹槽214。
参考图8的实施例，在操作110的一些实施例中，形成外壳810。具体地，去除图7的光阻710，并形成半导体材料以代替光阻710留下的空间。半导体材料填充在基板210的凹槽214中并且过度填充在第一源极/漏极区域310的顶表面、核心通道区域320和阻挡层510'上。半导体材料附着到阻挡层510'的顶表面和一侧。半导体材料可以包括与核心通道区域320不同的材料，并且半导体材料可以是无杂质的(未掺杂的、本征的)或掺杂的。在一些实施例中，外壳810可以使用与核心通道区域320的材料相同的材料，但是使用与核心通道区域320的材料相反之掺杂的导电类型，以便形成PN接面(PN junction)。
然后将半导体材料图案化为外壳810。外壳810在核心通道区域320和阻挡层510'上形成L形块。外壳810的L形块的一边设置在核心通道区域320和阻挡层510'的顶表面上。外壳810的L形块的另一边竖立在基板210上并覆盖阻挡层510'的另一侧。外壳810的弯角在阻挡层510'的弯角上。在一些实施例中，外壳810的厚度T在约1nm至约7nm的范围内。
方法100前进到操作112，其中在邻近外壳的地方形成第二源极/漏极区域。参照图9的实施例，在操作112的一些实施例中，另一凹槽216形成在基板210中并邻近外壳810。然后，第二源极/漏极区域910形成在凹槽216中并邻近外壳810。在一些实施例中，第二源极/漏极区域910包括扩散的源极/漏极区域、离子注入的源极/漏极区域、磊晶生长区域或其组合。当第二源极/漏极区域910是掺杂的，第二源极/漏极区域910可以具有与外壳810相同的材料。
在一些实施例中，取决于半导体装置是N型还是P型装置，为核心通道区域320、阻挡层510(510')、第一源极/漏极区域310、外壳810和第二源极/漏极区域910中的每一个选择材料。此外，材料可以在核心通道区域320中的核心和外壳之间呈现足够的交错或破裂的间隙配置。举例来说，用于N型装置，阻挡层510(510')可以包括砷化镓(GaAs)、锑化铝(AlSb)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、锑化镓(GaSb)、硅(Si)或硅锗(SiGe)中的至少一种；用于P型装置，阻挡层510'可以包括砷化镓(GaAs)、锑化铝(AlSb)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、硅(Si)或硅锗(SiGe)、磷化铟(InP)或砷化铟(InAs)中的至少一种。仅出于说明的目的，下面将提供在给定的N型或P型装置中使用之阻挡层510'、核心通道区域320、第一源极/漏极区域310、外壳810、第二源极/漏极区域910中的每一个之材料的实施例性组合。在一些实施例中，对于P型装置，阻挡层510'包括砷化镓(GaAs)、锑化铝(AlSb)或砷化镓铟(InGaAs)，核心通道区域320和第一源极/漏极区域310包括砷化铟(InAs)，外壳810和第二源极/漏极区域910包括锑化镓(GaSb)。在其他实施例中，对于P型装置，阻挡层510'包括砷铝化铟(InAlAs)，核心通道区域320和第一源极/漏极区域310包括砷化镓铟(InGaAs)，外壳810和第二源极/漏极区域910包括锑化砷镓(GaAsSb)。在其他实施例中，对于P型装置，阻挡层510'包括砷化镓(GaAs)、锑化铝(AlSb)或砷化镓铟(InGaAs)，核心通道区域320和第一源极/漏极区域310包括砷化铟(InAs)，外壳810和第二源极/漏极区域910包括砷化铟(InAs)。在其他实施例中，对于N型晶体管，阻挡层510'包括锑化铝(AlSb)、锑化铝铟(InAlSb)、砷化镓(GaAs)或砷化镓铟(InGaAs)，核心通道区域320和第一源极/漏极区域310包括锑化镓(GaSb)、替化砷镓(GaAsSb)或锑化镓铟(InGaSb)，外壳810以及第二源极/漏极区域910包括砷化铟(InAs)、砷化镓铟(InGaAs)或锑化铟(InSb)。在其他实施例中，对于N型装置，阻挡层510'包括硅(Si)或硅锗(SiGe)，核心通道区域320和第一源极/漏极区域310包括锗(Ge)，外壳810和第二源极/漏极区域910包括硅(Si)。在一些实施例中，对于P型晶体管，阻挡层510'包括硅(Si)、硅锗(SiGe)或磷化铟(InP)，核心通道区域320和第一源极/漏极区域310包括锗(Ge)，外壳810和第二源极/漏极区域910包括硅(Si)。
方法100前进到操作114，其中在外壳上形成栅极堆叠。参照图10的实施例，在操作114的一些实施例中，在外壳810上形成栅极堆叠1000。栅极堆叠1000包括在核心通道区域320上方的第一栅极1010和在阻挡层510'上方的第二栅极1020。也就是说，第一栅极1010至少部分地与核心通道区域320对齐，并且第二栅极1020至少部分地与阻挡层510'对齐。第一栅极1010包括栅极介电层1012和各种第一金属层1014。第二栅极1020包括栅极介电层1022和各种第二金属层1024。
在一些实施例中，使用栅极先制的制程(gate-first process)形成第一栅极1010和第二栅极1020。或者，在一些实施例中，使用栅极后制的制程(gate-last process)形成第一栅极1010和第二栅极1020。在一些实施例中，栅极先制的制程包括在形成源极/漏极或激活源极/漏极掺杂剂之前形成栅极堆叠。仅作为实施例，栅极先制的制程可以包括栅极介电质和栅极沉积，然后是栅极堆叠蚀刻制程以限定栅极临界尺寸(critical dimension,CD)。在栅极先制的制程的一些实施例中，形成栅极堆叠之后可以形成源极/漏极(包括掺杂源极/漏极区域)，并且在一些实施例中，退火激活的源极/漏极掺杂剂。在一些实施例中，栅极后制的制程包括形成虚设栅极堆叠，此虚设栅极堆叠将在半导体装置的后续处理阶段由最终栅极堆叠替换。例如，可以在稍后的处理阶段用高介电常数介电层(high-Kdielectric layer,HK)和金属栅极电极(metal gate electrode,MG)替换虚设栅极堆叠。
栅极介电层1012和1022可以是高介电常数栅极介电质，如本文所使用和描述的，包括具有高介电常数的介电材料(例如，大于热氧化硅(thermal silicon oxide)(～3.9)的介电常数)。栅极介电层1012和1022可以是相同或不同的材料。在第一栅极1010和第二栅极1020内使用的金属层可以包括金属、金属合金或金属硅化物。另外，第一栅极1010和第二栅极1020的形成包括沉积以形成各种栅极材料和一个或多个化学机械平坦化制程以去除过量的栅极材料并由此平坦化半导体装置的顶表面。
在一些实施例中，第一栅极1010和第二栅极1020皆包括在外壳810和栅极介电层1012(1022)之间的界面层。举例来说，界面层可以包括介电材料(例如，氧化硅(SiO2)、铪硅酸盐(HfSiO)或氮氧化硅(SiON))。界面层可以透过化学氧化、热氧化、原子层沉积(atomiclayer deposition,ALD)、化学气相沉积(chemical vapor deposition,CVD)和/或其他合适的方法形成。栅极介电层1012和1022可以包括高介电常数介电层(例如，氧化铪(HfO2))。或者，栅极介电层1012和1022可以包括其他高介电常数介电质，例如二氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化镧铪(HfLaO)、氧化硅铪(HfSiO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧钽化铪(HfTaO)、氧化钛铪(HfTiO)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、钛酸锶钡(BST)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅极介电层1012和1022可以透过原子层沉积、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积、氧化和/或其他合适的方法形成。金属层1014和1024可以包括单层或者可选地多层结构(例如，具有选定功函数的金属层的各种组合以增强装置性能(功函数金属层))、衬垫层、润湿层、粘合层、金属合金或金属硅化物。举例来说，金属层1014和1024可以包括钛(Ti)、银(Ag)、铝(Al)、氮化铝钛(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、铜(Cu)、钨(W)、铼(Re)、铱(Ir)、钴(Co)、镍(Ni)、其他合适的金属材料或其组合。金属层1014和1024可以透过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发或其他合适的制程形成。此外，金属层1014和1024可以分别用于形成使用不同的金属层的N型场效应晶体管和P型场效应晶体管。在各种实施例中，可以执行化学机械平坦化制程以从金属层1014和1024去除过量的金属，从而提供金属层1014和1024基本上平坦的顶表面。
在一些实例中，栅极堆叠1000可形成于核心通道区域320的单侧上。在一些实例中，栅极堆叠1000可定位于核心通道区域320的不止一侧上。第一栅极1010被定位成使得其覆盖核心通道区域320。然而，在一些实施例中，核心通道区域320可以略微延伸超出第一栅极1010。在一些实施例中，第一栅极1010可以略微延伸超出核心通道区域320。第二栅极1020被定位成使其覆盖阻挡层510'。然而，在一些实施例中，阻挡层510'可以略微延伸超出第二栅极1020。在一些实施例中，第二栅极1020可以稍微延伸超过阻挡层510'。
第一栅极1010和第二栅极1020的功函数不同。例如，对于N型装置，第一栅极1010的功函数小于第二栅极1020的功函数；对于P型装置，第一栅极1010的功函数大于第二栅极1020的功函数。在一些实施例中，第二栅极1020的等效氧化物厚度(equivalent oxidethickness,EOT)小于第一栅极1010的等效氧化物厚度。等效氧化物厚度通常是以纳米表示的距离，其表示氧化硅膜需要多厚才能产生与所使用的高介电常数材料相同的效果。
在一些实施例中，由栅极堆叠1000覆盖之一部分的核心通道区域320具有在约3nm至约100nm范围内的长度LCC，并且阻挡层510'具有在约5nm至约50nm范围内的长度LBL。第一栅极1010的长度Lg1在约3nm至约105nm的范围内，并且第一栅极1010与核心通道区域320的长度比在约0.7至约1.3的范围内。第二栅极1020的长度Lg2在约5nm至约55nm的范围内。第二栅极1020和阻挡层3510'的长度比在约0.7至约1.3的范围内。
方法100进行到操作116，其中在栅极堆叠的侧壁上形成间隔物。参照图11的实施例，在操作116的一些实施例中，间隔物1110和1120形成在栅极堆叠1000的侧壁上。在一些实施例中，间隔物1110和1120由低介电常数介电材料制成。例如，将低介电常数介电材料毯覆式沉积在基板210上。然后图案化低介电常数介电材料以去除栅极堆叠1000顶表面上的多余部分。间隔物1110和1120的厚度可以不同。如图11所示，在第一源极/漏极区域310处的间隔物1110具有较大的厚度，因为它位于与基板210相同的水平上。间隔物1110的厚度是外壳810和第一栅极1010之厚度的组合。第二源极/漏极区域910处的间隔物1120较短，因为它位于外壳810上。间隔物1120的厚度为第二栅极1020的厚度。在一些实施例中，间隔物1110位于一部分的核心通道区域320上并且可以位于一部分的第一源极/漏极区域310上，并且间隔物1120位于外壳810和一部分的第二源极/漏极区域910上。在一些实施例中，可以省略第二源极/漏极区域910处的间隔物1120。
半导体装置可以经历进一步处理以形成本领域中已知的各种特征和区域。例如，后续处理可以在基板210上形成各种接触/通孔/线和多层互连特征(例如，金属层和层间介电质)，以连接各种特征并形成可以包括一个或多个装置的功能性电路。在进一步的实例中，多层互连可以包括垂直的互连(例如，通孔或接触)，以及水平的互连(例如，金属线)。各种互连特征可以采用各种导电材料，包括铜、钨和/或硅化物。在一个实施例中，使用镶嵌和/或双镶嵌制程(dual damascene process)形成铜相关的多层互连结构。
此外，可以在方法100之前、期间和之后执行附加的处理操作，并且可以根据方法100的各种实施例替换或消除上述一些处理操作。在一些实施例中，例如，可以执行至少一部分的方法100，以制造包括阻挡层510的装置。参考图12，其中绘示半导体装置的示意图，此半导体装置包括在装置的漏极侧的阻挡层510。在图12中省略了方法100的操作108。即，阻挡层510未被掺杂。第二栅极1020形成在阻挡层510上方。第二栅极1020被定位成使得其覆盖阻挡层510。然而，在一些实施例中，阻挡层510可以稍微地延伸超出第二栅极1020。在一些实施例中，第二栅极1020可略微地延伸超过阻挡层510。在替代实施例中，外壳810是直的并且在核心通道区域320的相对边缘与阻挡层510'的边缘(即，相对边缘之一)之间延伸(如图21和图22所示)。
第一栅极1010和第二栅极1020的功函数不同。在实施例性实施例中，对于N型装置，第一栅极1010的功函数小于第二栅极1020的功函数约0.3eV至约0.6eV或者大于0.6eV(例如，0.9eV)；对于P型装置，第一栅极1010的功函数大于第二栅极1020的功函数约0.2eV至约0.6eV或大于0.6eV(例如，0.9eV)。如果功函数的差异太小(例如，如果小于约0.2eV)，则能带可能不会对齐，并且如果差异太大(例如，如果大于约0.6eV)，则装置的截止状态电流可能会降低。在一些实施例中，第二栅极1020的等效氧化物厚度较小，并且在约0.25nm至约10nm的范围内。此外，第二栅极1020的等效氧化物厚度小于第一栅极1010的等效氧化物厚度。
在一些其他实施例中，例如，可以实施至少一部分的方法100以制造包括阻挡层510'的装置。参考图13，其中绘示半导体装置的示意图，其包括在半导体装置的漏极侧的阻挡层510'。方法100的操作114在图13中不同。在图13中，第一栅极1010形成在核心通道区域320和阻挡层510'上。将第一栅极1010定位成使其覆盖阻挡层510'。然而，在一些实施例中，阻挡层510'可以略微延伸超出第一栅极1010。在一些实施例中，第一栅极1010可以稍微延伸超过阻挡层510'。在一些实施例中，阻挡层510'可具有大于约5×1018/cm3(例如，约5×1019/cm3)的掺杂浓度，并且核心通道区域320可具有约1×1020/cm3的掺杂浓度。核心通道区域320的第一掺杂剂和阻挡层510'的第三掺杂剂具有相同的导电类型。在一些实施例中，阻挡层510'的掺杂浓度高于第一源极/漏极区域310的掺杂浓度并且低于核心通道区域320的掺杂浓度。
利用这种配置，图11到图13中的半导体装置可以在VDD约0.3V时实现高性能互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)速度。进一步参考图14A和图14B，其分别为图11至图13处于截止状态(off-state)和导通状态(on-state)之N型半导体装置的能带图。Ev是核心通道区域320的价带，Ec是外壳810和第二源极/漏极区域910的导带，J(E)是光谱电流密度。具体而言，如图11至图13的实施例所示，半导体装置可以包括双栅极(即，第一栅极1010和第二栅极1020)，和/或半导体装置可以包括掺杂的阻挡层510'。这种配置调控外壳810的传导能带以实现核心/外壳线穿隧(core/shell linetunneling)，其增加了半导体装置的导通状态电流。更详细地，外壳810包括通道部分812和阻挡部分814。通道部分812在核心通道区域320面向第一栅极1010的侧壁上并且与其接触，阻挡部分814在阻挡层510(或510')面向第二栅极1020的侧壁上并与其接触。在各个实施例中，第二栅极1020和阻挡层510(或510')的重叠提供在阻挡部分814处的静电调控(例如，透过施加到第二栅极1020的电压偏置)。因此，透过这种静电栅极调控，可以调节阻挡部分814的传导能带，使得通道部分812和阻挡部分814之间的传导能带差ΔE可以减小。换句话说，阻挡部分814的传导能带可以基本上与通道部分812的传导能带对齐。在一些实施例中，传导能带差ΔE小于或等于约0.2eV。在一些其他实施例中，传导能带差ΔE小于或等于约0.1eV。再者，掺杂的阻挡层510'在阻挡部分814处提供静电调控，从而实现这种对齐。
当半导体装置从截止状态(VG约为0V并且参考图14A)切换到导通状态(VG约为0.3V并且参考图14B)时，首先发生来自核心通道区域320到阻挡部分814的传导。在这种情况下，电流从核心通道区域320直接流向阻挡部分814，并且这种传导称为点隧道(pointtunneling)。随后，由于通道部分812和阻挡部分814的导带对齐，在从核心通道区域320到阻挡部分814的传导之后，同时地或马上地发生从核心通道区域320到通道部分812的传导。在这种情况下，电流进一步从核心通道区域320流向通道部分812，然后流到阻挡部分814，并且这种传导称为线隧道(line tunneling)。因此，导通状态电流以低功耗(约0.3V)增加。
图15绘示根据本揭露的一些实施例中制造半导体装置的方法1500的流程图。图16至图21绘示根据图15的方法的各方面中处于各个阶段的半导体装置。方法1500开始于操作1502，其中提供基板。参考图16的实施例，在操作1502的一些实施例中，提供基板210。基板210可以是半导体基板，例如硅基板。基板210在许多方面类似于上面关于图11中的基板210所讨论的那些。
在基板210中第形成一源极/漏极区域310、第二源极/漏极区域910和核心通道区域320。图16中的第一源极/漏极区域310、第二源极/漏极区域910和核心通道区域320在许多方面与上面关于图11中的第一源极/漏极区域310、第二源极/漏极区域910和核心通道区域320类似。
方法1500进行到操作1504，其中在核心通道区域和第二源极/漏极区域之间形成阻挡层。参照图17的实施例，在操作1504的一些实施例中，在核心通道区域320和第二源极/漏极区域910之间形成阻挡层510。例如，图案化第二源极/漏极区域910以在其中形成凹槽218，并且在凹槽218中生长阻挡层510。即，阻挡层510与第二源极/漏极区域910接触。阻挡层510在许多方面类似于上面在图5中讨论的阻挡层510。
方法1500进行到操作1506，其中掺杂阻挡层。参考图18的实施例，在操作1506的一些实施例中，阻挡层510'掺杂有第二掺杂剂。阻挡层510'在许多方面类似于上面在图11中所讨论的阻挡层510'。
方法1500前进到操作1508，其中在核心通道区域和阻挡层上形成外壳。参照图19的实施例，在操作1508的一些实施例中，在图18的结构上形成半导体材料1910。半导体材料1910在许多方面类似于上面在图8所讨论的半导体材料。
参考图20。将第二源极/漏极区域910上之一部分的半导体材料1910掺杂以形成掺杂区域2010，其具有与第二源极/漏极区域910相同的导电类型和类似的掺杂浓度。掺杂区域2010和第二源极/漏极区域910形成半导体装置的漏极。剩余的半导体材料形成外壳810。外壳810在许多方面类似于上面关于图11中所讨论的外壳810。
方法1500进一步前进到操作1510和1512以及图21。由于栅极堆叠1000和间隔物1110和1120的形成类似于上面提到的栅极堆叠1000和间隔物1110和1120的形成，因此在此省略其描述。在图21中，外壳810包括通道部分812和阻挡部分814。阻挡层510'的掺杂和/或第一栅极和第二栅极的配置在阻挡部分814处提供静电调控以对齐通道部分812和阻挡部分814的能带。
在一些实施例中，省略操作1506。也就是说，阻挡层510未被掺杂，并且包括第一栅极1010和第二栅极1020的栅极堆叠1000提供静电调控。在一些其他实施例中，栅极堆叠1000没有第二栅极1020，并且具有与核心通道区域320相同的导电类型的掺杂剂的阻挡层510'提供静电调控。在其他一些实施例中，阻挡层510'和核心通道区域320具有相反的导电类型的掺杂剂以抑制电流泄漏，并且包括第一栅极1010和第二栅极1020的栅极堆叠1000提供静电调控。
在一些实施例中，在形成间隔物1110之前，未被栅极堆叠1000覆盖的核心通道区域320的部分322具有与第一源极/漏极区域310相同的掺杂浓度。即，核心通道区域320的边缘与栅极堆叠1000的边缘对齐。然后，使用栅极堆叠1000作为遮罩进一步掺杂部分322，以延伸核心通道区域320。
参考图22，其中绘示半导体装置的示意图，此半导体装置包括在阻挡层510'(或510)和第二源极/漏极区域910之间的半导体材料2210。在图22中，半导体材料2210可以具有与第二源极/漏极区域910相同的材料，但具有比第二源极/漏极区域910低的掺杂浓度。在一些实施例中，半导体材料2210是未掺杂的(本征的)。在一些其他实施例中，半导体材料2210掺杂有与第二源极/漏极区域910相同的导电类型的掺杂剂。半导体材料2210中的掺杂剂分布可以是均匀的或不均匀的。例如，半导体材料2210的掺杂剂浓度在从阻挡层510'朝向第二源极/漏极区域910的方向上增加。半导体材料2210减少半导体装置在截止状态下的双极漏电流(ambipolar leakage current)。
图23是根据本揭露的一些实施例中制造半导体装置的方法的流程图。图24至图25绘示根据图23的方法的各方面的处于各个阶段的半导体装置。如图23所示，方法100省略了操作108(参见图1)并且还包括操作2310。在一些实施例中，可以在操作110和112之间执行操作2310。
在一些实施例中，预先执行操作102至106和110的制造过程。由于相关的制造细节类似于图2至图5和图7至图8，因此，在下文中将不再重复这方面的描述。方法100前进到操作2310，其中外壳是掺杂的。参考图24的实施例，在操作2310的一些实施例中，外壳810是掺杂的。在一些实施例中，可以掺杂通道部分812和/或阻挡部分814以调控其能带水平，并且本揭露不限于此方面。通道部分812掺杂有第四掺杂剂，阻挡部分814掺杂有第五掺杂剂。例如，如果半导体装置是N型装置，则通道部分812可以掺杂有N型掺杂剂，并且如果半导体装置是P型装置，则通道部分812可以掺杂有P型掺杂剂。也就是说，通道部分812的第四掺杂剂具有与核心通道区域320的第一掺杂剂不同的导电类型。通道部分812的掺杂浓度可以是从未掺杂的(本征的)到约5×1020/cm3。阻挡部分814可以掺杂有与通道部分812相同或不同的掺杂浓度和导电类型。例如，可使用与通道部分812相比相同的导电类型之较低的掺杂浓度的阻挡部分814，或甚至可使用与通道部分812相比相反的导电类型的掺杂浓度的阻挡部分814，以减小在通道部分812和阻挡部分814之间的能带未对齐(band misalignment)ΔE。阻挡部分814的掺杂浓度可以从约未掺杂的(本征的)到约5×1020/cm3。
方法100前进到操作112、114和116以及图25。具体地，在操作114中，栅极堆叠1000包括第一栅极1010并且没有第二栅极1020(参见图11)。如此，掺杂的通道部分812和掺杂的阻挡部分814在阻挡部分814处提供静电调控，以对齐通道部分812和阻挡部分814的能带。此外，由于第二源极/漏极区域910、第一栅极1010以及间隔物1110和1120的形成类似于上述第二源极/漏极区域910、第一栅极1010和间隔物1110和1120的形成，因此在此省略其描述。
在一些实施例中，图25中的阻挡层510被掺杂，并且掺杂的阻挡层类似于图11的阻挡层510'。在一些实施例中，图25中的栅极堆叠1000包括第一栅极1010和第二栅极1020，并且栅极堆叠1000类似于图11的栅极堆叠1000。
图26中所示的是根据本揭露的一些实施例中制造半导体装置的方法2600的流程图。图27至图38绘示根据图26的方法在各方面的各个阶段的半导体装置。在一些实施例中，图26至图38所示的半导体装置可以是集成电路(integrated circuit,IC)或其一部分在处理期间制造的中间装置，其可以包括静态随机存取记忆体、逻辑电路、被动元件(例如，电阻器、电容器和电感器)，以及/或主动元件(例如，p型场效应晶体管(p-type field effecttransistors,PFET)、n型场效应晶体管(n-type field effect transistors,NFET)、多栅极场效应晶体管、双极晶体管、高压晶体管、高频晶体管)，其他记忆体单元及其组合。在一些实施例中，图26至图38中所示的半导体装置包具有垂直晶体管结构。
方法2600开始于操作2602，其中提供基板。参考图27的实施例，在操作2602的一些实施例中，提供基板2710。基板2710可以是半导体基板(例如，硅基板)。基板2710可以包括各种层，包括形成在基板2710上的导电层或绝缘层。取决于本领域已知的设计要求，基板2710可以包括各种掺杂配置。基板2710还可以包括其他半导体(例如，锗、碳化硅(SiC)、硅锗(SiGe)或金钻石)。或者，基板2710可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，基板2710可以包括磊晶层，基板2710可以是应变的以提高性能，基板2710可以包括绝缘体上硅结构，和/或基板2710可以具有其他合适的增强特征。基板2710可以包括高迁移率材料。
方法2600进行至操作2604，其中在基板中或基板上形成第一源极/漏极区域和核心通道区域。参考图28的实施例，在操作2604的一些实施例中，在基板2710中形成第一源极/漏极区域2810和核心通道区域2820。在一些实施例中，第一源极/漏极区域2810和核心通道区域2820可以包括与基板2710相同的材料(例如，当基板2710包括高迁移率材料时)。例如，蚀刻基板2710以形成突出结构2805，突出结构2805突出于基板2710的平面之外。突出结构2805被称为核心结构2805。核心结构2805可以透过光刻和蚀刻制程形成。在一些实施例中，首先在基板2710上沉积硬遮罩层。硬遮罩包括氧化硅、氮化硅、氮氧化硅或任何其他合适的介电材料。可透过光刻和蚀刻制程图案化硬遮罩以限定核心结构2805。透过使用图案化的硬遮罩作为蚀刻遮罩来蚀刻基板2710以形成核心结构2805。蚀刻制程可包括湿式蚀刻、干式蚀刻或其组合。在一些实施例中，核心结构2805形成为圆柱形，并且核心结构2805的直径可以为约4nm至约30nm。或者，核心结构2805形成为方柱、椭圆柱、矩形柱、六边形柱或其他多边形柱形。
在一些实施例中，隔离特征2830形成在基板2710中，包括在每个核心结构2805之间。隔离特征2830包括透过使用不同的制程技术形成的不同结构。在一些实施例中，隔离特征2830是浅沟槽隔离(shallow trench isolation,STI)特征。浅沟槽隔离的形成可以包括在基板2710中蚀刻沟槽并用诸如氧化硅、氮化硅或氮氧化硅的绝缘体材料填充沟槽。填充的沟槽可以具有多层结构(例如，具有氮化硅填充沟槽的热氧化物衬垫层。
随后，在基板2710上形成第一源极/漏极区域2810。透过合适的技术掺杂基板2710的预定顶部来形成第一源极/漏极区域2810，例如用图案化的光阻注入作为注入遮罩。对于p型穿隧式场效应晶体管，第一源极/漏极区域2810可以掺杂有n型掺杂剂(例如，磷、砷或其组合)。对于n型穿隧式场效应晶体管，第一源极/漏极区域2810可以掺杂有p型掺杂剂(例如，硼或二氟化硼(BF2))。在注入之后，可以执行一个或多个退火制程以激活掺杂剂。退火制程可包括快速热退火(rapid thermal anneal,RTA)、激光退火或其他合适的退火制程。作为实施例，高温退火包括具有非常短的持续时间的“尖峰”退火制程(spike annealingprocess)。在形成期间，掺杂剂扩散到核心结构2805的底部。
应注意，尽管在图28中，透过图案化和掺杂基板2710来形成第一源极/漏极区域2810和核心通道区域2820，但是在一些其他实施例中，第一源极/漏极区域2810和/或核心通道区域2820可以是磊晶层。例如，在基板2710上依次形成源材料层(source materiallayer)和通道材料层，并对源材料层和通道材料层执行光刻和蚀刻制程，以形成第一源极/漏极区域2810和核心通道区域2820。或者，在其他一些实施例中，掺杂基板2710以形成第一源极/漏极区域2810，并且在第一源极/漏极区域2810上磊晶形成通道材料层。然后，图案化通道材料层以形成核心通道区域2820。
在一些实施例中，核心通道区域2820可以是掺杂的，并且其导电类型与第一源极/漏极区域2810的导电类型相同。即，第一源极/漏极区域2810和核心通道区域2820具有相同的导电类型。此外，核心通道区域2820的掺杂浓度高于约5×1018/cm3并且可以高于第一源极/漏极区域2810的掺杂浓度。当核心通道区域2820磊晶形成时，核心通道区域2820可以在磊晶制程期间原位掺杂。在一些实施例中，核心通道区域2820未被原位掺杂，而是执行注入制程(即，结注入制程(junction implant process))以掺杂核心通道区域2820。
方法2600进行到操作2606，其中在核心通道区域上形成阻挡层。参照图29的实施例，在操作2606的一些实施例中，在核心通道区域2820上形成阻挡层2910。即，阻挡层2910与核心通道区域2820接触。在各种实施例中，使用诸如分子束磊晶、有机金属化学气相沉积的磊晶生长制程和/或其他合适的再生长制程再生长阻挡层2910。举例来说，再生长阻挡层2910可以包括多种半导体材料中的任何一种，例如硅锗(SiGe)、应变的锗(Ge)、锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、磷砷化镓(GaAsP)、砷化铝铟(InAlAs)、砷化镓铝(AlGaAs)、砷化镓铟(InGaAs)、磷化铟镓(GaInP)和/或磷砷化铟镓(GaInAsP)、或其组合在一些其他实施例中，阻挡层2910是氧化物层。阻挡层2910在许多方面类似于上面关于图5的阻挡层510所讨论的那些。在一些其他实施例中，可以在基板2710上形成多个磊晶层，然后蚀刻成第一源极/漏极区域2810、核心通道区域2820和阻挡层2910。
然后，在基板上形成第一间隔物。参照图29的实施例，在基板2710上形成第一间隔物2920。透过沉积和凹陷制程在第一源极/漏极区域2810上形成第一间隔物2920。第一间隔物2920包括低介电常数材料(例如，氧化硅、氮化硅、碳化硅、氮氧化物或其他合适的材料)。第一间隔物2920包括单层或多层。透过合适的技术沉积第一间隔物2920，例如化学气相沉积、原子层沉积、物理气相沉积、热氧化或其组合。在图29中，回蚀刻第一间隔物2920以缠绕第一源极/漏极区域2810和一部分的核心通道区域2820。可以透过选择性干式蚀刻、选择性湿式蚀刻或者其组合凹陷第一间隔物2920。
方法2600进行到操作2608，其中掺杂阻挡层。参考图30的实施例，阻挡层2910'在许多方面类似于上面关于图6和图11中的阻挡层510'所讨论的那些。
方法2600进行到操作2610，其中形成外壳以缠绕阻挡层和核心通道区域。参照图31的实施例，在操作2610的一些实施例中，形成外壳3110以缠绕阻挡层2910'和核心通道区域2820。即，外壳3110与阻挡层2910'和核心通道区域2820接触。外壳3110在许多方面类似于上面关于图8中的外壳810所讨论的那些。
方法2600进行到操作2612，其中在外壳上方形成第二源极/漏极区域。参照图32的实施例，在操作2612的一些实施例中，在外壳3110上方形成第二源极/漏极区域3210。在一些实施例中，透过光刻图案化和注入形成第二源极/漏极区域3210。第二源极/漏极区域3210具有与第一源极/漏极区域2810不同的导电类型。在一些其它实施例中，半导体材料磊晶生长在外壳3110上。半导体材料包括元素半导体材料(例如，锗(Ge)或硅(Si))；或化合物半导体材料(例如，砷化镓(GaAs)、砷化镓铝(AlGaAs))；或半导体合金(例如，硅锗(SiGe)、磷化砷镓(GaAsP))。例如，半导体材料可以包括用于N型装置的砷化铟(InAs)或砷镓化铟(InGaAs)以及用于P型装置的锑化镓(GaSb)或锑化砷镓(GaAsSb)。磊晶制程包括化学气相沉积技术(例如，气相磊晶(vapor-phase epitaxy,VPE)和/或超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition,UHV-CVD))、分子束磊晶和/或其他合适的制程。第二源极/漏极区域3210可以透过一个或多个磊晶制程形成。在磊晶制程期间，可以原位掺杂第二源极/漏极区域3210。在一些实施例中，第二源极/漏极区域3210未被原位掺杂，并且执行注入制程(即，结注入制程)以掺杂第二源极/漏极区域3210。
方法2600进行到操作2614，其中形成围绕外壳的栅极堆叠。参照图33的实施例，在操作2614的一些实施例中，形成围绕外壳3110的第一栅极3310'。第一栅极3310'包括平面部分(此平面部分平行于基板2710的表面并且在第一间隔物2920上方)和栅极表面(此栅极表面围绕核心通道区域2820)。第一栅极3310'包括栅极介电层3312'和各种金属层3314'。
在一些实施例中，使用栅极先制制程形成第一栅极3310'。或者，在一些实施例中，使用栅极后制制程形成第一栅极3310'。在一些实施例中，栅极先制制程包括在形成源极/漏极或激活源极/漏极掺杂剂之前形成栅极堆叠。仅作为实施例，栅极先制制程可以包括栅极介电质和金属栅极沉积，然后是栅极堆叠蚀刻制程以限定栅极临界尺寸。在栅极先制制程的一些实施例中，可以在形成栅极堆叠之后形成源极/漏极，包括掺杂源极/漏极区域，并且在一些实施例中，退火激活的源极/漏极掺杂剂。在一些实施例中，栅极后制制程包括形成虚设栅极堆叠，此虚设栅极堆叠将在半导体装置的后续处理阶段由最终栅极堆叠替换。例如，可以在后续的处理阶段透过高介电常数介电层(high-K dielectric layer,HK)和金属栅极电极(metal gate electrode,MG)替换虚设栅极堆叠。在一些其他实施例中，第一栅极3310'是多晶硅栅极堆叠。多晶硅栅极堆叠可以包括沈积在栅极介电层上的栅极介电层和多晶硅层。栅极介电层包括氧化硅、氮化硅或任何其他合适的材料。
第一栅极3310'透过任何合适的一种或多种制程形成。例如，透过包括沉积、光刻图案化和蚀刻制程的制程形成第一栅极3310'。沉积制程包括化学气相沉积、物理气相沉积、原子层沉积、有机金属化学气相沉积，其他合适的方法和/或其组合。光刻图案化制程包括光阻涂覆(例如，旋涂)、软烘烤、遮罩对准、曝光、曝光后烘烤、显影光阻、漂洗、干燥(例如，硬烘烤)、其他合适的制程和/或其组合。蚀刻制程包括干式蚀刻、湿式蚀刻或干式蚀刻和湿式蚀刻的组合。干式蚀刻制程可以使用含氟气体(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、和/或六氟乙烷(C2F6))、含氯气体(例如，氯气、三氯甲烷、四氯化碳、和/或三氯化硼(BCl3))、含溴气体(例如、溴化氢(HBr)和/或三溴甲烷(CHBr3))、含碘气体、其他合适的气体和/或电浆和/或其组合。蚀刻制程可包括多步骤蚀刻以获得蚀刻选择性、灵活性和所需的蚀刻轮廓。
在一些实施例中，第一栅极3310'包括在核心通道区域2820和栅极介电层3312'之间的界面层。举例来说，界面层可以包括介电材料，例如氧化硅(SiO2)、硅氧化铪(HfSiO)或氮氧化硅(SiON)。界面层可以透过化学氧化、热氧化、原子层沉积、化学气相沉积和/或其他合适的方法形成。栅极介电层3312'可以包括诸如氧化铪(HfO2)的高介电常数介电层。或者，栅极介电层1012和1022可以包括其他高介电常数介电质，例如二氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化镧铪(HfLaO)、氧化硅铪(HfSiO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧钽化铪(HfTaO)、氧化钛铪(HfTiO)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、钛酸锶钡(BST)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅极介电层3312'可以透过原子层沉积、物理气相沉积、化学气相沉积、氧化和/或其他合适的方法形成。金属层3314'可以包括单层或者可选地多层结构(例如，具有选定功函数的金属层的各种组合以增强装置性能(功函数金属层))、衬垫层、润湿层、粘附层、金属合金或金属硅化物。透过实施例的方式，金属层3314'可包括钛(Ti)、银(Ag)、铝(Al)、氮化铝钛(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、铜(Cu)、钨(W)、铼(Re)、铱(Ir)、钴(Co)、镍(Ni)、其他合适的金属材料或其组合。金属层3314'可以透过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发或其他合适的制程形成。此外，金属层3314'可以分别使用不同的金属层以形成N型场效应晶体管和P型场效应晶体管。在各种实施例中，可以执行化学机械平坦化制程以从金属层3314'去除过量的金属，从而提供金属层3314'基本上平坦的顶表面。在一些实施例中，第一栅极3310'可以形成在核心通道区域2820的单侧上。在一些实施例中，第一栅极3310'可以位于核心通道区域2820的多于一侧上。
参考图34的实施例，在第一间隔物2920上方和第一栅极3310'周围形成第一层间介电质(interlayer dielectric,ILD)3410。第一层间介电质3410在许多方面类似于上面关于图29中的第一间隔物2920所讨论的那些。回蚀刻第一层间介电质3410以暴露第一栅极3310'的栅极表面的顶部的预定高度。
参考图35的实施例，回蚀刻图34的第一栅极3310'以形成第一栅极3310，其暴露第二源极/漏极区域3210。第一栅极3310包括栅极介电层3312和第一金属层3314。可以透过选择性干式蚀刻、选择性湿式蚀刻，其组合或其他合适的制程来去除第一栅极3310'的栅极表面的顶部部分。在一些实施例中，移除第一层间介电质3410上方的第一栅极3310'的栅极表面。
参考图36的实施例，在第一栅极3310上方形成第二栅极3610，并且回蚀刻第二栅极3610。第二栅极3610和第二层间介电层3620的形成类似于第一栅极3310和第一层间介电质3410的形成，因此在此省略其描述。而且，第二栅极3610在许多方面类似于上面关于图10中的第二栅极1020所讨论的那些。此外，核心通道区域2820、阻挡层2910'、外壳3110、第一栅极3310和第二栅极3610的长度与上面讨论的核心通道区域320、阻挡层510'、外壳810、第一栅极1010和第二栅极1020的长度与其之间的长度比相同或相似，因此在这里省略了其详细说明。第一栅极3310和第二栅极3610形成栅极堆叠3600。
参考图37的实施例，第二间隔物3710形成在第二层间介电层3620上并缠绕在第二源极/漏极区域3210周围。第二间隔物3710沉积在第二层间介电层3620上。第二间隔物3710在许多方面类似于上面关于图29中的第一间隔物2920所讨论的那些。另外，执行化学机械平坦化制程以平坦化第二间隔物3710的顶表面。
方法2600进行到操作2616，其中形成接触以分别接触第一源极/漏极区域、栅极堆叠和第二源极/漏极区域。参照图38的实施例，第二层间介电层3810形成在第二间隔物3710和第二源极/漏极区域3210上。第二层间介电层3810在许多方面类似于上面关于图29的第一间隔物2920所讨论的那些。
然后，接触3820、3830和3840形成在第二层间介电层3810中，以分别与第一源极/漏极区域2810、栅极堆叠3600和第二源极/漏极区域3210接触。在一些实施例中透过各种方法(包括干式蚀刻、湿式蚀刻或干式蚀刻和湿式蚀刻的组合)蚀刻第二层间介电层3810以形成多个开口。开口延伸穿过至少第二层间介电层3810。填充材料形成在开口中。在一些实施例中，可以在开口中填充金属材料，并且透过执行化学机械平坦化制程来移除金属材料的过量部分以形成接触3820、3830和3840。填充材料可以由钨、铝、铜或其他合适的材料制成。
半导体装置可以经历进一步处理以形成本领域中已知的各种特征和区域。例如，后续处理可以在基板2710上形成各种通孔/线和多层互连特征(例如，金属层和层间介电质)，以连接各种特征而形成包括一个或多个装置的功能电路。在进一步的实施例中，多层互连可以包括垂直互连(例如，通孔或接触)，以及水平互连(例如，金属线)。各种互连特征可以采用各种导电材料，包括铜、钨和/或硅化物。在一个实施例中，使用镶嵌和/或双镶嵌制程形成铜相关的多层互连结构。
此外，可以在方法2600之前、期间和之后实施附加的处理操作，并且可以根据方法100的各种实施例替换或消除上述一些处理操作。在一些实施例中，例如，可以实施方法2600的至少一部分以制造包括阻挡层2910的装置。参考图39，其中绘示半导体装置的示意图，此半导体装置包括在装置的漏极侧的阻挡层2910。在图39中省略了方法2600的操作2608(参见图26)。即，阻挡层2910未被掺杂。形成围绕阻挡层2910的第二栅极3610。在一些实施例中，阻挡层2910可以略微延伸超出第二栅极3610。在一些实施例中，第二栅极3610可以稍微延伸超过阻挡层2910。
第一栅极3310和第二栅极3610的功函数不同。在示例性实施例中，对于N型装置，第一栅极3310的功函数小于第二栅极3610的功函数约0.3eV至约0.6eV或大于0.6eV(例如，0.9eV)；对于P型装置，第一栅极3310的功函数大于第二栅极3610的功函数约0.2eV至约0.6eV或大于0.6eV(例如，0.9eV)。如果功函数的差异太小(例如，小于约0.2eV)，则能带可能不会对齐，并且如果差异太大(例如，大于约0.6eV)，则装置的截止状态电流可能会降低。在一些实施例中，第二栅极3610的等效氧化物厚度较小，并且可具有约0.25nm至约10nm的范围。此外，第二栅极3610的等效氧化物厚度小于第一栅极3310的等效氧化物厚度。
在一些其他实施例中，例如，实施至少一部分的方法2600以制造包括阻挡层2910'的装置。参考图40，其中绘示半导体装置的示意图，此半导体装置包括在半导体装置的漏极侧的阻挡层2910'。方法2600的操作2614在图40中不同。在图40中，形成第一栅极3310以缠绕核心通道区域2820和阻挡层2910'。将第一栅极3310定位成使其缠绕阻挡层2910'。在一些实施例中，阻挡层2910'可以略微延伸超出第一栅极3310。在一些实施例中，第一栅极3310可以稍微延伸超过阻挡层2910'。在一些实施例中，阻挡层2910'可具有大于约5×1018/cm3(例如，约5×1019/cm3)的掺杂浓度，并且核心通道区域2820可具有约1×1020/cm3的掺杂浓度。核心通道区域2820的第一掺杂剂和阻挡层2910'的第三掺杂剂具有相同的导电类型。在一些实施例中，阻挡层2910'的掺杂浓度高于第一源极/漏极区域2810的掺杂浓度并且低于核心通道区域2820的掺杂浓度。
利用这种配置，图38至图40中的半导体装置可以在VDD约0.3V时实现高性能互补式金属氧化物半导体速度。外壳3110包括通道部分3112和阻挡部分3114。在各种实施例中，掺杂的阻挡层2910'和/或第二栅极3610在阻挡部分3114处提供静电调控。因此，透过这种静电栅极调控，可以调控阻挡部分3114的能带，使得通道部分3112和阻挡部分3114之间的传导能量差可以减小。换句话说，阻挡部分3114的能带可以基本上与通道部分3112的能带对齐。在一些实施例中，传导能带差ΔE小于约0.2eV。
图41绘示根据本揭露的一些实施例中制造半导体装置的方法4100的流程图。图42至图46绘示根据图41的方法在各方面中处于各个阶段的半导体装置。方法4100开始于操作4102，其中提供基板。参考图42的实施例，在操作4102的一些实施例中，提供基板2710。基板2710可以是半导体基板(例如，硅基板)。基板2710在许多方面类似于上面关于图27中的基板2710所讨论的那些。
方法4100进行至操作4104，其中在基板上形成第一源极/漏极区域、核心通道区域、掺杂的阻挡层和第二源极/漏极区域。参照图43的实施例，在操作4104的一些实施例中，在基板上依序地形成第一源极/漏极区域2810、核心通道区域2820、阻挡层2910'和第二源极/漏极区域3210。在一些实施例中，预先在基板2710上形成多个磊晶层，并对这些磊晶层执行蚀刻制程以形成第一源极/漏极区域2810、核心通道区域2820、阻挡层2910'和第二源极/漏极区域3210。第一源极/漏极区域2810、核心通道区域2820、阻挡层2910'和第二源极/漏极区域3210在许多方面类似于上面关于图38中讨论的那些第一源极/漏极区域2810、核心通道区域2820、阻挡层2910'和第二源极/漏极区域3210。
在一些实施例中，在基板2710中并且在每个核心通道区域2820之间形成隔离特征2830。隔离特征2830在许多方面类似于上面关于图28中的隔离特征2830所讨论的那些。
然后，在基板2710上形成第一间隔物2920。透过沉积和蚀刻制程形成缠绕第一源极/漏极区域2810的第一间隔物2920。第一间隔物2920在许多方面类似于上面关于图29中的第一间隔物2920所讨论的那些。
方法4100进行到操作4106，其中形成外壳以缠绕核心通道区域和阻挡层。参照图44的实施例，在操作4106的一些实施例中，形成半导体材料4410以缠绕第一源极/漏极区域2810、核心通道区域2820、阻挡层2910'和第二源极/漏极区域3210。例如，形成半导体层以覆盖图43的结构，然后执行蚀刻制程以形成半导体材料4410。半导体材料4410在许多方面类似于上面关于图19中的半导体材料1910所讨论的那些。
参考图45。将缠绕第二源极/漏极区域3210之一部分的半导体材料4410掺杂以形成掺杂区域4510，其具有与第二源极/漏极区域3210相同的导电类型和类似的掺杂浓度。掺杂区域4510和第二源极/漏极区域3210形成半导体装置的漏极。剩余的半导体材料形成外壳3110。外壳3110在许多方面类似于上面关于图38中的外壳3110所讨论的那些。
方法4100进一步前进到操作4108和4110以及图46。由于栅极堆叠3600和接触3820、3830和3840的形成类似于上面提到的栅极堆叠3600和接触3820、3830以及3840的形成，因此在此省略其描述。在图46中，外壳3110包括通道部分3112和阻挡部分3114。阻挡层2910'的掺杂和/或第一栅极和第二栅极的配置在阻挡部分3114处提供静电调控以对齐通道部分3112和阻挡部分3114的能带。
在一些实施例中，阻挡层2910未被掺杂，并且包括第一栅极3310和第二栅极3610的栅极堆叠3600提供静电调控。在一些其它实施例中，栅极堆叠3600没有第二栅极3610，并且具有与核心通道区域320相同的导电类型的掺杂物的阻挡层2910'提供静电调控。在其他一些实施例中，阻挡层2910'和核心通道区域2820具有相反的导电类型的掺杂剂以抑制电流泄漏，并且包括第一栅极3310和第二栅极3610的栅极堆叠3600提供静电调控。
参考图47，其中绘示半导体装置的示意图，此半导体装置包括在阻挡层2910'(或2910)和第二源极/漏极区域3210之间的半导体材料4710。在图47中，半导体材料4710可以具有与第二源极/漏极区域3210相同的材料，但具有比第二源极/漏极区域3210更低的掺杂浓度。在一些实施例中，半导体材料4710是未掺杂的(本征的)。在一些其他实施例中，半导体材料4710掺杂有与第二源极/漏极区域3210相同的导电类型的掺杂剂。半导体材料4710中掺杂剂的分布可以是均匀的或不均匀的。例如，半导体材料4710的掺杂剂浓度在从阻挡层2910'朝向第二源极/漏极区域3210的方向上增加。半导体材料4710减少装置在截止状态下的双极漏电流。
参考图48，其绘示根据一些实施例的半导体装置的示意图。在图48中，第二源极/漏极区域3210、阻挡层2910'(或2910)，核心通道区域2820和第一源极/漏极区域2810依序地形成在基板2710上。然后，外壳3110和掺杂区域4510形成在基板2710上。此外，栅极堆叠3600的第一栅极3310形成在栅极堆叠3600的第二栅极3610上方。由于上面已提到了其他元件的形成，因此在此省略其描述。
图49是根据本揭露的一些实施例中制造半导体装置的方法的流程图。图50至图51绘示根据图49的方法在各方面处于各个阶段的半导体装置。如图49所示，方法2600省略了操作2608(参见图26)并且还包括操作4910。在一些实施例中，可以在操作2610和2612之间执行操作4910。
在本揭露的一些实施例中，预先执行操作2602至2606和2610的制造过程。由于相关的制造细节类似于图27至图29和图31，因此，在下文中将不再重复这方面的描述。方法2600进行到操作4910，其中外壳是掺杂的。参考图50的实施例，在操作4910的一些实施例中，外壳3110是掺杂的。
在本揭露的一些实施例中，可以掺杂通道部分3112和/或阻挡部分3114以调控其能带水平，并且本揭露不限于此方面。例如，如果半导体装置是N型装置，则通道部分3112可以掺杂有N型掺杂剂，并且如果半导体装置是P型装置，则通道部分3112可以掺杂有P型掺杂剂。通道部分3112的掺杂浓度可以从未掺杂的(本征的)到约5×1020/cm3。阻挡部分3114可以掺杂有与通道部分3112相同或不同的掺杂浓度和导电类型。例如，阻挡部分3114与通道部分3112相比具有相同的导电类型之较低掺杂浓度或者甚至是具有相反的导电类型的掺杂浓度，以减小通道部分3112和阻挡部分3114之间的能带差ΔE。阻挡部分3114的掺杂浓度可以从大约未掺杂的(本征的)到大约5×1020/cm3。
方法2600进行到操作2612、2614和2616以及图51。具体地，在操作2614中，栅极堆叠3600包括第一栅极3310并且没有第二栅极3610(参见图38)。如此，掺杂的通道部分3112和掺杂的阻挡部分3114在阻挡部分3114处提供静电调控，以对齐通道部分3112和阻挡部分3114的能带。此外，由于第二源极/漏极区域3210、第一栅极3310和接触3820至3840的形成类似于上述第二源极/漏极区域3210、第一栅极3310和接触3820至3840的形成，因此在此省略其描述。
在一些实施例中，图51中的阻挡层2910被掺杂，并且掺杂的阻挡层类似于图38的阻挡层2910'。在一些实施例中，图51中的栅极堆叠3600包括第一栅极3310和第二栅极3610，并且栅极堆叠3600类似于图38的栅极堆叠3600。
图52绘示根据一些实施例的半导体装置的I-V曲线。在图52中，在半导体装置的第一源极/漏极区域和第二源极/漏极区域之间流动的电流被绘示为施加在栅极堆叠上的栅极电压(Vg)的函数。线5201是具有低掺杂浓度(通常≤约5×1018/cm3)的核心通道区域的半导体装置的I-V曲线。在这种情况下，栅极电场在导通状态下使核心通道空乏，并且导通电流保持非常低(并且对于实用的互补式金属氧化物半导体应用而言太低)。更具体地，由核心通道空乏产生的长隧道距离强烈地抑制了导通状态下的能带间穿隧电流。核心通道空乏是透过高核心通道掺杂NCC得以缓解。线5202和5203是半导体装置的I-V曲线，其具有掺杂浓度为约1×1020/cm3的核心通道区域，即足够大使得在导通状态下未观察到核心通道空乏(应理解，掺杂是取决于尺寸，即取决于核心通道层的直径/厚度，此直径越小则掺杂越高，但是至少≥5×1018/cm3)。导通电流显著增加(≥50倍)。如本揭露中所讨论的，存在各种方式来对齐外壳能带。一种是掺杂阻挡层。另一种可能性是使用双功函数栅极，第三种可能性是在外壳中使用掺杂，或这些方法的组合。
根据本揭露的一些实施例，可以看出本揭露提供优于穿隧式场效应晶体管装置的益处。然而，应该理解，其他实施例可以提供额外的益处，并且并非所有益处都必须在此公开，并且并非所有实施例都需要特别的益处。其中一个益处是包括双栅极堆叠、掺杂的阻挡层和/或掺杂的外壳的装置在外壳的阻挡部分处提供静电调控。阻挡部分的能带可以基本上与外壳的通道部分的能带对齐。利用这种配置，可以以低功耗增加装置的导通电流。
根据本揭露的一些实施例，半导体装置包括第一源极/漏极区域和第二源极/漏极区域、核心通道区域、阻挡层、外壳和栅极堆叠。核心通道区域位于第一源极/漏极区域和第二源极/漏极区域之间，并掺杂有第一掺杂剂。阻挡层位于核心通道区域和第二源极/漏极区域之间，并掺杂有第二掺杂剂。外壳位于核心通道区域和阻挡层上方。栅极堆叠位于外壳上方。
在本揭露的一些实施例中，核心通道区域具有大于或等于5×1018/cm3的掺杂浓度。
在本揭露的一些实施例中，阻挡层的第二掺杂剂的浓度低于核心通道区域的第一掺杂剂的浓度。
在本揭露的一些实施例中，阻挡层的第二掺杂剂具有与核心通道区域的第一掺杂剂相同的导电类型。
在本揭露的一些实施例中，阻挡层的第二掺杂剂具有与核心通道区域的第一掺杂剂不同的导电类型。
在本揭露的一些实施例中，第一源极/漏极区域掺杂有第三掺杂剂，第一源极/漏极区域的第三掺杂剂具有与阻挡层的第二掺杂剂相同的导电类型。
在本揭露的一些实施例中，阻挡层的第二掺杂剂的浓度比第一源极/漏极区域的第三掺杂剂的浓度更高。
在本揭露的一些实施例中，外壳包括在核心通道区域上的通道部分，通道部分掺杂有第四掺杂剂，并且外壳的第四掺杂剂具有与核心通道区域的第一掺杂剂不同的导电类型。
在本揭露的一些实施例中，栅极堆叠包括核心通道区域上方的第一栅极和阻挡层上方的第二栅极，并且第二栅极与第一栅极具有不同的功函数。
在本揭露的一些实施例中，第二栅极的等效氧化物厚度低于第一栅极的等效氧化物厚度。
根据本揭露的一些实施例，半导体装置包括第一源极/漏极区域和第二源极/漏极区域、核心通道区域、阻挡层、外壳和栅极堆叠。核心通道区域位于第一源极/漏极区域和第二源极/漏极区域之间。阻挡层位于核心通道区域和第二源极/漏极区域之间。外壳位于核心通道区域和阻挡层上方。栅极堆叠位于外壳上方。栅极堆叠包括在核心通道区域上方的第一栅极和在阻挡层上方的第二栅极，并且第二栅极与第一栅极具有不同的功函数。
在本揭露的一些实施例中，外壳是未掺杂的。
在本揭露的一些实施例中，外壳包括在核心通道区域上的通道部分和在阻挡层上的阻挡部分。通道部分掺杂有第四掺杂剂，阻挡部分掺杂有第五掺杂剂。外壳的通道部分的第四掺杂剂与外壳的阻挡部分的第五掺杂剂具有相同的导电类型。
在本揭露的一些实施例中，外壳包括在核心通道区域上的通道部分和在阻挡层上的阻挡部分。通道部分掺杂有第四掺杂剂，阻挡部分掺杂有第五掺杂剂。外壳的通道部分的第四掺杂剂与外壳的阻挡部分的第五掺杂剂具有不同的导电类型。
根据本揭露的一些实施例，一种用于制造半导体装置的方法包括在基板上形成第一源极/漏极区域和核心通道区域。在核心通道区域附近形成阻挡层。形成包括在核心通道区域上方的通道部分和在阻挡层上的阻挡部分的外壳。在阻挡层附近形成第二源极/漏极区域。外壳的通道部分的传导能带与外壳的阻挡部分的传导能带对齐。
在本揭露的一些实施例中，对齐传导能带包括用具有与核心通道区域的第一掺杂剂相同的导电类型的第二掺杂剂掺杂阻挡层。
本揭露的一些实施例中，对齐传导能带包括形成栅极堆叠，使得栅极堆叠的第一栅极在核心通道区域上方，并且栅极堆叠的第二栅极在阻挡区域上方并且第二栅极具有与第一栅极不同的功函数。
在本揭露的一些实施例中，对齐传导能带包括用第四掺杂剂掺杂外壳的通道部分。
在本揭露的一些实施例中，在形成外壳之后执行第二源极/漏极区域的形成。
在本揭露的一些实施例中，在形成外壳之前执行第二源极/漏极区域的形成。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应当理解，他们可以容易地使用本揭露作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同益处。本领域技术人员还应该认识到，这样的等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一第一源极/漏极区域和一第二源极/漏极区域；
一核心通道区域，位于该第一源极/漏极区域和该第二源极/漏极区域之间，并掺杂有多个第一掺杂剂；
一阻挡层，位于该核心通道区域和该第二源极/漏极区域之间，并掺杂有多个第二掺杂剂；
一外壳，位于该核心通道区域和该阻挡层上；以及
一栅极堆叠，位于该外壳上。
CN201910812052.1A 2018-09-27 2019-08-30 半导体装置 Pending CN110957363A (zh)

Applications Claiming Priority (4)

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