TW202230536A - 積體電路結構及其製造方法 - Google Patents

積體電路結構及其製造方法 Download PDF

Info

Publication number
TW202230536A
TW202230536A TW110120304A TW110120304A TW202230536A TW 202230536 A TW202230536 A TW 202230536A TW 110120304 A TW110120304 A TW 110120304A TW 110120304 A TW110120304 A TW 110120304A TW 202230536 A TW202230536 A TW 202230536A
Authority
TW
Taiwan
Prior art keywords
layer
source
drain
doped region
dielectric cap
Prior art date
Application number
TW110120304A
Other languages
English (en)
Other versions
TWI809411B (zh
Inventor
熊德智
吳俊德
鵬 王
林煥哲
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202230536A publication Critical patent/TW202230536A/zh
Application granted granted Critical
Publication of TWI809411B publication Critical patent/TWI809411B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)

Abstract

一種方法包括在閘極結構上沉積介電蓋。在沉積介電蓋之後，在源極/汲極區域上形成源極/汲極接觸。摻雜介電蓋的頂部，以在介電蓋中形成摻雜區域。在摻雜介電蓋的頂部之後，在介電蓋上沉積蝕刻停止層與層間介電層。形成通孔開口，延伸穿過層間介電層與蝕刻停止層，以暴露源極/汲極接觸。在通孔開口中填充源極/汲極通孔。

Description

積體電路結構及其製造方法
積體電路(IC)材料與設計的技術進步已經產生幾代的積體電路，其中每一代具有比前一代更小與更複雜的電路。在積體電路發展的過程中，功能密度（即每個晶片區域的內連接元件的數量）通常增加，而幾何尺寸（即可以使用製造製程產生的最小部件（或線））減小。這種按照比例縮小的製程通常可藉由提高生產效率與降低相關成本來提供好處。
以下揭露提供用於實施本揭露之一些實施方式或實例之不同特徵。下文描述組件及配置之特定實例以簡化本揭露之一些實施方式。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括附加特徵可形成在第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露之一些實施方式在各種實例中可重複參考符號及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施方式及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在……之下」、「在……下方」、「下面的」、「在……上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。
如本文所使用，「大約(around)」、「約(about)」、「近似(approximately)」、或「實質上(substantially)」應當通常意指在給定值或範圍的20%內、或10%內、或5%內。本文給出的數字數量係近似的，意指若並未明確聲明，則術語「大約(around)」、「約(about)」、「近似(approximately)」、或「實質上(substantially)」可以是推斷的。
鰭片(fins)可以藉由任何適當的方法來圖案化。舉例來說，可以使用一或多種微影製程來圖案化鰭片，包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程將微影與自對準製程相結合，允許製作出例如與使用單個直接微影製程可得之圖案相比具有更小節距之圖案。舉例來說，在一個實施方式中，在基板上形成犧牲層並且使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁形成間隔物。然後移除犧牲層，後續可以使用剩餘的間隔物來圖案化鰭片。
在完成用於製造電晶體的前端(front-end-of-line；FEOL)製程之後，在電晶體的源極/汲極區域上形成源極/汲極接觸。而後，在源極/汲極接觸上形成源極/汲極通孔，以將源極/汲極接觸電性連接至隨後形成的內連接金屬線。源極/汲極通孔的形成通常包含在源極/汲極接觸上沉積層間介電(interlayer dielectric；ILD)層，藉由使用各向異性蝕刻形成延伸穿過層間介電層的通孔開口，然後在通孔開口中沉積一層或多層金屬層以作為源極/汲極通孔。為了防止在各向異性蝕刻製程的期間過度蝕刻(over-etching)源極/汲極接觸，在形成層間介電層之前，在源極/汲極接觸上形成一個額外的蝕刻停止層（也稱為中間接觸蝕刻停止層(middle contact etch stop layer；MCESL)）。中間接觸蝕刻停止層具有與層間介電層不同的蝕刻選擇性，因此中間接觸蝕刻停止層可以減慢形成通孔開口的蝕刻製程，從而防止過度蝕刻源極/汲極接觸。為了防止在中間接觸蝕刻停止層的蝕刻製程的期間過度蝕刻源極/汲極接觸附近的介電材料，可以在形成中間接觸蝕刻停止層之前對介電材料執行額外的佈植製程。佈植製程在介電材料中形成摻雜區域，摻雜區域可具有與中間接觸蝕刻停止層不同的蝕刻選擇性，因此摻雜區域可以減慢甚至停止形成通孔開口的蝕刻製程，從而防止了對摻雜區域下的介電材料的過度蝕刻，從而可降低洩漏電流的風險。
第1圖至第18D圖繪示根據本揭露之一些實施方式的形成積體電路結構100的中間階段之立體圖與剖面圖。根據一些示例性之實施方式，形成的電晶體可包含p型電晶體（例如p型FinFET）與n型電晶體（例如n型FinFET）。透過不同視圖與說明性的實施方式，相似的參考符號可用於指示相似的元件。應理解到，可以在第1圖至第18D圖所示的製程之前、期間與之後提供額外的步驟，且前述方法之額外的實施方式可以替換或刪除以下所描述的一些實施方式。步驟/製程的順序可以互換。
第1圖繪示結構的立體圖。結構包含基板12。基板12可以是半導體基板（在一些實施方式中也稱為晶圓），其可以是矽基板、矽鍺基板或由其他半導體材料形成的基板。根據本揭露的一些實施方式，基板12包括塊狀矽基板與在塊狀矽基板上的磊晶矽鍺(SiGe)層或鍺層（其中沒有矽）。基板12可被p型或n型的不純物摻雜。例如淺溝槽隔離(STI)區域的隔離區域14可被形成，以延伸到基板12中。基板12在鄰近隔離區域14之間的部分被稱為半導體帶102。
隔離區域14可包含襯墊氧化物（未繪示）。襯墊氧化物可以由通過對基板12的表面層執行熱氧化而形成的熱氧化物來形成。襯墊氧化物還可以是使用例如原子層沉積(ALD)、高密度電漿增強化學氣相沉積(HDPCVD)或化學氣相沉積(CVD)來形成。隔離區域14還可包含在襯墊氧化物上的介電材料，並且前述的借電材料可使用可流動化學氣相沉積(FCVD)、旋塗(spin-on coating)等方法來形成。
參閱第2圖。凹陷隔離區域14，使得半導體帶102的頂部凸出高於鄰近的隔離區域14的頂表面，以形成凸出的鰭片104。可以使用乾式蝕刻製程來執行蝕刻，其中氨(NH 3)與三氟化氮(NF 3)用作蝕刻氣體。在蝕刻製程中，可能會產生電漿。也可以包含氬氣。根據本揭露的一些可替代的實施方式，凹陷隔離區域14使用溼式蝕刻製程。蝕刻化學劑可例如包含稀釋的氟化氫(HF)。
在上述示例性的實施方式中，可以藉由任何適當的方法來圖案化鰭片。舉例來說，可以使用一或多種微影製程來圖案化鰭片，包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程將微影與自對準製程相結合，允許製作出例如與使用單個直接微影製程可得之圖案相比具有更小節距之圖案。舉例來說，在一個實施方式中，在基板上形成犧牲層並且使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁形成間隔物。然後移除犧牲層，後續可以使用剩餘的間隔物來圖案化鰭片。
凸出鰭片104的材料也可以用不同於基板12的材料代替。舉例來說，若凸出鰭片104用於n型電晶體，則凸出鰭片104可以由Si、SiP、SiC、SiPC形成，或三到五族(III-V)化合物半導體，例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs或其他適當的材料。另一方面，如果凸出鰭片104用於p型電晶體，則凸出鰭片104可以由Si、SiGe、SiGeB、Ge形成，或三到五族(III-V)化合物半導體，例如InSb、GaSb、InGaSb或其他適當的材料。
參閱第3A圖與第3B圖。虛設閘極結構106形成在凸出鰭片104的頂表面與側壁上。第3B圖繪示從包含第3A圖中的線B-B的垂直平面獲得的剖面圖。虛設閘極結構106的形成包含在鰭片104上依序沉積閘極介電層與虛設閘極電極層，隨後圖案化閘極介電層與虛設閘極電極層。在圖案化後，虛設閘極結構106包含閘極介電層108與在閘極介電層108上的虛設閘極電極110。閘極介電層108可以是任何可接受的介電層，例如氧化矽、氮化矽、其他適當的材料，或其組合，並且可以使用任何可接受的製程形成，例如熱氧化、旋轉製程、化學氣相沉積(CVD)或其他適當的方法。虛設閘極電極110可以是任何可接受的電極層，例如可包含多晶矽、金屬、其他適當的材料，或其組合。可以藉由任何可接受的沉積製程來沉積閘極電極層，諸如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或其他適當的方法。虛設閘極結構106中的每一個都跨過單個或多個凸出鰭片104。虛設閘極結構106可以具有與對應的凸出鰭片104的長度方向垂直的長度方向。
遮罩圖案可形成在閘極電極層上以輔助圖案化。在一些實施方式中，硬遮罩圖案包括在多晶矽的覆蓋層上的底遮罩112與在底遮罩112上的頂遮罩114。硬遮罩圖案可由SiO 2、SiCN、SiON、Al 2O 3、SiN，或其他適當的材料製成。在一些實施方式中，底遮罩112包含氧化矽，並且頂遮罩114包含氮化矽。藉由使用遮罩圖案作為蝕刻遮罩，將虛設電極層圖案化為虛設閘極電極110，並且將毯狀(blanket)閘極介電層圖案化為閘極介電層108。
接著，如第4圖繪示，閘極間隔物116形成在虛設閘極結構106的側壁上。在閘極間隔物116形成步驟之一些實施方式中，間隔物材料層沉積在基板12上。間隔物材料層可以是共形層(conformal layer)，其後續被回蝕以形成閘極間隔物116。在一些實施方式中，間隔物材料層包含多個層，例如第一間隔物層118與形成在第一間隔物層118上的第二間隔物層120。第一間隔物層118與第二間隔物層120可分別由適當的材料製成，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN及/或其組合。作為示例而非限制，可以藉由使用例如化學氣相沉積製程(CVD)、低於大氣壓的氣相沉積製程CVD(subatmospheric CVD；SACVD)製程、可流動氣相沉積製程、ALD製程、PVD製程或其他適當的製程在虛設閘極結構106上依序沉積兩種不同的介電材料，來形成第一間隔物層118與第二間隔物層120。接著在沉積的第一間隔物層118與第二間隔物層120上執行各向異性蝕刻製程，以暴露鰭片104的未被虛設閘極結構106覆蓋的部分（例如，在鰭片104的源極/汲極區域中）。可以藉由前述的各向異性蝕刻製程，以移除在虛設閘極結構106正上方的第一間隔物層118的部分與第二間隔物層120的部分。為了簡化起見，可以保留虛設閘極結構106的側壁上的第一間隔物層118與第二間隔物層120的部分，從而形成閘極側壁間隔物，其被表示為閘極間隔物116。在一些實施方式中，第一間隔物層118由氧化矽形成，其中氧化矽具有比氮化矽低的介電常數，並且第二間隔物層120由氮化矽形成，其中氮化矽比氧化矽於後續的刻蝕製程（例如，在鰭片104中蝕刻源極/汲極凹陷）具有較高的蝕刻阻抗。在一些實施方式中，閘極間隔物116可用於偏移隨後形成的摻雜區域，例如源極/汲極區域。閘極間隔物116可以進一步用於設計或修改源極/汲極區域的輪廓。
在閘極間隔物116的形成完成後，源極/汲極結構122形成在鰭片104的未被虛設閘極結構106與閘極間隔物116覆蓋的源極/汲極區域上。所得的結構繪示於第5圖。源極/汲極結構122包含鰭片104的凹陷源極/汲極區域，隨後在鰭片104的凹陷源極/汲極區域中磊晶成長半導體材料。
鰭片104的源極/汲極區域可使用適當的選擇性蝕刻製程凹陷，前述的選擇性蝕刻製程攻擊（蝕刻）半導體鰭片104，而幾乎不攻擊虛設閘極結構106的閘極間隔物116與頂遮罩114。可以藉由使用電漿源與蝕刻劑氣體的乾式化學蝕刻來凹陷半導體鰭片104。電漿源可以是電感耦合電漿(inductively coupled plasma；ICR)蝕刻、變壓器耦合電漿(transformer coupled plasma；TCP)蝕刻、電子迴旋共振(electron cyclotron resonance；ECR)蝕刻、反應離子蝕刻(recative ion etch；RIE)等，並且蝕刻劑氣體可以是氟、氯、溴，及其組合，或其他適當的蝕刻劑氣體，前述的蝕刻劑氣體在蝕刻半導體鰭片104具有比蝕刻虛設閘極結構106的閘極間隔物116與頂遮罩114更快的蝕刻速率。在一些其他的實施方式中，凹陷半導體鰭片104可藉由溼式化學蝕刻，例如過氧化銨混合物(ammonium peroxide mixture；APM)、NH 4OH、四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、前述的組合，或其他適當的材料，前述的溼式化學蝕刻在蝕刻半導體鰭片104具有比蝕刻虛設閘極結構106的閘極間隔物116與頂遮罩114更快的蝕刻速率。在一些其他的實施方式中，可以藉由使用乾式化學蝕刻與溼式化學蝕刻之組合來凹陷半導體鰭片104。
一旦在鰭片104的源極/汲極區域中形成凹陷，即可在鰭片104的源極/汲極凹陷中形成源極/汲極磊晶結構122，藉由使用一或多種磊晶(epitaxy或epitaxial)製程，以在半導體鰭片104上提供一或多種磊晶材料。在磊晶成長製程期間，閘極間隔物116將一或多種磊晶材料限制為鰭片104中的源極/汲極區域。在一些實施方式中，磊晶結構122的晶格常數與半導體鰭片104的晶格常數不同，因此鰭片104中以及磊晶結構122之間的通道區域可以被磊晶結構122拉緊(strained)或應力(stressed)，以改善半導體元件的載體遷移率並且增強元件性能。磊晶製程包含化學氣相沉積(CVD)技術、分子束磊晶及/或其他適當的製程，化學氣相沉積技術可例如PECVD、氣相磊晶(vapor-phase exitaxy；VPE)及/或超高真空CVD(ultra-high cacyym CVD；UHV-CVD)。磊晶製程可以使用與半導體鰭片104的成分相互作用的氣態及/或液態前驅物。
在一些實施方式中，源極/汲極磊晶結構122可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當的材料。源極/汲極磊晶結構122可以在磊晶製程期間藉由引入摻雜劑而被原位摻雜，前述的摻雜劑包含p型摻雜劑，例如硼或BF 2；n型摻雜劑，例如磷或砷；及/或其他適當的摻雜劑，包含前述的組合。如果源極/汲極磊晶結構122未被原位摻雜，則執行佈植製程（即接合佈植製程）以摻雜源極/汲極磊晶結構122。在一些示例性的實施方式中，在n型電晶體中的源極/汲極磊晶結構122可包含SiP，而在p型晶體管中的源極/汲極磊晶結構122可包含GeSnB及/或SiGeSnB。在具有不同元件類型的實施方式中，可以在n型元件區域上形成遮罩，例如光阻，同時暴露p型元件區域，並且p型磊晶結構可以在p型元件區域中的暴露鰭片104上形成。然後可以移除遮罩。隨後，可以在暴露n型元件區域時，在p型元件區域上形成諸如光阻的遮罩，並且n型磊晶結構可以在n型元件區域中的暴露鰭片104上形成。然後可以移除遮罩。
一旦源極/汲極磊晶結構122形成，可執行退火製程以活化源極/汲極磊晶結構122中的p型摻雜劑或n型摻雜劑。退火製程可以是例如快速熱退火(rapid thermal anneal；RTA)、雷射退火、毫秒熱退火(millisecond thermal annealing；MSA)製程，或其他適當的製程。
接著，在第6圖中，層間介電(interlayer dielectric；ILD)層126形成在基板12上。在一些實施方式中，在形成層間介電層126之前，形成接觸蝕刻停止層(contact etch sop layer；CESL)。在一些實施方式中，接觸蝕刻停止層包含氮化矽層、氧化矽層、氮氧化矽層，及/或其他與層間介電層126具有不同蝕刻選擇性之適當材料。接觸蝕刻停止層可以藉由例如電漿增強化學氣相沉積(PECVD)製程及/或其他適當的沉積或氧化製程形成。在一些實施方式中，層間介電層126包含例如原矽酸四乙酯(tetraethylorthosilicate；TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼摻雜矽玻璃(boro-silicate glass；BSG)及/或具有與接觸蝕刻停止層不同的蝕刻選擇性的其他適當的介電材料。層間介電層126可以藉由PECVD製程或其他適當的沉積技術來沉積。在一些實施方式中，在形成層間介電層126之後，可以對晶圓進行高熱預算製程(high thermal budget proxess)以退火層間介電層126。
在一些實施方式中，在形成層間介電層126之後，可以執行平坦化製程以移除層間介電層126的過量材料。例如，平坦化製程包含化學機械平坦化(CMP)製程，前述的化學機械平坦化製程可移除層間介電層126（以及接觸蝕刻停止層，若存在的話）重疊於虛設閘極結構106上的部分。在一些實施方式中，化學機械平坦化製程進一步移除底遮罩112與頂遮罩114（如第5圖所示）並且暴露虛設閘極電極110。
接著，如第7圖所示，移除剩餘的虛設閘極結構106（參閱第6圖），從而在對應的閘極側壁間隔物116之間形成閘極溝槽GT1。使用選擇性蝕刻製程（例如選擇性乾式蝕刻、選擇性溼式蝕刻，或其組合）移除虛設閘極結構106，前述的選擇性蝕刻製程在蝕刻虛設閘極結構106中的材料具有比蝕刻其他材料（例如，閘極間隔物116、接觸蝕刻停止層及/或層間介電層126）更快的蝕刻速率。
隨後，如第8圖所示，在閘極溝槽GT1中分別形成替換閘極結構130。閘極結構130可以是FinFET的最終閘極。最終閘極結構的每一個可以是高k(high-k)/金屬閘極堆疊，但是其他組成也是可能的。在一些實施方式中，每個閘極結構130形成與由鰭片104提供的通道區域的三個側面相關聯的閘極。換句話說，每個閘極結構130在三個側面上纏繞鰭片104。在不同的實施方式中，高k/金屬閘極結構130包含襯在閘極溝槽GT1上的閘極介電層132、形成在閘極介電層132上的功函數金屬層134以及形成在功函數金屬層134上且填充剩餘的閘極溝槽GT1的填充金屬136。閘極介電層132包含界面層（例如氧化矽層）與位於界面層上的高k閘極介電質。如本揭露的一些實施方式所使用與描述的，高k閘極介電質包含具有高介電常數的介電材料，例如介電常數大於熱氧化矽的介電常數（〜3.9）。在高k/金屬閘極結構130內使用的功函數金屬層134及/或填充金屬136可包含金屬、金屬合金或金屬矽化物。高k/金屬閘極結構130的形成可包含多種沉積製程以形成各種閘極材料、一或多個襯墊層，以及一或多種CMP製程以移除過量的閘極材料。
在一些實施方式中，閘極介電層132的界面層可包含諸如氧化矽(SiO 2)、HfSiO或氮氧化矽(SiON)的介電材料。界面層可以藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適當的方法形成。閘極介電層132的高k介電層可包含氧化鉿(HfO 2)。在一些其他的實施方式中，閘極介電層132可包含其他高k介電質，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta 2O 5)、氧化釔(Y 2O 3)、氧化鍶鈦(SrTiO 3，STO)、氧化鋇鈦(BaTiO 3，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鋁(Al 2O 3)、氮化矽(Si 3N 4)、氧氮化物(SiON)，及其組合。
功函數金屬層134可包含功函數金屬，以提供適當的功函數給高k/金屬閘極結構130。對於n型FinFET，功函數金屬層134可包含一或多個n型功函數金屬(N-metal)。n型功函數金屬可示例性地包含但不限於鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物（例如碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC)）、鋁化物及/或其他適當的材料。另一方面，對於p型FinFET，功函數金屬層134可包含一或多種p型功函數金屬(P-metal)。p型功函數金屬可示例性地包含但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物及/或其他適當的材料。
在一些實施方式中，填充金屬136可示例性地包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN，或其他適當的材料。
參閱第9圖。執行回蝕製程，以回蝕替換閘極結構130與閘極間隔物116，從而在回蝕閘極結構130與回蝕閘極間隔物116上方形成凹陷R1。替換閘極結構130具有與閘極間隔物116不同的蝕刻選擇性，可以先執行第一選擇性蝕刻製程，以回蝕替換閘極結構，以降低替換閘極結構130。然後，執行第二選擇性蝕刻製程，以降低閘極間隔物116。如此一來，替換閘極結構130的頂表面與閘極間隔物116的頂表面位於不同的水平位置。舉例來說，在如第9圖所示的實施方式中，替換閘極結構130的頂表面低於閘極間隔物116的頂表面。然而，在一些其他的實施方式中，替換閘極結構130的頂表面可以高於閘極間隔物116的頂表面或與閘極間隔物116的頂表面齊平。
隨後，藉由諸如CVD或ALD之類的適當製程分別在替換閘極結構130的頂部上形成金屬蓋138。在一些實施方式中，金屬蓋138使用自下而上(bottom-up)的方法形成在替換閘極結構130上。舉例來說，金屬蓋138在諸如功函數金屬層134與填充金屬136的金屬表面上選擇性地成長，因此閘極間隔物116的側壁實質上沒有金屬蓋138的成長。作為示例性而非限制，金屬蓋138可以是實質上無氟的鎢(fluorine-free tungsten；FFW)膜，無氟的鎢具有的氟污染物的量小於5原子百分比(atomic percent)且氯污染物的量大於3原子百分比。FFW膜或包含FFW的膜可以使用一或多種基於非氟的鎢前驅物並通過ALD或CVD形成，前述的前驅物可例如但不限於五氯化鎢(WCl 5)、六氯化鎢(WCl 6)等。在一些實施方式中，金屬蓋138的部分可過量填充(overfill)在閘極介電層132的上方，使得金屬蓋138也可以覆蓋閘極介電層132的暴露表面。由於金屬蓋138使用自下而上的方式形成。透過這種方式，可以例如藉由減少重複的回蝕製程來簡化其形成，前述的回蝕製程可用於移除因共形成長而產生的不需要的金屬材料。
在一些使用自下而上的方法來形成金屬蓋138的實施方式中，與介電表面（即閘極間隔物116的介電質）相比，金屬蓋138的成長在金屬表面（即閘極結構130中的金屬）上具有不同的成核延遲(nucleation delay)。金屬表面上的成核延遲比介電表面上的成核延遲短。成核延遲的差異因而允許在金屬表面上選擇性成長。在本揭露之各種的實施方式中，利用這樣的選擇性來允許金屬從閘極結構130成長，同時抑制金屬從閘極間隔物116成長。如此一來，金屬蓋138在閘極結構130上的沉積速率比在閘極間隔物116上的沉積速率快。在一些實施方式中，所得的金屬蓋138的頂表面低於已回蝕的閘極間隔物116的頂表面。然而，在一些實施方式中，金屬蓋138的頂表面可以高於已回蝕的閘極間隔物116的頂表面，或與已回蝕的閘極間隔物116的頂表面齊平。
接著，如第10圖所示，在基板12上沉積介電蓋層140，直到凹陷R1被過度填充。介電蓋層140包含SiN、SiC、SiCN、SiON、SiCON，或其組合等。藉由諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、遠程電漿原子層沉積(remote plasma ALD；RPALD)、電漿增強原子層沉積(PEALD)，或其組合等。然後執行CMP製程，以移除凹陷R1外部的蓋層，從而將介電蓋層140的部分留在凹陷R1中，以作為介電蓋142。所得的結構繪示於第11圖。
參閱第12圖。形成源極/汲極接觸144延伸穿過層間介電層126（與接觸蝕刻停止層，若存在的話）。作為示例而非限制，源極/汲極接觸144的形成可包含執行一或多個蝕刻製程以形成延伸穿過層間介電層126，以暴露源極/汲極磊晶結構122的接觸開口、沉積一或多種金屬材料並過量填充接觸開口，然後執行CMP製程，以移除接觸開口外部的多餘金屬材料。在一些實施方式中，一或多個蝕刻製程是選擇性蝕刻，其以比蝕刻介電蓋142與閘極間隔物116更快的蝕刻速率來蝕刻層間介電層126。如此一來，使用介電蓋142與閘極間隔物116作為蝕刻遮罩來執行選擇性蝕刻，使得接觸開口以及源極/汲極接觸144自對準在源極/汲極磊晶結構122上形成，而無需使用額外的微影製程。在此情況下，允許以自對準的方式形成源極/汲極接觸144的介電蓋142可以被稱為自對準接觸(self-aligned-contact；SAC)蓋142。
在第13A圖與第13B圖中，執行離子佈植製程IMP1，以將一或多種雜質（例如摻雜劑離子）摻雜到介電蓋142中。例如，離子化的摻雜劑DP（例如氧、鍺、氬、氙、硼，或其他適當的摻雜劑，其可與介電蓋142的材料產生不同的蝕刻選擇性）可被佈植到介電蓋142中，從而在介電蓋142中形成摻雜區域1421。在一些實施方式中，圖案化的遮罩（例如圖案化的光阻）可以藉由在執行離子佈植製程IMP1之前使用適當的微影製程來覆蓋源極/汲極接觸144的暴露表面來形成，使用圖案化遮罩作為佈植遮罩來執行離子佈植製程IMP1，然後在離子佈植製程IMP1完成（例如藉由灰化）之後移除圖案化遮罩。在此情況下，如第13A圖所示，源極/汲極接觸144實質上沒有摻雜劑DP。可替代地，離子佈植製程IMP1也可以將一些離子化的摻雜劑DP佈植到源極/汲極接觸144中，因此如第13B圖所示，在源極/汲極接觸144中形成摻雜區域1441。也就是說，源極/汲極接觸144的摻雜區域1441形成於未摻雜區域1442上。在此情況下，可以在隨後的蝕刻製程中對源極/汲極接觸144中的摻雜區域1441進行擊穿(punch)，以在源極/汲極接觸144上形成源極/汲極通孔。
在一些實施方式中，離子佈植製程IMP1以在從約1E15離子/cm 2(ion/cm 2)至約5E20離子/cm 2(ion/cm 2)的劑量、在從約1 keV至約180 keV的能量，以及約20°C至約450°C的溫度執行。所得的摻雜區域1421的摻雜劑濃度及/或摻雜劑深度取決於離子佈植製程IMP1的製程條件。若離子佈植製程IMP1的製程條件在上述選擇的範圍之外，則所得的摻雜區域1421中的摻雜劑濃度及/或摻雜劑深度對於減慢隨後的蝕刻製程可能是不被滿意的。
在一些實施方式中，離子佈植製程IMP1將分子氧離子(O 2 +)或原子氧離子(O +)佈植到介電蓋142中，從而在介電蓋142中產生氧摻雜(oxygen-doped)區域1421，同時保留介電蓋142的下部區域1422實質上未摻雜（亦稱為未摻雜區域1422）。如此一來，氧摻雜區域1421(1441)具有比未摻雜區域1422(1442)更高的氧濃度（或氧原子百分比）。作為示例而非限制，氧摻雜區域1421(1441)的氧濃度在從約1E18原子/cm 3(atoms/cm 3)至約5E23原子/cm 3的範圍內，並且未摻雜區域1422(1442)的氧濃度實質上為零。再者，摻雜區域1421與摻雜區域1441具有相同的摻雜劑DP。如果氧摻雜區域1421具有過高的氧濃度，則氧摻雜區域1421的蝕刻速率可能太慢而無法在隨後的蝕刻製程中的預期持續時間內被擊穿。如果氧摻雜區域1421具有過低的氧濃度，則氧摻雜區域1421的蝕刻速率可能太快而不能減慢隨後的蝕刻製程。
在一些實施方式中，由於離子佈植製程IMP1，氧摻雜區域1421(1441)具有氧濃度梯度。詳細來說，氧摻雜區域1421(1441)的氧濃度根據氧摻雜區域1421(1441)內的深度函數而變化。例如，隨著距離氧摻雜區域1421(1441)的頂表面的距離增加，氧濃度將會降低。在介電蓋142是氮化矽的一些實施方式中，氧摻雜區域1421中的氧與氮的原子比(oxygen-to-nitrogen atomic ratio)也為梯度。例如，隨著距離氧摻雜區域1421的頂表面的距離增加，氧摻雜區域1421中的氧與氮的原子比將會降低。在源極/汲極接觸144是金屬的一些實施方式中，氧摻雜區域1441中的氧與金屬(oxygen-to-metal)的原子比也為梯度。例如，隨著距離氧摻雜區域1441的頂表面的距離增加，氧摻雜區域1441中的氧與金屬的原子比將會降低。
在一些實施方式中，摻雜區域1421具有從介電蓋142的頂表面延伸到介電蓋142中之摻雜劑深度D1。在一些實施方式中，對於3奈米(nm)的技術節點，摻雜劑深度D1在從約1埃(Angstrom)到約50埃的範圍內。在一些進一步的實施方式中，摻雜劑深度D1與介電蓋142的最大厚度T1的比在從約3%至約60%的範圍內。如果摻雜劑深度D1及/或D1/T1比過小，則摻雜區域1421可能太薄而不能減慢隨後的蝕刻製程。如果摻雜劑深度D1及/或D1/T1比過大，則摻雜區域1421可能太厚而不能在預期的持續時間內被擊穿。對於其他的技術節點，例如20nm節點、16nm節點、10nm節點、7nm節點及/或5nm節點，摻雜劑深度D1可在從約1nm至約20nm的範圍內。
在一些實施方式中，在離子佈植製程IMP1完成之後，可以執行退火製程以修復介電蓋142及/或源極/汲極接觸144中的佈植損傷。在一些其他的實施方式中，可以跳過退火製程，使得摻雜區域1421(1441)不經歷退火製程。
在第14圖中，一旦形成摻雜區域1421（以及摻雜區域1441），則隨後在源極/汲極接觸144與介電蓋142之上形成中間接觸蝕刻停止層(MCESL)146。中間接觸蝕刻停止層146可以藉由PECVD製程及/或其他適當的沉積製程形成。在一些實施方式中，中間接觸蝕刻停止層146是氮化矽層及/或具有與隨後形成的層間介電層（如第15圖所示）與摻雜區域1421不同的蝕刻選擇性之其他適當的材料。
參閱第15圖。另一層間介電(ILD)層148形成於中間接觸蝕刻停止層146上。在一些實施方式中，層間介電層148包含例如原矽酸四乙酯(tetraethylorthosilicate；TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼摻雜矽玻璃(boro-silicate glass；BSG)及/或具有與中間接觸蝕刻停止層146不同的蝕刻選擇性的其他適當的介電材料。在一些特定的實施方式中，層間介電層148由矽氧化物(SiO X)形成。層間介電層148可以藉由PECVD製程或其他適當的沉積技術來沉積。
參閱第16A圖。隨後，藉由使用第一蝕刻製程（也稱為通孔蝕刻製程）ET1來圖案化層間介電層148，以形成延伸穿過層間介電層148的通孔開口O1。通孔蝕刻製程ET1的蝕刻持續時間被控制，以允許擊穿層間介電層148，同時中間接觸蝕刻停止層146作為蝕刻製程ET1的蝕刻停止層。在一些實施方式中，在通孔蝕刻製程ET1之前，執行微影製程以定義通孔開口O1的預期上視圖圖案。例如，微影製程可包含如第15圖所示的在層間介電層148上旋塗光阻層、執行後曝光(post-exposure)烘烤製程，以及顯影光阻層以形成具有通孔開口O1的上視圖圖案之圖案化遮罩。在一些實施方式中，可以使用電子束(electron beam；e-beam)微影製程或極紫外線(extreme ultraviolet；EUV)微影製程來圖案化光阻，以形成圖案化遮罩。
在一些實施方式中，通孔蝕刻製程ET1是各向異性蝕刻製程，例如電漿蝕刻。以電漿蝕刻為例，將具有第15圖中所示結構的半導體基板12裝入電漿工具中，並在含氟氣體（例如C 4F 8、C 5F 8、C 4F 6、CHF 3、或類似物）、惰性氣體（例如氬氣或氦氣）、選擇性的弱氧化劑（例如O 2、CO或類似物）的氣體混合物中暴露於RF或微波功率產生的電漿環境，其持續時間足以蝕刻穿過層間介電層148以形成通孔開口O1。電漿產生在包含C 4F 6、CF 4、CHF 3、O 2與氬氣之氣體混合物，可用於蝕刻穿過層間介電層148。電漿蝕刻環境的壓力在約10毫托(mTorr)至約100毫托之間，並且電漿在RF功率約50瓦(Watts)到約1000瓦之間產生。
在一些實施方式中，選擇通孔蝕刻製程ET1的前述蝕刻劑與蝕刻條件，使得中間接觸蝕刻停止層146（例如SiN）表現出比層間介電層148（例如SiO x）更慢的蝕刻速率。以此方式，中間接觸蝕刻停止層146可做為可檢測的蝕刻終點，從而防止過度蝕刻，故防止蝕刻中間接觸蝕刻停止層146。換句話說，調整通孔蝕刻製程ET1以比蝕刻氮化矽更快的蝕刻速率來蝕刻氧化矽。已觀察到，當從包含氫氣(H 2)的氣態混合物產生蝕刻電漿時，氮化矽的蝕刻速率增加。因此，根據本揭露的一些實施方式，使用無氫的氣體混合物執行通孔蝕刻製程ET1，以抑制氮化矽的蝕刻速率。換句話說，通孔蝕刻製程ET1中的電漿是在沒有氫氣(H 2)的氣體混合物中產生的。以此方式，在通孔蝕刻製程ET1中，氮化矽保持較低的蝕刻速率，從而允許以比蝕刻氮化矽（即中間接觸蝕刻停止層材料）更快的蝕刻速率來蝕刻氧化矽（即層間介電層材料）。
在一些實施方式中，如第16A圖所示，由於各向異性蝕刻的性質，通孔開口O1具有漸縮側壁的輪廓。然而，在一些其他的實施方式中，如第16B圖所示，可以對蝕刻條件進行細調(fined-tune)，以允許通孔開口O1具有垂直側壁的輪廓。
參閱第17A圖。藉由使用第二蝕刻製程（也稱為通孔蝕刻製程）ET2，圖案化中間接觸蝕刻停止層146，以形成延伸穿過中間接觸蝕刻停止層146的通孔開口O2。當摻雜區域1421作為蝕刻製程ET2的蝕刻停止層，通孔蝕刻製程ET2的蝕刻持續時間可被控制，以允許擊穿中間接觸蝕刻停止層146。
在一些實施方式中，通孔蝕刻製程ET2是各向異性蝕刻製程，例如電漿蝕刻，前述的電漿蝕刻可例如是電感耦合電漿(ICP)、電容耦合電漿(CCP)等，其使用與通孔蝕刻製程ET1不同的蝕刻劑及/或蝕刻條件。以這樣的方式選擇蝕刻製程ET2的蝕刻劑及/或蝕刻條件，使得摻雜區域1421表現出比中間接觸蝕刻停止層146更慢的蝕刻速率。以此方式，在蝕刻製程ET2期間，摻雜區域1421可以抑制或減慢介電蓋層140中的蝕刻。以電漿蝕刻為例，將具有第16A圖或第16B圖中所示結構的半導體基板12裝入電漿工具中，並在含氟氣體（例如CHF 3、CF 4、C 2F 2、C 4F 6、C xH yF z、或類似物，其中x、y、z大於0但不大於9）、含氫氣體（例如H 2）、惰性氣體（例如氬氣或氦氣）的氣體混合物中暴露於RF或微波功率產生的電漿環境，其持續時間足以蝕刻穿過中間接觸蝕刻停止層146而不蝕刻穿過摻雜區域1421。電漿蝕刻環境的壓力在約10毫托(mTorr)至約100毫托之間，並且電漿在RF功率約50瓦(Watts)到約1000瓦之間產生。
由含氫的氣體混合物產生的電漿以比蝕刻氮氧化矽更快的蝕刻速率來蝕刻氮化矽，因此使用含氫的氣體混合物進行的蝕刻製程ET2以比蝕刻中間接觸蝕刻停止層146更慢的速率蝕刻來蝕刻摻雜區域1421。以此方式，摻雜區域1421可以抑制或減慢在蝕刻製程ET2期間的過度蝕刻。在一些實施方式中，蝕刻製程ET2使用CHF 3氣體與H 2氣體的氣體混合物，CHF 3氣體與H 2氣體的流速比(flow rate ratio)為約1：1至約1：100。在一些實施方式中，蝕刻製程ET2使用CF 4氣體與H 2氣體的氣體混合物，CF 4氣體與H 2氣體的流速比為約1：1至約1：100。若H 2氣體的流速過高可能會導致蝕刻穿過中間接觸蝕刻停止層146時的蝕刻速率過快，從而導致中間接觸蝕刻停止層146中不可忽略的彎曲輪廓(bowing profile)。若H 2氣體的流速過低可能會導致中間接觸蝕刻停止層146與摻雜區域1421之間不足的蝕刻選擇性。在一些實施方式中，可以在蝕刻製程ET2期間對源極/汲極接觸144的摻雜區域1441進行擊穿，使得開口O2暴露出如第17C圖與第17D圖所示之源極/汲極接觸144的未摻雜區域1442。再者，在移除摻雜區域1441的期間，摻雜區域1421的一部分也被消耗。
在一些實施方式中，由於製程變化，在通孔開口O2與源極/汲極接觸144之間可能存在某些未對準（或重疊誤差）。或者，在一些實施方式中，通孔開口O2的尺寸（或寬度）可大於源極/汲極接觸144尺寸（或寬度）。無論哪種方式，通孔開口O2都可以暴露摻雜區域1421的部分。然而，由於在中間接觸蝕刻停止層146與摻雜區1421之間的蝕刻選擇性，摻雜區域1421可以減慢甚至停止形成通孔開口O2的蝕刻製程，從而反過來防止介電材料（例如介電蓋142）的過度蝕刻，並導致洩漏電流的風險降低。
在一些實施方式中，如第17A圖與第17C圖所示，由於蝕刻製程ET2的各向異性蝕刻的性質，通孔開口O2具有漸縮(tapered)側壁的輪廓。然而，在一些其他的實施方式中，可以對蝕刻製程ET2及/或先前的通孔蝕刻製程ET1的蝕刻條件進行細調，以允許通孔開口O2具有垂直側壁的輪廓，如第17B圖與第17D圖所示。
參閱第18A圖。隨後，在通孔開口O1與通孔開口O2中形成源極/汲極通孔150，以使物理與電性連接於源極/汲極接觸144。形成源極/汲極通孔150可藉由以下示例而非限制的方式，沉積一或多的金屬材料過量填充(overfill)通孔開口O1與通孔開口O2，然後進行CMP製程以移除通孔開口O11與通孔開口O2外面的多餘金屬材料。作為CMP製程的結果，源極/汲極通孔150具有與層間介電層148實質上共面的頂表面。源極/汲極通孔150可包含諸如銅、鋁、鎢、前述組合或類似材料之金屬材料，並且可以使用PVD、CVD、ALD或類似方法形成。在一些實施方式中，源極/汲極通孔150可進一步包含一或多個阻障/黏著層（未繪示），以保護層間介電層148及/或中間接觸蝕刻停止層146免於受到金屬擴散（例如銅擴散）。一或多個阻障/黏著層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料，並且可以使用PVD、CVD、ALD或類似方法形成。
源極/汲極通孔150繼承通孔開口O1與通孔開口O2的幾何形狀。換句話說，源極/汲極通孔150的側壁線性地延伸穿過層間介電層148的整個厚度與中間接觸蝕刻停止層146的整個厚度。詳細來說，源極/汲極通孔150與層間介電層148形成第一線性界面1501，源極/汲極通孔150與中間接觸蝕刻停止層146形成第二線性界面1502。第二線性界面1502從第一線性界面1501向下延伸，並且第一線性界面1501與第二線性界面1502彼此對準。
在一些實施方式中，如第18A圖與第18C圖所示，由於蝕刻製程ET2的各向異性蝕刻的性質，源極/汲極通孔150具有漸縮側壁的輪廓。然而，在一些其他的實施方式中，可以對蝕刻製程ET2的蝕刻條件進行細調，以允許通孔開口O1並且因此源極/汲極通孔150具有垂直側壁的輪廓，如第18B圖與第18D圖所示。
第19圖至第23B圖繪示根據本揭露之一些其他的實施方式之用於製造積體電路結構100a的不同階段的示例性剖面圖。應理解到，可以在第19圖至第23B圖所示的製程之前、期間與之後提供額外的步驟，且前述方法之額外的實施方式可以替換或刪除以下所描述的一些實施方式。步驟/製程的順序可以互換。在以下的實施方式中，相同或相似的構造、材料、製程及/或步驟如第1圖至第18D圖所述，故不重複贅述。
在如第15圖所示的結構形成之後，圖案化層間介電層148，以形成至少一個向下延伸穿過層間介電層148、中間接觸蝕刻停止層146以及介電蓋142並且到達金屬蓋138的閘極接觸開口O3。所得的結構繪示於第19圖。層間介電層148可以藉由使用適當的微影與蝕刻技術來圖案化。
接著，如第20圖所示，圖案化遮罩層M1形成在基板12上，以填充閘極接觸開口O3。圖案化遮罩層M1具有開口O4垂直於源極/汲極接觸144上。在一些實施方式中，圖案化遮罩層M1可以是由適當的微影製程形成的光阻遮罩。微影製程可包含如第19圖所示的結構上旋塗光阻層、執行後曝光烘烤製程，以及顯影光阻層以形成圖案化遮罩層M1。在一些實施方式中，可以使用電子束(electron beam；e-beam)微影製程或極紫外線(extreme ultraviolet；EUV)微影製程來圖案化光阻，以形成圖案化遮罩元件。
參閱第21圖。在圖案化遮罩層M1就位的情況下，執行通孔蝕刻製程ET3，以形成延伸穿過層間介電層148的通孔開口O5。通孔蝕刻製程ET3的蝕刻持續時間被控制，以移除層間介電層148並且停止在中間接觸蝕刻停止層146。關於通孔蝕刻製程ET3的製程細節先前已在相對於通孔蝕刻製程ET1討論，因此為了簡化起見，在此不重複敘述。
參閱第22圖。執行蝕刻製程ET4，以蝕刻中間接觸蝕刻停止層146，從而將通孔開口O5加深到源極/汲極接觸144的摻雜區域1441以及在源極/汲極接觸144與圖案化遮罩層M1之間的介電蓋142的摻雜區域1421的一部分。作為蝕刻製程ET4的結果，源極/汲極接觸144的摻雜區域1441與介電蓋142的摻雜區域1421在加深的通孔開口O5的底部被暴露。關於通孔蝕刻製程ET4的製程細節先前已在相對於通孔蝕刻製程ET2討論，因此為了簡化起見，在此不重複敘述。
在蝕刻製程ET4完成之後，可藉由灰化及/或溼式剝離(wet stripping)將圖案化遮罩層M1從閘極接觸開口O3移除，隨後形成對接(butted)接觸（或對接通孔）152，以填充通孔開口O5與閘極接觸開口O4。所得到的結構繪示於第23A圖與第23B圖。關於對接接觸152的材料與製造製程細節類似於源極/汲極通孔150，因此為了簡化起見，在此不重複敘述。
對接接觸152繼承通孔開口O3與通孔開口O5的幾何形狀。換句話說，對接接觸152的側壁線性地延伸穿過層間介電層148的整個厚度與中間接觸蝕刻停止層146的整個厚度。詳細來說，對接接觸152與層間介電層148形成第一線性界面1521，對接接觸152與中間接觸蝕刻停止層146形成第二線性界面1522。第二線性界面1522從第一線性界面1521向下延伸，並且第一線性界面1521與第二線性界面1522彼此對準。在一些實施方式中，如第22圖所示的蝕刻製程ET4也會消耗如第23A圖所示的一些摻雜區域1421。
在一些其他的實施方式中，在第22圖的蝕刻製程ET4的期間，移除源極/汲極接觸144的摻雜區域1441的一部分，並且也移除/凹陷被開口O5暴露的摻雜區域1421的一部分。如此一來，如第23B圖所示，對接接觸152接觸於介電蓋142的未摻雜區域1422與源極/汲極接觸144的未摻雜區域1442。
第24圖至第42D圖繪示根據本揭露之一些實施方式的形成積體電路結構200的中間階段之立體圖與剖面圖。根據一些示例性的實施方式，形成的電晶晶可包含p型電晶體（諸如p型GAA FET）與n型電晶體（諸如n型GAA FET）。透過不同視圖與說明性的實施方式，相似的參考符號可用於指示相似的元件。應理解到，可以在第24圖至第42D圖所示的製程之前、期間與之後提供額外的步驟，且前述方法之額外的實施方式可以替換或刪除以下所描述的一些實施方式。步驟/製程的順序可以互換。
第24圖、第25圖、第26圖、第27A圖、第28A圖、第29A圖與第30A圖繪示根據本揭露之一些實施方式的積體電路結構200於製造期間在中間階段之立體圖。第27B圖、第28B圖、第29B圖、第30B圖、第31-33圖、第34A圖以及第35-42D圖繪示根據本揭露之一些實施方式的積體電路結構200於製造期間在中間階段沿著第一切線（例如在第27A圖的切線X-X）之剖面圖，其中前述的第一切線沿著通道的長度方向且垂直基板的頂表面。第34B圖繪示根據本揭露之一些實施方式的積體電路結構200於製造期間在中間階段沿著第二切線（例如在第27A圖的切線Y-Y）之剖面圖，其中前述的第二切線位於閘極區域且垂直通道的長度方向。
參閱第24圖。磊晶堆疊220形成在基板210上。在一些實施方式中，基板210可包含矽(Si)。在一些可替代的實施方式中，基板210可包含鍺(Ge)、矽鍺(SiGe)、三到五族(III-V)材料（例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP，或其組合），或其他適當的半導體材料。在一些實施方式中，基板210可包含絕緣體上半導體(semiconductor-on-insulator；SOI)結構，例如掩埋介電層(buried dielectric layer)。在一些可替代的實施方式中，基板210可包含例如是掩埋氧化物(buried oxide；BOX)層，例如可藉由使用氧佈植隔離(separation by implantation of oxygen；SIMOX)技術、晶片接合、SEG，或其他適當的方法來形成。
磊晶堆疊220包括第一組成的磊晶層222以及第二組成的磊晶層224，其中磊晶層224插設於磊晶層222。第一組成與第二組成可以不同。在一些實施方式中，磊晶層222是矽鍺(SiGe)，且磊晶層224是矽(Si)。然而，其他的實施方式也是可能的，包含提供具有不同氧化速率及/或蝕刻選擇性的第一組成與第二組成的實施方式。在磊晶層222包含矽鍺且磊晶層224包含矽之實施方式中，磊晶層224的矽氧化速率小於磊晶層222的矽鍺氧化速率。
磊晶層224或磊晶層224的部分可形成多閘極電晶體的奈米片通道(nanosheet channel)。前述的術語奈米片在本揭露的一些實施方式中用於表示具有奈米級或甚至微米級尺寸並且具有細長形狀的任何材料部分，而與前述部分的剖面形狀無關。因此，前述的術語（奈米片）既指圓形與實質上圓形的剖面細長材料部分，也指包含例如圓柱形或實質上矩形的剖面的束形或條形材料部分。下面將進一步討論使用磊晶層224來定義元件的一或多個通道。
可注意到，如第24圖所示，三層磊晶層222以及三層磊晶層224被交替地佈置，這僅出於說明之目的且不意圖限制申請專利範圍中具體描述的範圍。可理解的是，可以在磊晶堆疊220中形成任意數量的磊晶層，層的數量取決於電晶體的通道區域的期望數量。在一些實施方式中，磊晶層224的數量在2與10之間。
如以下更詳細地描述，磊晶層224可以用作隨後形成的多閘極元件的通道區域，並且基於元件性能之考慮來選擇厚度。通道區域中的磊晶層222可以最終被移除，並且用於限定隨後形成的多閘極元件的相鄰通道區域之間的垂直距離，且基於元件性能之考慮來選擇厚度。因此，磊晶層222也可視為犧牲層，並且磊晶層224也可視為通道層。
舉例來說，磊晶堆疊220的各層的磊晶生長可以通過執行分子束磊晶(MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor depositon；MOCVD)製程及/或其他適當的磊晶成長製程。在一些實施方式中，諸如磊晶層224的磊晶成長層包含與基板210相同的材料。在一些實施方式中，磊晶成長層222與磊晶成長層224包含與基板210不同的材料。如上所述，至少在一些實施方式中，磊晶層222包含磊晶成長的矽鍺(SiGe)層，並且磊晶層224包含磊晶生長的矽(Si)層。在一些可替代的實施方式中，磊晶層222與磊晶層224中的任一個可包含其他材料，例如鍺、化合物半導體（諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金（諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP），或其組合。如上所述，可以基於提供不同的氧化及/或蝕刻選擇性特性來選擇磊晶層222與磊晶層224的材料。在一些實施方式中，磊晶層222與磊晶層224實質上是不含摻雜劑的（即具有約0cm -3至約1×10 18cm -3的外在(extrinsic)摻雜劑濃度），例如，在磊晶成長製程的期間之不經意摻雜(intentional doping)。
參閱第25圖。形成從基板210延伸的多個半導體鰭片230。在各種實施方式中，每個鰭片230包含由基板210形成的基板部分212以及包含每個磊晶層222與磊晶層224的磊晶堆疊的部分。可以使用包括雙圖案化或多圖案化製程之適當的製程來製造鰭片230。一般來說，雙圖案化或多圖案化製程將微影與自對準製程相結合，從而允許創建例如間距小於使用單個與直接微影製程可獲得的間距的圖案。舉例來說，在一實施方式中，在基板上形成犧牲層並且使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。隨後移除犧牲層，而後可以藉由蝕刻初始的磊晶堆疊220，使用剩餘的間隔物或心軸來圖案化鰭片230。蝕刻製程可包含乾式蝕刻、溼式蝕刻、反應性離子蝕刻(RIE)及/或其他適當的製程。
在如第24圖與第25圖繪示的一些實施方式中，在對鰭片230進行圖案化之前，在磊晶堆疊220上形成硬遮罩(Hard mask；HM)層910。在一些實施方式中，硬遮罩層910包含氧化物層912（例如可包含SiO 2的墊氧化物層）以及形成在氧化物層912上的氮化物層914（例如可包含Si 3N 4的墊氮化物層）。氧化物層912可作為磊晶堆疊220與氮化物層914之間的黏著層，並且可以作為用於蝕刻氮化物層914的蝕刻停止層。在一些示例中，硬遮罩氧化物層912包含熱成長的氧化物、化學氣相沉積之沉積氧化物(CVD-deposited oxide)，及/或原子層沉積之沉積氧化物(ALD-dsposited oxide)。在一些實施方式中，藉由CVD及/或其他適當的技術將硬遮罩氮化物層914沉積於硬遮罩氧化物層912之上。
鰭片230可被隨後製造，藉由使用包含微影與蝕刻製程在內之適當的製程。微影製程可包含在硬遮罩層910上形成光阻層（未繪示）、將光阻暴露於圖案、執行後曝光烘烤製程，以及顯影光阻以形成包含光阻的圖案化遮罩。在一些實施方式中，可藉由使用電子束(e-beam)微影製程或極紫外線(EUV)微影製程，其使用極紫外線區域的光並且具有例如1到200奈米的波長，來圖案化光阻以形成圖案化遮罩元件。圖案化的遮罩可隨後用於保護基板210的區域以及在其上形成的層，同時蝕刻製程在未保護的區域中穿過硬遮罩層910、穿過磊晶堆疊220，以及進入基板210中形成溝槽202。可以使用乾式蝕刻（例如反應性離子蝕刻）、溼式蝕刻及/或其的組合來蝕刻溝槽202。許多其他方法之實施方式亦可使用，包含例如定義鰭片區域（例如藉由遮罩或隔離區域）並且以鰭片230的形式磊晶成長磊晶堆疊220，以在基板上形成鰭片。
接著，如第26圖繪示，在鰭片230之間形成隔離區域240。關於隔離區域240的材料與製程細節類似於前面討論的隔離區域14的材料與製程細節，因此為了簡化起見，在此不重複描述。
參閱第27A圖與第27B圖。虛設閘極結構250形成於基板210上，並且至少部分地設置在鰭片230上方。鰭片230位於虛設閘極結構250下的部分可被視為通道區域。虛設閘極結構250還可以定義鰭片230的源極/汲極(S/D)區域，例如鰭片230鄰接且位於通道區域的相對側上的區域。
虛設閘極形成操作首先在鰭片230上形成虛設閘極介電層252。隨後，虛設閘極電極層254與包含多層（例如氧化物遮罩層256與氮化物遮罩層258）的硬遮罩形成於虛設閘極介電層252上。隨後，對硬遮罩進行圖案化，而後藉由使用圖案化的硬遮罩作為蝕刻遮罩來對虛設閘極電極層254進行圖案化。在一些實施方式中，在圖案化虛設閘極電極層254之後，從鰭片230的源極/汲極區域移除虛設閘極介電層252。蝕刻製程可包含溼式蝕刻、乾式蝕刻及/或其組合。蝕刻製程可被選擇以選擇性地蝕刻虛設閘極介電層252，而實質上不蝕刻鰭片230、虛設閘極電極層254、氧化物遮罩層256以及氮化物遮罩層258。虛設閘極介電層252與虛設閘極電極層254之材料類似於先前討論的虛設閘極介電層108與虛設閘極電極層110之材料，因此為了簡化起見，在此不重複敘述。
在虛設閘極結構250的形成完成之後，在虛設閘極結構250的側壁上形成閘極間隔物260。舉例來說，在基板210上沉積間隔物材料層。間隔物材料層可以是共形層(conformal layer)，其後續被回蝕以形成閘極側壁間隔物。在所繪示的實施方式中，間隔物材料層260共形地設置於虛設閘極結構250的頂部與側壁上。間隔物材料層260可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜，及/或其組合。在一些實施方式中，間隔物材料層260包含多層，例如第一間隔物層262以及形成在第一間隔物層262上的第二間隔物層264（繪示於第27B圖）。舉例來說，可以藉由使用適當的沉積製程在虛設閘極結構250上沉積介電材料來形成間隔物材料層260。然後在沉積的間隔物材料層260上執行各向異性蝕刻製程，以暴露鰭片230之未被虛設閘極結構250覆蓋的部分（例如在鰭片230的源極/汲極區域中）。可藉由各向異性蝕刻製程完全移除虛設閘極結構250正上方的間隔物材料層的部分。為了簡化起見，可以保留在虛設閘極結構250的側壁上的間隔物材料層的部分，從而形成閘極側壁間隔物，其被表示為閘極間隔物260。可注意到，儘管在第27B圖的剖面圖中繪示閘極間隔物260是多層結構，然為了簡化起見，在第27A圖的透視圖中將閘極間隔物260繪示為單層結構。
接著，如第28A圖與第28B圖繪示，藉由使用例如虛設閘極結構250與閘極間隔層260為蝕刻遮罩的各向異性刻蝕製程來蝕刻側向延伸超出閘極間隔物260（例如在鰭片230的源極/汲極區域中）的半導體鰭片230的暴露部分，從而在半導體鰭片230中以及對應的虛設閘極結構250之間形成凹陷R2。在各向異性蝕刻之後，磊晶層222與通道層224的端面(end surface)與閘極間隔物260的最外側壁對準。在一些實施方式中，可以藉由使用電漿源與反應氣體的乾式化學蝕刻來執行各向異性蝕刻。電漿源可以是感應耦合電漿(ICR)源、變壓器耦合電漿(TCP)源、電子迴旋共振(ECR)源等，並且反應氣體可以是例如氟基(fluorine-based)氣體 （例如SF 6、CH 2F 2、CH 3F、CHF 3或其他類似氣體）、氯化物基(chloride-based)氣體（例如Cl 2）、溴化氫氣體(HBr)、氧氣(O 2)、類似氣體，或其組合。
接著，在第29A圖與第29B圖中，藉由使用適當的蝕刻技術，磊晶層222被側向地或水平地凹陷，從而在對應的通道層224之間垂直地形成側向凹陷R3。可以藉由使用選擇性蝕刻製程來執行前述步驟。作為示例而非限制，磊晶層222可以是矽鍺(SiGe)且通道層224可以是矽(Si)，以允許對磊晶層222進行選擇性蝕刻。在一些實施方式中，選擇性溼式蝕刻包含APM蝕刻（例如氫氧化氨-過氧化氫-水的混合物），其蝕刻矽鍺的速率比蝕刻矽的速率快。在一些實施方式中，選擇性蝕刻包含矽鍺氧化，然後移除矽鍺氧化物(SiGeO x)。例如，可以藉由O 3清洗來提供氧化，然後藉由諸如NH 4O H之類的蝕刻劑移除SiGeO x，前述的蝕刻劑以比蝕刻矽更快的蝕刻速率選擇性地蝕刻SiGeO x。此外，因為矽的氧化速率比矽鍺的氧化速率低得多（有時低30倍），所以藉由側向凹陷磊晶層222的製程，通道層224沒有被顯著蝕刻。因此，通道層224側向地延伸超過磊晶層222的相對端面。
在第30A圖與第30B圖中，形成內間隔物材料層270，以填充以上第29A圖與第29B圖所述的磊晶層222的側向蝕刻而留下的凹陷R3。內間隔物材料層270可以是低k(low-k)介電材料，例如SiO 2、SiN、SiCN或SiOCN，並且可以藉由適當的沉積方法（例如ALD）形成。在內間隔物材料層270的沉積之後，可以執行各向異性蝕刻製程，以修整所沉積的內間隔物材料層270，使得沉積內間隔物材料層270的部分僅留在被磊晶層222的側向蝕刻留下的凹陷R3。在修整製程之後，為了簡化起見，將沉積的內部間隔物材料層270的剩餘部分表示為內間隔物270。內間隔物270用於隔離金屬閘極以及在後續製程中形成的源極/汲極區域。在第30A圖與第30B圖的示例中，內間隔物270的側壁與通道層224的側壁對準。
在第31圖中，源極/汲極磊晶結構280形成於半導體鰭片230的源極/汲極區域S/D之上。可以藉由執行在鰭片230上提供磊晶材料的磊晶成長製程來形成源極/汲極磊晶結構280。在磊晶成長製程中，虛設閘極結構250、閘極間隔物260以及內間隔物270將源極/汲極磊晶結構280限制於源極/汲極區域S/D。關於GAA FET的源極/汲極磊晶結構280的材料與製程細節類似於之前討論的FinFET的源極/汲極磊晶結構122的材料與製程細節，因此為簡化起見，在此不重複敘述。
在第32圖中，在基板210上形成層間介電層(ILD)層310。在一些實施方式中，在形成層間介電層310之前還形成接觸蝕刻停止層(CESL)。關於接觸蝕刻停止層與層間介電層310的材料與製程細節類似於之前討論的接觸蝕刻停止層124與層間介電層126的材料與製程細節，因此為簡化起見，在此不重複敘述。在一些示例中，在沉積層間介電層310之後，可以執行平坦化製程以移除層間介電層310的多餘材料。例如，平坦化製程包含化學機械平坦化(CMP)製程，其可移除覆蓋在虛設閘極結構250上的層間介電層310的部分（與接觸蝕刻停止層，若存在的話）並且平坦化積體電路結構200的頂表面。在一些實施方式中，CMP製程更移除硬遮罩層256與硬遮罩層258（如第31圖所示）且暴露虛設閘電極層254。
而後，首先移除虛設閘極結構250（如第32圖所示），再移除磊晶層（即犧牲層）222（如第32圖所示）。所得的結構繪示於第33圖。在一些實施方式中，藉由使用選擇性蝕刻製程（例如，選擇性乾式蝕刻、選擇性溼式蝕刻，或其組合）來移除虛設閘極結構250，前述的選擇性蝕刻以比蝕刻其他材料（例如，閘極間隔物260及/或層間介電層310）更快的速率蝕刻在虛設閘極結構250中的材料，從而導致在對應的閘極間隔物260之間的閘極溝槽GT2，並且磊晶層222被閘極溝槽GT2暴露。隨後，藉由使用另一選擇性蝕刻製程移除閘極溝槽GT2中的磊晶層222，前述的選擇性蝕刻製程以比蝕刻通道層224更快的蝕刻速率來蝕刻磊晶層222，從而在相鄰的磊晶層（即通道層）之間形成開口O6。以此方式，磊晶層224成為懸浮在基板210上並且在源極/汲極磊晶結構280之間的奈米片。此步驟也稱為通道釋放製程。在臨時製程步驟中，磊晶層（即奈米片）224之間的開口O6可以被周圍環境條件（例如空氣、氮氣等）填充。在一些實施方式中，取決於它們的幾何形狀，磊晶層224可互換地稱為奈米線(nanowire)、奈米平板(nanoslabs)與奈米環(nanorings)。例如，在一些其他的實施方式中，由於用於完全移除磊晶層222的選擇性蝕刻製程，可以將磊晶層224修整為具有實質圓形的形狀（即圓柱形）。在此情況下，所得的磊晶層224可稱為奈米線。
在一些實施方式中，藉由使用選擇性濕式蝕刻製程移除磊晶層222。在一些實施方式中，磊晶層222是矽鍺(SiGe)，並且磊晶層224是矽(Si)，以允許選擇性地移除磊晶層222。在一些實施方式中，選擇性濕式蝕刻包含選擇性溼式蝕刻包含APM蝕刻（例如氫氧化氨-過氧化氫-水的混合物），在一些實施方式中，選擇性移除包含矽鍺氧化，然後移除矽鍺氧化物(SiGeO x)。例如，可以藉由O 3清洗來提供氧化，然後藉由諸如NH 4O H之類的蝕刻劑移除SiGeO x，前述的蝕刻劑以比蝕刻矽更快的蝕刻速率選擇性地蝕刻SiGeO x。此外，因為矽的氧化速率比矽鍺的氧化速率低得多（有時低30倍），所以通道層224沒有被通道釋放製程(channel release process)顯著蝕刻。可注意到，通道釋放製程與側向凹陷犧牲層之先前步驟（如第29A圖與第29B圖所示的步驟）兩者使用選擇性蝕刻製程，其以比蝕刻矽更快的蝕刻速率蝕刻矽鍺，因此前述的兩個步驟於一些實施方式中可使用相同的蝕刻劑化學特性。在此情況下，通道釋放步驟的蝕刻時間/持續時間長於先前側向凹陷犧牲層的蝕刻時間/持續時間，以完全地移除犧牲矽鍺層。
在第34A圖與第34B圖中，替換閘極結構320分別形成於閘極溝槽GT2中，以圍繞懸浮於閘極溝槽GT2中的每個磊晶層224。閘極結構320可以是GAA FET的最終閘極。最終閘極結構可以是高k/金屬閘極堆疊，然其他的組成也是可能的。在一些實施方式中，每個閘極結構320形成與由多個磊晶層224提供的多通道相關聯的閘極。例如，高k/金屬閘極結構320形成在由磊晶層224的釋放的開口O6內（如第34A圖所示）。在各種實施方式中，高k/金屬閘極結構320包含形成在磊晶層224周圍的閘極介電層322、形成在閘極介電層322周圍的功函數金屬層324，以及形成於功函數金屬層324周圍且填充剩餘的閘極溝槽GT2之填充金屬326。閘極介電層322包含界面層（例如氧化矽層）以及位於界面層上的高k閘極介電層。如前述使用與討論的，高k閘極介電質包含具有高介電常數的介電材料，例如介電常數大於熱氧化矽的介電常數(約3.9)。在高k/金屬閘極結構320內使用的功函數金屬層324及/或填充金屬326可以包含金屬、金屬合金或金屬矽化物。高k/金屬閘極結構320的形成可包含沉積以形成各種閘極材料、一或多個襯墊層，以及一或多種CMP製程以移除過量的閘極材料。如第34B圖之沿著高k/金屬閘極結構320的縱軸截取的剖面圖所示，高k/金屬閘極結構320圍繞每個磊晶層224，因此可視為GAA FET的閘極。關於GAA FET的閘極結構320的材料與製程細節類似於FinFET的閘極結構130，因此為簡化起見，在此不重複敘述。
在第35圖中，進行回蝕製程，以回蝕替換閘極結構320與閘極間隔物260，從而在回蝕閘極結構320與回蝕閘極間隔物260之上形成凹陷。在一些實施方式中，因為替換閘極結構320的材料具有與閘極間隔物260不同的蝕刻選擇性，替換閘極結構320的頂表面可以與閘極間隔物260的頂表面位於不同的水平位置。參閱第35圖，替換閘極結構320的頂表面低於閘極間隔物260的頂表面。然而，在一些其他的實施方式中，替換閘極320的頂表面高於閘極間隔物260的頂表面，或與閘極間隔物260的頂表面位於相同的水平位置。
而後，金屬蓋330藉由諸如CVD或ALD之類的適當製程分別形成於替換閘極結構320的頂部之上。作為示例而非限制，金屬蓋330可實質上是無氟的鎢(FFW)膜，無氟的鎢具有的氟污染物的量小於5原子百分比(atomic percent)且氯污染物的量大於3原子百分比。關於金屬蓋330的材料與製程細節先前已在相對於金屬蓋138討論，因此為了簡化起見，在此不重複敘述。
在第36圖中，介電蓋340形成於金屬蓋330與閘極間隔物260之上。因為金屬蓋330具有的頂表面低於閘極間隔物260的頂表面，每個介電蓋340具有階梯狀的底表面，階梯狀的底表面具有較低階梯與較高階梯，較低階梯接觸於金屬蓋330的頂表面且較高階梯接觸於閘極間隔物260的頂表面。關於介電蓋340的材料與製程細節先前已在相對於介電蓋142討論，因此為了簡化起見，在此不重複敘述。
在第37圖中，形成源極/汲極接觸350延伸穿過層間介電層310。作為示例而非限制，源極/汲極接觸350的形成包含執行一或多個蝕刻製程，以形成接觸開口延伸穿過層間介電層310（與接觸蝕刻停止層，若存在的話），以暴露源極/汲極磊晶結構280的接觸開口、沉積一或多種金屬材料並過量填充接觸開口，然後執行CMP製程，以移除接觸開口外部的多餘金屬材料。在一些實施方式中，一或多個蝕刻製程是選擇性蝕刻，其以比蝕刻介電蓋340與閘極間隔物260更快的蝕刻速率來蝕刻層間介電層310。如此一來，使用介電蓋340與閘極間隔物260作為蝕刻遮罩來執行選擇性蝕刻，使得接觸開口以及源極/汲極接觸350自對準在源極/汲極磊晶結構280上形成，而無需使用額外的微影製程。在此情況下，允許以自對準的方式形成源極/汲極接觸350的介電蓋340可以被稱為自對準接觸(self-aligned-contact；SAC)蓋340。
在第38A圖與第38B圖中，執行離子佈植製程IMP2，以將一或多種雜質（例如摻雜劑離子）摻雜到介電蓋340中。例如，離子化的摻雜劑DP（例如氧、鍺、氬、氙、硼，或其他適當的摻雜劑，其可與介電蓋340的材料產生不同的蝕刻選擇性）可被佈植到介電蓋340中，從而在介電蓋340中形成摻雜區域341。在一些實施方式中，圖案化的遮罩（例如圖案化的光阻）可以藉由在執行離子佈植製程IMP2之前使用適當的微影製程來覆蓋源極/汲極接觸350的暴露表面來形成，使用圖案化遮罩作為佈植遮罩來執行離子佈植製程IMP2，然後在離子佈植製程IMP2完成（例如藉由灰化）之後移除圖案化遮罩。在此情況下，如第38A圖所示，源極/汲極接觸350實質上沒有摻雜劑DP。可替代地，離子佈植製程IMP2也可以將一些離子化的摻雜劑DP佈植到源極/汲極接觸350中，因此如第38B圖所示，在源極/汲極接觸350中形成摻雜區域351。也就是說，源極/汲極接觸350的摻雜區域351形成於未摻雜區域352之上。在此情況下，可以在隨後的蝕刻製程中對源極/汲極接觸350中的摻雜區域351進行擊穿(punch)，以在源極/汲極接觸350上形成源極/汲極通孔。
在一些實施方式中，離子佈植製程IMP2以在從約1E15離子/cm 2(ion/cm 2)至約5E20離子/cm 2(ion/cm 2)的劑量、在從約1 keV至約180 keV的能量，以及約20°C至約450°C的溫度執行。所得的摻雜區域341的摻雜劑濃度及/或摻雜劑深度取決於離子佈植製程IMP2的製程條件。若離子佈植製程IMP2的製程條件在上述選擇的範圍之外，則所得的摻雜區域341中的摻雜劑濃度及/或摻雜劑深度對於減慢隨後的蝕刻製程可能是不被滿意的。
在一些實施方式中，離子佈植製程IMP2將分子氧離子(O 2 +)或原子氧離子(O +)佈植到介電蓋340中，從而在介電蓋340中產生氧摻雜區域341，同時保留介電蓋341的下部區域342實質上未摻雜（亦稱為未摻雜區域342）。如此一來，氧摻雜區域341(351)具有比未摻雜區域342(352)更高的氧濃度（或氧原子百分比）。作為示例而非限制，氧摻雜區域341(351)的氧濃度在從約1E18原子/cm 3(atoms/cm 3)至約5E23原子/cm 3的範圍內，並且未摻雜區域342(352)的氧濃度實質上為零。再者，摻雜區域341與摻雜區域351具有相同的摻雜劑DP。如果氧摻雜區域341具有過高的氧濃度，則氧摻雜區域341的蝕刻速率可能太慢而無法在隨後的蝕刻製程中的預期持續時間內被擊穿。如果氧摻雜區域341具有過低的氧濃度，則氧摻雜區域341的蝕刻速率可能太快而不能減慢隨後的蝕刻製程。
在一些實施方式中，由於離子佈植製程IMP2，氧摻雜區域341(351)具有氧濃度梯度。詳細來說，氧摻雜區域341(351)的氧濃度根據氧摻雜區域341(351)內的深度函數而變化。例如，隨著距離氧摻雜區域341(351)的頂表面的距離增加，氧濃度將會降低。在介電蓋340是氮化矽的一些實施方式中，氧摻雜區域341中的氧與氮的原子比(oxygen-to-nitrogen atomic ratio)也為梯度。例如，隨著距離氧摻雜區域341的頂表面的距離增加，氧摻雜區域341中的氧與氮的原子比將會降低。在源極/汲極接觸350是金屬的一些實施方式中，氧摻雜區域351中的氧與金屬(oxygen-to-metal)的原子比也為梯度。例如，隨著距離氧摻雜區域351的頂表面的距離增加，氧摻雜區域351中的氧與金屬的原子比將會降低。
在一些實施方式中，摻雜區域341具有從介電蓋340的頂表面延伸到介電蓋340中之摻雜劑深度D2。在一些實施方式中，對於3奈米(nm)的技術節點，摻雜劑深度D2在從約1埃(Angstrom)到約50埃的範圍內。在一些進一步的實施方式中，摻雜劑深度D2與介電蓋340的最大厚度T2的比在從約3%至約60%的範圍內。如果摻雜劑深度D2及/或D2/T2比過小，則摻雜區域341可能太薄而不能減慢隨後的蝕刻製程。如果摻雜劑深度D2及/或D2/T2比過大，則摻雜區域341可能太厚而不能在預期的持續時間內被擊穿。對於其他的技術節點，例如20nm節點、16nm節點、10nm節點、7nm節點及/或5nm節點，摻雜劑深度D2可在從約1nm至約20nm的範圍內。
在一些實施方式中，在離子佈植製程IMP2完成之後，可以執行退火製程以修復介電蓋340及/或源極/汲極接觸350中的佈植損傷。在一些其他的實施方式中，可以跳過退火製程，使得摻雜區域341(351)不經歷退火製程。
在第39圖中，一旦形成摻雜區域341（以及摻雜區域351），則隨後在源極/汲極接觸350與介電蓋340之上形成中間接觸蝕刻停止層(MCESL)360。隨後，另一層間介電層370形成於中間接觸蝕刻停止層360上。在一些實施方式中，中間接觸蝕刻停止層360是氮化矽，且層間介電層370是氧化矽(SiO x)。
參閱第40A圖。藉由使用第一蝕刻製程（也稱為通孔蝕刻製程）ET5來圖案化層間介電層370，以形成延伸穿過層間介電層370的通孔開口O7。通孔蝕刻製程ET5的蝕刻持續時間被控制，以允許擊穿層間介電層370，同時中間接觸蝕刻停止層360作為蝕刻製程ET5的蝕刻停止層。在一些實施方式中，在通孔蝕刻製程ET5之前，執行微影製程以定義通孔開口O7的預期上視圖圖案。例如，微影製程可包含如第39圖所示的在層間介電層370上旋塗光阻層、執行後曝光烘烤製程，以及顯影光阻層以形成具有通孔開口O7的上視圖圖案之圖案化遮罩。在一些實施方式中，可以使用電子束微影製程或極紫外線微影製程來圖案化光阻，以形成圖案化遮罩。關於蝕刻製程ET5的製程細節先前已在相對於第16A圖討論，因此為了簡化起見，在此不重複敘述。
在一些實施方式中，如第40A圖所示，由於各向異性蝕刻的性質，通孔開口O7具有漸縮側壁的輪廓。然而，在一些其他的實施方式中，如第40B圖所示，可以對蝕刻條件進行細調，以允許通孔開口O7具有垂直側壁的輪廓。
參閱第41A圖。藉由使用第二蝕刻製程（也稱為通孔蝕刻製程）ET6，圖案化中間接觸蝕刻停止層360，以形成延伸穿過中間接觸蝕刻停止層360的通孔開口O8。當摻雜區域341作為蝕刻製程ET6的蝕刻停止層，通孔蝕刻製程ET6的蝕刻持續時間可被控制，以允許擊穿中間接觸蝕刻停止層360。關於蝕刻製程ET6的製程細節先前已在相對於第17A圖討論，因此為了簡化起見，在此不重複敘述。在一些實施方式中，在蝕刻製程ET6的期間，摻雜區域351可被移除且一些摻雜區域341可被消耗，使得開口O8暴露源極/汲極接觸350的未摻雜區域352，如第41C圖與第41D圖所示。
在一些實施方式中，由於製程變化，在通孔開口O8與源極/汲極接觸350之間可能存在某些未對準（或重疊誤差）。或者，在一些實施方式中，通孔開口O8的尺寸（或寬度）可大於源極/汲極接觸350尺寸（或寬度）。無論哪種方式，通孔開口O8都可以暴露摻雜區域341的部分。然而，由於在中間接觸蝕刻停止層360與摻雜區域341之間的蝕刻選擇性，摻雜區域341可以減慢甚至停止形成通孔開口O8的蝕刻製程，從而反過來防止介電材料（例如介電蓋340）的過度蝕刻，並導致洩漏電流的風險降低。
在一些實施方式中，如第41A圖與第41C圖所示，由於蝕刻製程ET8的各向異性蝕刻的性質，通孔開口O8具有漸縮側壁的輪廓。然而，在一些其他的實施方式中，可以對蝕刻製程ET6及/或先前的通孔蝕刻製程ET5的蝕刻條件進行細調，以允許通孔開口O8具有垂直側壁的輪廓，如第41B圖與第41D圖所示。
參閱第42A圖。隨後，在通孔開口O7與通孔開口O8中形成源極/汲極通孔380，以使物理與電性連接於源極/汲極接觸350。關於源極/汲極通孔380之材料與製程細節先前已在相對於源極/汲極通孔150之材料與製程細節討論，因此為了簡化起見，在此不重複敘述。在一些實施方式中，如第42A圖與第42C圖所示，由於蝕刻製程ET6的各向異性蝕刻的性質，源極/汲極通孔380具有漸縮側壁的輪廓。然而，在一些其他的實施方式中，可以對蝕刻製程ET6的蝕刻條件進行細調，以允許通孔開口O7與通孔開口O8並且因此源極/汲極通孔380具有垂直側壁的輪廓，如第42B圖與第42D圖所示。
第43圖至第47B圖繪示根據本揭露之一些其他的實施方式之用於製造積體電路結構200a的不同階段的示例性剖面圖。應理解到，可以在第43圖至第47B圖所示的製程之前、期間與之後提供額外的步驟，且前述方法之額外的實施方式可以替換或刪除以下所描述的一些實施方式。步驟/製程的順序可以互換。在以下的實施方式中，相同或相似的構造、材料、製程及/或步驟如第24圖至第42D圖所述，故不重複贅述。
在如第39圖所示的結構形成之後，圖案化層間介電層370，以形成向下延伸穿過層間介電層370、中間接觸蝕刻停止層360以及介電蓋340並且到達金屬蓋330的閘極接觸開口O9。所得的結構繪示於第43圖。層間介電層370可以藉由使用適當的微影與蝕刻技術來圖案化。
接著，如第44圖所示，圖案化遮罩層M2形成在基板210上，以填充閘極接觸開口O9。圖案化遮罩層M2具有開口O10垂直於源極/汲極接觸350上。
參閱第45圖。在圖案化遮罩層M2就位的情況下，執行通孔蝕刻製程ET7，以形成延伸穿過層間介電層370的通孔開口O11。通孔蝕刻製程ET7的蝕刻持續時間被控制，以移除層間介電層370並且停止在中間接觸蝕刻停止層360。關於通孔蝕刻製程ET7的製程細節先前已在相對於通孔蝕刻製程ET1討論，因此為了簡化起見，在此不重複敘述。
參閱第46圖。執行蝕刻製程ET8，以蝕刻中間接觸蝕刻停止層360，從而將通孔開口O11加深到源極/汲極接觸350的摻雜區域351以及在源極/汲極接觸350與圖案化遮罩層M2之間的介電蓋340的摻雜區域341的一部分。作為蝕刻製程ET8的結果，源極/汲極接觸350的摻雜區域351與介電蓋340的摻雜區域341在加深的通孔開口O11的底部被暴露。關於通孔蝕刻製程ET8的製程細節先前已在相對於通孔蝕刻製程ET2討論，因此為了簡化起見，在此不重複敘述。
參閱第47A圖與第47B圖。藉由灰化及/或溼式剝離將圖案化遮罩層M2從閘極接觸開口O9移除，隨後形成對接接觸390，以填充通孔開口O9與閘極接觸開口O11。所得到的結構繪示於第47A圖與第47B圖。關於對接接觸390的材料與製造製程細節類似於源極/汲極通孔150，因此為了簡化起見，在此不重複敘述。
基於以上之討論，可以看出本揭露的一些實施方式提供優點。應理解到，然其他的實施方式可以提供額外的優點，並且在本揭露的一些實施方式中不必揭露所有的優點，並且無特定的優點是需要對應於所有的實施方式。一個優點是由於介電蓋的摻雜區域，可以降低洩漏電流（例如從源極/汲極通孔到閘極接觸及/或閘極結構之洩漏電流）的風險。另一個優點是可以省略用於形成介電蓋的摻雜區域的圖案化製程。另一個優點是由於從源極/汲極通孔到閘極接觸的距離較大，因此電阻電容(RC)的延遲可以被改善。此外，由於摻雜區域，可以增加源極/汲極通孔的尺寸，以降低源極/汲極通孔的電阻，並進一步增加源極/汲極通孔與源極/汲極接觸之間的接觸面積。
根據一些實施方式，一種方法包含在閘極結構上沉積介電蓋。在沉積介電蓋之後，在源極/汲極區域上形成源極/汲極接觸。摻雜介電蓋的頂部，以在介電蓋中形成摻雜區域。在摻雜介電蓋的頂部之後，在介電蓋上沉積蝕刻停止層與層間介電層。形成通孔開口，延伸穿過層間介電層與蝕刻停止層，以暴露源極/汲極接觸。在通孔開口中填充源極/汲極通孔。
根據一些實施方式，一種方法包含在源極/汲極區域上形成源極/汲極接觸。執行離子佈植製程，以在源極/汲極接觸的頂部中形成摻雜區域。在執行離子佈植製程之後，沉積層間介電層，層間介電層覆蓋源極/汲極接觸的摻雜區域。蝕刻層間介電層，以形成通孔開口，通孔開口暴露源極/汲極接觸。在通孔開口中填充源極/汲極通孔。
根據一些實施方式，一種元件包含閘極結構、介電蓋、源極/汲極接觸、層間介電層以及源極/汲極通孔。介電蓋位於閘極結構上，且介電蓋包含摻雜區域及位於閘極結構摻雜區域之間的未摻雜區域。源極/汲極接觸鄰接閘極結構且接觸介電蓋的摻雜區域的側壁。層間介電層位於介電蓋的摻雜區域與源極/汲極接觸上。源極/汲極通孔位於層間介電層中，且源極/汲極通孔電性連接源極/汲極接觸。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施方式作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
12:基板 14:隔離區域 100:積體電路結構 100a:積體電路結構 102:半導體帶 104:鰭片 106:虛設閘極結構 108:閘極介電層 110:虛設閘極電極 112:底遮罩 114:頂遮罩 116:閘極間隔物 118:第一間隔物層 120:第二間隔物層 122:源極/汲極結構（磊晶結構） 126:層間介電層 130:閘極結構 132:閘極介電層 134:功函數金屬層 136:填充金屬 138:金屬蓋 140:介電蓋層 142:介電蓋（自對準接觸蓋） 1421:摻雜區域 1422:未摻雜區域（下部區域） 144:源極/汲極接觸 1441:摻雜區域 1442:未摻雜區域 146:中間接觸蝕刻停止層 148:層間介電層 150:源極/汲極通孔 1501:第一線性界面 1502:第二線性界面 150:源極/汲極通孔 152:對接接觸 1521:第一線性界面 1522:第二線性界面 200:積體電路結構 200a:積體電路結構 202:溝槽 210:基板 220:磊晶堆疊 222:磊晶層（磊晶成長層） 224:磊晶層（磊晶成長層、通道層） 230:鰭片 240:隔離區域 250:虛設閘極結構 252:虛設閘極介電層 254:虛設閘極電極層 256:氧化物遮罩層（硬遮罩層） 258:氮化物遮罩層（硬遮罩層） 260:閘極間隔物（間隔物材料層） 262:第一間隔物層 264:第二間隔物層 270:內間隔物材料層（內間隔物） 280:源極/汲極磊晶結構 310:層間介電層 320:閘極結構 322:閘極介電層 324:功函數金屬層 326:填充金屬 330:金屬蓋 340:介電蓋（自對準接觸蓋） 341:摻雜區域 342:未摻雜區域（下部區域） 350:源極/汲極接觸 351:摻雜區域 352:未摻雜區域 360:中間接觸蝕刻停止層 370:層間介電層 380:源極/汲極通孔 390:對接接觸 910:硬遮罩層 912:氧化物層 914:氮化物層 D1:深度 D2:厚度 DP:摻雜劑 ET1:蝕刻製程 ET2:蝕刻製程 ET3:蝕刻製程 ET4:蝕刻製程 ET5:蝕刻製程 ET6:蝕刻製程 ET7:蝕刻製程 ET8:蝕刻製程 GT1:閘極溝槽 GT2:閘極溝槽 IMP1:離子佈植製程 IMP2:離子佈植製程 M1:遮罩層 M2:遮罩層 R1:凹陷 R2:凹陷 R3:凹陷 O1:開口 O2:開口 O3:開口 O4:開口 O5:開口 O6:開口 O7:開口 O8:開口 O9:開口 O10:開口 O11:開口 S/D:源極/汲極 T1:厚度 T2:厚度 B-B:線 X-X:切線 Y-Y:切線 X、Y、Z:軸
本揭露之一些實施方式的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖至第18D圖繪示根據本揭露之一些實施方式的形成積體電路結構的中間階段之立體圖與剖面圖。 第19圖至第23B圖繪示根據本揭露之一些其他的實施方式之用於製造積體電路結構的不同階段的示例性剖面圖。 第24圖至第42D圖繪示根據本揭露之一些實施方式的形成積體電路結構的中間階段之立體圖與剖面圖。 第43圖至第47B圖繪示根據本揭露之一些其他的實施方式之用於製造積體電路結構的不同階段的示例性剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
12:基板
100:積體電路結構
104:鰭片
116:閘極間隔物
118:第一間隔物層
120:第二間隔物層
122:源極/汲極結構(磊晶結構)
130:閘極結構
132:閘極介電層
134:功函數金屬層
136:填充金屬
138:金屬蓋
142:介電蓋(自對準接觸蓋)
1421:摻雜區域
1422:未摻雜區域(下部區域)
144:源極/汲極接觸
146:中間接觸蝕刻停止層
148:層間介電層
150:源極/汲極通孔
1501:第一線性界面
1502:第二線性界面

Claims (20)

  1. 一種方法，包含： 沉積一介電蓋，於一閘極結構上； 在沉積該介電蓋之後，形成一源極/汲極接觸於一源極/汲極區域上； 摻雜該介電蓋的一頂部，以在該介電蓋中形成一摻雜區域； 在摻雜該介電蓋的該頂部之後，沉積一蝕刻停止層與一層間介電層於該介電蓋上； 形成一通孔開口，延伸穿過該層間介電層與該蝕刻停止層，以暴露該源極/汲極接觸；以及 填充一源極/汲極通孔於該通孔開口中。
  2. 如請求項1所述之方法，其中該介電蓋的該頂部係被氧離子摻雜。
  3. 如請求項1所述之方法，其中該介電蓋的該頂部係被鍺、氬、氙及/或硼摻雜。
  4. 如請求項1所述之方法，其中該介電蓋的該頂部被摻雜係在形成該源極/汲極接觸之後執行的。
  5. 如請求項1所述之方法，進一步包含： 退火該介電蓋的該摻雜區域。
  6. 如請求項1所述之方法，其中該摻雜區域的一摻雜深度在從1埃到50埃的範圍間。
  7. 如請求項1所述之方法，其中形成該通孔開口，使得該通孔開口進一步暴露該介電蓋的該摻雜區域。
  8. 如請求項1所述之方法，其中形成該通孔開口包含： 執行一第一蝕刻製程，以形成延伸穿過該層間介電層並且暴露該蝕刻停止層的一頂表面的該通孔開口；以及 執行一第二蝕刻製程，以加深該通孔開口，使得該通孔開口延伸穿過該蝕刻停止層。
  9. 如請求項8所述之方法，其中該第一蝕刻製程係一電漿蝕刻製程，該電漿蝕刻製程係使用從一無氫氣體混合物產生的一電漿。
  10. 如請求項8所述之方法，其中該第二蝕刻製程係一電漿蝕刻製程，該電漿蝕刻製程係使用從一含氫氣體混合物產生的一電漿。
  11. 一種方法，包含： 形成一源極/汲極接觸，於一源極/汲極區域上； 執行一離子佈植製程，以在該源極/汲極接觸的一頂部中形成一摻雜區域； 在執行該離子佈植製程之後，沉積一層間介電層，該層間介電層覆蓋該源極/汲極接觸的該摻雜區域； 蝕刻該層間介電層，以形成一通孔開口，該通孔開口暴露該源極/汲極接觸；以及 填充一源極/汲極通孔於該通孔開口中。
  12. 如請求項11所述之方法，其中蝕刻該層間介電層以形成該通孔開口包含擊穿該源極/汲極接觸的該摻雜區域的一部分。
  13. 如請求項11所述之方法，進一步包含： 在執行該離子佈植製程之後，執行一退火製程。
  14. 如請求項13所述之方法，其中該退火製程係在形成該層間介電層之前執行的。
  15. 如請求項11所述之方法，其中隨著從該摻雜區域的一頂表面的一距離增加，該摻雜區域的一摻雜劑濃度降低。
  16. 一種元件，包含： 一閘極結構； 一介電蓋，位於該閘極結構上，且該介電蓋包含一摻雜區域及位於該閘極結構與該摻雜區域之間的一未摻雜區域； 一源極/汲極接觸，鄰接該閘極結構且接觸該介電蓋的該摻雜區域的一側壁； 一層間介電層，位於該介電蓋的該摻雜區域與該源極/汲極接觸上；以及 一源極/汲極通孔，位於該層間介電層中，且該源極/汲極通孔電性連接該源極/汲極接觸。
  17. 如請求項16所述之元件，其中該摻雜區域包含氧、鍺、氬、氙、硼或其組合。
  18. 如請求項16所述之元件，其中該介電蓋的未摻雜區域比該介電蓋的該摻雜區域厚。
  19. 如請求項16所述之元件，其中該介電蓋的該摻雜區域具有一氧濃度梯度。
  20. 如請求項16所述之元件，進一步包含： 一蝕刻停止層，接觸於該介電蓋的該摻雜區域、該源極/汲極接觸與該層間介電層。
TW110120304A 2020-09-29 2021-06-03 積體電路結構及其製造方法 TWI809411B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063084993P 2020-09-29 2020-09-29
US63/084,993 2020-09-29
US17/211,455 US11728212B2 (en) 2020-09-29 2021-03-24 Integrated circuit structure and manufacturing method thereof
US17/211,455 2021-03-24

Publications (2)

Publication Number Publication Date
TW202230536A true TW202230536A (zh) 2022-08-01
TWI809411B TWI809411B (zh) 2023-07-21

Family

ID=79327334

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110120304A TWI809411B (zh) 2020-09-29 2021-06-03 積體電路結構及其製造方法

Country Status (5)

Country Link
US (2) US11728212B2 (zh)
KR (1) KR102749657B1 (zh)
CN (1) CN113948470A (zh)
DE (1) DE102021108624A1 (zh)
TW (1) TWI809411B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942371B2 (en) * 2020-09-29 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of via opening
US20230420543A1 (en) * 2022-06-27 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382542B1 (ko) * 2000-09-28 2003-05-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE102005009023B4 (de) * 2005-02-28 2011-01-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen einer Gateelektrodenstruktur mit asymmetrischen Abstandselementen und Gateestruktur
US7977245B2 (en) * 2006-03-22 2011-07-12 Applied Materials, Inc. Methods for etching a dielectric barrier layer with high selectivity
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
TWI543370B (zh) 2012-06-11 2016-07-21 聯華電子股份有限公司 Ｍｏｓ電晶體製程
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9368592B2 (en) 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9824937B1 (en) * 2016-08-31 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flowable CVD quality control in STI loop
US10510889B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
US11145751B2 (en) 2018-03-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped contact plug and method for forming the same
US11145544B2 (en) 2018-10-30 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact etchback in room temperature ionic liquid

Also Published As

Publication number Publication date
CN113948470A (zh) 2022-01-18
US20230335435A1 (en) 2023-10-19
US11728212B2 (en) 2023-08-15
TWI809411B (zh) 2023-07-21
US20220102204A1 (en) 2022-03-31
KR20220043838A (ko) 2022-04-05
KR102749657B1 (ko) 2025-01-02
DE102021108624A1 (de) 2022-03-31

Similar Documents

Publication Publication Date Title
KR102527509B1 (ko) 게이트 콘택 개구의 에칭 프로파일 제어
TWI806113B (zh) 製造半導體裝置的方法和半導體裝置
TW202213533A (zh) 半導體製造方法與其元件
US20240030070A1 (en) Etch profile control of via opening
US20240266218A1 (en) Integrated circuit structure and manufacturing method thereof
US20230335435A1 (en) Integrated circuit structure and manufacturing method thereof
TWI762265B (zh) 半導體裝置與其製造方法
TW202213523A (zh) 積體電路元件與其製造方法