CN113948470A - 集成电路结构及其制造方法 - Google Patents

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CN113948470A
CN113948470A CN202110557051.4A CN202110557051A CN113948470A CN 113948470 A CN113948470 A CN 113948470A CN 202110557051 A CN202110557051 A CN 202110557051A CN 113948470 A CN113948470 A CN 113948470A
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CN
China
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layer
source
drain
etch
dielectric
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熊德智
吴俊德
王鵬
林焕哲
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及集成电路结构及其制造方法。一种方法包括在栅极结构之上沉积电介质帽盖。在形成电介质帽盖之后，在源极/漏极区域之上形成源极/漏极接触件。掺杂电介质帽盖的顶部以在电介质帽盖中形成掺杂区域。在掺杂电介质帽盖的顶部之后，在电介质帽盖之上沉积蚀刻停止层和层间电介质(ILD)层。形成过孔开口以延伸穿过ILD层和蚀刻停止层以暴露源极/漏极接触件。在过孔开口中填充源极/漏极过孔。

Description

集成电路结构及其制造方法
技术领域
本公开总体涉及集成电路结构及其制造方法。
背景技术
IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC演变过程中，功能密度(即每芯片面积的互连器件的数量)通常增大，同时几何尺寸(即使用制造工艺能够产生的最小组件(或线路))减小。该缩小过程通常通过提高生产效率和降低相关成本来提供益处。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在栅极结构之上沉积电介质帽盖；在形成所述电介质帽盖之后，在源极/漏极区域之上形成源极/漏极接触件；对所述电介质帽盖的顶部进行掺杂，以在所述电介质帽盖中形成掺杂区域；在对所述电介质帽盖的顶部进行掺杂之后，在所述电介质帽盖之上沉积蚀刻停止层和层间电介质(ILD)层；形成过孔开口，所述过孔开口延伸穿过所述ILD层和所述蚀刻停止层以暴露所述源极/漏极接触件；以及在所述过孔开口中填充源极/漏极过孔。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，包括：在源极/漏极区域之上形成源极/漏极接触件；执行离子注入工艺，以在所述源极/漏极接触件的顶部中形成掺杂区域；在执行所述离子注入工艺之后，沉积层间电介质(ILD)层，该层间电介质层覆盖所述源极/漏极接触件的掺杂区域；蚀刻所述ILD层，以形成暴露所述源极/漏极接触件的过孔开口；以及在所述过孔开口中填充源极/漏极过孔。
根据本公开的又一实施例，提供了一种半导体器件，包括：栅极结构；电介质帽盖，位于所述栅极结构之上，并且包括掺杂区域以及位于所述栅极结构与所述掺杂区域之间的未掺杂区域；源极/漏极接触件，与所述栅极结构相邻，并且与所述电介质帽盖的掺杂区域的侧壁接触；层间电介质(ILD)层，位于所述电介质帽盖的掺杂区域之上并且位于所述源极/漏极接触件之上；以及源极/漏极过孔，在所述ILD层中并且电连接到所述源极/漏极接触件。
附图说明
在结合附图阅读下面的具体实施方式时，通过下面的具体实施方式最佳地理解本公开的各方面。要注意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚性，各种特征的尺寸可被任意地增大或缩小。
图1-图18D示出了根据本公开的一些实施例的集成电路结构的形成中的中间阶段的透视图和截面图。
图19-图23B示出了根据本公开的一些其他实施例的用于制造集成电路结构的各个阶段的示例性截面图。
图24-图42D示出了根据本公开的一些实施例的集成电路结构的形成中的中间阶段的透视图和截面图。
图43-图47B示出了根据本公开的一些其他实施例的用于制造集成电路结构的各个阶段的示例性截面图。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的许多不同实施例或示例。下文描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不意图进行限制。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了易于描述，本文可使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文使用的空间相关描述符也可以相应地解释。
如本文所使用的，“大概”、“约”、“近似”或“基本上”应通常是指给定值或范围的百分之二十以内、或百分之十以内、或百分之五以内。本文给出的数值量是近似的，意味着如果没有明确说明，则可以推断出术语“大概”、“约”、“近似”或“基本上”。
可以通过任何合适的方法对鳍进行图案化。例如，可以使用一种或多种光刻工艺对鳍进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。
在用于制造晶体管的前段制程(front-end-of-line，FEOL)工艺完成之后，在晶体管的源极/漏极区域之上形成源极/漏极接触件。然后，在源极/漏极接触件之上形成源极/漏极过孔，以将源极/漏极接触件电连接至随后形成的互连金属线。源极/漏极过孔的形成通常包括在源极/漏极接触件之上沉积层间电介质(ILD)层，通过使用各向异性蚀刻形成延伸穿过ILD层的过孔开口，然后在过孔开口中沉积一个或多个金属层以用作源极/漏极过孔。为了防止在各向异性蚀刻工艺期间过度蚀刻源极/漏极接触件，在形成ILD层之前，在源极/漏极接触件之上形成额外的蚀刻停止层(也称为中间接触蚀刻停止层(MCESL))。MCESL具有与ILD层不同的蚀刻选择性，因此MCESL可以减慢形成过孔开口的蚀刻工艺，从而防止过度蚀刻源极/漏极接触件。为了防止在MCESL蚀刻工艺期间过度蚀刻源极/漏极接触件附近的电介质材料，可以在形成MCESL之前对电介质材料执行额外的注入工艺。该注入工艺在电介质材料中形成具有与MCESL不同的蚀刻选择性的掺杂区域，因此，该掺杂区域可以减缓或甚至停止形成过孔开口的蚀刻工艺，从而防止过度蚀刻掺杂区域之下的电介质材料，降低了泄漏电流的风险。
图1-图18D示出了根据本公开的一些实施例的集成电路结构100的形成中的中间阶段的透视图和截面图。根据一些示例性实施例，所形成的晶体管可以包括p型晶体管(例如，p型FinFET)和n型晶体管(例如，n型FinFET)。在各种视图和说明性实施例中，相同的附图标记用于指定相同的元件。应当理解，并且针对方法的附加实施例，可以在图1-18D所示出的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。这些操作/工艺的顺序可以是可互换的。
图1示出了结构的透视图。该结构包括衬底12。衬底12可以是半导体衬底(在一些实施例中也称为晶圆)，其可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。根据本公开的一些实施例，衬底12包括体硅衬底以及在该体硅衬底之上的外延硅锗(SiGe)层或锗层(其中没有硅)。衬底12可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域14可被形成为延伸到衬底12中。衬底12的位于相邻的隔离区域14之间的部分被称为半导体条带102。
隔离区域14可以包括内衬氧化物(未示出)。内衬氧化物可以由通过对衬底12的表面层进行热氧化而形成的热氧化物形成。内衬氧化物也可以是使用以下方法形成的沉积氧化硅层：例如，原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)。隔离区域14还可以包括位于内衬氧化物之上的电介质材料，并且该电介质材料可以使用可流动化学汽相沉积(FCVD)、旋涂等形成。
参考图2，隔离区域14被凹陷，使得半导体条带102的顶部部分突出高于相邻的隔离区域14的顶表面，以形成突出的鳍104。可以使用干法蚀刻工艺来执行该蚀刻，在干法蚀刻工艺中NH3和NF3被用作蚀刻气体。在该蚀刻工艺期间，可产生等离子体。还可以包括氩。根据本公开的替代实施例，对隔离区域14的凹陷是使用湿法蚀刻工艺来执行的。蚀刻化学品可以包括例如稀释的HF。
在上述示例性实施例中，可以通过任何合适的方法对鳍进行图案化。例如，可以使用一种或多种光刻工艺对鳍进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一些实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴(mandrel)来对鳍进行图案化。
突出的鳍104的材料还可以用不同于衬底12的材料来代替。例如，如果突出的鳍104用于n型晶体管，则突出的鳍104可以由Si、SiP、SiC、SiPC或III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs)等形成。另一方面，如果突出的鳍104用于p型晶体管，则突出的鳍104可以由Si、SiGe、SiGeB、Ge或III-V族化合物半导体(例如，InSb、GaSb、InGaSb)等形成。
参考图3A和图3B，虚设栅极结构106被形成在突出的鳍104的顶表面和侧壁上。图3B示出了从包含图3A中的线B-B的垂直面获得的截面图。虚设栅极结构106的形成包括跨多个鳍104依次沉积栅极电介质层和虚设栅极电极层，随后对栅极电介质层和虚设栅极电极层进行图案化。作为该图案化的结果，虚设栅极结构106包括栅极电介质层108和位于栅极电介质层108之上的虚设栅极电极110。栅极电介质层108可以是任何可接受的电介质层(例如，氧化硅、氮化硅等、或其组合)，并且可以使用任何可接受的工艺来形成(例如，热氧化、旋涂工艺、或CVD等)。虚设栅极电极110可以是任何可接受的电极层，例如，包括多晶硅、金属等、或其组合。栅极电极层可以通过任何可接受的沉积工艺来沉积，例如，CVD或等离子增强CVD(PECVD)等。每个虚设栅极结构106跨单个或多个突出的鳍104。虚设栅极结构106可以具有与相应的突出的鳍104的长度方向垂直的长度方向。
可以在虚设栅极电极层之上形成掩模图案以辅助图案化。在一些实施例中，硬掩模图案包括位于毯式(blanket)多晶硅层之上的底部掩模112和位于底部掩模112之上的顶部掩模114。硬掩模图案由一层或多层SiO2、SiCN、SiON、Al2O3、SiN或其他合适的材料制成。在某些实施例中，底部掩模112包括氧化硅，并且顶部掩模114包括氮化硅。通过使用掩模图案作为蚀刻掩模，虚设电极层被图案化为虚设栅极电极110，并且毯式栅极电介质层被图案化为栅极电介质层108。
接下来，如图4所示，在虚设栅极结构106的侧壁上形成栅极间隔件116。在栅极间隔件形成操作的一些实施例中，间隔件材料层被沉积在衬底12上。间隔件材料层可以是随后被回蚀刻以形成栅极间隔件116的共形层。在一些实施例中，间隔件材料层包括多个层，例如，第一间隔件层118和形成在第一间隔件层118之上的第二间隔件层120。第一间隔件层118和第二间隔件层120各自由合适的材料制成，例如，氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、和/或前述项的组合。作为示例而非限制，第一间隔件层118和第二间隔件层120可以通过使用诸如以下工艺之类的工艺在虚设栅极结构106之上依次沉积两种不同的电介质材料来形成：CVD工艺、低于大气压的CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺、或其他合适的工艺之类的工艺。然后对沉积的间隔件层118和120执行各向异性蚀刻工艺，以暴露鳍104的未被虚设栅极结构106覆盖的部分(例如，在鳍104的源极/漏极区域中)。可以通过该各向异性蚀刻工艺去除间隔件层118和120的位于虚设栅极结构106的正上方的部分。间隔件层118和120的位于虚设栅极结构106的侧壁上的部分可以保留，从而形成栅极侧壁间隔件，其为了简单起见被表示为栅极间隔件116。在一些实施例中，第一间隔件层118由介电常数比氮化硅更低的氧化硅形成，并且第二间隔件层120由氮化硅形成，该氮化硅对于随后的蚀刻处理(例如，在鳍104中蚀刻源极/漏极凹部)具有比氧化硅更高的抗蚀刻性。在一些实施例中，栅极间隔件116可以用于使随后形成的掺杂区域(例如，源极/漏极区域)偏移。栅极间隔件116可以进一步用于设计或修改源极/漏极区域轮廓。
在栅极间隔件116的形成完成之后，在鳍104的未被虚设栅极结构106和栅极间隔件116覆盖的源极/漏极区域上形成源极/漏极结构122。图5示出了所得的结构。在一些实施例中，源极/漏极结构122的形成包括使鳍104的源极/漏极区域凹陷，然后在鳍104的经凹陷的源极/漏极区域中外延生长半导体材料。
可以使用合适的选择性蚀刻工艺来使鳍104的源极/漏极区域凹陷，该合适的选择性蚀刻工艺腐蚀半导体鳍104，但几乎不腐蚀栅极间隔件116和虚设栅极结构106的顶部掩模114。例如，使半导体鳍104凹陷可以通过利用等离子源和蚀刻剂气体的干法化学蚀刻来执行。等离子体源可以是感应耦合等离子体(ICR)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、或反应离子蚀刻(RIE)等，并且蚀刻剂气体可以是氟、氯、溴、或其组合等，该蚀刻剂气体以比蚀刻栅极间隔件116和蚀刻虚设栅极结构106的顶部掩模114更快的蚀刻速率来蚀刻半导体鳍104。在一些其他实施例中，使半导体鳍104凹陷可以通过湿法化学蚀刻(例如，过氧化铵混合物(APM)、NH4OH、四甲基氢氧化铵(TMAH)、或其组合等)来执行，该湿法化学蚀刻以比蚀刻栅极间隔件116和蚀刻虚设栅极结构106的顶部掩模114更快的蚀刻速率来蚀刻半导体鳍104。在一些其他实施例中，使半导体鳍104凹陷可以通过干法化学蚀刻和湿法化学蚀刻的组合来执行。
一旦在鳍104的源极/漏极区域中形成凹部，则通过使用在半导体鳍104上提供一种或多种外延(epi)材料的一种或多种外延工艺，来在鳍104中的源极/漏极凹部中形成源极/漏极外延结构122。在外延生长工艺期间，栅极间隔件116将该一种或多种外延材料限制在鳍104中的源极/漏极区域。在一些实施例中，外延结构122的晶格常数不同于半导体鳍104的晶格常数，使得在鳍104中并且在外延结构122之间的沟道区域可通过外延结构122被施加应变或应力，以改善半导体器件的载流子迁移率并增强器件性能。外延工艺包括CVD沉积技术(例如，PECVD、气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合适的工艺。外延工艺可以使用与半导体鳍104的成分相互作用的气态和/或液态前体。
在一些实施例中，源极/漏极外延结构122可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他合适的材料。源极/漏极外延结构122可以在外延工艺期间通过引入掺杂物质而被原位掺杂，这些掺杂物质包括：p型掺杂剂，例如，硼或BF2；n型掺杂剂，例如，磷或砷；和/或其他合适的掺杂剂，包括前述项的组合。如果源极/漏极外延结构122未被原位掺杂，则执行注入工艺(即结注入工艺)以对源极/漏极外延结构122进行掺杂。在一些示例性实施例中，n型晶体管中的源极/漏极外延结构122包括SiP，而p型晶体管中的源极/漏极外延结构122包括GeSnB和/或SiGeSnB。在具有不同器件类型的实施例中，可以在n型器件区域之上形成掩模(例如，光致抗蚀剂)，同时暴露p型器件区域，并且可以在p型器件区域中的暴露的鳍104上形成p型外延结构。然后可以去除掩模。随后，可以在p型器件区域之上形成掩模(例如，光致抗蚀剂)，同时暴露n型器件区域，并且可以在n型器件区域中的暴露的鳍104上形成n型外延结构。然后可以去除掩模。
一旦形成源极/漏极外延结构122，就可以执行退火工艺以激活源极/漏极外延结构122中的p型掺杂剂或n型掺杂剂。该退火工艺可以是例如快速热退火(RTA)、激光退火、或毫秒热退火(MSA)工艺等。
接下来，在图6中，在衬底12上形成层间电介质(ILD)层126。在一些实施例中，在形成ILD层126之前还形成接触蚀刻停止层(CESL)。在一些示例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层、和/或具有与ILD层126不同的蚀刻选择性的其他合适的材料。CESL可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺来形成。在一些实施例中，ILD层126包括诸如以下项的材料：形成正硅酸乙酯(TEOS)的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(例如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)等)、和/或具有与CESL不同的蚀刻选择性的其他合适的电介质材料。ILD层126可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成ILD层126之后，晶圆可经受高热预算工艺以对ILD层126进行退火。
在一些示例中，在形成ILD层126之后，可以执行平坦化工艺以去除ILD层126的过量材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，其去除ILD层126(以及CESL，如果存在的话)的在虚设栅极结构106上面的部分。在一些实施例中，CMP工艺还去除硬掩模层112、114(如图5所示)并暴露虚设栅极电极110。
接下来，如图7所示，去除剩余的虚设栅极结构106(参见图6)，从而在相应的栅极间隔件116之间形成栅极沟槽GT1。使用选择性蚀刻工艺(例如，选择性干法蚀刻、选择性湿法蚀刻、或其组合)来去除虚设栅极结构106，该选择性蚀刻工艺以比蚀刻其他材料(例如，栅极间隔件116、CESL、和/或ILD层126)更快的蚀刻速率来蚀刻虚设栅极结构106中的材料。
之后，如图8所示，分别在栅极沟槽GT1中形成替换栅极结构130。栅极结构130可以是FinFET的最终栅极。最终栅极结构各自可以是高k/金属栅极堆叠，然而其他成分也是可能的。在一些实施例中，每个栅极结构130形成与由鳍104提供的沟道区域的三个侧相关联的栅极。换句话说，每个栅极结构130在三个侧围绕鳍104。在各种实施例中，高k/金属栅极结构130包括内衬栅极沟槽GT1的栅极电介质层132、形成在栅极电介质层132之上的功函数金属层134、以及形成在功函数金属层134之上并填充栅极沟槽GT1的剩余部分的填充金属136。栅极电介质层132包括界面层(例如，氧化硅层)和位于界面层之上的高k栅极电介质层。如本文所使用和描述的，高k栅极电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(约3.9))的电介质材料。在高k/金属栅极结构130中使用的功函数金属层134和/或填充金属136可以包括金属、金属合金、或金属硅化物。高k/金属栅极结构130的形成可以包括用于形成各种栅极材料、一个或多个内衬层的多种沉积工艺，以及用于去除过量的栅极材料的一种或多种CMP工艺。
在一些实施例中，栅极电介质层132的界面层可以包括诸如氧化硅(SiO2)、HfSiO、或氮氧化硅(SiON)之类的电介质材料。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成。栅极电介质层132的高k电介质层可以包括氧化铪(HfO2)。替代地，栅极电介质层132可以包括其他高k电介质，例如，氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3、STO)、氧化钡钛(BaTiO3、BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氧氮化物(SiON)、以及前述项的组合。
功函数金属层134可以包括用于为高k/金属栅极结构130提供合适的功函数的功函数金属。对于n型FinFET，功函数金属层134可以包括一种或多种n型功函数金属(N-金属)。n型功函数金属可以示例性地包括但不限于以下项：铝化钛(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物、和/或其他合适的材料。另一方面，对于p型FinFET，功函数金属层134可以包括一种或多种p型功函数金属(P-金属)。p型功函数金属可以示例性地包括但不限于以下项：氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物、和/或其他合适的材料。
在一些实施例中，填充金属136可以示例性地包括但不限于以下项：钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN、或其他合适的材料。
然后参考图9。执行回蚀刻工艺以回蚀刻替换栅极结构130和栅极间隔件116，从而在经回蚀刻的栅极结构130和经回蚀刻的栅极间隔件116之上形成凹部R1。在一些实施例中，因为替换栅极结构130的材料具有与栅极间隔件116不同的蚀刻选择性，所以可以初始地执行第一选择性蚀刻工艺以回蚀刻替换栅极结构130，以降低替换栅极结构130。然后，执行第二选择性蚀刻工艺以降低栅极间隔件116。结果，替换栅极结构130的顶表面可以处于与栅极间隔件116的顶表面不同的高度。例如，在如图9所示的所描绘的实施例中，替换栅极结构130的顶表面低于栅极间隔件116的顶表面。然而，在一些其他实施例中，替换栅极结构130的顶表面可以与栅极间隔件116的顶表面齐平或高于栅极间隔件116的顶表面。
随后，通过诸如CVD或ALD之类的合适的工艺分别在多个替换栅极结构130的顶部形成金属帽盖138。在一些实施例中，金属帽盖138使用自下而上的方式形成在替换栅极结构130上。例如，在金属表面(例如，功函数金属层134和填充金属136)上选择性地生长金属帽盖138，因此栅极间隔件116的侧壁基本上未生长金属帽盖138。作为示例而非限制，金属帽盖138可以是基本上无氟的钨(FFW)膜，其氟杂质的量小于5原子百分比并且氯杂质的量大于3原子百分比。可以使用一种或多种基于非氟的钨前体(例如但不限于，五氯化钨(WCl5)、六氯化钨(WCl6))，通过ALD或CVD来形成FFW膜或包括FFW的膜。在一些实施例中，金属帽盖138的一些部分可在栅极电介质层132之上溢出，使得金属帽盖138还可以覆盖栅极电介质层132的暴露表面。由于金属帽盖138是以自下而上的方式形成的，因此金属帽盖138的形成可以通过例如减少重复的回蚀工艺来简化，其中，这些重复的回蚀工艺用于去除由于共形生长而产生的不期望的金属材料。
在使用自下而上的方法形成金属帽盖138的一些实施例中，金属帽盖138的生长在金属表面(即栅极结构130中的金属)上具有与电介质表面(即栅极间隔件116中的电介质)相比不同的成核延迟。金属表面上的成核延迟比电介质表面上的成核延迟更短。因此，成核延迟差允许金属表面上的选择性生长。本公开在各种实施例中利用了这样的选择性来允许从栅极结构130生长金属，同时抑制从栅极间隔件116生长金属。结果，金属帽盖138在栅极结构130上的沉积速率比在栅极间隔件116上更快。在一些实施例中，所得的金属帽盖138的顶表面低于经回蚀刻的栅极间隔件116的顶表面。然而，在一些实施例中，金属帽盖138的顶表面可以与经回蚀刻的栅极间隔件116的顶表面齐平或高于经回蚀刻的栅极间隔件116的顶表面。
接下来，如图10所示，在衬底105之上沉积电介质帽盖层140，直到凹部R1被过度填充为止。电介质帽盖层140包括SiN、SiC、SiCN、SiON、SiCON、或前述项的组合等，并且通过合适的沉积技术形成，例如，CVD、等离子体增强CVD(PECVD)、ALD、远程等离子体ALD(RPALD)、等离子增强ALD(PEALD)、或前述项的组合等。然后执行CMP工艺以去除位于凹部R1外部的帽盖层，从而留下电介质帽盖层140的位于凹部R1中的部分以用作电介质帽盖142。图11示出了所得的结构。
参考图12，形成源极/漏极接触件144，其延伸穿过ILD层126(以及CESL，如果存在的话)。作为示例而非限制，源极/漏极接触件144的形成包括：执行一个或多个蚀刻工艺以形成延伸穿过ILD层126的接触开口以暴露源极/漏极外延结构122，沉积过度填充接触开口的一种或多种金属材料，然后执行CMP工艺以去除位于接触开口外部的多余的金属材料。在一些实施例中，该一个或多个蚀刻工艺是选择性蚀刻，其以比蚀刻电介质帽盖142和栅极间隔件116更快的蚀刻速率来蚀刻ILD层126。结果，该选择性蚀刻是使用电介质帽盖142和栅极间隔件116作为蚀刻掩模来执行的，使得接触开口被形成为与源极/漏极外延结构122自对准(并且因此源极/漏极接触件144被形成为与源极/漏极外延结构122自对准)，而未使用额外的光刻工艺。在这种情况下，允许以自对准的方式形成源极/漏极接触件144的电介质帽盖142可被称为自对准接触件(SAC)帽盖142。
在图13A和图13B中，执行离子注入工艺IMP1以将一种或多种杂质(例如，掺杂剂离子)掺杂到电介质帽盖142中。例如，离子化掺杂剂DP(例如，氧、锗、氩、氙、硼、能够产生与电介质帽盖142的材料不同的蚀刻选择性的其他合适的掺杂剂、或其组合)可被注入到电介质帽盖142中，从而在电介质帽盖142中形成掺杂区域1421。在一些实施例中，在执行离子注入工艺IMP1之前，可以通过使用适当的光刻工艺覆盖源极/漏极接触件144的暴露表面来形成经图案化的掩模(例如，经图案化的光致抗蚀剂)，注入工艺IMP1是使用经图案化的掩模作为注入掩模来执行的，并且经图案化的掩模在离子注入工艺IMP1完成之后被去除(例如，通过灰化)。在这种情况下，源极/漏极接触件144基本上没有掺杂剂DP，如图13A所示。替代地，离子注入工艺IMP1还可以将一些离子化掺杂剂DP注入到源极/漏极接触件144中，从而在源极/漏极接触件144中形成掺杂区域1441，如图13B所示。也就是说，掺杂区域1441形成在源极/漏极接触件144的未掺杂区域1442上。在这种情况下，源极/漏极接触件144中的掺杂区域1441然后可以在随后的蚀刻工艺中被穿通，以在源极/漏极接触件144之上形成源极/漏极过孔。
在一些实施例中，离子注入工艺IMP1是以约1E15离子/cm2至约5E20离子/cm2的剂量，约1keV至约180keV的能量，以及约20℃至约450℃的温度执行的。所得的掺杂区域1421的掺杂剂浓度和/或掺杂剂深度取决于离子注入工艺IMP1的工艺条件。如果离子注入工艺IMP1的工艺条件在上述选择的范围之外，则所得的掺杂区域1421中的掺杂剂浓度和/或掺杂剂深度对于减慢随后的蚀刻工艺可能是不令人满意的。
在一些实施例中，离子注入工艺IMP1将分子氧离子(O2+)或原子氧离子(O+)注入到电介质帽盖142中，从而在电介质帽盖142中产生掺杂氧的区域1421，同时留下电介质帽盖142的下部区域1422基本上未被掺杂(称为未掺杂部分1422)。结果，掺杂氧的区域1421(1441)具有比未掺杂区域1422(1442)更高的氧浓度(或氧原子百分比)。作为示例而非限制，掺杂氧的区域1421(1441)的氧浓度在约1E18原子/cm3至约5E23原子/cm3的范围内，并且未掺杂区域1422(1442)具有基本为零的氧浓度。此外，掺杂区域1421和1441具有相同的掺杂剂DP。如果掺杂氧的区域1421具有过高的氧浓度，则掺杂氧的区域1421的蚀刻速率可能过慢而无法在随后的蚀刻工艺中在预期持续时间内被穿通。如果掺杂氧的区域1421具有过低的氧浓度，则掺杂氧的区域1421的蚀刻速率可能太快而不能减慢随后的蚀刻工艺。
在一些实施例中，掺杂氧的区域1421(1441)由于离子注入工艺IMP1而具有氧浓度梯度。更详细地，掺杂氧的区域1421(1441)的氧浓度根据掺杂氧的区域1421(1441)内部的深度而变化。例如，氧浓度可随着与掺杂氧的区域1421(1441)的顶表面的距离增加而减小。在电介质帽盖142是氮化硅的一些实施例中，掺杂氧的区域1421中的氧-氮原子比也是梯度的。例如，掺杂氧的区域1421中的氧-氮原子比可随着与掺杂氧的区域1421的顶表面的距离增加而减小。在源极/漏极接触件144是金属的一些实施例中，掺杂氧的区域1441中的氧-金属原子比也是梯度的。例如，掺杂氧的区域1441中的氧-金属原子比可随着与掺杂氧的区域1441的顶表面的距离增加而减小。
在一些实施例中，掺杂区域1421具有从电介质帽盖142的顶表面延伸到电介质帽盖142内的掺杂剂深度D1。在一些实施例中，对于3nm技术节点，掺杂剂深度D1在从约1埃至约50埃的范围内。在一些其他实施例中，掺杂剂深度D1与电介质帽盖142的最大厚度T1之比在约3％至约60％的范围内。如果掺杂剂深度D1和/或D1/T1比过小，则掺杂区域1421可能过薄而不能减慢随后的蚀刻工艺。如果掺杂剂深度D1和/或D1/T1比过大，则掺杂区域1421可能过厚而不能在预期持续时间内被穿通。对于其他技术节点，例如，20nm节点、16nm节点、10nm节点、7nm节点和/或5nm节点，掺杂剂深度D1可以在约1nm至约20nm的范围内。
在一些实施例中，在离子注入工艺IMP1完成之后，可以执行退火工艺以修复电介质帽盖142和/或源极/漏极接触件144中的注入损坏。在一些其他实施例中，可以跳过退火工艺，使得掺杂区域1421(1441)不会经历退火。
一旦已形成了掺杂区域1421(和掺杂区域1441)，则在图14中，然后在源极/漏极接触件144和电介质帽盖142之上形成中间接触蚀刻停止层(MCESL)146。MCESL 146可以通过PECVD工艺和/或其他合适的沉积工艺形成。在一些实施例中，MCESL 146是氮化硅层和/或具有与随后形成的ILD层(如图15所示)和掺杂区域1421不同的蚀刻选择性的其他合适的材料。
参考图15，在MCESL 146之上形成另一ILD层148。在一些实施例中，ILD层148包括诸如以下项的材料：形成正硅酸乙酯(TEOS)的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(例如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG))、和/或具有与MCESL 146不同的蚀刻选择性的其他合适的电介质材料。在某些实施例中，ILD层148由氧化硅(SiOx)形成。ILD层148可以通过PECVD工艺或其他合适的沉积技术来沉积。
参考图16A，通过使用第一蚀刻工艺(也称为过孔蚀刻工艺)ET1来图案化ILD层148以形成延伸穿过ILD层148的过孔开口O1。控制过孔蚀刻工艺ET1的蚀刻持续时间以允许穿通ILD层148，同时MCESL 146用作蚀刻工艺ET1的蚀刻停止层。在一些实施例中，在过孔蚀刻工艺ET1之前，执行光刻工艺以限定过孔开口O1的预期的顶视图图案。例如，该光刻工艺可以包括：在ILD层148之上旋涂光致抗蚀剂层(如图15所示)，执行曝光后烘烤工艺，以及显影光致抗蚀剂层以形成具有过孔开口O1的顶视图图案的经图案化的掩模。在一些实施例中，图案化光致抗蚀剂以形成经图案化的掩模可以使用电子束(e-beam)光刻工艺或极紫外(EUV)光刻工艺来执行。
在一些实施例中，过孔蚀刻工艺ET1是各向异性蚀刻工艺，例如，等离子体蚀刻。以等离子体蚀刻为例，将具有图15所示结构的半导体衬底12装载到等离子体工具中，并将其暴露于由RF或微波功率在含氟气体(例如，C4F8、C5F8、C4F6、CHF3或类似物质)、惰性气体(例如，氩或氦)、可选的弱氧化剂(例如，O2或CO或类似物质)的气态混合物中产生的等离子体环境一段持续时间，该持续时间足以蚀刻穿过ILD层148以形成过孔开口O1。在包括C4F6、CF4、CHF3、O2和氩的气态混合物中产生的等离子体可用于蚀刻穿过ILD层148。等离子体蚀刻环境的压力在约10mTorr至约100mTorr之间，并且等离子体是通过约50瓦至1000瓦之间的RF功率产生的。
在一些实施例中，以如下方式来选择过孔蚀刻工艺ET1的前述蚀刻剂和蚀刻条件：MCESL 146(例如，SiN)表现出比ILD层148(例如，SiOx)更慢的蚀刻速率。这样，MCESL 146可以充当可检测蚀刻终点，这进而防止了过度蚀刻并且因此防止了蚀刻MCESL 146。换句话说，过孔蚀刻工艺ET1被调整为以比蚀刻氮化硅更快的蚀刻速率来蚀刻氧化硅。已经观察到，当蚀刻等离子体由含氢(H2)气的气态混合物产生时，对氮化硅的蚀刻速率增加。因此，根据本公开的一些实施例，过孔蚀刻工艺ET1是使用不含氢的气态混合物来执行的，以抑制氮化硅蚀刻速率。换句话说，过孔蚀刻工艺ET1中的等离子体是在无氢(H2)气的气态混合物中产生的。这样，对氮化硅的蚀刻速率在过孔蚀刻工艺ET1中保持较低，这进而允许以比蚀刻氮化硅(即MCESL)更快的蚀刻速率来蚀刻氧化硅(即ILD材料)。
在如图16A所示的一些实施例中，过孔开口O1由于各向异性蚀刻的性质而具有渐缩的侧壁轮廓。然而，在一些其他实施例中，可以对蚀刻条件进行微调以允许栅极过孔开口O1具有垂直的侧壁轮廓，如图16B所示。
参考图17A，通过使用第二蚀刻工艺(也称为过孔蚀刻工艺)ET2来图案化MCESL146以形成延伸穿过MCESL 146的过孔开口O2。控制过孔蚀刻工艺ET2的蚀刻持续时间以允许穿通MCESL 146，同时掺杂区域1421用作蚀刻工艺ET2的蚀刻停止层。
在一些实施例中，蚀刻工艺ET2是使用与过孔蚀刻工艺ET1不同的蚀刻剂和/或蚀刻条件的各向异性蚀刻工艺，例如，等离子体蚀刻(例如，电感耦合等离子体(ICP)、电容耦合等离子体(CCP)等)。蚀刻工艺ET2的蚀刻剂和/或蚀刻条件是以如下方式来选择的：掺杂区域1421表现出比MCESL 146更慢的蚀刻速率。这样，掺杂区域1421可以在蚀刻工艺ET2期间抑制或减慢电介质帽盖层140中的过度蚀刻。以等离子体蚀刻为例，将具有图16A或图16B所示结构的半导体衬底12装载到等离子体工具中，并将其暴露于由RF或微波功率在含氟气体(例如，CHF3、CF4、C2F2、C4F6、CxHyFz(x、y、z大于零且不大于九)、或类似物质)、含氢气体(例如，H2)、惰性气体(例如，氩或氦)的气态混合物中产生的等离子体环境中一段持续时间，该持续时间对于蚀刻穿过MCESL 146是足够的，但不蚀刻穿过掺杂区域1421。等离子体蚀刻环境的压力在约10mTorr至约100mTorr之间，并且等离子体是通过约50瓦至约1000瓦之间的RF功率产生的。
由含氢气态混合物产生的等离子体可以以比蚀刻氮氧化硅更快的蚀刻速率来蚀刻氮化硅，因此使用含氢气态混合物的蚀刻工艺ET2以比蚀刻MCESL 146更慢的蚀刻速率来蚀刻掺杂区域1421。以此方式，掺杂区域1421可以抑制或减慢蚀刻工艺ET2期间的过度蚀刻。在一些实施例中，蚀刻工艺ET2使用CHF3气体和H2气体的气态混合物，其中，CHF3气体与H2气体的流速比为从约1:1至约1:100。在一些实施例中，蚀刻工艺ET2使用CF4气体和H2气体的气体混合物，其中，CF4气体与H2气体的流速比为从约1:1至约1:100。过高的H2气体流速可能导致蚀刻穿过MCESL146时的蚀刻速率过快，这进而可能导致MCESL 146中的不可忽略的弯曲轮廓。过低的H2气体流速可能导致MCESL 146和掺杂区域1421之间的蚀刻选择性不足。在一些实施例中，源极/漏极接触件144的掺杂区域1441可以在蚀刻工艺ET2期间被穿通，使得开口O2暴露源极/漏极接触件144的未掺杂区域1442，如图17C和图17D所示。此外，掺杂区域1421的一部分在去除掺杂区域1441期间也被消耗。
在一些实施例中，由于工艺变化，在过孔开口O2与源极/漏极接触件144之间可能存在某些未对准(或重叠误差)。或者，在一些实施例中，过孔开口O2的尺寸(或宽度)可能大于源极/漏极接触件144的尺寸(或宽度)。不管怎样，过孔开口O2都可暴露掺杂区域1421的一些部分。然而，由于MCESL 146和掺杂区域1421之间的蚀刻选择性，掺杂区域1421可以减慢或甚至停止形成过孔开口O2的蚀刻工艺，这进而防止了过度蚀刻电介质材料(例如，电介质帽盖142)，并使得降低了泄漏电流的风险。
在图17A和图17C所示的一些实施例中，过孔开口O2由于蚀刻工艺ET2的各向异性蚀刻的性质而具有渐缩的侧壁轮廓。然而，在一些其他实施例中，可以对蚀刻工艺ET2和/或先前的过孔蚀刻工艺ET1的蚀刻条件进行微调以允许过孔开口O2具有垂直的侧壁轮廓，如图17B和图17D所示。
参考图18A，然后在过孔开口O1和O2中形成源极/漏极过孔150，以实体连接并电连接到源极/漏极接触件144。作为示例而非限制，源极/漏极过孔150使用以下方式来形成：沉积一种或多种金属材料从而过度填充过孔开口O1和O2，随后进行CMP工艺以去除在过孔开口O1和O2外部的过量的(一种或多种)金属材料。作为CMP工艺的结果，源极/漏极过孔150具有与ILD层148基本共面的顶表面。源极/漏极过孔150可以包括诸如铜、铝、钨、或它们的组合等之类的金属材料，并且可以使用PVD、CVD、或ALD等来形成。在一些实施例中，源极/漏极过孔150还可以包括一个或多个阻挡/粘附层(未示出)，以保护ILD层148和/或MCESL146免受金属扩散(例如，铜扩散)的影响。该一个或多个阻挡/粘附层可以包括钛、氮化钛、钽、或氮化钽等，并且可以使用PVD、CVD、或ALD等来形成。
源极/漏极过孔150继承过孔开口O1和O2的几何形状。换句话说，源极/漏极过孔150的侧壁线性延伸穿过ILD层148的整个厚度和MCESL146的整个厚度。更详细地，源极/漏极过孔150与ILD层148形成第一线性界面1501，并且与MCESL 146形成第二线性界面1502。第二线性界面1502从第一线性界面1501向下延伸，并且线性界面1501和1502彼此对准。
在图18A和图18C所示的一些实施例中，源极/漏极过孔150由于蚀刻工艺ET2的各向异性蚀刻的性质而具有渐缩的侧壁轮廓。然而，在一些其他实施例中，可以对蚀刻工艺ET2的蚀刻条件进行微调以允许过孔开口O1具有垂直的侧壁轮廓(并且因此源极/漏极过孔150具有垂直的侧壁轮廓)，如图18B和图18D所示。
图19-图23B示出了根据本公开的一些其他实施例的用于制造集成电路结构100a的各个阶段的示例性截面图。应当理解，对于该方法的附加的实施例，可以在图19-图23B所示的工艺之前、期间和之后提供附加操作，并且下面所描述的操作中的一些可以被替换或消除。这些操作/工艺的顺序可以是可互换的。在以下实施例中可以采用与关于图1-图18D所描述的相同或类似的配置、材料、工艺和/或操作，并且详细说明可被省略。
在形成图15所示的结构之后，对ILD层148进行图案化以形成至少一个栅极接触开口O3，其向下延伸穿过ILD层148、MCESL 146和电介质帽盖142到达金属帽盖138。图19示出了所得的结构。可以通过使用适当的光刻技术和蚀刻技术来图案化ILD层148。
接下来，如图20所示，在衬底12之上形成经图案化的掩模层M1以填充栅极接触开口O3。经图案化的掩模层M1在源极/漏极接触件144的垂直上方具有开口O4。在一些实施例中，经图案化的掩模层M1可以是通过适当的光刻工艺形成的光致抗蚀剂掩模。例如，光刻工艺可以包括在如图19所示的结构之上旋涂光致抗蚀剂层，执行曝光后烘烤工艺，以及显影光致抗蚀剂层以形成经图案化的掩模层M1。在一些实施例中，对抗蚀剂进行图案化以形成经图案化的掩模元件可以使用电子束(e-beam)光刻工艺或极紫外(EUV)光刻工艺来执行。
参考图21，在经图案化的掩模层M1就位的情况下，执行过孔蚀刻工艺ET3以形成延伸穿过ILD层148的过孔开口O5。控制过孔蚀刻工艺ET3的蚀刻持续时间以去除ILD 148并在MCESL 146处停止过孔蚀刻工艺ET3。关于过孔刻蚀工艺ET3的工艺细节已在前面关于过孔刻蚀工艺ET1进行了讨论，因此为简洁起见在此不再重复。
参考图22，执行蚀刻工艺ET4以蚀刻MCESL 146，从而向下加深过孔开口O5到源极/漏极接触件144的掺杂区域1441、以及电介质帽盖142的掺杂区域1421的位于源极/漏极接触件144和经图案化的掩模层M1之间的部分。作为蚀刻工艺ET4的结果，源极/漏极接触件144的掺杂区域1441和电介质帽盖142的掺杂区域1421在经加深的过孔开口O5的底部处暴露。关于蚀刻工艺ET4的工艺细节已在前面关于蚀刻工艺ET2进行了讨论，因此为简洁起见在此不再重复。
在蚀刻工艺ET4完成之后，通过灰化和/或湿法剥离从栅极接触开口O3去除经图案化的掩模层M1，然后形成对接接触件(或对接过孔)152以填充过孔开口O5和栅极接触开口O4。图23A和图23B示出了所得的结构。关于对接接触件152的材料和制造工艺细节类似于源极/漏极过孔150，因此为了简洁起见在此不再重复。
对接接触件152继承了过孔开口O3和O5的几何形状。换句话说，对接接触件152的侧壁线性延伸穿过ILD层148的整个厚度和MCESL 146的整个厚度。更详细地，对接接触件152与ILD层148形成第一线性界面1521，并且与MCESL 146形成第二线性界面1522。第二线性界面1522从第一线性界面1521向下延伸，并且线性界面1521和1522彼此对准。在一些实施例中，图22所示的蚀刻工艺ET4还消耗一些掺杂区域1421，如图23A中所示。
在又一些实施例中，源极/漏极接触件144的掺杂区域1441的一部分在图22中的蚀刻工艺ET4期间被去除，并且掺杂区域1421的被开口O5暴露的部分也被去除/凹陷。这样，如图23B所示，对接接触件152与未掺杂区域1422和源极/漏极接触件144的未掺杂区域1442接触。
图24-图42D示出了根据本公开的一些实施例的集成电路结构200的形成中的中间阶段的透视图和截面图。根据一些示例性实施例，所形成的晶体管可以包括p型晶体管(例如，p型GAA FET)和n型晶体管(例如，n型FAA FET)。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。应当理解，针对该方法的附加实施例，可以在图24-图42D所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作中。这些操作/工艺的顺序可以是可互换的。
图24、图25、图26、图27A、图28A、图29A和图30A是制造期间的中间阶段的集成电路结构200的一些实施例的透视图。图27B、图28B、图29B、图30B、图31-33、图34A、图35-42D是集成电路结构200在制造期间的中间阶段的一些实施例的沿第一切线(例如，图27A中的切线X-X)的截面图，该第一切线沿着沟道的长度方向并且垂直于衬底的顶表面。图34B是集成电路结构200在制造期间的中间阶段的一些实施例的沿第二切线(例如，图27A中的切线Y-Y)的截面图，该第二切线在栅极区域中并且垂直于沟道的长度方向。
参考图24，在衬底210之上形成外延堆叠220。在一些实施例中，衬底210可以包括硅(Si)。替代地，衬底210可以包括锗(Ge)、硅锗(SiGe)、III-V族材料(例如，GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、和/或GaInAsP；或前述项的组合)、或其他合适的半导体材料。在一些实施例中，衬底210可以包括绝缘体上半导体(SOI)结构，例如，埋置电介质层。此外替代地，衬底210可以包括诸如埋置氧化物(BOX)层之类的埋置电介质层，其例如是通过被称为氧注入分离(SIMOX)技术、晶圆键合、SEG的方法、或其他合适的方法而形成的。
外延堆叠220包括具有第一成分的外延层222，在这些具有第一成分的外延层222中插入具有第二成分的外延层224。第一成分和第二成分可以不同。在一些实施例中，外延层222是SiGe，并且外延层224是硅(Si)。然而，其他实施例是可能的，包括提供具有不同的氧化速率和/或蚀刻选择性的第一成分和第二成分的那些实施例。在一些实施例中，外延层222包括SiGe，并且在外延层224包括Si的情况下，外延层224的Si氧化速率小于外延层222的SiGe氧化速率。
外延层224或其一些部分可以形成多栅极晶体管的(一个或多个)纳米片沟道。术语纳米片在本文中用于指代具有纳米级或甚至微米级尺寸、并且具有细长形状的任何材料部分，而不论该部分的截面形状如何。因此，该术语指代指定圆形和基本上圆形截面的细长材料部分两者，以及包括例如圆柱形或基本上矩形的截面的梁形或条形材料部分。下面进一步讨论使用外延层224来限定器件的一个或多个沟道。
注意，三层外延层222和三层外延层224被如图24所示交替布置，这仅出于举例目的，而不旨在做出超过权利要求中具体记载的范围的限定。可以理解，可以在外延堆叠220中形成任意数量的外延层；层的数量取决于晶体管的沟道区域的期望数量。在一些实施例中，外延层224的数量在2到10之间。
如以下更详细描述的，外延层224可以用作随后形成的多栅极器件的(一个或多个)沟道区域，并且厚度是基于器件性能考虑来选择的。该(一个或多个)沟道区域中的外延层222可最终被去除，并用于限定随后形成的多栅极器件的相邻的(一个或多个)沟道区域之间的垂直距离，并且厚度是基于器件性能考虑来选择的。因此，外延层222也可以被称为牺牲层，并且外延层224也可以被称为沟道层。
举例来说，外延堆叠220的层的外延生长可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺、和/或其他合适的外延生长工艺来执行。在一些实施例中，外延生长的层(例如，外延层224)包括与衬底210相同的材料。在一些实施例中，外延生长的层222和224包括与衬底210不同的材料。如上所述，在至少一些示例中，外延层222包括外延生长的硅锗(SiGe)层，并且外延层224包括外延生长的硅(Si)层。替代地，在一些实施例中，外延层222和224中的任一者可以包括其他材料，例如，锗、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟)、合金半导体(例如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP)、或前述项的组合。如所讨论的，外延层222和224的材料可以基于提供不同的氧化和/或蚀刻选择性特性来选择。在一些实施例中，外延层222和224是基本上无掺杂剂的(即具有约0cm-3至约1×1018cm-3的非本征掺杂剂浓度)，其中例如在外延生长工艺期间未执行有意掺杂。
参考图25，形成从衬底210延伸的多个半导体鳍230。在各个实施例中，每个鳍230包括由衬底210形成的衬底部分212、以及包括外延层222和224的外延堆叠中的每个外延层的一些部分。鳍230可以使用包括双图案工艺或多图案工艺的适当工艺来制造。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿经图案化的牺牲层形成间隔件。然后去除牺牲层，然后可以通过蚀刻初始的外延堆叠220来使用剩余的间隔件或心轴来对鳍230进行图案化。该蚀刻工艺可以包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)、和/或其他合适的工艺。
在图24和图25示出的所示实施例中，在对鳍230进行图案化之前，在外延堆叠220之上形成硬掩模(HM)层910。在一些实施例中，HM层包括氧化物层912(例如，可以包括SiO2的衬垫氧化物层)和形成在氧化物层之上的氮化物层914(例如，可以包括Si3N4的衬垫氮化物层)。氧化物层912可以充当外延堆叠220和氮化物层914之间的粘附层，并且可以充当针对蚀刻氮化物层914的蚀刻停止层。在一些示例中，HM氧化物层912包括热生长的氧化物、化学气相沉积(CVD)所沉积的氧化物、和/或原子层沉积(ALD)所沉积的氧化物。在一些实施例中，通过CVD和/或其他合适的技术将HM氮化物层914沉积在HM氧化物层912上。
随后可以使用包括光刻工艺和蚀刻工艺的适当工艺来制造鳍230。光刻工艺可以包括：在HM层910之上形成光致抗蚀剂层(未示出)，将光致抗蚀剂暴露于图案，执行曝光后烘烤工艺，以及使抗蚀剂显影以形成包括抗蚀剂的图案化掩模。在一些实施例中，对抗蚀剂进行图案化以形成经图案化的掩模元件可以使用电子束(e-beam)光刻工艺、或利用EUV区域中的光(具有例如约1-200nm的波长)的极紫外(EUV)光刻工艺来执行。然后，可以使用经图案化的掩模来保护衬底210的一些区域以及在其上形成的层，同时蚀刻工艺在不受保护的区域中形成沟槽202，该沟槽202穿过HM层910、穿过外延堆叠220并进入到衬底210中，从而留下多个延伸的鳍230。沟槽202可以使用干法蚀刻(例如，反应离子蚀刻)、湿法蚀刻、和/或它们的组合来蚀刻。还可以使用在衬底上形成鳍的方法的许多其他的实施例，包括例如限定鳍区域(例如，通过掩模或隔离区域)，并且以鳍230的形式外延生长外延堆叠220。
接下来，如图26所示，形成插入鳍230之间的隔离区域240。关于隔离区域240的材料和工艺细节类似于先前讨论的隔离区域14，因此为了简洁起见不再重复。
参考图27A和图27B。虚设栅极结构250被形成在衬底210之上并且至少部分地设置在鳍230之上。鳍230的位于虚设栅极结构250下方的部分可以被称为沟道区域。虚设栅极结构250还可以限定鳍230的源极/漏极(S/D)区域，例如，鳍230的与沟道区域相邻并且位于沟道区域的相反侧的区域。
虚设栅极形成操作首先在鳍230之上形成虚设栅极电介质层252。随后，在虚设栅极电介质层252之上形成虚设栅极电极层254和硬掩模，该硬掩模可以包括多个层256和258(例如，氧化物层256和氮化物层258)。硬掩模然后被图案化，随后通过使用经图案化的硬掩模作为蚀刻掩模来对虚设栅极电极层254进行图案化。在一些实施例中，在对虚设栅极电极层254进行图案化之后，从鳍230的S/D区域去除虚设栅极电介质层252。蚀刻工艺可以包括湿法蚀刻、干法蚀刻、和/或它们的组合。选择蚀刻工艺以选择性地蚀刻虚设栅极电介质层252，而基本上不蚀刻鳍230、虚设栅极电极层254、氧化物掩模层256和氮化物掩模层258。虚设栅极电介质层和虚设栅极电极层的材料类似于先前讨论的虚设栅极电介质层108和虚设栅极电极层110，因此为了简洁起见不再重复。
在虚设栅极结构250的形成完成之后，在虚设栅极结构250的侧壁上形成栅极间隔件260。例如，在衬底210上沉积间隔件材料层。间隔件材料层可以是共形层，其随后被回蚀刻以形成栅极侧壁间隔件。在所示的实施例中，间隔件材料层260被共形地设置在虚设栅极结构250的顶部和侧壁上。间隔件材料层260可以包括电介质材料，例如，氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜、和/或前述项的组合。在一些实施例中，间隔件材料层260包括多个层，例如，第一间隔件层262以及形成在第一间隔件层262之上的第二间隔件层264(在图27B中示出)。举例来说，间隔件材料层260可以通过使用适当的沉积工艺在栅极结构250之上沉积电介质材料来形成。然后对所沉积的间隔件材料层260执行各向异性蚀刻工艺，以暴露鳍230的未被虚设栅极结构250覆盖的部分(例如，在鳍230的源极/漏极区域中)。间隔件材料层的位于虚设栅极结构250正上方的部分可以通过该各向异性蚀刻工艺被完全去除。间隔件材料层的位于虚设栅极结构250的侧壁上的部分可以保留，形成栅极侧壁间隔件，为了简单起见，这些栅极侧壁间隔件被表示为栅极间隔件260。应注意，尽管栅极间隔件260在图27B的截面图中是多层结构，但为了简单起见，它们在图27A的透视图中被示为单层结构。
接下来，如图28A和图28B所示，通过使用例如各向异性蚀刻工艺来蚀刻半导体鳍230的横向延伸超过栅极间隔件260的暴露部分(例如，在鳍230的源极/漏极区域中)，从而形成在半导体鳍230中以及在相应的虚设栅极结构250之间的凹部R2，其中该各向异性蚀刻工艺使用虚设栅极结构250和栅极间隔件260作为蚀刻掩模。在该各向异性蚀刻之后，外延层222和沟道层224的端面与栅极间隔件260的相应最外侧壁由于该各向异性蚀刻而是对准的。在一些实施例中，该各向异性蚀刻可以通过利用等离子体源和反应气体的干法化学蚀刻来执行。等离子体源可以是感应耦合等离子体(ICR)源、变压器耦合等离子体(TCP)源、或电子回旋共振(ECR)源等，并且反应气体可以是例如基于氟的气体(例如，SF6、CH2F2、CH3F、或CHF3等)、基于氯化物的气体(例如，Cl2)、溴化氢气体(HBr)、氧气(O2)等、或前述项的组合。
接下来，在图29A和图29B中，通过使用适当的蚀刻技术来使外延层222横向地或水平地凹陷，从而形成横向凹部R3，这些横向凹部R3各自垂直地位于相应的沟道层224之间。该操作可以通过使用选择性蚀刻工艺来执行。作为示例而非限制，外延层222是SiGe并且沟道层224是硅，从而允许选择性地蚀刻外延层222。在一些实施例中，选择性湿法蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)，其以比蚀刻Si更快的蚀刻速率来蚀刻SiGe。在一些实施例中，选择性蚀刻包括SiGe氧化，然后是SiGeOx去除。例如，氧化可由O3清洁提供，然后SiGeOx通过诸如NH4OH之类的蚀刻剂来去除，该蚀刻剂以比蚀刻Si更快的蚀刻速率来选择性蚀刻SiGeOx。此外，因为Si的氧化速率比SiGe的氧化速率低得多(有时低至30分之一)，所以沟道层224未被横向凹陷外延层222的工艺显著地蚀刻。结果，沟道层224横向延伸超过外延层222的相对的端面。
在图30A和图30B中，形成内部间隔件材料层270以填充由上面参考图29A和图29B所讨论的对外延层222的侧向蚀刻而留下的凹部R3。内部间隔件材料层270可以是低k电介质材料，例如，SiO2、SiN、SiCN或SiOCN，并且可以通过诸如ALD之类的合适的沉积方法形成。在内部间隔件材料层270的沉积之后，可以执行各向异性蚀刻工艺以修整所沉积的内部间隔件材料270，使得仅所沉积的内部间隔件材料270的填充由横向蚀刻外延层222所留下的凹部R3的部分得以保留。在修整工艺之后，为了简化起见，将所沉积的内部间隔件材料的剩余部分表示为内部间隔件270。内部间隔件270用于将金属栅极与在后续处理中形成的源极/漏极区域隔离。在图30A和图30B的示例中，内部间隔件270的侧壁与沟道层224的侧壁对准。
在图31中，在半导体鳍230的源极/漏极区域S/D之上形成源极/漏极外延结构280。源极/漏极外延结构280可以通过执行在鳍230上提供外延材料的外延生长工艺来形成。在该外延生长工艺期间，虚设栅极结构250、栅极侧壁间隔件260和内部间隔件270将源极/漏极外延结构280限制于源极/漏极区域S/D。关于GAA FET的源极/漏极外延结构280的材料和工艺细节类似于先前讨论的FinFET的源极/漏极外延结构122，因此为简洁起见不再重复。
在图32中，层间电介质(ILD)层310形成在衬底210上。在一些实施例中，在形成ILD层310之前还形成接触件蚀刻停止层(CESL)。关于CESL和ILD层310的材料和工艺细节类似于CESL 124和ILD层126，因此为了简洁起见不再重复。在一些示例中，在沉积ILD层310之后，可以执行平坦化工艺以去除ILD层310的过量材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，其去除ILD层310(以及CESL层，如果存在的话)的在虚设栅极结构250上方的部分，并且使集成电路结构200的顶表面平坦化。在一些实施例中，该CMP工艺还去除硬掩模层256、258(如图31所示)并暴露虚设栅极电极层254。
此后，首先去除虚设栅极结构250(如图32所示)，然后去除外延层(即牺牲层)222(如图32所示)。图33示出了所得的结构。在一些实施例中，虚设栅极结构250通过使用选择性蚀刻工艺(例如，选择性干法蚀刻、选择性湿法蚀刻、或它们组合)来去除，该选择性蚀刻工艺以比蚀刻其他材料(例如，栅极侧壁间隔件260和/或ILD层310)更快的蚀刻速率来蚀刻虚设栅极结构250中的材料，从而在相应的栅极侧壁间隔件260之间形成栅极沟槽GT2，并且外延层222在栅极沟槽GT2中暴露。随后，栅极沟槽GT2中的外延层222通过使用另一选择性蚀刻工艺来去除，该另一选择性蚀刻工艺以比蚀刻沟道层224更快的蚀刻速率来蚀刻外延层222，从而在相邻的外延层(即沟道层)224之间形成开口O6。以此方式，外延层224成为悬在衬底210之上并位于源极/漏极外延结构280之间的纳米片。此操作也称为沟道释放工艺。在该中间处理操作中，外延层(即纳米片)224之间的开口O6可以被周围环境条件(例如，空气、氮等)填充。在一些实施例中，外延层224可以根据它们的几何形状可互换地被称为纳米线、纳米板和纳米环。例如，在一些其他实施例中，由于用于完全去除外延层222的选择性蚀刻工艺，沟道层224可被修整为具有基本圆形的形状(即圆柱形)。在这种情况下，所得的外延层224可以被称为纳米线。
在一些实施例中，外延层222通过使用选择性湿法蚀刻工艺来去除。在一些实施例中，外延层222是SiGe并且外延层224是硅，从而允许选择性地去除外延层222。在一些实施例中，该选择性湿法蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，该选择性去除包括SiGe氧化，然后是SiGeOx去除。例如，氧化可由O3清洁提供，然后SiGeOx通过诸如NH4OH之类的蚀刻剂来去除，该蚀刻剂以比蚀刻Si更快的蚀刻速率来选择性蚀刻SiGeOx。此外，因为Si的氧化速率比SiGe的氧化速率低得多(有时低至30分之一)，所以沟道层224可未被沟道释放工艺显著地蚀刻。可以注意到，沟道释放操作和先前的横向凹陷牺牲层的操作(如图29A和图29B所示的操作)两者均使用以比蚀刻Si更快的蚀刻速率来蚀刻SiGe的选择性蚀刻工艺，因此在一些实施例中，这两个操作可以使用相同的蚀刻剂化学物质。在这种情况下，沟道释放操作的蚀刻时间/持续时间比先前的横向凹陷牺牲层的操作的蚀刻时间/持续时间更长，以便完全去除牺牲SiGe层。
在图34A和图34B中，替换栅极结构320被分别形成在栅极沟槽GT2中以围绕悬在栅极沟槽GT2中的每个外延层224。栅极结构320可以是GAA FET的最终栅极。最终栅极结构可以是高k/金属栅极堆叠，但其他成分也是可能的。在一些实施例中，每个栅极结构320形成与由多个外延层224提供的多沟道相关联的栅极。例如，高k/金属栅极结构320被形成在通过释放外延层224而提供的开口O6(如图34A所示)内。在各种实施例中，高k/金属栅极结构320包括：围绕外延层224形成的栅极电介质层322、围绕栅极电介质层322形成的功函数金属层324、以及围绕功函数金属层324形成并填充栅极沟槽GT2的剩余部分的填充金属326。栅极电介质层322包括界面层(例如，氧化硅层)和位于界面层之上的高k栅极电介质层。如本文所使用和描述的，高k栅极电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(约3.9))的电介质材料。在高k/金属栅极结构320内使用的功函数金属层324和/或填充金属层326可以包括金属、金属合金、或金属硅化物。高k/金属栅极结构320的形成可以包括用于形成各种栅极材料、一个或多个内衬层的沉积，以及用于去除过量的栅极材料的一个或多个CMP工艺。如沿着高k/金属栅极结构320的纵轴截取的图34B的截面图所示，高k/金属栅极结构320围绕每个外延层224，并因此被称为GAA FET的栅极。关于GAA FET的栅极结构320的材料和工艺细节类似于FinFET的栅极结构130，因此为简洁起见不再重复。
在图35中，执行回蚀刻工艺以回蚀刻替换栅极结构320和栅极间隔件260，从而在经回蚀刻的栅极结构320和经回蚀刻的栅极间隔件260之上形成凹部。在一些实施例中，因为替换栅极结构320的材料具有与栅极间隔件260不同的蚀刻选择性，所以替换栅极结构320的顶表面可以处于与栅极间隔件260的顶表面不同的高度。例如，在如图35示出的所示实施例中，替换栅极结构320的顶表面低于栅极间隔件260的顶表面。然而，在一些其他实施例中，替换栅极结构320的顶表面可以与栅极间隔件260的顶表面齐平或高于栅极间隔件260的顶表面。
然后，通过诸如CVD或ALD之类的适当的工艺分别在替换栅极结构320的顶部形成金属帽盖330。作为示例而非限制，金属帽盖330可以是基本上无氟的钨(FFW)膜，其氟杂质的量小于5原子百分比并且氯杂质的量大于3原子百分比。关于FFW形成的工艺细节先前关于金属帽盖138进行了讨论，因此为了简洁起见不再重复。
在图36中，在金属帽盖330和栅极间隔件260之上形成电介质帽盖340。因为金属帽盖330的顶表面低于栅极间隔件260的顶表面，所以每个电介质帽盖340具有阶梯式的底表面，其中较下阶梯与金属帽盖330的顶表面接触，而较上阶梯与栅极间隔件260的顶表面接触。关于电介质帽盖的材料和工艺细节类似于先前讨论的电介质帽盖142，因此为了简洁起见不再重复。
在图37中，形成延伸穿过ILD层310的源极/漏极接触件350。作为示例而非限制，源极/漏极接触件350的形成包括：执行一个或多个蚀刻工艺以形成延伸穿过ILD层310(以及CESL，如果存在的话)的接触开口以暴露源极/漏极外延结构280，沉积过度填充接触开口的一种或更多种金属材料，然后执行CMP工艺以去除位于接触开口外部的多余的金属材料。在一些实施例中，该一个或多个蚀刻工艺是选择性蚀刻，其以比蚀刻电介质帽盖340和栅极间隔件260更快的蚀刻速率来蚀刻ILD层310。结果，该选择性蚀刻是使用电介质帽盖340和栅极间隔件260作为蚀刻掩模来执行的，使得接触开口被形成为与源极/漏极外延结构280自对准(并且因此源极/漏极接触件350被形成为与源极/漏极外延结构280自对准)，而无需使用附加的光刻工艺。在这种情况下，允许形成自对准的接触件350的电介质帽盖340可被称为SAC帽盖340。
在图38A和图38B中，执行离子注入工艺IMP2以将一种或多种杂质(例如，掺杂剂离子)掺杂到电介质帽盖340中。例如，离子化掺杂剂DP(例如，氧、锗、氩、氙、硼、和/或能够产生与电介质帽盖340的材料不同的蚀刻选择性的其他合适的物质)可被注入到电介质帽盖340中，从而在电介质帽盖340中形成掺杂区域341。在一些实施例中，在执行离子注入工艺IMP2之前，可以通过使用合适的光刻工艺覆盖源极/漏极接触件350的暴露表面来形成经图案化的掩模(例如，经图案化的光致抗蚀剂)，注入工艺IMP2是使用经图案化的掩模作为注入掩模来执行的，并且经图案化的掩模然后在离子注入工艺IMP2完成之后被去除(例如，通过灰化)。在这种情况下，源极/漏极接触件350基本上没有掺杂剂DP，如图38A所示。替代地，离子注入工艺IMP2还可以将一些离子化掺杂剂DP注入到源极/漏极接触件350中，从而在源极/漏极接触件350中形成掺杂区域351，如图38B所示。也就是说，掺杂区域351形成在源极/漏极接触件350的未掺杂区域352上。在这种情况下，源极/漏极接触件350中的掺杂区域351然后可以在随后的蚀刻工艺中被穿通，以在源极/漏极接触件350之上形成源极/漏极过孔。
在一些实施例中，离子注入工艺IMP2是以约1E15离子/cm2至约5E20离子/cm2的剂量，约1keV至约180keV的能量，以及约20℃至约450℃的温度执行的。所得的掺杂区域341的掺杂剂浓度和/或掺杂剂深度取决于离子注入工艺IMP2的工艺条件。如果离子注入工艺IMP2的工艺条件在上述选择的范围之外，则所得的掺杂区域341中的掺杂剂浓度和/或掺杂剂深度可能无法减慢随后的蚀刻工艺。
在一些实施例中，离子注入工艺IMP2将分子氧离子(O2+)或原子氧离子(O+)注入到电介质帽盖340中，从而在电介质帽盖340中产生掺杂氧的区域341，同时留下电介质帽盖340的下部区域342基本上未被掺杂(称为未掺杂区域342)。结果，掺杂氧的区域341(351)具有比未掺杂区域342(352)更高的氧浓度(或氧原子百分比)。作为示例而非限制，掺杂氧的区域341(351)的氧浓度在约1E18原子/cm3至约5E23原子/cm3的范围内，并且未掺杂区域342(352)具有基本为零的氧浓度。此外，掺杂区域341和351具有相同的掺杂剂DP。如果掺杂氧的区域341具有过高的氧浓度，则掺杂氧的区域341的蚀刻速率可能过慢而无法在随后的蚀刻工艺中在预期持续时间内被穿通。如果掺杂氧的区域341具有过低的氧浓度，则掺杂氧的区域341的蚀刻速率可能太快而不能减慢随后的蚀刻工艺。
在一些实施例中，掺杂氧的区域341(351)由于离子注入工艺IMP2而具有氧浓度梯度。更详细地，掺杂氧的区域341(351)的氧浓度根据掺杂氧的区域341(351)内部的深度而变化。例如，氧浓度可随着与掺杂氧的区域341(351)的顶表面的距离增加而减小。在电介质帽盖340是氮化硅的一些实施例中，掺杂氧的区域341中的氧-氮原子比也是梯度的。例如，掺杂氧的区域341中的氧-氮原子比可随着与掺杂氧的区域341的顶表面的距离增加而减小。在源极/漏极接触件350是金属的一些实施例中，掺杂氧的区域351中的氧-金属原子比也是梯度的。例如，掺杂氧的区域351中的氧-金属原子比可随着与掺杂氧的区域351的顶表面的距离增加而减小。
在一些实施例中，掺杂区域341具有从电介质帽盖340的顶表面延伸到电介质帽盖340内的掺杂剂深度D2。在一些实施例中，对于3nm技术节点，掺杂剂深度D2在从约1埃至约50埃的范围内。在一些其他实施例中，掺杂剂深度D2与电介质帽盖340的最大厚度T2之比在约3％至约60％的范围内。如果掺杂剂深度D2和/或D2/T2比过小，则掺杂区域341可能过薄而不能减慢随后的蚀刻工艺。如果掺杂剂深度D2和/或D2/T2比过大，则掺杂区域341可能过厚而不能在预期持续时间内被穿通。对于其他技术节点，例如，20nm节点、16nm节点、10nm节点、7nm节点和/或5nm节点，掺杂剂深度D2可以在约1nm至约20nm的范围内。
在一些实施例中，在离子注入工艺IMP2完成之后，可以执行退火工艺以修复电介质帽盖340和/或源极/漏极接触件350中的注入损坏。在一些其他实施例中，可以跳过退火工艺，使得掺杂区域341(351)不会经历退火。
一旦形成了掺杂区域341(和掺杂区域351)，则在图39中，在源极/漏极接触件350和电介质帽盖340之上沉积中间接触蚀刻停止层(MCESL)360。随后，在MCESL 360之上沉积另一ILD层370。在一些实施例中，MCESL 360是氮化硅，并且ILD层370是氧化硅(SiOx)。
参考图40A，通过使用第一蚀刻工艺(也称为过孔蚀刻工艺)ET5来对ILD层370进行图案化以形成延伸穿过ILD层370的过孔开口O7。控制过孔蚀刻工艺ET5的蚀刻持续时间以允许穿通ILD层370，同时MCESL 360用作蚀刻工艺ET5的蚀刻停止层。在一些实施例中，在过孔蚀刻工艺ET5之前，执行光刻工艺以限定过孔开口O7的预期的顶视图图案。例如，该光刻工艺可以包括：在ILD层370之上旋涂光致抗蚀剂层(如图39所示)，执行曝光后烘烤工艺，以及显影光致抗蚀剂层以形成具有过孔开口O7的顶视图图案的经图案化的掩模。在一些实施例中，对光致抗蚀剂进行图案化以形成经图案化的掩模可以使用电子束(e-beam)光刻工艺或极紫外(EUV)光刻工艺来执行。关于蚀刻工艺ET5的工艺细节先前关于图16A进行了讨论，因此为了简洁起见不再重复。
在如图40A所示的一些实施例中，过孔开口O7由于各向异性蚀刻的性质而具有渐缩的侧壁轮廓。然而，在一些其他实施例中，可以对蚀刻条件进行微调以允许过孔开口O7具有垂直的侧壁轮廓，如图40B所示。
参考图41A，通过使用第二蚀刻工艺(也称为过孔蚀刻工艺)ET6来图案化MCESL360以形成延伸穿过MCESL 360的过孔开口O8。控制过孔蚀刻工艺ET6的蚀刻持续时间以允许穿通MCESL 360，同时掺杂区域341用作蚀刻工艺ET6的蚀刻停止层。关于蚀刻工艺ET6的工艺细节先前关于图17A进行了讨论，因此为了简洁起见不再重复。在一些实施例中，掺杂区域351可以在蚀刻工艺ET6期间被去除，并且一些掺杂区域341被消耗，使得开口O8暴露源极/漏极接触件350的未掺杂区域352，如图41C和图41D所示。
在一些实施例中，由于工艺变化，在过孔开口O8和源极/漏极接触件350之间可能存在某些未对准(或重叠误差)。或者，在一些实施例中，过孔开口O8的尺寸(或宽度)可能大于源极/漏极接触件350的尺寸(或宽度)。不管怎样，过孔开口O8都可暴露掺杂区域341的一些部分。然而，由于MCESL 360和掺杂区域341之间的蚀刻选择性，掺杂区域341可以减慢或甚至停止形成过孔开口O8的蚀刻工艺，这进而防止了过度蚀刻电介质材料(例如，电介质帽盖340)，并使得降低了泄漏电流的风险。
在图41A和图41C所示一些实施例中，过孔开口O8由于蚀刻工艺ET6的各向异性蚀刻的性质而具有渐缩的侧壁轮廓。然而，在一些其他实施例中，可以对蚀刻工艺ET6和/或先前的过孔蚀刻工艺ET5的蚀刻条件进行微调以允许过孔开口O8具有垂直的侧壁轮廓，如图41B和图41D所示。
参考图42A，然后在过孔开口O7和O8中形成源极/漏极过孔380，以实体连接并电连接到源极/漏极接触件350。关于源极/漏极过孔380的材料和工艺细节类似于先前讨论的源极/漏极过孔150，因此为了简洁起见不再重复。在图42A和图42C所示的一些实施例中，源极/漏极过孔380由于蚀刻工艺ET6的各向异性蚀刻的性质而具有渐缩的侧壁轮廓。然而，在一些其他实施例中，可以对蚀刻工艺ET6的蚀刻条件进行微调以允许过孔开口O7和O8具有垂直的侧壁轮廓(并且因此源极/漏极过孔380具有垂直的侧壁轮廓)，如图42B和图42D所示。
图43-图47B示出了根据本公开的一些其他实施例的用于制造集成电路结构200a的各个阶段的示例性截面图。应当理解，对于该方法的附加的实施例，可以在图43-图47B所示的工艺之前、期间和之后提供附加操作，并且下面所描述的操作中的一些可以被替换或消除。这些操作/工艺的顺序可以是可互换的。在以下实施例中可以采用与关于图24-图42D所描述的相同或类似的配置、材料、工艺和/或操作，并且详细说明可被省略。
在形成图39所示的结构之后，对ILD层370进行图案化以形成栅极接触开口O9，其向下延伸穿过ILD层370、ESL 360和电介质帽盖340而到达到金属帽盖330。图43示出了所得的结构。可以通过使用适当的光刻技术和蚀刻技术来对ILD层370进行图案化。
接下来，如图44所示，在衬底210之上形成经图案化的掩模层M2以填充栅极接触开口O9。经图案化的掩模层M2在源极/漏极接触件350的垂直上方具有开口O10。
参考图45，在经图案化的掩模层M2就位的情况下，执行过孔蚀刻工艺ET7以形成延伸穿过ILD层370的过孔开口O11。控制过孔蚀刻工艺ET7的蚀刻持续时间以去除ILD 370并在MCESL 360处停止。关于过孔刻蚀工艺ET7的工艺细节已在前面关于过孔刻蚀工艺ET1进行了讨论，因此为简洁起见在此不再重复。
参考图46，执行蚀刻工艺ET8以蚀刻MCESL 360，从而向下加深过孔开口O11到源极/漏极接触件350的金属氧化物区域351、以及电介质帽盖340的掺杂区域341的位于源极/漏极接触件350和经图案化的掩模层M2之间的部分。作为蚀刻工艺ET8的结果，源极/漏极接触件350的掺杂区域351和电介质帽盖340的掺杂区域341在经加深的过孔开口O11的底部处暴露。关于蚀刻工艺ET8的工艺细节已在前面关于蚀刻工艺ET2进行了讨论，因此为简洁起见在此不再重复。
参考图47A和图47B，通过灰化和/或湿法剥离从栅极接触开口O9去除经图案化的掩模层M2(参考图46)，然后形成对接接触件390以填充过孔开口O9和栅极接触开口O11。图47A或图47B示出了所得的结构。关于对接接触件390的材料和制造工艺细节类似于源极/漏极过孔150，因此为简洁起见在此不再重复。
基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供额外的优点，并且本文不一定公开了所有优点，并且没有特定优点对于所有实施例是必需的。一个优点是由于电介质帽盖的掺杂区域而可以减小泄漏电流(例如，从源极/漏极过孔到栅极接触件和/或栅极结构的泄漏电流)的风险。另一个优点是对于电介质帽盖的掺杂区域的形成可以省略图案化工艺。再另一个优点是由于从源极/漏极过孔到栅极接触件的距离较大而可以改善电阻电容(RC)延迟。此外，由于掺杂区域，可以增大源极/漏极过孔的尺寸以减小源极/漏极过孔的电阻，并进一步增大源极/漏极过孔与源极/漏极接触件之间的接触面积。
根据一些实施例，一种方法包括在栅极结构之上沉积电介质帽盖。在形成电介质帽盖之后，在源极/漏极区域之上形成源极/漏极接触件。掺杂电介质帽盖的顶部以在电介质帽盖中形成掺杂区域。在掺杂电介质帽盖的顶部之后，在电介质帽盖之上沉积蚀刻停止层和层间电介质(ILD)层。形成过孔开口以延伸穿过ILD层和蚀刻停止层以暴露源极/漏极接触件。在过孔开口中填充源极/漏极过孔。
根据一些实施例，一种方法包括在源极/漏极区域之上形成源极/漏极接触件。执行离子注入工艺以在源极/漏极接触件的顶部中形成掺杂区域。在执行离子注入工艺之后，沉积层间电介质(ILD)层以覆盖源极/漏极接触件的掺杂区域。蚀刻ILD层以形成暴露源极/漏极接触件的过孔开口。在过孔开口中填充源极/漏极过孔。
根据一些实施例，一种器件包括栅极结构、电介质帽盖、源极/漏极接触件、层间电介质(ILD)层和源极/漏极过孔。电介质帽盖位于栅极结构之上，并且包括掺杂区域以及位于栅极结构与掺杂区域之间的未掺杂区域。源极/漏极接触件与栅极结构相邻并且与电介质帽盖的掺杂区域的侧壁接触。ILD层位于电介质帽盖的掺杂区域之上并且位于源极/漏极接触件之上。源极/漏极过孔在ILD层中并且电连接到源极/漏极接触件。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种形成半导体器件的方法，包括：
在栅极结构之上沉积电介质帽盖；
在形成所述电介质帽盖之后，在源极/漏极区域之上形成源极/漏极接触件；
对所述电介质帽盖的顶部进行掺杂，以在所述电介质帽盖中形成掺杂区域；
在对所述电介质帽盖的顶部进行掺杂之后，在所述电介质帽盖之上沉积蚀刻停止层和层间电介质(ILD)层；
形成过孔开口，所述过孔开口延伸穿过所述ILD层和所述蚀刻停止层以暴露所述源极/漏极接触件；以及
在所述过孔开口中填充源极/漏极过孔。
示例2.根据示例1所述的方法，其中，所述电介质帽盖的顶部掺杂有氧离子。
示例3.根据示例1所述的方法，其中，所述电介质帽盖的顶部掺杂有锗、氩、氙和/或硼。
示例4.根据示例1所述的方法，其中，所述电介质帽盖的顶部是在形成所述源极/漏极接触件之后被掺杂的。
示例5.根据示例1所述的方法，还包括对所述电介质帽盖的掺杂区域进行退火。
示例6.根据示例1所述的方法，其中，所述掺杂区域的掺杂剂深度在大约1埃至大约50埃的范围内。
示例7.根据示例1所述的方法，其中，形成所述过孔开口使得所述过孔开口进一步暴露所述电介质帽盖的掺杂区域。
示例8.根据示例1所述的方法，其中，形成所述过孔开口包括：
执行第一蚀刻工艺以形成所述过孔开口，所述过孔开口延伸穿过所述ILD层并暴露所述蚀刻停止层的顶表面；以及
执行第二蚀刻工艺以加深所述过孔开口，使得所述过孔开口延伸穿过所述蚀刻停止层。
示例9.根据示例8所述的方法，其中，所述第一蚀刻工艺是如下等离子体蚀刻工艺：该等离子体蚀刻工艺使用由不含氢的气态混合物产生的等离子体。
示例10.根据示例8所述的方法，其中，所述第二蚀刻工艺是如下等离子体蚀刻工艺：该等离子体蚀刻工艺使用由含氢的气态混合物产生的等离子体。
示例11.一种形成半导体器件的方法，包括：
在源极/漏极区域之上形成源极/漏极接触件；
执行离子注入工艺，以在所述源极/漏极接触件的顶部中形成掺杂区域；
在执行所述离子注入工艺之后，沉积层间电介质(ILD)层，该层间电介质层覆盖所述源极/漏极接触件的掺杂区域；
蚀刻所述ILD层，以形成暴露所述源极/漏极接触件的过孔开口；以及
在所述过孔开口中填充源极/漏极过孔。
示例12.根据示例11所述的方法，其中，蚀刻所述ILD层以形成过孔开口包括：穿通所述源极/漏极接触件的掺杂区域的一部分。
示例13.根据示例11所述的方法，还包括：在执行所述离子注入工艺之后执行退火工艺。
示例14.根据示例13所述的方法，其中，所述退火工艺是在形成所述ILD层之前被执行的。
示例15.根据示例11所述的方法，其中，所述掺杂区域的掺杂剂浓度随着与所述掺杂区域的顶表面的距离增加而降低。
示例16.一种半导体器件，包括：
栅极结构；
电介质帽盖，位于所述栅极结构之上，并且包括掺杂区域以及位于所述栅极结构与所述掺杂区域之间的未掺杂区域；
源极/漏极接触件，与所述栅极结构相邻，并且与所述电介质帽盖的掺杂区域的侧壁接触；
层间电介质(ILD)层，位于所述电介质帽盖的掺杂区域之上并且位于所述源极/漏极接触件之上；以及
源极/漏极过孔，在所述ILD层中并且电连接到所述源极/漏极接触件。
示例17.根据示例16所述的器件，其中，所述掺杂区域包括氧、锗、氩、氙、硼、或它们的组合。
示例18.根据示例16所述的器件，其中，所述电介质帽盖的未掺杂区域比所述电介质帽盖的掺杂区域更厚。
示例19.根据示例16所述的器件，其中，所述电介质帽盖的掺杂区域具有氧浓度梯度。
示例20.根据示例16所述的器件，还包括蚀刻停止层，该蚀刻停止层与所述电介质帽盖的掺杂区域、所述源极/漏极接触件、以及所述ILD层接触。

Claims (10)

1.一种形成半导体器件的方法，包括：
在栅极结构之上沉积电介质帽盖；
在形成所述电介质帽盖之后，在源极/漏极区域之上形成源极/漏极接触件；
对所述电介质帽盖的顶部进行掺杂，以在所述电介质帽盖中形成掺杂区域；
在对所述电介质帽盖的顶部进行掺杂之后，在所述电介质帽盖之上沉积蚀刻停止层和层间电介质(ILD)层；
形成过孔开口，所述过孔开口延伸穿过所述ILD层和所述蚀刻停止层以暴露所述源极/漏极接触件；以及
在所述过孔开口中填充源极/漏极过孔。
2.根据权利要求1所述的方法，其中，所述电介质帽盖的顶部掺杂有氧离子。
3.根据权利要求1所述的方法，其中，所述电介质帽盖的顶部掺杂有锗、氩、氙和/或硼。
4.根据权利要求1所述的方法，其中，所述电介质帽盖的顶部是在形成所述源极/漏极接触件之后被掺杂的。
5.根据权利要求1所述的方法，还包括对所述电介质帽盖的掺杂区域进行退火。
6.根据权利要求1所述的方法，其中，所述掺杂区域的掺杂剂深度在大约1埃至大约50埃的范围内。
7.根据权利要求1所述的方法，其中，形成所述过孔开口使得所述过孔开口进一步暴露所述电介质帽盖的掺杂区域。
8.根据权利要求1所述的方法，其中，形成所述过孔开口包括：
执行第一蚀刻工艺以形成所述过孔开口，所述过孔开口延伸穿过所述ILD层并暴露所述蚀刻停止层的顶表面；以及
执行第二蚀刻工艺以加深所述过孔开口，使得所述过孔开口延伸穿过所述蚀刻停止层。
9.一种形成半导体器件的方法，包括：
在源极/漏极区域之上形成源极/漏极接触件；
执行离子注入工艺，以在所述源极/漏极接触件的顶部中形成掺杂区域；
在执行所述离子注入工艺之后，沉积层间电介质(ILD)层，该层间电介质层覆盖所述源极/漏极接触件的掺杂区域；
蚀刻所述ILD层，以形成暴露所述源极/漏极接触件的过孔开口；以及
在所述过孔开口中填充源极/漏极过孔。
10.一种半导体器件，包括：
栅极结构；
电介质帽盖，位于所述栅极结构之上，并且包括掺杂区域以及位于所述栅极结构与所述掺杂区域之间的未掺杂区域；
源极/漏极接触件，与所述栅极结构相邻，并且与所述电介质帽盖的掺杂区域的侧壁接触；
层间电介质(ILD)层，位于所述电介质帽盖的掺杂区域之上并且位于所述源极/漏极接触件之上；以及
源极/漏极过孔，在所述ILD层中并且电连接到所述源极/漏极接触件。
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