KR101031476B1 - 올 어라운드 게이트형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 올 어라운드 게이트형 반도체 장치 및 그 제조 방법을 개시한다.
본 발명의 올 어라운드 게이트형 반도체 장치는 실리콘게르마늄 기둥 및 이를 둘러싼 실리콘 층을 채널로 이용함으로써 전자 및 정공의 이동도를 향상시켜 트랜지스터의 타입과 상관없이 전류 공급 능력을 향상시켜 줄 수 있다.

Description

올 어라운드 게이트형 반도체 장치 및 그 제조 방법{All around gate type semiconductor device and manufacturing method of the same}
본 발명은 수직형 채널을 갖는 반도체 장치에 관한 것으로서, 보다 상세하게는 전자 및 정공의 이동도를 향상시켜주는 올 어라운드 게이트형 반도체 장치 및 그 제조 방법에 관한 것이다.
고집적 회로를 제작하기 위해서는 반도체 소자의 미세화가 필수적이다. 그러나, 반도체 소자의 집적도가 높아지면 그와 비례하여 단채널 효과가 발생 될 가능성이 높아진다.
따라서, 소자의 크기를 줄이면서 동시에 단채널 효과 문제를 해결하기 위한 여러 가지 방법들이 연구 개발되고 있다.
이처럼 단채널 효과를 방지하면서 반도체 소자를 미세화하기 위한 가장 이상적인 트랜지스터의 형태는 게이트가 모든 채널을 감싸는 올 어라운드 게이트(all around gate) 형태이다.
이러한 올 어라운드 게이트 형태의 트랜지스터에서는 게이트 전극이 둘러싸고 있는 채널의 주변부 모두를 채널로 이용할 수 있으므로 채널의 폭이 증가되는 효과를 가질 수 있다. 따라서, 종래의 트랜지스터에서 소자 영역 축소에 따라 채널 폭이 줄어들어 전류의 양이 줄어드는 문제를 해결할 수 있다.
이에 따라 최근에는 올 어라운드 게이트 형태의 수직형 채널을 갖는 반도체 장치에 대한 연구가 많이 진행되고 있다. 그러나, 종래의 기술에서는 아직 이러한 올 어라운드 게이트 형태의 수직형 채널을 갖는 반도체 장치를 형성시 채널 내 전자 및 정공의 이동도를 증가시킬 수 있는 방법에 대한 연구가 미흡한 실정이다.
본 발명은 올 어라운드 게이트 타입의 반도체 장치에서 수직 채널의 구조를 개선하여 채널 내에서의 전자 및 정공의 이동도를 증가시키고자 한다.
본 발명의 올 어라운드 게이트형 반도체 장치는 실리콘 기판상에 형성되며 게르마늄 성분이 함유된 수직채널 기둥, 상기 수직채널 기둥의 측면을 둘러싸는 실리콘 층 및 상기 실리콘 층을 둘러싸는 게이트 전극을 포함한다.
본 발명의 올 어라운드 게이트형 반도체 장치는 상기 수직채널 기둥의 상부면과 연결되는 제 1 소오스/드레인 콘택; 상기 실리콘 층과 연결되는 제 2 소오스/드레인 콘택; 및 상기 게이트 전극과 연결되는 게이트 콘택을 더 포함한다.
본 발명의 올 어라운드 게이트형 반도체 장치에서 상기 수직채널 기둥은 게르마늄이 1 ％ ∼ 99 ％ 범위로 포함된 실리콘게르마늄(SiGe) 기둥 또는 게르마늄 기둥으로 형성될 수 있다. 상기 수직채널 기둥은 p 타입 또는 n 타입의 불순물이 도핑되며, 1 ㎚ ∼ 500 ㎚ 범위의 높이 및 1 ㎚ ∼ 300 ㎚ 범위의 폭을 갖는다.
본 발명의 올 어라운드 게이트형 반도체 장치에서 상기 실리콘 층은 1 ㎚ ∼ 500 ㎚ 범위의 두께를 가지며, p 타입 또는 n 타입의 불순물이 도핑된다.
본 발명의 올 어라운드 게이트형 반도체 장치는 상기 실리콘 층과 상기 게이트 전극 사이에 형성된 게이트 산화막을 더 포함한다.
본 발명의 올 어라운드 게이트형 반도체 장치 제조 방법 실리콘 기판상에 게 르마늄이 포함된 수직채널 기둥을 형성하는 단계, 상기 수직채널 기둥의 측면을 둘러싸는 실리콘 층을 형성하는 단계, 상기 실리콘 층을 둘러싸는 게이트 전극을 형성하는 단계 및 상기 수직채널 기둥, 상기 실리콘 층 및 상기 게이트 전극과 연결되는 드레인 콘택, 소오스 콘택 및 게이트 콘택을 형성하는 단계를 포함한다.
본 발명의 올 어라운드 게이트형 반도체 장치 제조 방법에서 상기 수직채널 기둥을 형성하는 단계는 상기 실리콘 기판상에 상기 수직채널 기둥 영역을 정의하는 감광막 패턴을 형성하는 단계, 상기 실리콘 기판을 시드(seed)로 하는 에피택시(epitaxy) 공정을 이용하여 상기 기둥 영역에 실리콘게르마늄 층을 형성하는 단계, 상기 실리콘게르마늄 층을 식각하여 평탄화하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함한다. 이때, 상기 에피택시 공정은 실리콘 전구체(precursor) 및 게르마늄 전구체(precursor)의 화학증기(Chemical Vapor)를 이용한 기상 에피택시(VPE : Vapor Phase Epitaxy) 공정이 사용된다.
본 발명의 올 어라운드 게이트형 반도체 장치 제조 방법에서 상기 실리콘게르마늄 층을 형성하는 단계는 인시츄(in-situ) 방식으로 불순물(dopant)을 도핑하는 것을 더 포함하며, 이때, 불순물의 농도는 1E10/㎤ ∼ 1E20/㎤ 범위를 갖는다.
본 발명의 올 어라운드 게이트형 반도체 장치 제조 방법에서 상기 실리콘게르마늄 층을 형성하는 단계는 게르마늄의 구성비가 1 ∼ 99 ％ 범위가 되도록 한다.
본 발명의 올 어라운드 게이트형 반도체 장치 제조 방법에서 상기 실리콘 층은 1 ㎚ ∼ 500 ㎚ 범위의 두께가 되도록 에피택시 공정을 이용하여 형성된다. 그 리고, 실리콘 층을 형성시 인시츄(in-situ) 방식으로 상기 실리콘 층에 불순물(dopant)이 도핑된다.
본 발명은 단채널 효과를 개선시켜 줄뿐 아니라 전자 및 정공의 이동도를 모두 향상시켜 줌으로써 트랜지스터의 타입과 상관없이 전류 공급 능력을 향상시켜 준다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명에 따른 올 어라운드 게이트형 반도체 장치의 평면도이며, 도 2a 및 도 2b는 각각 도 1에서 A-A' 및 B-B'에 대한 단면도이다.
본 발명의 올 어라운드 게이트형 반도체 장치에서는 드레인 콘택(21), 소오스 콘택(22) 및 게이트 콘택(23)이 절연막(20) 상부에 돌출된 형태로 되도록 형성되며, 이들은 "L"자 형태로 배치된다. 예컨대, 드레인 콘택(21)을 중심으로 게이트 콘택(23)은 드레인 콘택(21)과 세로 방향으로 일정 간격을 두고 배치되며 소오스 콘택(22)은 드레인 콘택(21)과 가로 방향으로 일정 간격을 두고 배치된다.
드레인 콘택(21)은 실리콘게르마늄(SiGe) 기둥(13)과 연결(pMOSFET로 사용되는 경우)되거나 실리콘게르마늄 기둥(13) 및 실리콘 층(14)과 연결(nMOSFET로 사용되는 경우)되도록 형성된다. 본 실시예에서는 드레인 콘택(21)이 실리콘게르마늄 기둥(13) 및 실리콘 층(14)과 연결되도록 형성된 경우를 보여주고 있다. 실리콘게 르마늄 기둥(13)과 실리콘 층(14)은 에피택시(epitaxy) 방식을 통해 형성되며, 이들은 본 발명에 따른 올 어라운드 게이트형 반도체 장치에서 정공 또는 전자의 이동을 위한 수직형 채널로서 사용된다.
실리콘게르마늄 기둥(13)은 측면 전체가 실리콘 층(14), 게이트 산화막(SiO2)(15) 및 게이트 전극(19)으로 순차적으로 둘러 싸여진다. 즉, 본 발명에서의 수직형 채널은 그 단면 구조가 도 2a에서와 같이 게이트 전극/게이트 산화막/실리콘 층/실리콘게르마늄/실리콘 층/게이트 산화막/게이트 전극 구조로 형성된다. 이때, 실리콘게르마늄 기둥(13)에서 게르마늄의 구성비는 1 ∼ 99 ％ 범위에서 선택적으로 될 수 있다. 그리고, 실리콘게르마늄 기둥(13) 및 실리콘 층(14)에는 형성하고자 하는 트랜지스터의 타입에 따라 p형 또는 n형 불순물이 인시츄(in-situ) 방식으로 도핑될 수 있다. 이때, 도핑 농도는 1E10 ∼ 1E20/㎤ 범위로 할 수 있다. 그리고, 실리콘게르마늄 기둥(13)의 높이와 폭은 각각 1 ㎚ ∼ 500 ㎚ 및 1 ㎚ ∼ 300 ㎚ 범위 내에서 다양하게 형성될 수 있으며, 실리콘 층(14)의 두께는 1 ㎚ ∼ 500 ㎚ 범위 내에서 형성될 수 있다.
소오스 콘택(22)은 절연막(20, 16)을 식각하여 실리콘 층(14)과 접촉되도록 형성되며, 절연막(16)에 의해 게이트 전극(19)과 분리된다.
게이트 콘택(23)은 도 2b에서와 같이 실리콘게르마늄 기둥(13)을 포함한 수직형 채널을 둘러싸면서 세로 방향으로 연장되게 형성된 게이트 전극(19)과 연결된다.
도 3 내지 도 12는 본 발명에 따른 올 어라운드 게이트형 반도체 장치의 제조 과정을 설명하기 위한 도면으로, 도 3 내지 도 12에서 (a)는 단면도를 (b)는 평면도를 각각 나타낸다.
도 3을 참조하면, 먼저 실리콘 기판(30) 상에 감광막(미도시)을 형성한다.
다음에, 실리콘게르마늄 기둥이 형성될 영역을 정의하는 마스크(미도시)를 사용하여 감광막을 노광한 후 노광된 감광막을 현상함으로써 감광막 패턴(31)이 형성된다.
다음에, 도 4를 참조하면, 감광막 패턴(31)에 의해 노출된 실리콘 기판(30)을 시드(seed)로 하여 실리콘 기판(30) 상에 실리콘게르마늄 층(32)을 형성한다.
이러한 실리콘게르마늄 층(32)은 에피택시(epitaxy) 공정으로 형성될 수 있다. 에피택시 공정으로는 예컨대 실리콘 전구체(precursor)인 트리실란(trisilane)(Si3H8) 및 게르마늄 전구체(precursor)인 GeH4의 화학증기(Chemical Vapor)를 이용한 기상 에피택시(VPE : Vapor Phase Epitaxy) 공정이 사용될 수 있다. 이때, 게르마늄의 구성비는 1 ％ ∼ 99 ％ 범위에서 선택적으로 할 수 있다.
실리콘게르마늄 층(32)을 형성시, 형성하고자 하는 트랜지스터의 타입에 따라 원하는 불순물(dopant)을 인시츄(in-situ) 방식으로 도핑한다. 즉, 후속 공정에 의해 형성되는 실리콘게르마늄 기둥이 채널로서 동작할 수 있도록 실리콘게르마늄 층(32)에 불순물을 도핑한다. 이때, 형성하고자 하는 트랜지스터가 nMOSFET인 경우에는 p 타입의 불순물이 도핑되고, pMOSFET를 형성하는 경우에는 n 타입의 불 순물이 도핑된다. 도핑 농도는 n 타입 및 p 타입 모두 1E10/㎤ ∼ 1E20/㎤ 범위 내에서 다양하게 할 수 있다.
다음에, 도 5를 참조하면, 감광막 패턴(31)이 노출될 때까지 실리콘게르마늄 층(32)에 대해 CMP 공정을 수행하여 평탄화한 후 감광막 패턴(31)을 제거함으로써 일정 높이의 실리콘게르마늄 기둥(33)이 형성된다.
이때, 실리콘게르마늄 기둥(33)의 높이는 1 ㎚ ∼ 500 ㎚ 범위에서 형성될 수 있으며, 폭은 1 ㎚ ∼ 300 ㎚ 범위에서 형성될 수 있다.
다음에, 도 6을 참조하면, 실리콘게르마늄 기둥(33) 및 실리콘 기판(30) 표면에 실리콘(Si)층(34) 및 게이트 산화막(SiO2)(35)을 순차적으로 형성한다. 즉, 에피택시 공정을 통해 실리콘게르마늄 기둥(33) 및 실리콘 기판(30) 표면에 실리콘 층(34)을 증착하고, 실리콘 층(34) 표면에 게이트 산화막(35)을 형성한다. 이때, 실리콘 층(34)은 1 ㎚ ∼ 500 ㎚ 범위의 두께로 형성되며, 게이트 산화막(35)은 1 ㎚ ∼ 100 ㎚ 범위의 두께로 형성되는 것이 바람직하다.
실리콘 층(34)을 형성시, 실리콘 층(34)이 채널로서 동작할 수 있도록 실리콘게르마늄 기둥(33)을 형성할 때와 같이 트랜지스터의 타입에 따라 원하는 불순물(dopant)을 인시츄 방식으로 도핑할 수 있다. 예컨대, nMOSFET를 형성하고자 하는 경우 실리콘 층(34)에 p 타입의 불순물을 도핑하고, pMOSFET를 형성하는 경우에는 n 타입의 불순물을 도핑한다.
본 발명에서 실리콘게르마늄 기둥(33) 표면에 실리콘 층(34)을 형성하는 이 유는 다음과 같다.
첫 번째로, 실리콘게르마늄(SiGe)은 게르마늄 성분으로 인해 순수 SiO2 산화막에 비해 특성이 나쁘며 이는 곧 소자 특성의 열화를 일으키는 원인이 될 수 있다. 따라서, 게이트 산화막(35)을 형성하기 이전에 에피택시 공정을 이용하여 실리콘게르마늄 기둥(33) 표면에 실리콘 층(34)을 먼저 형성함으로써 계면 특성을 향상시켜줄 수 있다.
두 번째로, 실리콘게르마늄에 의해 변형된 실리콘 층(34)은 전자의 이동도(electron mobility)가 증가되어 트랜지스터의 전류 공급 능력을 향상시켜준다. 즉, 실리콘은 실리콘게르마늄보다 격자 상수(lattice constant)가 작기 때문에, 실리콘게르마늄 기둥(33) 표면에 얇은 실리콘 층(34)을 형성하면 실리콘게르마늄(SiGe)과 실리콘(Si)의 격자 상수 차이로 인해 실리콘 층(34)에 변형(strain)이 발생하게 된다. 이처럼, 실리콘 층(34)이 변형되면 실리콘 층(34)에서의 전기적 캐리어 이동도(electrical carrier mobility)가 증가하게 된다. 따라서, 본 발명의 반도체 장치가 nMOSFET로 동작하는 경우 실리콘 층(34)을 통한 전자의 이동을 더욱 증가시킬 수 있게 된다.
다음에, 도 7을 참조하면, 게이트 산화막(35) 상에 제 1 절연막(36)을 형성한 후 실리콘게르마늄 기둥(33)의 상부면이 노출될 때까지 제 1 절연막(36), 게이트 산화막(35) 및 실리콘 층(34)을 순차적으로 식각하여 평탄화한다.
다음에, 도 8을 참조하면, 도 7의 결과물 상에 감광막(미도시)을 형성한다. 이어서, 게이트 전극이 형성될 영역을 정의하는 게이트 마스크(미도시)를 이용하여 감광막을 노광한 후 노광된 감광막을 현상함으로써 감광막 패턴(37)을 형성한다.
다음에, 도 9를 참조하면, 감광막 패턴(37)을 식각 마스크로 게이트 산화막(35)이 노출될 때까지 제 1 절연막(36)을 선택 식각하여 트렌치 T를 형성한다.
다음에, 도 10을 참조하면, 트렌치 T가 매립되도록 도 9의 결과물 상에 게이트 전극물질(38)을 형성한다.
다음에, 도 11을 참조하면, 실리콘게르마늄 기둥(33)의 상부면이 노출될 때까지 게이트 전극물질(38) 및 감광막 패턴(37)을 순차적으로 식각하여 게이트 전극(39)를 형성한다.
다음에, 도 12a 및 도 12b를 참조하면, 도 11의 결과물 상에 제 2 절연막(40)을 형성한 후 드레인 콘택홀(미도시), 소오스 콘택홀(미도시) 및 게이트 콘택홀(미도시)을 정의하는 콘택홀 마스크(미도시)를 이용하여 제 2 절연막(40) 상에 콘택홀 패턴(미도시)을 형성한다.
다음에, 콘택홀 패턴(미도시)을 식각 마스크로 콘택홀 영역에 따라 제 2 절연막(40) 또는 제 2 절연막(40), 제 1 절연막(36) 및 게이트 산화막(35)을 선택 식각한다. 즉, 드레인 콘택홀 및 게이트 콘택홀이 형성되는 영역에서는 각각 실리콘게르마늄 기둥(33) 및 게이트 전극(39)이 노출될 때까지 제 2 절연막(40)이 선택 식각된다. 그리고, 소오스 콘택홀이 형성되는 영역에서는 실리콘 층(34)이 노출될 때까지 제 2 절연막(40), 제 1 절연막(36) 및 게이트 산화막(35)이 순차적으로 선택 식각된다.
다음에, 식각된 영역이 매립되도록 랜딩 플러그 폴리(미도시)를 형성한다. 이어서, 드레인 콘택(41), 소오스 콘택(42) 및 게이트 콘택(43)을 정의하는 콘택 마스크(미도시)를 사용하여 랜딩 플러그 폴리를 패터닝함으로써 드레인 콘택(41), 소오스 콘택(42) 및 게이트 콘택(43)을 형성한다.
상술한 바와 같이, 본 발명은 실리콘 층(35)이 수직형 실리콘게르마늄 기둥(33)의 측면을 둘러싸는 구조로 수직형 채널을 형성하고 게이트 전극이 그 수직형 채널을 둘러싸도록 함으로써 전기적 캐리어 이동도(electrical carrier mobility)를 증가시킬 수 있다.
즉, 본 발명의 반도체 장치가 nMOSFET로 사용되는 경우에는 실리콘게르마늄에 의해 변형된 실리콘 층(34)을 채널로 사용하여 전자의 이동도를 증가시킬 수 있을 뿐 아니라 pMOSFET로 사용되는 경우에는 실리콘게르마늄 기둥(33)을 채널로 사용하여 정공의 이동도(hole mobility)를 증가시킬 수 있다. 이처럼, 본 발명의 반도체 장치는 전자의 이동도 및 정공의 이동도를 향상시켜줄 수 있어 트랜지스터의 타입과 상관없이 전류 공급 능력을 향상시켜 줄 수 있다.
상술한 실시예에서는 수직채널 기둥으로서 실리콘게르마늄 기둥이 사용되는 경우를 설명하였으나, 실리콘게르마늄 기둥 대신에 게르마늄 기둥을 형성하여 사용할 수 도 있다. 증기 에피택셜 공정을 사용하여 실리콘 기판상에 게르마늄을 일정 높이로 증착하는 방법 자체는 상술한 방법을 통해 당업자라면 용이하게 실시할 수 있으므로 이에 대한 상세한 설명은 생략한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 올 어라운드 게이트형 반도체 장치의 평면도.
도 2a 및 도 2b는 각각 도 1의 A-A' 및 B-B'에 대한 단면도.
도 3 내지 도 12는 본 발명에 따른 올 어라운드 게이트형 반도체 장치의 제조 과정을 설명하기 위한 도면.

Claims (21)

  1. 실리콘 기판상에 형성되며 게르마늄 성분이 함유된 수직채널 기둥;
    상기 수직채널 기둥의 측면을 둘러싸는 실리콘 층; 및
    상기 실리콘 층을 둘러싸는 게이트 전극을 포함하되,
    상기 수직채널 기둥 및 상기 수직채널 기둥의 측면을 둘러싸는 실리콘 층과 연결되는 제 1 소오스/드레인 콘택, 상기 실리콘 층과 연결되는 제 2 소오스/드레인 콘택 및 상기 게이트 전극과 연결되는 게이트 콘택을 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서, 상기 수직채널 기둥은
    실리콘게르마늄(SiGe) 기둥인 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  4. 제 3항에 있어서, 상기 실리콘게르마늄 기둥은
    게르마늄이 1 ％ ∼ 99 ％ 범위로 포함된 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  5. 제 1항에 있어서, 상기 수직채널 기둥은
    게르마늄으로만 구성된 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  6. 제 3항 또는 제 5항에 있어서, 상기 수직채널 기둥은
    p 타입 또는 n 타입의 불순물이 도핑된 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  7. 제 3항 또는 제 5항에 있어서, 상기 수직채널 기둥은
    1 ㎚ ∼ 500 ㎚ 범위의 높이를 갖는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  8. 제 3항 또는 제 5항에 있어서, 상기 수직채널 기둥은
    1 ㎚ ∼ 300 ㎚ 범위의 폭을 갖는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  9. 제 1항에 있어서, 상기 실리콘 층은
    1 ㎚ ∼ 500 ㎚ 범위의 두께를 갖는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  10. 제 1항에 있어서, 상기 실리콘 층은
    p 타입 또는 n 타입의 불순물이 도핑된 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  11. 제 1항에 있어서,
    상기 실리콘 층과 상기 게이트 전극 사이에 형성된 게이트 산화막을 더 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치.
  12. 실리콘 기판상에 게르마늄 성분이 포함된 수직채널 기둥을 형성하는 단계;
    상기 수직채널 기둥의 측면을 둘러싸는 실리콘 층을 형성하는 단계; 및
    상기 실리콘 층을 둘러싸는 게이트 전극을 형성하는 단계를 포함하되,
    상기 수직채널 기둥 및 상기 수직채널 기둥의 측면을 둘러싸는 실리콘 층과 연결되는 제 1 소오스/드레인 콘택, 상기 실리콘 층과 연결되는 제 2 소오스/드레인 콘택 및 상기 게이트 전극과 연결되는 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  13. 제 12항에 있어서, 상기 수직채널 기둥을 형성하는 단계는
    상기 실리콘 기판상에 상기 수직채널 기둥 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 실리콘 기판을 시드(seed)로 하는 에피택시(epitaxy) 공정을 이용하여 상기 기둥 영역에 실리콘게르마늄 층을 형성하는 단계;
    상기 실리콘게르마늄 층을 식각하여 평탄화하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  14. 제 13항에 있어서, 상기 에피택시 공정은
    실리콘 전구체(precursor) 및 게르마늄 전구체(precursor)의 화학증기(Chemical Vapor)를 이용한 기상 에피택시(VPE : Vapor Phase Epitaxy) 공정인 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  15. 제 13항에 있어서, 상기 실리콘게르마늄 층을 형성하는 단계는
    인시츄(in-situ) 방식으로 불순물(dopant)을 도핑하는 것을 더 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  16. 제 15항에 있어서, 상기 불순물의 농도는
    1E10/㎤ ∼ 1E20/㎤ 범위인 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  17. 제 13항에 있어서, 상기 실리콘게르마늄 층을 형성하는 단계는
    게르마늄의 구성비가 1 ∼ 99 ％ 범위가 되도록 하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  18. 제 12항에 있어서, 상기 수직채널 기둥을 형성하는 단계는
    상기 실리콘 기판상에 상기 수직채널 기둥 영역을 정의하는 감광막 패턴을 형성하는 단계;
    에피택시(epitaxy) 공정을 이용하여 상기 기둥 영역에 게르마늄 층을 형성하는 단계;
    상기 게르마늄 층을 식각하여 평탄화하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  19. 제 12항에 있어서, 상기 실리콘 층은
    에피택시 공정을 이용하여 형성되는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  20. 제 19항에 있어서, 상기 실리콘 층은
    1 ㎚ ∼ 500 ㎚ 범위의 두께로 형성되는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
  21. 제 19항에 있어서, 상기 실리콘 층을 형성하는 단계는
    인시츄(in-situ) 방식으로 상기 실리콘 층에 불순물(dopant)을 도핑하는 것을 더 포함하는 것을 특징으로 하는 올 어라운드 게이트형 반도체 장치 제조 방법.
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