KR102324232B1 - 게이트-올-어라운드 구조의 수직형 트랜지스터 및 그 제조 방법 - Google Patents

게이트-올-어라운드 구조의 수직형 트랜지스터 및 그 제조 방법 Download PDF

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김현재
노성민
정주성
이이삭
유혁준
박경호
정수진
김민성
곽경문
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연세대학교 산학협력단
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Abstract

본 실시예들은 산화물 반도체의 원자층 증착(Atomic Layer Deposition, ALD) 공정을 통해 게이트가 채널을 감싸는 구조를 형성하여, 집적도를 향상시키고 높은 균일도를 확보하는 수직형 트랜지스터 및 그 제조방법을 제공한다.

Description

게이트-올-어라운드 구조의 수직형 트랜지스터 및 그 제조 방법 {Vertical Transistor Having Gate-All-Around Structure and Manufacturing Method Thereof}
본 발명이 속하는 기술 분야는 GAA(Gate-All-Around) 구조의 수직형 트랜지스터 및 그 제조 방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
트랜지스터는 게이트(Gate)에 전압이 가해지면 채널(Channel)을 통해 소스(Source)와 드레인(Drain)으로 전류가 흐르면서 동작한다.
기존의 평판 트랜지스터는 게이트와 채널이 하나의 면으로 맞닿아 있는 평면 구조로 트랜지스터의 크기를 줄이다 보면 소스와 드레인 간의 거리가 가까워져 게이트가 제대로 역할을 못하고 누설 전류가 생기는 쇼트 채널 현상이 발생하는 등 동작 전압을 낮추는 데 한계가 있다.
한국등록특허공보 제10-0718149호 (2007.05.08) 한국등록특허공보 제10-1031476호 (2011.04.19) 한국등록특허공보 제10-1015498호 (2011.02.10) 한국등록특허공보 제10-0360476호 (2002.10.28) 한국등록특허공보 제10-1008026호 (2011.01.06)
본 발명의 실시예들은 산화물 반도체의 원자층 증착(ALD) 공정을 통해 수직형 트랜지스터를 형성하여, 집적도를 향상시키고 높은 균일도를 확보하는 데 발명의 주된 목적이 있다.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.
본 실시예의 일 측면에 의하면, 수직형 트랜지스터의 제조 방법에 있어서, 제1 전극을 형성하는 단계, 상기 제1 전극에 스페이서 및 게이트 전극을 형성하는 단계, 상기 스페이서 및 상기 게이트 전극에 홀을 형성하는 단계, 상기 홀의 내벽에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 내부에 채널을 형성하는 단계, 및 상기 채널 위에 제2 전극을 형성하는 단계를 포함하는 수직형 트랜지스터의 제조 제조 방법을 제공한다.
상기 홀을 형성하는 단계는 비아 마스크를 이용하여 상기 스페이서 및 상기 게이트 전극을 관통하는 홀을 에칭할 수 있다.
상기 게이트 절연막을 형성하는 단계는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 상기 게이트 절연막을 증착하고, 상기 제1 전극에 닿은 게이트 절연막을 에칭하여 상기 홀의 내부를 바라본 방향으로 상기 제1 전극을 노출시킬 수 있다.
상기 채널을 형성하는 단계는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 상기 채널을 증착하고, 상기 제1 전극에 닿은 채널을 에칭하여 상기 홀의 내부를 바라본 방향으로 상기 제1 전극을 노출시키고, 섀도우 마스크를 이용하여 상기 노출된 제1 전극에 산화물을 필링할 수 있다.
상기 채널 위에 제2 전극을 형성하는 단계 이후에, 패턴 마스크를 이용하여 상기 제1 전극의 일부가 노출되도록 에칭하는 단계, 상기 패턴 마스크를 시프트하여 다시 사용하며 상기 게이트 전극의 일부가 노출되도록 에칭하는 단계, 및 상기 노출된 제1 전극, 상기 노출된 게이트 전극, 상기 제2 전극에 유전체를 증착하는 단계를 포함할 수 있다.
상기 유전체를 증착하는 단계 이후에, 콘택트 마스크를 이용하여 유전체를 에칭하는 단계, 및 상기 제1 전극에 제1 전극 연결부를 형성하고, 상기 게이트 전극에 게이트 전극 연결부를 형성하고, 상기 제2 전극에 제2 전극 연결부를 형성하는 단계를 포함할 수 있다.
상기 채널 위에 제2 전극을 형성하는 단계 이후에, 상기 제2 전극에 스페이서 및 게이트 전극을 형성하는 단계, 상기 스페이서 및 상기 게이트 전극에 홀을 형성하는 단계, 상기 홀의 내벽에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 내부에 채널을 형성하는 단계, 및 상기 채널 위에 제2 전극을 형성하는 단계를 포함하며, 수직형 트랜지스터를 다층으로 적층할 수 있다.
상기 수직형 트랜지스터를 다층으로 적층하는 것은 상부 층을 에칭할 때 하부 층에서 사용했던 마스크를 채널의 중심을 기준으로 일정한 각도로 회전하여 다시 사용할 수 있다.
에칭한 공간에 전기수력학적 (Electrohydrodynamic, EHD) 인쇄 방식으로 전극 연결부를 형성할 수 있다.
본 실시예의 다른 측면에 의하면, 산화물 반도체 기반의 수직형 트랜지스터에 있어서, 산화물 반도체를 포함하며 전하를 전송하는 채널, 상기 채널의 둘레에 형성된 게이트 절연막, 상기 게이트 절연막의 둘레에 형성된 게이트 전극, 상기 채널의 상하에 배치된 제1 전극 및 제2 전극, 상기 게이트 전극을 상기 제1 전극 및 상기 제2 전극으로부터 전기적으로 분리시키는 스페이서를 포함하는 수직형 트랜지스터를 제공한다.
상기 채널 및 상기 게이트 절연막은 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 상기 스페이서 및 상기 게이트 전극을 관통하는 홀에 형성될 수 있다.
상기 채널은 원통형, 직육면체, 정육면체, 타원형, 다채널, 또는 이들의 조합을 갖는 형상으로 형성될 수 있다.
상기 채널은 상기 채널과 상기 게이트 전극이 만나는 경계면에 규칙적 또는 불규칙적인 주름을 형성하여 상기 채널의 표면적을 넓힌 구조로 형성될 수 있다.
상기 수직형 트랜지스터는 다층으로 적층되며, 상기 수직형 트랜지스터는 복수의 채널을 갖고 각 층마다 채널이 배치된 적층 구조로 형성될 수 있다.
상기 다층으로 적층된 수직형 트랜지스터가 상기 제1 전극 또는 상기 제2 전극을 공유할 수 있다.
상기 다층으로 적층된 수직형 트랜지스터에서 동일한 마스크를 층마다 채널의 중심을 기준으로 회전한 후 에칭하는 방식으로 형성된 전극 연결부가 배치될 수 있다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 원자층 증착(ALD) 공정을 적용하여 형성한 산화물 반도체 채널을 게이트가 감싸는 수직적 구조를 통해 채널에 대한 게이트 통제력을 향상시키고, 오프 상태에서 누설 전류를 감소시키고 온 상태에서 구동 전류를 증가시키고 집적도를 향상시키고 높은 균일도를 확보할 수 있는 효과가 있다.
여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급된다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 제조 방법을 예시한 흐름도이다.
도 3은 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 예시한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 단면을 예시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 적층 구조를 예시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 적층 구조에 연결된 픽셀을 예시한 도면이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 다층 구조를 형성하는 데 필요한 마스크 배치를 예시한 도면이다.
이하, 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하고, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다.
본 실시예는 GAA(Gate-All-Around) 구조에서 채널을 게이트가 감싸는 수직형 트랜지스터에 해당한다. 본 실시예는 산화물 반도체 기반의 트랜지스터로 소스 전극과 드레인 전극이 수직으로 위치한다. 본 발명은 채널을 게이트가 감싸는 수직 구조를 통해 채널에 대한 게이트 통제력(Gate Controllability)을 향상시키고 오프 상태에서 누설 전류를 감소시키고 온 상태에서 구동 전류를 증가시키고 집적도를 향상시키고 높은 균일도를 확보할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 제조 방법을 예시한 흐름도이다.
도 1을 참조하면, 수직형 트랜지스터의 제조 방법은 제1 전극을 형성하는 단계(S101), 제1 전극에 스페이서 및 게이트 전극을 형성하는 단계(S102), 스페이서 및 게이트 전극에 홀을 형성하는 단계(S103), 홀의 내벽에 게이트 절연막을 형성하는 단계(S104), 게이트 절연막의 내부에 채널을 형성하는 단계(S105), 및 채널 위에 제2 전극을 형성하는 단계(S106)를 포함한다.
수직형 트랜지스터의 제조 방법은 원자층을 한층씩 쌓아 올려 막을 형성하는 ALD(Atomic Layer Deposition) 공정을 적용한다. ALD 공정은 막의 얇은 두께와 신뢰성을 동시에 만족시킬 수 있는 공정이다. ALD 공정은 입력 소스들을 순서에 맞추어 차례로 공급하여 단원자(또는 분자) 층이 한 주기 당 하나의 원자층(Mono Layer)이 쌓이도록 한다.
ALD 공정은 흡착 방식으로, 갭이나 트랜치의 벽면에도 잘 달라붙는다. 1차 소스(예컨대, 전구체)를 챔버에 넣으면 먼저 표면에 흡착이 일어나고, 이후 다른 종류의 2차 소스(예컨대, 반응체)를 넣으면 1차 흡착된 물질과 화학적 치환이 일어나서 최종적으로 신규 물질 막이 생성된다. 결국 하나의 층만 표면에 흡착된다. 일 실시예에 따른 수직형 트랜지스터의 제조 방법은 ALD 공정을 이용하여 산화물을 증착한다.
도 2를 참조하면, 수직형 트랜지스터의 제조 방법은 먼저 적층하는 단계(S201)를 수행한다. 적층하는 단계(S201)는 제1 전극(10), 스페이서(15), 게이트 전극(30), 스페이서(25)를 증착한다.
홀을 형성하는 단계(S202)는 비아 마스크(61)를 이용하여 스페이서 및 게이트 전극을 관통하는 홀을 에칭한다.
게이트 절연막을 형성하는 단계(S104)는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 게이트 절연막(35)을 증착하는 단계(S203) 및 제1 전극에 닿은 게이트 절연막을 에칭하여 홀의 내부를 바라본 방향으로 제1 전극을 노출시키는 단계(S204)를 포함한다.
채널을 형성하는 단계(S105)는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 채널(40)을 증착하는 단계(S205), 제1 전극에 닿은 채널을 에칭하여 홀의 내부를 바라본 방향으로 제1 전극을 노출시키는 단계(S206), 섀도우 마스크를 이용하여 노출된 제1 전극에 산화물을 필링하는 단계(S207)를 포함한다.
채널 위에 제2 전극을 형성하는 단계(S208) 이후에, 패턴 마스크를 이용하여 제1 전극의 일부가 노출되도록 에칭하는 단계(S209), 패턴 마스크를 시프트하여 다시 사용하며 게이트 전극의 일부가 노출되도록 에칭하는 단계(S210), 및 노출된 제1 전극, 노출된 게이트 전극, 제2 전극에 유전체를 증착하는 단계(211)를 포함할 수 있다.
유전체를 증착하는 단계(S211) 이후에, 콘택트 마스크를 이용하여 유전체를 에칭하는 단계(S212), 및 제1 전극에 제1 전극 연결부를 형성하고, 게이트 전극에 게이트 전극 연결부를 형성하고, 제2 전극에 제2 전극 연결부를 형성하는 단계를 포함할 수 있다.
수직형 트랜지스터의 제조 방법은 수직형 트랜지스터를 다층으로 적층할 수 있다. 채널 위에 제2 전극을 형성하는 단계(S208) 이후에, 제2 전극에 스페이서 및 게이트 전극을 형성하는 단계, 스페이서 및 게이트 전극에 홀을 형성하는 단계, 홀의 내벽에 게이트 절연막을 형성하는 단계, 게이트 절연막의 내부에 채널을 형성하는 단계, 및 상기 채널 위에 제2 전극을 형성하는 단계를 포함할 수 있다.
수직형 트랜지스터를 다층으로 적층하는 것은 상부 층을 에칭할 때 하부 층에서 사용했던 마스크를 채널의 중심을 기준으로 일정한 각도로 회전하여 다시 사용할 수 있다. 에칭한 공간에 전기수력학적 (electrohydrodynamic, EHD) 인쇄 방식으로 전극 연결부를 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 예시한 도면이다.
산화물 반도체 기반의 수직형 트랜지스터는 소스 전극과 드레인 전극을 Z축 방향으로 수직하게 위치시킨다.
수직형 트랜지스터는 채널(40), 게이트 절연막(35), 게이트 전극(30), 제1 전극(10) 및 제2 전극(20), 스페이서(15, 25)를 포함한다.
채널(40)은 전하를 전달하는 통로이며, 산화물 반도체를 포함한다. 산화물은 트랜지스터의 채널로 사용 가능한 다양한 물질이 적용될 수 있다.
게이트 절연막(35)은 채널(40)의 둘레에 형성된다.
게이트 전극(30)은 게이트 절연막(35)의 둘레에 형성된다. 게이트 전극(30)은 채널(40)의 상태를 제어하고, 게이트 전극(30)에 의해 활성화 또는 비활성화된 채널(40)을 통해 소스 전극 및 드레인 전극 간에 전하(정공 또는 전자)가 전달된다.
제1 전극(10) 및 제2 전극(20)은 소스 전극 및 드레인 전극으로 동작하거나 드레인 전극 및 소스 전극으로 동작할 수 있다. 제1 전극(10) 및 제2 전극(20)은 채널(40)의 상하에 배치된다.
스페이서(15, 25)는 게이트 전극(30)을 제1 전극(10) 및 제2 전극(20)으로부터 전기적으로 분리시킨다.
채널(40) 및 게이트 절연막(35)은 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 스페이서(15, 25) 및 게이트 전극(30)을 관통하는 홀에 형성될 수 있다.
채널(40)은 원통형으로 도시하였으나, 직육면체, 정육면체, 타원형, 다채널, 또는 이들의 조합을 갖는 형상으로 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 단면을 예시한 도면이다.
채널은 채널과 게이트 전극이 만나는 경계면에 규칙적 또는 불규칙적인 주름을 형성하여 채널의 표면적을 넓힌 구조로 형성될 수 있다. 예컨대, 지그재그 또는 톱니모양으로 주름을 형성할 수 있다. 단면적의 증가로 채널에 대한 게이트 통제력을 향상시킬 수 있다. 홀을 에칭하는 과정에서 비아 마스크의 모양을 조절하여 경계면의 단면을 조절할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 적층 구조를 예시한 도면이고, 도 6은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 적층 구조에 연결된 픽셀을 예시한 도면이다.
수직형 트랜지스터는 다층으로 적층될 수 있으며, 수직형 트랜지스터는 복수의 채널을 갖고 각 층마다 채널이 배치된 적층 구조로 형성될 수 있다. 다층으로 적층된 수직형 트랜지스터가 제1 전극 또는 제2 전극을 공유할 수 있다. 예컨대, 중간에 위치하는 소스 전극을 공유하거나 중간에 위치하는 드레인 전극을 공유할 수 있다.
다층 채널 도입시 동일한 하드웨어 면적을 차지하고, 단위 면적 당 구동 가능한 픽셀 수를 증가시킬 수 있다. 일정한 접합 면적으로 다수의 픽셀을 구동시키므로 집적도 향상을 통한 고해상도 디스플레이 구현이 가능하다. 산화물 반도체의 ALD 공정을 통하여 높은 균일도 구현이 가능하고, 기존 Si, Ge 기반 나노 와이어 채널 대비 공정의 최적화가 가능하다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 다층 구조를 형성하는 데 필요한 마스크 배치를 예시한 도면이다.
도 7과 같이 계단식 적층 구조는 각 단계에 맞는 마스크 제작이 필수적이다. N 층 구조로 제작하려면 최소 (2N-1) 개의 마스크가 필요하다. 적층 과정에서 푸아송 비(Poisson's ratio)를 고려해야 한다.
본 실시예에 따른 수직형 트랜지스터 및 제조 방법은 지그재그 패터닝을 적용한다. 다층으로 적층된 수직형 트랜지스터에서 동일한 마스크를 층마다 채널의 중심을 기준으로 회전한 후 에칭하는 방식으로 형성된 전극 연결부가 배치될 수 있다. 마스크를 회전하면서 지그재그 형태로 전극 콘택트를 증착하면, 별도의 photo-etch 공정이 필요하지 않다. 배선 간소화 및 다층 구조 적용 시에도 구조적 안정성을 확보할 수 있다.
수직형 트랜지스터는 J-FET, MOSFET, TFT 등의 FET 트랜지스터일 수 있다. 수직형 트랜지스터는 다층 구조로 적층이 가능하다. 배선 콘택트를 위한 Z형/라인형 등의 다양한 배선 형태들을 포함할 수 있다.
다층 구조로 적층시 추가적인 패터닝 공정없이 콘택트 영역을 확보하는 구조이다. 채널 중심으로 마스크를 회전하며 전기수력학적 방식으로 증착하는 경우에 구조적으로 적층시 필요한 photo-etch 공정을 최소화하기 위한 모든 공정을 포함할 수 있다. 즉, 도 8의 (a)와 같이 트랜지스터의 평면을 바라본 방향(Top view)에서 배선에 직접 연결이 가능한 마스크 배치를 포함한다.
도 1에서는 각각의 과정을 순차적으로 실행하는 것으로 기재하고 있으나 이는 예시적으로 설명한 것에 불과하고, 이 분야의 기술자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 1에 기재된 순서를 일부 변경하여 실행하거나 또는 하나 이상의 과정을 병렬적으로 실행하거나 다른 과정을 추가하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이다.
본 실시예들은 본 실시예의 기술 사상을 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제1 전극 20: 제2 전극
15, 25: 스페이서 30: 게이트
35: 게이트 절연체 40: 채널
45: 산화물 50: 유전체
61, 62, 63, 64: 마스크

Claims (16)

  1. 수직형 트랜지스터의 제조 방법에 있어서,
    제1 전극을 형성하는 단계;
    상기 제1 전극에 스페이서 및 게이트 전극을 형성하는 단계;
    상기 스페이서 및 상기 게이트 전극에 홀을 형성하는 단계;
    상기 홀의 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 내부에 채널을 형성하는 단계; 및
    상기 채널 위에 제2 전극을 형성하는 단계를 포함하며,
    상기 채널 위에 제2 전극을 형성하는 단계 이후에,
    패턴 마스크를 이용하여 상기 제1 전극의 일부가 노출되도록 에칭하는 단계;
    상기 패턴 마스크를 시프트하여 다시 사용하며 상기 게이트 전극의 일부가 노출되도록 에칭하는 단계; 및
    상기 노출된 제1 전극, 상기 노출된 게이트 전극, 상기 제2 전극에 유전체를 증착하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 홀을 형성하는 단계는,
    비아 마스크를 이용하여 상기 스페이서 및 상기 게이트 전극을 관통하는 홀을 에칭하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 상기 게이트 절연막을 증착하고,
    상기 제1 전극에 닿은 게이트 절연막을 에칭하여 상기 홀의 내부를 바라본 방향으로 상기 제1 전극을 노출시키는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 채널을 형성하는 단계는,
    원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 상기 채널을 증착하고,
    상기 제1 전극에 닿은 채널을 에칭하여 상기 홀의 내부를 바라본 방향으로 상기 제1 전극을 노출시키고,
    섀도우 마스크를 이용하여 상기 노출된 제1 전극에 산화물을 필링하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 유전체를 증착하는 단계 이후에,
    콘택트 마스크를 이용하여 유전체를 에칭하는 단계 및
    상기 제1 전극에 제1 전극 연결부를 형성하고, 상기 게이트 전극에 게이트 전극 연결부를 형성하고, 상기 제2 전극에 제2 전극 연결부를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 채널 위에 제2 전극을 형성하는 단계 이후에,
    상기 제2 전극에 스페이서 및 게이트 전극을 형성하는 단계;
    상기 스페이서 및 상기 게이트 전극에 홀을 형성하는 단계;
    상기 홀의 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 내부에 채널을 형성하는 단계; 및
    상기 채널 위에 제2 전극을 형성하는 단계를 포함하며,
    수직형 트랜지스터를 다층으로 적층하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 수직형 트랜지스터를 다층으로 적층하는 것은 상부 층을 에칭할 때 하부 층에서 사용했던 마스크를 채널의 중심을 기준으로 일정한 각도로 회전하여 다시 사용하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    에칭한 공간에 전기수력학적 (Electrohydrodynamic, EHD) 인쇄 방식으로 전극 연결부를 형성하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  10. 산화물 반도체 기반의 수직형 트랜지스터에 있어서,
    산화물 반도체를 포함하며 전하를 전송하는 채널;
    상기 채널의 둘레에 형성된 게이트 절연막;
    상기 게이트 절연막의 둘레에 형성된 게이트 전극;
    상기 채널의 상하에 배치된 제1 전극 및 제2 전극;
    상기 게이트 전극을 상기 제1 전극 및 상기 제2 전극으로부터 전기적으로 분리시키는 스페이서를 포함하며,
    상기 채널은 상기 채널과 상기 게이트 전극이 만나는 경계면에 규칙적 또는 불규칙적인 주름을 형성하여 상기 채널의 표면적을 넓힌 구조로 형성된 것을 특징으로 하는 수직형 트랜지스터.
  11. 제10항에 있어서,
    상기 채널 및 상기 게이트 절연막은 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 상기 스페이서 및 상기 게이트 전극을 관통하는 홀에 형성되는 것을 특징으로 하는 수직형 트랜지스터.
  12. 제10항에 있어서,
    상기 채널은 원통형, 직육면체, 정육면체, 타원형, 다채널, 또는 이들의 조합을 갖는 형상으로 형성되는 것을 특징으로 하는 수직형 트랜지스터.
  13. 삭제
  14. 제10항에 있어서,
    상기 수직형 트랜지스터는 다층으로 적층되며,
    상기 수직형 트랜지스터는 복수의 채널을 갖고 각 층마다 채널이 배치된 적층 구조로 형성된 것을 특징으로 하는 수직형 트랜지스터.
  15. 제14항에 있어서,
    상기 다층으로 적층된 수직형 트랜지스터가 상기 제1 전극 또는 상기 제2 전극을 공유하는 것을 특징으로 하는 수직형 트랜지스터.
  16. 제14항에 있어서,
    상기 다층으로 적층된 수직형 트랜지스터에서 동일한 마스크를 층마다 채널의 중심을 기준으로 회전한 후 에칭하는 방식으로 형성된 전극 연결부가 배치되는 것을 특징으로 하는 수직형 트랜지스터.
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