WO2012173380A2 - 프린징 효과를 이용하는 3차원 플래시 메모리 및 이의 제조하는 방법 - Google Patents

프린징 효과를 이용하는 3차원 플래시 메모리 및 이의 제조하는 방법 Download PDF

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WO2012173380A2
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송윤흡
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한양대학교 산학협력단
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Definitions

  • the present invention relates to a nonvolatile memory and a method of manufacturing the same, and more particularly, to a flash memory having a three-dimensional structure and a method of manufacturing the same.
  • a nonvolatile memory device represented by a flash memory has a characteristic of retaining stored data even when power is removed.
  • design rules are continuously being reduced, and storage capacity is being increased.
  • flash memory Due to its large capacity, flash memory is widely used as a storage memory in mobile devices and digital cameras, and mass production of 32 Gbit products with a scale of about 30 nm is expected as of the filing date.
  • the processing technology of the floating gate which stores charge in the flash memory, it is expected that the scale will be reduced to 10 nm to 20 nm.
  • efforts to maximize storage capacity have been continuously made in search of various structures in addition to the cell structure of the two-dimensional planar structure. Representatively, in order to overcome the limitation of integration of 2D structure, research on 3D structure is being actively conducted.
  • FIG. 1 is a cross-sectional view showing a three-dimensional NAND flash memory structure according to the prior art.
  • the disclosed structure represents a typical BiCS structure. That is, the control gates 100 alternately stacked in the vertical direction on the substrate (not shown) are formed, and the charge storage region 110 and the channel layer 120 are formed in the internal space. That is, the region penetrating the central portions of the control gates 100 includes a blocking insulating film 115, a charge trap layer 113, and a tunneling insulating film 111 for storing charge. In addition, the inner space that contacts the tunneling insulating layer 111 is filled with the channel layer 120 of polycrystalline silicon material, and the spaced spaces between the control gates 100 are filled with the insulator 130.
  • the charge storage region 110 has an ONO structure. That is, the stacked structure of the oxide-nitride-oxide forms the tunneling insulating film 111-the charge trap layer 113-the blocking insulating film 115.
  • the thickness of the ONO structure in the actual manufacturing process is required to be set to 10nm to 20nm.
  • the polycrystalline silicon layer in contact with the ONO structure must be embedded inside the structure having a high aspect ratio.
  • the ONO structure uses a CVD or ALD process, which is a conventional deposition, it is difficult to form a uniform thickness inside the hole passing through the control gates 100. That is, because of the large depth at which the deposits must penetrate, the thickness of the lower ONO tends to be somewhat lower, and the thickness of the upper ONO tends to increase relatively.
  • the channel layer 120 of polycrystalline silicon material finally filling the internal space may not be easily formed.
  • the introduction of a large number of cell transistors into the string structure has a certain limitation due to the high aspect ratio.
  • the problem described above is due to the inherent structure of the charge storage region 110. That is, since the charge storage region 110 has an ONO structure, a plurality of heterogeneous films are stacked. Therefore, at least two deposition processes must be performed to form the charge storage region 110. Due to the repetition of the deposition process, the uniformity of heterogeneous film quality is lowered, and the uniformity of the threshold voltage of each cell transistor is also lowered in one string.
  • a first object of the present invention for solving the above problems is to provide a flash memory using a fringing field.
  • a second object of the present invention is to provide a method of manufacturing a flash memory used to achieve the first object.
  • the active region having a semiconductor material; A tunneling insulating layer formed on the active region; A gate electrode formed on the tunneling insulating film; An inter-cell insulating film filling the gap space between the gate electrodes and formed on the tunneling insulating film; And a charge storage layer formed in the inter-cell insulating film and configured to store charges by the fringing effect of the electric field applied from the gate electrode.
  • the active region having a semiconductor material; A gate insulating film formed on the active region; A gate electrode formed on the gate insulating film; An inter-cell insulating layer filling the spaced space between the gate electrodes and formed on the active region; And a charge storage layer formed inside the inter-cell insulating film, and including a charge storage layer for storing charge by the fringing effect of the electric field applied from the gate electrode.
  • the present invention for achieving the second object, alternately stacking the gate electrode and the inter-cell insulating film on the substrate; Forming a through hole penetrating the gate electrode and the inter-cell insulating layer in a first direction; Forming a tunneling insulating layer on sidewalls of the through holes; And forming an active region filling a space partitioned by the tunneling insulating film, wherein the inter-cell insulating film includes a charge storage layer for storing electric charges by a fringing effect, and the charge storage layer is formed of the first insulating film.
  • a method of manufacturing a flash memory characterized in that it extends in a second direction perpendicular to one direction.
  • the second object of the present invention the step of alternately stacking the sacrificial layer and the inter-cell insulating film on the substrate; Forming a through hole penetrating the sacrificial layer and the inter-cell insulating layer in a first direction; Forming an active region on a sidewall of the through hole; Removing the sacrificial layer and leaving the active region extended in a first direction and the inter-cell insulating film extended in a second direction perpendicular to the first direction; Forming a gate insulating film in the second direction in the space where the sacrificial layer is removed; And forming a gate electrode in contact with the gate insulating film in the second direction, wherein the inter-cell insulating film includes a charge storage layer for storing charge due to a fringing effect, and the charge storage layer includes the first electrode. It is also achieved through the provision of a method of manufacturing a flash memory, characterized in that it extends in a second direction perpendicular to the direction.
  • the structure of the blocking insulating film is omitted compared to the conventional flash memory structure. That is, the blocking insulating film disposed between the charge trap layer for storing charge and the control gate is not interposed. Instead, program and erase operations are performed using the charge storage layer formed inside the inter-cell insulating film.
  • the technical difficulty of forming the through-holes for forming the string structure, and the formation of a plurality of films in the through-holes can be solved. That is, since the formation of the charge storage layer and the blocking insulating layer is not performed in the through hole, the uniformity of electrical characteristics between the flash memories connected in series can be maintained.
  • the integration degree of the string structure can be improved.
  • FIG. 1 is a cross-sectional view showing a three-dimensional NAND flash memory structure according to the prior art.
  • FIG. 2 is a cross-sectional view illustrating a structure of a flash memory according to an exemplary embodiment of the present invention.
  • FIG. 3 is another cross-sectional view for describing a structure of a flash memory according to an exemplary embodiment of the present invention.
  • FIG. 4 is a schematic diagram for describing a program operation and an erase operation of the flash memory illustrated in FIG. 3.
  • 5 to 7 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 2 in accordance with a preferred embodiment of the present invention.
  • FIG. 8 to 12 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 3 according to a preferred embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a structure of a flash memory according to an exemplary embodiment of the present invention.
  • the flash memory includes an active region 200, a tunneling insulating layer 210, an inter-cell insulating layer 220, a charge storage layer 230, and a gate electrode 240.
  • the active region 200 is formed in the first direction.
  • the active region 200 supplies a charge according to an applied voltage of the gate electrode 240 with a semiconductor material. Therefore, the active region 200 is made of silicon, preferably polycrystalline silicon.
  • the active region 200 may be doped to a specific conductivity type.
  • the tunneling insulating layer 210 is provided on the second direction perpendicular to the first direction from the active region 200.
  • the tunneling insulating layer 210 may be formed through a thermal oxidation process or a conventional deposition process. In the case of a thermal oxidation process, it may be formed through the supply of oxygen in a specific temperature atmosphere. Conventional deposition processes also rely on chemical vapor deposition, physical vapor deposition or atomic layer deposition.
  • An inter-cell insulating film 220 is formed in the second direction from the tunneling insulating film 210.
  • the inter-cell insulating film 220 is formed by filling a space between the adjacent gate electrode 240.
  • the inter-cell insulating film 220 is made of an insulator and is preferably formed of a material having high-k characteristics. Accordingly, the inter-cell insulating film 220 may include Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3, or Y 2 O 3 . .
  • the inter-cell insulating film 220 may be formed of the same material as the tunneling insulating film 210.
  • the charge storage layer 230 is formed in the inter-cell insulating layer 220.
  • the charge storage layer 230 may be formed in the form of a quantum dot or a specific film quality.
  • the charge storage layer 230 is formed to extend in a second direction perpendicular to the first direction.
  • the charge storage layer 230 may include a semiconductor element, or may include a metal and a magnetic material.
  • the quantum dot forming the semiconductor layer is preferably formed of nanoparticles of C, Si, SiGe, SiN, GaN, or ZnO.
  • the quantum dots forming it may be made of nanoparticles of W, Co, Ti or Pd.
  • the quantum dot disclosed in the present embodiment is only an example, and any material may be used as long as the charges moved in the active region 200 can be collected.
  • the charge storage layer 230 when the charge storage layer 230 is provided in a specific film quality, the charge storage layer 230 may be composed of SiN or polycrystalline silicon.
  • the gate electrode 240 is formed on the side surface of the inter-cell insulating film 220.
  • the gate electrode 240 is provided to fill a space between the adjacent inter-cell insulating layers 220.
  • the material of the gate electrode 240 may be any conductive material, but is preferably formed of metal or polycrystalline silicon. Accordingly, the inter-cell insulating film 220 and the gate electrode 240 are formed on the tunneling insulating film 210, and the charge storage layer 230 is formed inside the inter-cell insulating film 220.
  • FIG. 3 is another cross-sectional view for describing a structure of a flash memory according to an exemplary embodiment of the present invention.
  • a flash memory may include an active region 200, a tunneling insulating layer 210, a gate insulating layer 215, an inter-cell insulating layer 220, a charge storage layer 230, and a gate electrode 240. Include.
  • the configuration and material of the active region 200 and the tunneling insulating layer 210 in FIG. 3 are the same as those described with reference to FIG. 2.
  • the gate insulating layer 215 is formed in the second direction from the tunneling insulating layer 210 and is formed under the gate electrode 240.
  • the gate insulating layer 215 is formed between the gate electrode 240 and the active region 200. This increases the distance between the metal gate electrode 240 and the active region 200, thereby preventing malfunction of the active region 200 by the electric field applied from the gate electrode 240.
  • a strong electric field is applied from the gate electrode 240 to prevent a tunneling phenomenon in which charge moves directly from the active region 200 to the gate electrode 240. Therefore, the thickness of the gate insulating film 215 is required to exceed the thickness of the tunneling insulating film 210.
  • inter-cell insulating film 220 and the charge storage layer 230 are the same as described with reference to FIG. 2.
  • FIG. 4 is a schematic diagram for describing a program operation and an erase operation of the flash memory illustrated in FIG. 3.
  • a program voltage is applied between the gate electrode 240 and the active region 200.
  • a fringing field is formed on the side of the gate electrode 240 by applying a program voltage. Therefore, charges in the active region 200 formed under the inter-cell insulating film 220 pass through the inter-cell insulating film 220 and are collected in the charge storage layer 230.
  • the charge trapped in the charge storage layer 230 formed in the inter-cell insulating film 220 may pass directly through the previously formed tunneling oxide film 210. That is, it may be formed to pass through the tunneling oxide film 210 without passing through the inter-cell insulating film 220.
  • the active region 200 and the inter-cell insulating layer 220 are in direct contact with each other, and the charge storage layer 230 formed inside the inter-cell insulating layer 220 may also be in contact with the active region 200. You can contact it directly. In this case, the charge storage layer 220 can more easily trap charges for application of the program voltage.
  • the charge stored in the charge storage layer 230 applies an electric field to the active region 200, and increases the threshold voltage of a cell required to form a channel in the active region 200.
  • the erase operation is performed complementary to the program operation. That is, the charge trapped in the charge storage layer 230 moves to the active region 200 due to the application of the erase voltage. Thus, the threshold voltage of the cell is reduced compared to the program operation.
  • the flash memory of the present invention can implement two or more states by adjusting the voltage applied to adjacent gate electrodes. Therefore, two or more bits of data may be stored through one memory cell.
  • 5 to 7 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 2 in accordance with a preferred embodiment of the present invention.
  • FIGS. 5 to 7 are those for manufacturing the flash memory of FIG. 2 disclosed in individual units in the form of a string.
  • the inter-cell insulating film 220 and the gate electrode 240 are sequentially stacked on the substrate 10 in the first direction.
  • the inter-cell insulating film 220 includes a charge storage layer 230 therein.
  • the inter-cell insulating film 220 and the charge storage layer 230 formed therein may be formed by sequential stacking. For example, a portion of the inter-cell insulating film 220 is first formed on the gate electrode 240.
  • the inter-cell insulating film 220 may be any insulator.
  • the charge storage layer 230 is formed on the inter-cell insulating film 220 having a thickness of about half.
  • the charge storage layer 230 may be provided in various forms.
  • the charge storage layer 230 may be provided in the form of dispersed quantum dots, which are nanoparticles, or in the form of a film.
  • the quantum dot when provided as a quantum dot, it may be composed of nanoparticles of C, Si, SiGe, SiN, GaN or ZnO, or nanoparticles of W, Co, Ti or Pd.
  • the formation of the quantum dots may be implemented through various methods.
  • the pre-formed nanoparticles are dispersed in a solvent and coated on the inter-cell insulating film 220, which is a lower film, by spin coating. Subsequently, the solvent may be removed through post-heat treatment, and the quantum dots may be formed using the aggregation of the nanoparticles.
  • nano-sized quantum dots may be formed through sputtering of a target material.
  • the upper portion of the quantum dot is filled with the inter-cell insulating film 220 through normal deposition.
  • the structure in which the charge storage layer 230 is formed in the inter-cell insulating film 220 is shown.
  • the charge storage layer 230 may be formed of a film quality.
  • SiN or polycrystalline silicon may be used as the charge storage layer 230 for the collection of charge.
  • Chemical vapor deposition, physical vapor deposition, or atomic layer deposition is used for this purpose.
  • the gate electrode 240 formed alternately with the inter-cell insulating film 220 is formed of a conductive material.
  • it can be formed of metal or polycrystalline silicon. Formation of the gate electrode 240 is in accordance with a conventional deposition process.
  • a predetermined insulating film is formed directly on the substrate 10 and a gate electrode 240 is formed thereon.
  • the substrate 10 and the gate electrode 240 are formed.
  • Other functional membranes may be intervened.
  • the insulating film is formed on the top layer, the top layer of the gate electrode 240 may have other functional films in addition to the insulating film.
  • the number of the gate electrode 240 and the inter-cell insulating film 220 may be sufficiently changed depending on the selection of the number of memory cells included in the string structure.
  • the through hole 20 is formed by performing an etching process on the structure of FIG. 5.
  • the through hole 20 proceeds in a first direction from the insulating film of the uppermost layer until the lower substrate 10 or a film performing another function is exposed.
  • Formation of the through hole 20 is in accordance with a conventional photolithography process. For example, a photoresist is applied on the uppermost insulating film and a photoresist pattern is formed through a photolithography process. The through hole 20 is formed by etching the formed photoresist pattern as an etching mask. Through the formation of the through hole 20, the surface of the gate electrode 240 and the inter-cell insulating layer 220 is exposed in the inner space of the through hole 20.
  • a deposition process for the through hole is performed to fill it.
  • the tunneling insulating layer 210 is formed to contact the inner wall of the through hole.
  • the tunneling insulating layer 210 is formed through a thermal oxidation process or a conventional deposition process.
  • the tunneling insulating layer 210 is preferably silicon oxide.
  • the through-hole in which the tunneling insulating layer 210 is formed is completely filled to form the active region 200.
  • the active region 200 is required to have a semiconductor material, and preferably buried polycrystalline silicon is performed.
  • a bias application condition may be formed in the active region 200 by connecting the metal electrode 30 to the upper portion of the active region 200 filling the through hole.
  • the flash memory of FIG. 2 formed by the above-described process enables program and erase operations using a fringing field.
  • the fringing field refers to an electric field leaking outward from the edge or edge portion of the strip line.
  • the gate electrode 240 disclosed in FIG. 2 may perform an operation for trapping charges in the charge storage layer 230 formed in the inter-cell insulating layer 220. That is, the electric charge of the active region 200 is stored in the charge storage layer 230 by using an electric field applied through the inter-cell insulating film 220 among the electric fields applied between the gate electrode 240 and the active region 200. Accordingly, the active region 200 under the inter-cell insulating layer 220 including the charge storage layer 230 may maintain a high threshold voltage due to the trapped charge.
  • the erase operation may also be performed complementarily thereto. That is, charges trapped in the charge storage layer 230 are moved to the lower active region 200 by using the fringing field, thereby performing an erase operation.
  • FIG. 8 to 12 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 3 according to a preferred embodiment of the present invention.
  • FIGS. 8 to 11 are those for manufacturing the flash memory of FIG. 3 disclosed in individual units in the form of a string.
  • the sacrificial layer 250 and the inter-cell insulating film 220 are alternately formed on the substrate 10 in the first direction.
  • the sacrificial layer 250 may be any material as long as the material has an etch selectivity with respect to the inter-cell insulating film 220.
  • the inter-cell insulating film 220 is silicon oxide, a nitride film or the like may be used as a material having an etch selectivity with the inter-cell insulating film 220.
  • the sacrificial layer 250 may be a conductive material having a predetermined conductivity.
  • the formation of the inter-cell insulating film 220 is as described in FIG. For example, a portion of the inter-cell insulating film 220 is formed on the sacrificial layer 250, and the charge storage layer 230 is formed on the inter-cell insulating film 220 having a predetermined thickness. Subsequently, the remaining portion of the inter-cell insulating film 220 filling the charge storage layer 230 is formed. Thus, the inter-cell insulating film 220 having the charge storage layer 230 therein is formed.
  • the through hole 20 is formed in the first direction by performing an etching process on the structure illustrated in FIG. 8. Formation of the through hole 20 uses a conventional photolithography process and an etching process. For example, a photoresist is applied to the uppermost layer of the structure of FIG. 8 and a photoresist pattern is formed using conventional photolithography processes. The through hole 20 is formed by etching using the formed photoresist pattern as an etching mask.
  • the surface of the sacrificial layer 250 and the surface of the inter-cell insulating layer 220 are exposed in the direction in which the through hole 20 is formed by the formation of the through hole 20.
  • the tunneling insulating layer 210 and the active region 200 are formed in the through hole. Formation of the tunneling insulating layer 210 and the active region 200 is the same as that described in FIG.
  • the formation of the tunneling insulating film 210 may be omitted. That is, in FIG. 10, the active region 200 filling the through hole may be directly formed without forming the tunneling insulating layer 210. Therefore, the active region 200 and the inter-cell insulating layer 220 may be in direct contact with each other.
  • the sacrificial layer 250 is removed through selective etching of the structure of FIG. 10. Since the sacrificial layer 250 is a material having an etch selectivity with respect to the inter-cell insulating film 220, the inter-cell insulating film 220 remains even after the sacrificial layer 250 is removed. In addition, the tunneling insulating layer 210 and the active region 200 also remain.
  • some surfaces of the inter-cell insulating film 220 and some surfaces of the tunneling insulating film 210 are exposed through the space where the sacrificial layer 250 is removed. If the process of forming the tunneling insulating layer 210 is omitted in FIG. 10, a part of the surface of the active region 200 of polycrystalline silicon may be exposed.
  • the active region 200 or the tunneling insulating layer 210 extending in the first direction remains, and the inter-cell insulating layer 220 extending in the second direction and the charge storage layer 230 formed therein also remain.
  • the gate insulating layer 215 is formed on a portion where the sacrificial layer removed by FIG. 11 is formed. That is, the gate insulating film 215 is formed in the second direction, which is a side surface of the exposed tunneling oxide film 210. If the formation of the tunneling insulating layer 210 is omitted, the gate insulating layer 215 is directly formed in the second direction from the active region 200.
  • the gate insulating layer 215 may be formed of an oxide or a nitride. Therefore, it may be composed of silicon oxide or silicon nitride.
  • the gate insulating layer 215 may be formed of a high-k material. For example, it may include Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3, or Y 2 O 3 .
  • the gate electrode 240 is buried in the second direction in a space in contact with the gate insulating film 215. Therefore, the gate electrode 240 fills the space partitioned by the inter-cell insulating film 220 and the gate insulating film 215.
  • the material of the gate electrode 240 is made of a conductive metal material or polycrystalline silicon. Therefore, the gate electrode 240 is formed by a conventional deposition process.
  • the gate insulating layer 215 is made of a high-k material.
  • an electric field applied between the gate electrode 240 and the active region 200 may be concentrated on the inter-cell insulating film 220, and the movement of charge may be generated by the fringing effect, and the program operation and the erase operation may occur. Can be.
  • the structure of the blocking insulating film is omitted in comparison with the conventional flash memory structure. That is, the blocking insulating film disposed between the charge trap layer for storing charge and the control gate is not interposed. Instead, program and erase operations are performed using the charge storage layer formed inside the inter-cell insulating film.
  • the technical difficulty of forming the through-holes for forming the string structure, and the formation of a plurality of films in the through-holes can be solved. That is, since the formation of the charge storage layer and the blocking insulating layer is not performed in the through hole, the uniformity of electrical characteristics between the flash memories connected in series can be maintained.
  • the integration degree of the string structure can be improved.

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Abstract

프린징 효과를 이용하는 3차원 구조의 플래시 메모리 및 이의 제조방법이 개시된다. 기판에 수직으로 적층된 다수의 게이트 전극을 관통하는 관통홀이 형성되고, 관통홀의 내부는 터널링 절연막 또는 활성 영역으로 매립된다. 따라서, 전하 저장층은 관통홀 내부에 형성되지 않고, 관통홀의 외부에 형성된다. 전하 저장층은 게이트 전극 사이의 이격공간을 매립하는 셀간 절연막 내부에 형성된다. 프린징 전계가 인가되는 경우, 활성 영역의 전하는 셀간 절연막을 통해 전하 저장층에 트랩된다.

Description

프린징 효과를 이용하는 3차원 플래시 메모리 및 이의 제조하는 방법
본 발명은 비휘발성 메모리 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 3차원 구조를 가지는 플래시 메모리 및 이의 제조방법에 관한 것이다.
플래시 메모리로 대표되는 비휘발성 메모리 소자는 전원의 제거에도 저장된 데이터를 유지할 수 있는 특성을 가진다. 특히, 최근에는 반도체 공정 기술의 발달로 인해 디자인 룰이 지속적으로 축소되고 있으며, 저장능력은 대용량화되고 있다.
대용량화로 인해 플래시 메모리는 모바일 기기 및 디지털 카메라 등에서 저장용 메모리로 광범위하게 사용되고 있으며, 출원일 현재 약 30nm 스케일의 32 Gbit 제품의 양산이 예측되고 있다. 또한, 플래시 메모리에서 전하를 저장하는 요소인 플로팅 게이트의 가공기술로 인해 10nm 내지 20nm 까지 스케일이 다운될 것으로 예상된다. 또한, 2차원 평면구조의 셀 구조 이외에 다양한 구조의 모색을 통해 저장능력의 극대화를 위한 노력이 지속적으로 시도되고 있다. 대표적으로는 2차원 구조가 가지는 집적화의 한계를 극복하기 위해 3차원 구조에 대한 연구가 활발히 진행되고 있는 상황이다.
특히, 플래시 메모리는 데이터를 저장하는 요소가 셀 트랜지스터 내부에 형성되는 관계로 다른 메모리 소자에 비해 컨택을 도입해야하는 부담이 경감된다. 따라서, 개별적인 메모리 셀을 직렬로 연결하는 스트링 구조의 형성이 용이하며, 메모리 셀을 수직형 타입으로 구현할 수 있는 장점이 있다. 최근에 알려진 대표적인 3차원 낸드 플래시 메모리의 구조는 BiCS(Bit Cost Scalable) 구조이다.
도 1은 종래 기술에 따른 3차원 낸드 플레시 메모리 구조를 도시한 단면도이다.
도 1을 참조하면, 개시된 구조는 전형적인 BiCS 구조를 나타낸다. 즉, 기판(미도시)에 수직방향으로 번갈아가며 적층된 제어 게이트들(100)이 형성되고, 내부 공간에는 전하저장 영역(110) 및 채널층(120)이 형성된다. 즉, 제어 게이트들(100)의 중심 부위를 관통하는 영역은 전하를 저장하기 위한 블로킹 절연막(115), 전하 트랩층(113) 및 터널링 절연막(111)으로 구성된다. 또한, 터널링 절연막(111)과 접하는 내부 공간은 다결정 실리콘 재질의 채널층(120)으로 매립되며, 제어 게이트들(100) 사이의 이격공간은 절연물(130)로 채워진다.
상술한 구조에서 대부분의 경우, 전하저장 영역(110)은 ONO 구조를 가진다. 즉, 산화물-질화물-산화물의 적층구조가 터널링 절연막(111)-전하 트랩층(113)-블로킹 절연막(115)을 형성한다. 실제 제조공정에서 ONO 구조가 가지는 두께는 10nm 내지 20nm 로 설정될 것이 요구된다. 또한, ONO 구조와 접하는 다결정 실리콘층은 높은 종횡비를 가지는 구조 내부에 매립되어야 한다. 특히, ONO 구조를 통상의 증착인 CVD 또는 ALD 공정을 이용하는 경우, 제어 게이트들(100)을 관통하는 홀 내부에 균일한 두께로 형성하기 곤란한 특징을 가진다. 즉, 증착물이 침투하여야 하는 깊이가 큰 이유로 인해, 하부의 ONO의 두께는 다소 낮은 경향을 가지며, 상부의 ONO의 두께는 상대적으로 증가하는 경향을 가진다.
ONO의 두께가 제어 게이트(100)를 관통하는 홀 내부에서 일정하지 않은 경우, 내부 공간을 최종적으로 매립하는 다결정 실리콘 재질의 채널층(120)은 용이하게 형성되지 못하는 문제가 발생한다. 또한, 높은 종횡비로 인해 다수의 셀 트랜지스터를 스트링 구조에 도입하는 것도 일정한 한계가 있다.
상술한 문제는 전하저장 영역(110)의 고유의 구조에 기인한다. 즉, 전하저장 영역(110)은 ONO 구조를 가지므로, 다수의 이질적인 막질이 적층된다. 따라서, 전하저장 영역(110)을 형성하기 위해서는 적어도 2회의 증착공정이 수행되어야 한다. 증착 공정의 반복으로 인해 이질적인 막질의 균일도는 저하되며, 하나의 스트링 내부에서 각각의 셀 트랜지스터의 문턱전압의 균일도도 저하되는 문제가 발생된다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 프린징 필드를 이용하는 플래시 메모리를 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적을 달성하기 위해 사용되는 플래시 메모리의 제조방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 반도체 소재를 가지는 활성 영역; 상기 활성 영역상에 형성된 터널링 절연막; 상기 터널링 절연막 상에 형성된 게이트 전극; 상기 게이트 전극들 사이의 이격공간을 매립하고, 상기 터널링 절연막 상에 형성된 셀간 절연막; 및 상기 셀간 절연막 내부에 형성되고, 게이트 전극에서 인가되는 전계의 프린징 효과에 의해 전하를 저장하기 위한 전하 저장층을 포함하는 플래시 메모리를 제공한다.
또한, 본 발명의 상기 제1 목적은, 반도체 소재를 가지는 활성 영역; 상기 활성 영역상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극들 사이의 이격공간을 매립하고, 상기 활성 영역 상에 형성된 셀간 절연막; 및 상기 셀간 절연막 내부에 형성되고, 게이트 전극에서 인가되는 전계의 프린징 효과에 의해 전하를 저장하기 위한 전하 저장층을 포함하는 플래시 메모리의 제공을 통해서도 달성된다.
또한, 상기 제2 목적을 달성하기 위한 본 발명은, 기판 상에 게이트 전극 및 셀간 절연막을 번갈아가며 적층하는 단계; 상기 게이트 전극 및 셀간 절연막을 관통하는 관통홀을 제1 방향으로 형성하는 단계; 상기 관통홀의 측벽에 터널링 절연막을 형성하는 단계; 및 상기 터널링 절연막에 의해 구획된 공간을 매립하는 활성 영역을 형성하는 단계를 포함하고, 상기 셀간 절연막은 프린징 효과에 의한 전하를 저장하기 위한 전하 저장층을 포함하고, 상기 전하 저장층은 상기 제1 방향에 수직인 제2 방향으로 신장되는 것을 특징으로 하는 플래시 메모리의 제조방법을 제공한다.
또한, 본 발명의 상기 제2 목적은, 기판 상에 희생층 및 셀간 절연막을 번갈아가며 적층하는 단계; 상기 희생층 및 셀간 절연막을 관통하는 관통홀을 제1 방향으로 형성하는 단계; 상기 관통홀의 측벽에 활성 영역을 형성하는 단계; 및 상기 희생층을 제거하고, 제1방향으로 신장된 상기 활성 영역 및 상기 제1 방향과 수직인 제2 방향으로 신장된 상기 셀간 절연막을 잔류시키는 단계; 상기 희생층이 제거된 공간에 상기 제2방향으로 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막과 상기 제2 방향으로 접하는 게이트 전극을 형성하는 단계를 포함하고, 상기 셀간 절연막은 프린징 효과에 의한 전하를 저장하기 위한 전하 저장층을 포함하고, 상기 전하 저장층은 상기 제1 방향에 수직인 제2 방향으로 신장되는 것을 특징으로 하는 플래시 메모리의 제조방법의 제공을 통해서도 달성된다.
본 발명에 따르면, 통상의 플래시 메모리 구조에 비해 블로킹 절연막의 구조가 생략된다. 즉, 전하를 저장하는 전하 트랩층과 제어 게이트 사이에 배치된 블로킹 절연막은 개재되지 않는다. 대신, 셀간 절연막의 내부에 형성된 전하 저장층을 이용하여 프로그램 및 소거 동작이 발생된다.
또한, 스트링 구조의 형성을 위해 관통홀을 형성하고, 관통홀 내부에서 다수의 막질을 형성하는 기술적 곤란성은 해결될 수 있다. 즉, 전하 저장층 및 블로킹 절연막의 형성이 관통홀 내부에서 수행되지 않으므로 직렬로 연결된 플래시 메모리 사이의 전기적 특성의 균일도를 유지할 수 있다.
또한, 관통홀의 내부에 전하 저장층 및 블로킹 절연막의 형성이 없으며, 게이트 전극 사이의 절연물 내부에 전하 저장층을 형성하므로, 스트링 구조의 집적도를 향상할 수 있는 잇점이 있다.
도 1은 종래 기술에 따른 3차원 낸드 플레시 메모리 구조를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 구조를 설명하기 위한 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 구조를 설명하기 위한 다른 단면도이다.
도 4는 상기 도 3에 도시된 플래시 메모리의 프로그램 동작 및 소거 동작을 설명하기 위한 모식도이다.
도 5 내지 도 7은 본 발명의 바람직한 실시예에 따라 상기 도 2에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 12는 본 발명의 바람직한 실시예에 따라 상기 도 3에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 구조를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명에 따른 플래시 메모리는 활성 영역(200), 터널링 절연막(210), 셀간 절연막(220), 전하 저장층(230) 및 게이트 전극(240)을 포함한다.
활성 영역(200)은 제1 방향으로 형성된다. 또한, 활성 영역(200)은 반도체 재질로 게이트 전극(240)의 인가 전압에 따른 전하를 공급한다. 따라서, 상기 활성 영역(200)은 실리콘 재질로 구성되며, 다결정 실리콘으로 구성됨이 바람직하다. 또한, 실시의 형태에 따라 상기 활성 영역(200)은 특정의 도전형으로 도핑될 수 있다.
상기 활성 영역(200)으로부터 제1 방향에 수직인 제2 방향 상에는 터널링 절연막(210)이 구비된다. 상기 터널링 절연막(210)은 열산화 공정 또는 통상의 증착 공정을 통해 형성될 수 있다. 열산화 공정의 경우, 특정의 온도 분위기에서 산소의 공급을 통해 형성될 수 있다. 또한, 통상의 증착 공정은 화학적 기상증착, 물리적 기상증착 또는 원자층 증착에 따른다.
상기 터널링 절연막(210)으로부터 제2 방향으로 셀간 절연막(220)이 형성된다. 특히, 셀간 절연막(220)은 인접한 게이트 전극(240) 사이의 이격공간을 매립하며 형성된다. 셀간 절연막(220)은 절연물로 구성되며, 고유전율(high-k) 특성을 가진 물질로 형성됨이 바람직하다. 따라서, 상기 셀간 절연막(220)은 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3을 포함할 수 있다. 또한, 실시의 형태에 따라 상기 셀간 절연막(220)은 터널링 절연막(210)과 동일한 물질로 구성될 수 있다.
상기 셀간 절연막(220) 내부에는 전하 저장층(230)이 형성된다. 전하 저장층(230)은 양자점 또는 특정의 막질의 형태로 형성될 수 있다. 특히, 상기 전하 저장층(230)은 상기 제1 방향과 수직인 제2 방향으로 신장되어 형성된다.
상기 전하 저장층(230)이 양자점의 형태로 구비되는 경우, 반도체 원소를 포함하거나, 금속 및 자성 물질을 포함할 수 있다.
예컨대, 상기 전하 저장층(230)이 반도체 원소를 포함하는 경우, 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성됨이 바람직하다. 또한, 상기 전하 저장층(230)이 금속 및 자성 물질로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다만, 본 실시예에서 개시된 양자점은 예시에 불과하며, 활성영역(200)에서 이동된 전하가 포집될 수 있는 특성이라면 여하한 물질이라도 사용가능할 것이다.
또한, 상기 전하 저장층(230)이 특정의 막질의 형태로 구비되는 경우, 상기 전하 저장층(230)은 SiN 또는 다결정 실리콘으로 구성될 수 있다.
상기 셀간 절연막(220)의 측면에는 게이트 전극(240)이 형성된다. 상기 게이트 전극(240)은 인접한 셀간 절연막들(220)의 이격공간을 매립하는 양상으로 제공된다. 게이트 전극(240)의 재질은 도전성 재질이라면 어느 것이나 가능할 것이나, 금속 또는 다결정 실리콘으로 형성됨이 바람직하다. 따라서, 상기 터널링 절연막(210) 상에는 셀간 절연막(220) 및 게이트 전극(240)이 형성되며, 셀간 절연막(220) 내부에는 전하 저장층(230)이 형성된다.
도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 구조를 설명하기 위한 다른 단면도이다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리는 활성 영역(200), 터널링 절연막(210), 게이트 절연막(215), 셀간 절연막(220), 전하 저장층(230) 및 게이트 전극(240)을 포함한다.
특히, 상기 도 3에서 활성영역(200) 및 터널링 절연막(210)의 구성 및 재질은 상기 도 2에서 설명된 바와 동일하다.
또한, 게이트 절연막(215)은 상기 터널링 절연막(210)으로부터 제2 방향으로 형성되며, 게이트 전극(240)의 하부에 형성된다. 특히, 상기 게이트 절연막(215)은 게이트 전극(240)과 활성영역(200) 사이에 형성된다. 이는 금속 재질의 게이트 전극(240)과 활성영역(200) 사이의 거리를 증가시켜서, 게이트 전극(240)에서 인가되는 전계에 의한 활성영역(200)의 오동작을 방지한다. 특히, 게이트 전극(240)에서 강한 전계가 인가되어 활성영역(200)으로부터 직접 게이트 전극(240)으로 전하가 이동하는 터널링 현상을 방지할 수 있다. 따라서, 상기 게이트 절연막(215)의 두께는 터널링 절연막(210)의 두께를 상회할 것이 요청된다.
이외의 셀간 절연막(220) 및 전하 저장층(230)의 구성 및 재질은 상기 도 2에서 설명된바와 동일하다.
도 4는 상기 도 3에 도시된 플래시 메모리의 프로그램 동작 및 소거 동작을 설명하기 위한 모식도이다.
도 4를 참조하면, 게이트 전극(240)과 활성 영역(200) 사이에 프로그램 전압을 인가한다. 프로그램 전압의 인가에 의해 게이트 전극(240)의 측면으로 프린징 필드(fringing field)가 형성된다. 따라서, 셀간 절연막(220) 하부에 형성된 활성 영역(200)의 전하는 셀간 절연막(220)을 통과하여 전하 저장층(230)으로 포집된다. 또한, 셀간 절연막(220) 내에 형성된 전하 저장층(230)으로 트랩되는 전하는 기 형성된 터널링 산화막(210)을 직접 관통할 수 있다. 즉, 셀간 절연막(220)을 거치지 않고 터널링 산화막(210)을 관통하여 포집되는 양상으로 이루어 질 수 있다.
만일, 터널링 산화막(210)의 형성이 생략된 경우, 활성 영역(200)과 셀간 절연막(220)은 직접 접하며, 셀간 절연막(220) 내부에 형성된 전하 저장층(230)도 활성 영역(200)과 직접 접할 수 있다. 이러한 경우, 프로그램 전압의 인가에 대해 전하 저장층(220)은 더욱 용이하게 전하를 트랩할 수 있다.
프로그램 동작에 따라 전하 저장층(230)에 저장된 전하는 활성 영역(200)에 전계를 인가하고, 활성 영역(200)에 채널을 형성하기 위해 요구되는 셀의 문턱전압을 상승시킨다.
소거 동작은 프로그램 동작과 상보적으로 수행된다. 즉, 전하 저장층(230)에 트랩된 전하는 소거 전압의 인가로 인해 활성 영역(200)으로 이동한다. 따라서, 프로그램 동작에 비해 셀의 문턱전압은 감소한다.
상술한 과정을 통해 플래시 메모리의 프로그램 동작과 소거 동작은 수행될 수 있다.
특히, 인접한 게이트 전극에 인가되는 전압의 조절을 통해 본 발명의 플래시 메모리는 2개 이상의 상태를 구현할 수 있다. 따라서, 하나의 메모리 셀을 통해 2비트 이상의 데이터를 저장할 수 있다.
도 5 내지 도 7은 본 발명의 바람직한 실시예에 따라 상기 도 2에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
특히, 상기 도 5 내지 도 7은 개별적인 단위로 개시된 상기 도 2의 플래시 메모리를 스트링의 형태로 제조하기 위한 것들이다.
먼저, 도 5를 참조하면, 기판(10) 상에 셀간 절연막(220) 및 게이트 전극(240)을 제1 방향으로 순차적으로 적층한다. 특히, 셀간 절연막(220)은 내부에 전하 저장층(230)을 포함한다.
특히, 셀간 절연막(220)과 그 내부에 형성된 전하 저장층(230)은 순차적인 적층에 의해 형성될 수 있다. 예컨대, 셀간 절연막(220)의 일부를 먼저 게이트 전극(240) 상에 형성한다. 상기 셀간 절연막(220)은 절연물이라면 어느 것이나 가능할 것이다.
이어서, 약 절반의 두께로 형성된 셀간 절연막(220)의 상부에 전하 저장층(230)을 형성한다. 전하 저장층(230)은 다양한 형태로 구비될 수 있다. 예컨대, 상기 전하 저장층(230)은 나노 입자들인 분산된 양자점의 형태로 구비되거나, 막질의 형태로 구비될 수 있다.
특히, 양자점으로 제공되는 경우, C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성되거나, W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 또한, 양자점의 형성은 다양한 방법을 통해 구현될 수 있다. 일반적으로 기 형성된 나노 입자들을 용매에 분산시키고, 스핀 코팅의 방법으로 하부 막질인 셀간 절연막(220) 상부에 도포한다. 이어서, 후열처리를 통해 용매를 제거하고, 나노 입자들의 응집을 이용하여 양자점을 형성할 수 있다. 이외에도 타겟물질에 대한 스퍼터링 등을 통해 나노 크기의 양자점을 형성할 수도 있다.
계속해서, 양자점 상부를 통상의 증착을 통해 셀간 절연막(220)으로 매립한다. 따라서, 셀간 절연막(220) 내부에 전하 저장층(230)이 형성되는 구조가 나타난다.
전술한 바와 같이 상기 전하 저장층(230)은 막질로 형성될 수 있다. 특히, 전하의 포집을 위해 SiN 또는 다결정 실리콘이 전하 저장층(230)으로 사용될 수 있다. 이를 위해 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법이 사용된다.
또한, 셀간 절연막(220)과 교대로 형성되는 게이트 전극(240)은 도전성 물질로 형성된다. 따라서, 금속 또는 다결정 실리콘으로 형성될 수 있다. 게이트 전극(240)의 형성은 통상의 증착공정에 따른다.
또한 본 실시예에서는 기판(10) 상에 직접 소정의 절연막이 형성되고, 그 상부에 게이트 전극(240)이 형성되는 것으로 도시하고 있으나, 실시의 형태에 따라서, 기판(10)과 게이트 전극(240) 사이에는 다른 기능성 막질이 개입될 수 있다. 또한, 최상층에서도 절연막이 형성되는 것으로 도시하였으나, 최상이 게이트 전극(240) 상부에는 절연막 이외에 다른 기능성 막질들이 개입될 수 있다.
또한, 게이트 전극(240) 및 셀간 절연막(220)의 개수는 스트링 구조에 포함되는 메모리 셀의 개수의 선택에 따라 충분히 변경 가능함은 당업자에게 자명한 사항이라 할 것이다.
도 6을 참조하면, 상기 도 5에 개시된 구조물에 대해 식각 공정을 수행하여 관통홀(20)을 형성한다. 상기 관통홀(20)은 최상층의 절연막으로부터 하부의 기판(10) 또는 다른 기능을 수행하는 막질이 노출될 때까지 제1 방향으로 진행된다.
관통홀(20)의 형성은 통상의 포토리소그래피 공정에 따른다. 예컨대, 최상층의 절연막 상부에 포토레지스트를 도포하고, 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성한다. 형성된 포토레지스트 패턴을 식각마스크로 하여 식각을 수행하여 관통홀(20)을 형성한다. 관통홀(20)의 형성을 통해 관통홀(20)의 내부 공간에는 게이트 전극(240) 및 셀간 절연막(220)의 일부 표면이 노출된다.
도 7을 참조하면, 관통홀에 대한 증착 공정을 수행하여 이를 매립한다.
먼저, 관통홀의 내벽과 접하도록 터널링 절연막(210)을 형성한다. 상기 터널링 절연막(210)은 열산화 공정 또는 통상의 증착 공정을 통해 형성한다. 상기 터널링 절연막(210)은 실리콘산화물임이 바람직하다.
이어서, 터널링 절연막(210)이 형성된 관통홀을 완전히 매립하여 활성영역(200)을 형성한다. 상기 활성영역(200)은 반도체 재질을 가질 것이 요구되며, 바람직하게는 다결정 실리콘의 매립이 수행된다. 또한, 관통홀을 매립하는 활성 영역(200) 상부에 금속 전극(30)을 연결하여, 활성 영역(200)에 바이어스 인가 조건을 형성할 수 있다.
상술한 과정에 의해 형성된 도 2의 플래시 메모리는 프린징 필드(fringing field)를 이용한 프로그램 및 소거 동작이 가능해진다. 프린징 필드라 함은 스트립 라인의 에지나 가장자리 부분에서 외부로 향해 누설되는 전계를 지칭한다. 이를 이용하여 상기 도 2에 개시된 게이트 전극(240)은 셀간 절연막(220) 내부에 형성된 전하 저장층(230)에 전하를 트랩시킬 수 있는 동작을 수행할 수 있다. 즉, 게이트 전극(240)과 활성 영역(200) 사이에 인가되는 전계 중에 셀간 절연막(220)을 통해 인가되는 전계를 이용하여, 활성 영역(200)의 전하는 전하 저장층(230)에 저장된다. 따라서, 전하 저장층(230)이 포함된 셀간 절연막(220) 하부의 활성 영역(200)은 트랩된 전하에 의해 높은 문턱전압을 유지할 수 있다. 소거 동작 또한 이와 상보적으로 수행할 수 있다. 즉, 프린징 필드를 이용하여 전하 저장층(230)에 트랩된 전하는 하부의 활성 영역(200)으로 이동하며, 이를 통해 소거 동작이 수행된다.
도 8 내지 도 12는 본 발명의 바람직한 실시예에 따라 상기 도 3에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
특히, 상기 도 8 내지 도 11는 개별적인 단위로 개시된 상기 도 3의 플래시 메모리를 스트링의 형태로 제조하기 위한 것들이다.
먼저, 도 8을 참조하면, 기판(10) 상에 희생층(250)과 셀간 절연막(220)을 제1 방향으로 번갈아가며 형성한다. 상기 희생층(250)은 셀간 절연막(220)과 식각 선택비를 가지는 재질이라면 어느 것이나 가능할 것이다. 예컨대 상기 셀간 절연막(220)이 실리콘 산화물인 경우, 상기 셀간 절연막(220)과 식각 선택비를 가지는 물질로는 질화막 등이 사용될 수 있다. 또한, 셀간 절연막(220)이 전기적으로 절연성을 가지는 물질이므로, 이와 달리 상기 희생층(250)은 소정의 도전성을 가진 도전물일 수 있다.
또한, 상기 셀간 절연막(220)의 형성은 도 5에 개시된 바에 따른다. 예컨대, 셀간 절연막(220)의 일부를 희생층(250) 상부에 형성하고, 전하 저장층(230)을 소정의 두께의 셀간 절연막(220) 상부에 형성한다. 이어서, 전하 저장층(230)을 매립하는 셀간 절연막(220)의 나머지 부위를 형성한다. 따라서, 전하 저장층(230)을 내부에 가지는 셀간 절연막(220)이 형성된다.
계속해서 도 9를 참조하면 상기 도 8에 도시된 구조물에 대해 식각 공정을 수행하여 관통홀(20)을 제1 방향으로 형성한다. 관통홀(20)의 형성은 통상의 포토리소그래피 공정과 식각 공정을 이용한다. 예컨대, 도 8의 구조물의 최상층에 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 이용하여 포토레지스트 패턴을 형성한다. 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 식각을 수행하여 관통홀(20)을 형성한다.
관통홀(20)의 형성에 의해 관통홀(20)이 형성된 방향으로 희생층(250)의 일부 표면 및 셀간 절연막(220)의 일부 표면은 노출된다.
도 10을 참조하면, 관통홀 내부에 터널링 절연막(210) 및 활성 영역(200)을 형성한다. 상기 터널링 절연막(210) 및 활성 영역(200)의 형성은 상기 도 7에서 개시된 바와 동일한다.
다만, 상기 터널링 절연막(210)의 형성은 생략될 수 있다. 즉, 도 10에서 터널링 절연막(210)의 형성없이 관통홀을 매립하는 활성 영역(200)이 직접 형성될 수 있다. 따라서, 활성 영역(200)과 셀간 절연막(220)은 직접 접촉될 수도 있다.
도 11을 참조하면, 도 10의 구조물에 대한 선택적 식각을 통해 희생층(250)을 제거한다. 희생층(250)은 셀간 절연막(220)에 대해 식각 선택비를 가지는 물질이므로 희생층(250)의 제거에도 셀간 절연막(220)은 잔류한다. 또한, 터널링 절연막(210) 및 활성 영역(200)도 잔류하게 된다.
따라서, 희생층(250)이 제거된 공간을 통해 셀간 절연막(220)의 일부 표면, 터널링 절연막(210)의 일부 표면은 노출된다. 만일, 상기 도 10에서 터널링 절연막(210)의 형성 공정이 생략된 경우, 다결정 실리콘 재질의 활성 영역(200)의 일부 표면이 노출될 수 있다.
따라서, 제1 방향으로 신장된 활성 영역(200) 또는 터널링 절연막(210)은 잔류하며, 제2 방향으로 신장된 셀간 절연막(220) 및 그 내부에 형성된 전하 저장층(230)도 잔류하게 된다.
도 12를 참조하면, 도 11에 의하여 제거된 희생층이 형성된 부위에 게이트 절연막(215)을 형성한다. 즉, 노출된 터널링 산화막(210)의 측면인 제2 방향으로 게이트 절연막(215)을 형성한다. 만일, 터널링 절연막(210)의 형성이 생략된 경우, 게이트 절연막(215)은 활성 영역(200)으로부터 제2 방향으로 직접 형성된다.
상기 게이트 절연막(215)은 산화물 또는 질화물로 구성될 수 있다. 따라서, 실리콘산화물 또는 실리콘 질화물로 구성될 수 있다. 이외에 상기 게이트 절연막(215)은 high-k 물질로도 형성될 수 있다. 예컨대, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3을 포함할 수 있다.
계속해서 게이트 절연막(215)과 접하는 공간에 제2 방향으로 게이트 전극(240)을 매립한다. 따라서, 상기 게이트 전극(240)은 셀간 절연막(220)과 게이트 절연막(215)에 의해 구획된 공간을 매립한다. 게이트 전극(240)의 재질은 도전성 금속물 또는 다결정 실리콘으로 이루어진다. 따라서, 상기 게이트 전극(240)의 형성은 통상의 증착공정으로 이루어진다.
바람직하게는 상기 게이트 절연막(215)은 high-k 물질로 이루어진다. 따라서, 게이트 전극(240)과 활성 영역(200) 사이에 인가되는 전계는 셀간 절연막(220)에 집중될 수 있으며, 프린징 효과에 의해 전하의 이동이 발생되며, 프로그램 동작 및 소거 동작이 발생될 수 있다.
본 발명에서는 통상의 플래시 메모리 구조에 비해 블로킹 절연막의 구조가 생략된다. 즉, 전하를 저장하는 전하 트랩층과 제어 게이트 사이에 배치된 블로킹 절연막은 개재되지 않는다. 대신, 셀간 절연막의 내부에 형성된 전하 저장층을 이용하여 프로그램 및 소거 동작이 발생된다.
또한, 스트링 구조의 형성을 위해 관통홀을 형성하고, 관통홀 내부에서 다수의 막질을 형성하는 기술적 곤란성은 해결될 수 있다. 즉, 전하 저장층 및 블로킹 절연막의 형성이 관통홀 내부에서 수행되지 않으므로 직렬로 연결된 플래시 메모리 사이의 전기적 특성의 균일도를 유지할 수 있다.
또한, 관통홀의 내부에 전하 저장층 및 블로킹 절연막의 형성이 없으며, 게이트 전극 사이의 절연물 내부에 전하 저장층을 형성하므로, 스트링 구조의 집적도를 향상할 수 있는 잇점이 있다.

Claims (20)

  1. 반도체 소재를 가지는 활성 영역;
    상기 활성 영역상에 형성된 터널링 절연막;
    상기 터널링 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극들 사이의 이격공간을 매립하고, 상기 터널링 절연막 상에 형성된 셀간 절연막; 및
    상기 셀간 절연막 내부에 형성되고, 게이트 전극에서 인가되는 전계의 프린징 효과에 의해 전하를 저장하기 위한 전하 저장층을 포함하는 플래시 메모리.
  2. 제1항에 있어서, 상기 셀간 절연막은 상기 게이트 전극과 제1 방향으로 접하여 형성되는 것을 특징으로 하는 플래시 메모리.
  3. 제2항에 있어서, 상기 전하 저장층은 상기 제1 방향과 수직인 제2 방향으로 신장되어 형성되는 것을 특징으로 하는 플래시 메모리.
  4. 제3항에 있어서, 상기 전하 저장층은 터널링 절연막 일면으로부터 신장되고, 상기 셀간 절연막 내부를 관통하는 것을 특징으로 하는 플래시 메모리.
  5. 제1항에 있어서, 상기 전하 저장층은 양자점의 형태를 가지는 것을 특징으로 하는 플래시 메모리.
  6. 제1항에 있어서, 상기 게이트 전극은 상기 터널 절연막과 직접 접촉하는 플래시 메모리.
  7. 반도체 소재를 가지는 활성 영역;
    상기 활성 영역상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극들 사이의 이격공간을 매립하고, 상기 활성 영역 상에 형성된 셀간 절연막; 및
    상기 셀간 절연막 내부에 형성되고, 게이트 전극에서 인가되는 전계의 프린징 효과에 의해 전하를 저장하기 위한 전하 저장층을 포함하는 플래시 메모리.
  8. 제7항에 있어서, 상기 활성 영역상에 형성된 터널링 절연막을 더 포함하고, 상기 게이트 절연막, 상기 셀간 절연막 및 상기 전자 저장층은 상기 터널링 절연막의 일면 상에 형성되는 것을 특징으로 하는 플래시 메모리.
  9. 제8항에 있어서, 상기 게이트 절연막은 상기 터널링 절연막의 두께를 상회하는 두께를 가지는 것을 특징으로 하는 플래시 메모리.
  10. 제7항에 있어서, 상기 게이트 절연막은 상기 게이트 전극에서 전계가 인가되어 상기 활성영역으로부터 직접 상기 게이트 전극으로 전하가 이동하는 터널링 현상을 방지하는 것을 특징으로 하는 플래시 메모리.
  11. 제7항에 있어서, 상기 셀간 절연막은 상기 게이트 전극과 제1 방향으로 접하여 형성되고, 상기 게이트 절연막 및 상기 게이트 전극은 상기 활성 영역으로부터 상기 제1 방향과 수직인 제2 방향으로 적층되는 것을 특징으로 하는 플래시 메모리.
  12. 제11항에 있어서, 상기 전하 저장층은 양자점의 형태를 가지는 것을 특징으로 하는 플래시 메모리.
  13. 기판 상에 게이트 전극 및 셀간 절연막을 번갈아가며 적층하는 단계;
    상기 게이트 전극 및 셀간 절연막을 관통하는 관통홀을 제1 방향으로 형성하는 단계;
    상기 관통홀의 측벽에 터널링 절연막을 형성하는 단계; 및
    상기 터널링 절연막에 의해 구획된 공간을 매립하는 활성 영역을 형성하는 단계를 포함하고,
    상기 셀간 절연막은 프린징 효과에 의한 전하를 저장하기 위한 전하 저장층을 포함하고, 상기 전하 저장층은 상기 제1 방향에 수직인 제2 방향으로 신장되는 것을 특징으로 하는 플래시 메모리의 제조방법.
  14. 기판 상에 희생층 및 셀간 절연막을 번갈아가며 적층하는 단계;
    상기 희생층 및 셀간 절연막을 관통하는 관통홀을 제1 방향으로 형성하는 단계;
    상기 관통홀의 측벽에 활성 영역을 형성하는 단계;
    상기 희생층을 제거하고, 제1방향으로 신장된 상기 활성 영역 및 상기 제1 방향과 수직인 제2 방향으로 신장된 상기 셀간 절연막을 잔류시키는 단계;
    상기 희생층이 제거된 공간에 상기 제2방향으로 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막과 상기 제2 방향으로 접하는 게이트 전극을 형성하는 단계를 포함하고,
    상기 셀간 절연막은 프린징 효과에 의한 전하를 저장하기 위한 전하 저장층을 포함하고, 상기 전하 저장층은 상기 제1 방향에 수직인 제2 방향으로 신장되는 것을 특징으로 하는 플래시 메모리의 제조방법.
  15. 제13항 또는 제14항에 있어서, 상기 전하 저장층을 포함하는 상기 셀간 절연막의 형성은 상기 셀간 절연막의 일부를 형성하고, 형성된 셀간 절연막 상에 전하 저장층을 형성한 다음, 상기 전하 저장층 상에 나머지 셀간 절연막의 형성을 통해 수행되는 것을 특징으로 하는 플래시 메모리의 제조방법.
  16. 제13항 또는 제14항에 있어서, 상기 전하 저장층은 양자점의 형태를 가지는 것을 특징으로 하는 플래시 메모리.
  17. 제16항에 있어서, 상기 전하 저장층은,
    기 형성된 나노 입자들을 용매에 분산시키고, 스핀 코팅의 방법으로 하부 막질인 상기 셀간 절연막 상부에 도포하는 단계; 및
    후열처리를 통해 상기 용매를 제거하고, 상기 나노 입자들의 응집을 이용하여 양자점을 형성하는 단계를 통해 형성되는 것을 특징으로 하는 플래시 메모리.
  18. 제14항에 있어서, 상기 게이트 전극은 상기 셀간 절연막과 상기 게이트 절연막에 의해 구획된 공간을 매립하는 것을 특징으로 하는 플래시 메모리.
  19. 제14항에 있어서, 상기 활성 영역을 형성하는 단계 이전에,
    상기 관통홀에 의해 노출된 상기 희생층 및 상기 셀간 절연막의 표면 상에 터널링 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  20. 제19항에 있어서, 상기 게이트 절연막의 두께는 상기 터널링 절연막의 두께를 상회하는 것을 특징으로 하는 플래시 메모리의 제조방법.
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