KR20200028499A - 블로킹 영역에 대한 배리어를 갖는 전하 트랩 구조 - Google Patents

블로킹 영역에 대한 배리어를 갖는 전하 트랩 구조 Download PDF

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Abstract

본 명세서에 개시된 다양한 실시형태는 방법 및 전하 트랩 구조를 갖는 장치를 포함하고, 각각의 전하 트랩 구조는 전하 트랩 구조의 전하 트랩 영역 상의 게이트와 블로킹 유전체 사이의 유전체 배리어를 포함한다. 다양한 실시형태에서, 각각의 전하 트랩 구조의 유전체 배리어의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 가질 수 있다. 추가 장치, 시스템 및 방법이 개시된다.

Description

블로킹 영역에 대한 배리어를 갖는 전하 트랩 구조
우선권 출원
본 출원은, 전문이 참조에 의해 본 명세서에 원용되는, 2017년 8월 11일자로 출원된 미국 출원 제15/675,223호에 대한 우선권을 주장한다.
전자 산업은 부품 크기 및 전력 요구량을 줄이도록 지속적인 압박을 받고 있으며, 메모리 디바이스의 동작을 개선하도록 시장 주도적 요구를 가지고 있다. 부품 크기를 줄이는 하나의 접근법은 3차원(3D) 구성으로 장치를 제조하는 것이다. 예를 들어, 메모리 디바이스는 기판 상에서 메모리 셀의 스택(stack of memory cell)으로서 수직으로 배열될 수 있다. 이러한 메모리 셀은 전하 트랩 셀로서 구현될 수 있다. 전하 트랩 기반 메모리 디바이스 및 그 동작에 대한 개선은 메모리 디바이스의 설계에서의 발전에 의해 해결될 수 있다.
도 1a는 다양한 실시형태에 따른, 다양한 전자 장치에 포함될 수 있는 예시적인 전하 트랩 구조를 나타내는 단면도.
도 1b는 다양한 실시형태에 따른, 다수의 컴포넌트를 구비한 구조를 갖는 예시적인 게이트의 단면도.
도 2a 내지 도 2c는 다양한 실시형태에 따른 알루미늄 산화물 유전체 배리어 영역을 갖는 전하 트랩 구조와 하프늄 산화물 유전체 배리어 영역을 갖는 전하 트랩 구조의 비교를 도시한 도면.
도 3은 다양한 실시형태에 따른, 셀 열화(cell degradation) 대 사이클링 상태의 선도.
도 4는 다양한 실시형태에 따른, 3차원 메모리 디바이스의 메모리 어레이의 블록 아키텍처 및 페이지 어드레스 매핑의 개략도.
도 5는 다양한 실시형태에 따른, 전하 트랩 구조를 형성하는 예시적인 방법의 특징의 흐름도.
도 6은 다양한 실시형태에 따른, 전하 트랩 구조를 형성하는 예시적인 방법의 특징의 흐름도.
도 7a 내지 도 7h는 다양한 실시형태에 따른, 수직 스택에서 전하 트랩 구조를 형성하는 예시적인 방법의 단계를 도시한 도면.
도 8은 다양한 실시형태에 따른, 다수의 전자 컴포넌트를 갖는 웨이퍼의 예를 도시한 도면.
도 9는 다양한 실시형태에 따른, 메모리 셀로서 전하 트랩 구조의 어레이로 구조화된 메모리를 포함하는 예시적인 시스템의 블록도.
다음의 상세한 설명은 예시를 통해 본 발명의 다양한 실시형태를 도시하는 첨부 도면을 참조한다. 이들 실시형태는 당업자가 이들 및 다른 실시형태를 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시형태가 이용될 수 있고, 이들 실시형태에 대해 구조적, 논리적 및 전기적 변경이 만들어질 수 있다. 일부 실시형태가 새로운 실시형태를 형성하기 위해 하나 이상의 다른 실시형태와 조합될 수 있음에 따라서, 다양한 실시형태는 반드시 상호 배타적일 필요는 없다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해져서는 안된다.
본 문서에서 사용된 용어 "수평"은 임의의 시점에 기판의 실제 배향과 관계없이, 밑에 있는 웨이퍼 또는 다이의 평면 또는 표면과 같은 기판의 통상적인 평면 또는 표면에 평행한 평면으로서 정의된다. 용어 "수직"은 상기 정의된 바와 같이 수평에 직각인 방향을 지칭한다. 용어 "웨이퍼" 및 "기판"은 일반적으로 집적 회로가 형성되는 임의의 구조 및 집적 회로 제조의 다양한 단계 동안의 이러한 구조를 지칭하도록 본 명세서에서 사용된다. 웨이퍼는 다이의 각각의 기판에 대해 집적 회로가 배치되는 다수의 다이를 포함할 수 있다.
도 1a는 다양한 전자 장치에 포함될 수 있는 예시적인 전하 트랩(CT) 구조(100)의 실시형태의 단면도이다. 이러한 장치는 메모리 어레이, 메모리 디바이스, 집적 회로, 또는 전하를 저장하기 위한 하나 이상의 셀을 포함하는 다른 장치를 포함할 수 있다. CT 구조(100)는 반도체 필라(semiconductor pillar)(103), 전하 트랩 영역(105), 터널 영역(107), 유전체 블로킹 영역(dielectric blocking region)(109), 유전체 배리어(110), 및 게이트(115)를 포함할 수 있다. 본 명세서의 도면은 축척으로 도시되지 않았다. 반도체 필라(103)는 전류를 전도하도록 동작 가능하고, 게이트(115)는 전하 저장 영역에서 전하의 저장을 제어하도록 동작 가능하다. 게이트(115)는 금속 게이트일 수 있다. 게이트(115)는 도전성 티타늄 질화물을 포함할 수 있다. 도 1b는 다수의 컴포넌트를 구비하는 구조를 갖는 게이트(115)를 도시하는 단면도이다. 게이트(115)는 도전성 티타늄 질화물 또는 다른 금속 화합물을 포함할 수 있고, 금속이 도전성 티타늄 질화물 또는 다른 금속 화합물 상에 있고 도전성 티타늄 질화물 또는 다른 금속 화합물과 접촉할 수 있다. 예를 들어, 게이트(115)는 텅스텐(115-2)이 배치되는 대략 15 내지 30 옹스트롬의 도전성 TiN 배리어 층(115-1)을 포함할 수 있다. 게이트(115)는 제어 게이트로서 지칭될 수 있고, 유전체 블로킹 영역(109)은 제어 유전체로서 지칭될 수 있다.
반도체 필라(103)는 다결정 실리콘(폴리 실리콘)을 포함할 수 있지만 이에 제한되지 않는다. 도 1a에 도시된 구조(100)의 영역들은 중심 영역(104) 주위에서 재료의 링으로서 배열될 수 있다. 중심 영역(104)은 유전체 산화물과 같은 유전체 재료의 영역일 수 있지만, 이에 제한되지는 않는다. 중심 영역(104)에서의 유전체 산화물의 예는 실리콘 산화물을 포함한다.
전하 트랩 영역(105)은 터널 영역(107)에 의해 반도체 필라(103)로부터 분리된다. 전하 트랩 영역(105)은 반도체 필라(103)로부터 전하를 저장할 수 있는 유전체 재료일 수 있다. 전하 트랩 영역(105)은 유전체 실리콘 질화물을 포함하는 영역과 같은 유전체 질화물 영역일 수 있다. 전하 트랩 영역(105)을 위한 다른 유전체 재료는 전하를 가두도록 사용될 수 있다. 터널 영역(107)은 전하 트랩 영역(105)과 관련된 선택된 기준을 충족시키기 위해 제작된 영역으로서 구성될 수 있다. 도 1a의 예는 3 영역 터널 배리어인 터널 영역(107)을 도시한다. 3 영역 터널 배리어는 유전체 산화물 영역, 유전체 산화물 상에 배치된 유전체 질화물 영역, 및 유전체 질화물 영역 상에 배치된 다른 유전체 산화물 영역으로서 배열될 수 있다. 대안적으로, 터널 영역(107)은 2 영역 터널 배리어 또는 1 영역 터널 배리어일 수 있다. 또한, 터널 영역(107)은 4개보다 많은 영역을 가질 수 있으며, 여기서 재료 및 두께의 선택은 전하 트랩 영역(105)으로의 터널링 영역으로서 수행하도록 주어진 두께를 갖는 재료의 능력에 의존한다.
유전체 블로킹 영역(109)은 전하 트랩 영역(105) 상에 배치되고 전하 트랩 영역과 접촉한다. 유전체 블로킹 영역(109)은 전하가 전하 트랩 영역(105)으로부터 게이트(115)로 유동하는 것을 차단하는 메커니즘을 제공한다. 유전체 블로킹 영역(109)은 터널 영역(107)에서 사용되는 것과 같은 산화물 또는 다른 유전체일 수 있다. 게이트(115)는 유전체 블로킹 영역(109)에 인접하여 배치되지만, 유전체 블로킹 영역(109)과 게이트(115) 사이에 있는 유전체 배리어(110)에 의해 유전체 블로킹 영역(109)으로부터 분리되며, 유전체 배리어(110)는 유전체 블로킹 영역의 재료와는 상이한 재료를 포함한다. 유전체 배리어(110)의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 갖는다.
유전체 배리어(110)는 게이트(115)의 가장자리 주위에서 등각(conformal)인 것으로서 구성될 수 있다. 도 1a의 예에서, 유전체 배리어(110)는 수직 방식으로 유전체 블로킹 영역(109)과 게이트(115) 사이에, 그리고 유전체 블로킹 영역(109)과 게이트(115) 사이에서 유전체 배리어(110)의 수직 증착에 직각인 게이트(115)의 표면을 따라서 배치된다. 도 1a에 도시된 것과 유사하게, 수직 스택으로 배열된 다수의 CT를 갖는 실시형태에서, 다수의 CT의 유전체 배리어(110)는 수직 스택을 따라서 각각의 CT 사이에서 불연속적이다. 대안적인 실시형태에서, 유전체 배리어(110)는 게이트(115)의 가장자리 주위에서 연장함이 없이 수직 방식으로 유전체 블로킹 영역(109)과 게이트(115) 사이에서 구조화될 수 있다. 이러한 수직 유전체 배리어를 갖는 CT의 수직 스택에서, 다수의 CT의 이들 유전체 배리어(110)는 수직 스택을 따라서 각각의 CT 사이에서 연속적일 수 있다.
유전체 블로킹 영역(109)과 게이트(115) 사이에 있는 유전체 배리어(110)로서 얇은 AlOx 층은 게이트(115)로부터 유전체 블로킹 영역(109)을 통해 전하 트랩 영역(105) 내로의 전자의 백 터널링(back-tunneling)을 방지하는 강화된 터널링 배리어를 가능하게 하고, 이에 의해 작은 양의 또는 작은 음의 임계 전압(Vt) 레벨로의 동작 소거 포화(operational erase saturation)를 제한한다(명명법 ABx의 사용은 AB 화합물에 대한 특정 화학량론으로 제한되지 않는 AB 재료를 나타낸다.) 그러나, 본 발명자는 이러한 AlOx 층을 더욱 높은 유전 상수(κ)를 갖는 유전체로 대체하는 것에 의해 보다 양호한 배리어 특성이 얻어질 수 있으며, 이러한 것이 강화된 소거 능력 및 사이클링 성능으로 이어진다는 것을 발견하였다. 알루미늄 산화물은 약 9 내지 10의 κ값과 약 2.8 eV의 전자 친화도(χ)를 갖는다. 강화된 소거 능력 및 사이클링 성능은 셀의 메모리 어레이를 갖는 메모리 디바이스를 구조화하는 것을 가능하게 하며, 각각의 메모리 셀은 쿼드 레벨 셀(QLC)을 갖는 메모리 디바이스로서, CT 구조(100)와 유사하게 구조화된다. AlOx를 이용하여, 사용 가능한 소거 윈도우는 소거(Vt)가 AlOx 막에 의해 가능하게 된 범위에서 더욱 깊게 이동함에 따라서 일어난 사이클 동안의 소거 트랩 업(erase trap up)(임계 전압에서의 시프트)에 의해 실리콘 산화물 블로킹 영역에 대해 여전히 제한된다. HfOx와 같은 일부 재료를 이용하여, 이러한 소거 트랩 업이 발생하지 않고, 이에 의해 (P/E) 윈도우를 소거하도록 사용 가능한 프로그램을 확장하고, 이러한 것은 이중 또는 가능하게 단일 패스 프로그래밍(single pass programming)을 갖는 QLC에 대한 키 인에이블러(key enabler)를 제공한다.
유전체 배리어(110)의 재료는 그 알루미늄 산화물보다 낮은 전자 친화도를 가질 수 있다. 유전체 배리어(110)는 하프늄 산화물, 지르코늄 산화물, 및 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 포함할 수 있다. 사용될 수 있는 막의 예는 HfO2 및/또는 ZrO2계 재료뿐만 아니라 AlOx, SiO2, TiO2, GaOx, NbOx 및 Ta2O5와 같은 다른 재료와의 혼합물을 포함한다. 이러한 재료는 특정 화학량론으로 제한되지 않을 수 있다. 유전체 배리어의 선택 요인은 10-15보다 상당히 높은 κ 값을 갖는 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 배리어를 위한 재료는 넓은 범위로서 10 < κ < 80의 범위, 또는 알루미늄 산화물 범위에 대한 범위로부터 추가로 제거되고 유전체 배리어에 대한 다수의 후보 재료를 포함할 수 있는 12 < κ < 40의 범위에서 선택될 수 있다. 유전체 배리어의 선택 요인은 또한 전자 친화도로서 AlOx에 대한 값인 2.8 eV보다 낮은 χ를 갖는 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 배리어의 선택 요인은 1.0 eV < χ < 2.8 eV의 범위에 있는 χ 값 또는 예를 들어 1.5 eV < χ < 2.5 eV에 의해 주어진 범위에 있는 χ 값을 갖는 유전체 재료를 포함할 수 있다.
다양한 실시형태에서, 메모리 디바이스는 전하를 저장하는 메모리 셀이 3차원(3D) 구조로 상이한 레벨로 배열되는 메모리 구조로서 구조화될 수 있다. 예를 들어, 메모리 디바이스는 CT 구조(100)와 유사한 메모리 셀이 배열될 수 있는 3D NAND 스택을 포함할 수 있다. NAND 어레이 아키텍처는 어레이의 메모리가 워드 라인과 같은 라인에 액세스하기 위해 논리 행으로 결합되도록 배열된 메모리의 어레이(예를 들어, 메모리 셀)로서 배열될 수 있다. 어레이의 메모리는 소스 라인과 같은 공통 영역과 비트 라인과 같은 데이터 라인 사이에서 직렬로 함께 결합될 수 있다.
3D NAND 스택은 AlOx보다 이러한 3D 구조에서 더욱 양호한 배리어 특성을 갖는 재료를 사용하여 유전체 배리어(110)와 같은 유전체 배리어로 구현될 수 있으며, 이는 CT 구조에서 AlOx 유전체 배리어에 비해 소거 포화에서 향상된 개선을 제공할 수 있다. 액세스 라인, 예를 들어 워드 라인에 결합되거나 액세스 라인의 일부로서 형성될 수 있는 게이트는, 실리콘 질화물과 같은 재료를 갖는 초기에 형성된 영역이 제거되고 스택에서의 수직 스트링의 다수의 CT 셀에 있는 도전성 게이트로 대체되는 공정에서 형성될 수 있다. 이러한 게이트는 대체 게이트로서 지칭될 수 있다.
도 2a 내지 도 2c는 -20V와 동일한 게이트 전압(Vg)의 소거 상태 하에서, 알루미늄 산화물 유전체 배리어 영역을 갖는 CT 구조와 하프늄 산화물 유전체 배리어 영역을 갖는 CT 구조의 비교를 도시한다. 도 2a는 실리콘 산화물 영역(207-1)을 터널링하는 것에 의해 실리콘 질화물 트래핑 영역(205-1)으로부터 분리된 실리콘 영역(203-1)을 갖는 CT 구조의 밴드 다이어그램이고, 실리콘 질화물 트래핑 영역(205-1) 위에 블로킹 산화 영역(209-1)이 있고, 그 위에 AlOx 영역(210-1)이 있다. 도 2b는 실리콘 산화물 영역(207-2)을 터널링하는 것에 의해 실리콘 질화물 트래핑 영역(205-2)으로부터 분리된 실리콘 영역(203-2)을 갖는 CT 구조의 밴드 다이어그램이고, 실리콘 질화물 트래핑 영역(205-2) 위에 블로킹 산화 영역(209-2)이 있고, 그 위에 HfO2 영역(210-2)이 있다. 배리어 영역(210-1 및 210-2)을 제외하면 동일한 도 2a 및 도 2b의 2개의 구조를 이용하여, 배리어 영역(210-2)의 하프늄 산화물은 소거 동작 동안 전자에 대한 보다 양호한 터널링 배리어를 제공한다는 것을 알 수 있으며, 이러한 것은 1 V-2 V의 보다 넓은 P/E 윈도우로 이어질 수 있다. CT 구조의 게이트 영역에서의 이러한 강화된 배리어는 AlOx과 비교하여 낮은 χ의 HfO2와 조합된 보다 높은 κ 값에 의해 실현될 수 있다. 도 2c는 HfO2의 특성과 비교하여 AlOx와 함께 통상적으로 사용되는 SiO2 및 SiN의 유전 상수, 밴드 갭 및 전자 친화도의 표이다.
CT 셀을 사용하는 메모리 스택의 주요 이슈는 프로그램 및/또는 소거 상태에서의 전하 보유를 포함한다. 본 발명자는 예를 들어, HfO2 막이 AlOx에 비해 전하 손실 및 전하 이득 모두에 대해 일치되고 보다 우수한 보유력을 제공하지만 보다 큰 P/E 윈도우를 갖는다는 것으로 결정하였다. 프로그래밍에 대한 표준 사이클링 절차 동안, 본질적으로 AlOx 배리어 영역을 갖는 CT 구조와 HfO2 배리어 영역을 갖는 CT 구조 사이의 트랩 업에서의 차이는 없다. 소거에 대하여, AlOx 배리어 영역을 갖는 CT 구조에 대한 것보다 HfO2 배리어 영역을 갖는 CT 구조에 대해 더욱 큰 P/E 윈도우가 존재한다.
본 발명자는 또한 HfO2 배리어 영역이 사이클 동안 소거(Vt) 상태로의 소거 트랩 업의 방지를 제공할 수 있으며, 이는 AlOx 배리어 영역의 사용 가능한 P/E 윈도우를 제한한다. HfO2 배리어 영역을 이용하여, CT 셀이 -6V 소거로 다운 사이클링될 수 있고 합리적인 트랩 업 레벨로 최대 20k 회 사이클링할 수 있는데 반하여, AlOx를 이용한 셀은 단지 100 사이클 미만 후에도 이러한 깊은 소거 레벨에서 허용할 수 없는 트랩 업을 갖는 것으로 결정되었다. 도 3은 셀 열화 대 사이클링 상태의 선도이다. 사용된 사이클 수는 20k이었다. 곡선(352)은 AlOx 배리어 영역에 대한 데이터 포인트에 적합한 반면에, 라인(354)은 HfO2 배리어 영역에 대한 데이터 포인트에 대략적으로 적합하다. Vers는 각각의 20K 사이클에 대한 소거 전압이고, ΔVt,ers는 주어진 Vers에 대해 20k 사이클의 프로그램-소거 후의 Vt에서의 변화이다. 도 3에서 알 수 있듯이, HfO2 배리어 영역의 사용은 AlOx 배리어 영역과 달리 깊은 소거 볼트에서도 임계 전압에 대해 20K까지 양호한 사이클링을 가능하게 한다.
도 4는 3D 메모리 디바이스(400)의 메모리 어레이(402)의 블록 아키텍처 및 페이지 어드레스 매핑의 개략도를 도시한다. 메모리 디바이스(400)는 3D NAND 메모리 디바이스(400)의 형태로 실현될 수 있다. 메모리 디바이스(400)는 전하 저장 디바이스(401)의 다수의 수직 스트링(411)을 포함할 수 있다. 도 4에 도시된 Z 방향에서, 전하 저장 디바이스의 각각의 스트링(411)은 각각의 전하 저장 디바이스(401)가 다수의 계층(tier) 중 하나에 대응하도록 서로의 위에 적층된 복수의 저장 디바이스(401)를 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 32개의 전하 저장 디바이스는 각각의 전하 저장 디바이스(401)가 Tier0-Tier31로서 도시된 32개의 계층 중 하나에 대응하도록 스트링에서 서로의 위에 적층된다. Z 방향에서의 저장 디바이스 및 계층의 수는 32개로 제한되지 않는다. 각각의 스트링(411)의 전하 저장 디바이스(401)는 전하 저장 디바이스의 스트링이 그 주위에 형성되는 반도체 재료(예를 들어, 폴리 실리콘)의 각각의 필라에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 필라는 폴리 실리콘, 단결정 실리콘, 또는 트랜지스터가 제조될 수 있는 다른 반도체 구조일 수 있다.
도 4에 도시된 X 방향에서, 16개의 스트링 그룹은 32개의 액세스 라인(CG)을 공유하는 8개의 스트링을 포함할 수 있다. 액세스 라인(CG)의 각각은 8개의 스트링 중 대응하는 것의 각각의 스트링(411)의 각각의 계층에 대응하는 전하 저장 디바이스(401)를 결합(예를 들어, 전기적으로 또는 다른 방식으로 작동적으로 연결)할 수 있다. 동일한 액세스 라인(CG)(따라서 동일한 계층에 대응)에 의해 결합되는 전하 저장 디바이스(401)는 각각의 전하 저장 디바이스가 정보의 다수의 비트를 저장할 수 있는 다중 레벨 셀을 포함할 때 예를 들어 P0/P32, P1/P33, P2/P34 등과 같은 2개의 페이지로 논리적으로 그룹화될 수 있다. 메모리 디바이스(400)는 각각의 전하 저장 디바이스를 쿼드 레벨 셀로서 동작시키도록 구성될 수 있다. 페이지 어드레스 매핑은 동일한 Tier에서 수평적으로 합계된다.
도 4에 도시된 Y 방향에서, 스트링의 8개의 그룹은 8개의 데이터 라인(BL) 중 대응하는 것에 연결된 16개의 스트링을 포함할 수 있다. 이 예에서 SGS에 대한 구조는 16개의 필라 스트링을 함께 연결하는 하나의 플레이트(494)이고, CG에 대한 구조는 16개의 필라 스트링을 함께 연결하는 하나의 플레이트(493)이다. SGD는 하나의 필라 스트링에 의해 분리된다. 각각의 방향에서의 스트링, 계층, 액세스 라인, 데이터 라인, 스트링 그룹 및/또는 페이지의 수는 도 4에 도시된 것보다 많거나 적을 수 있다.
수직 스트링(411)은 각각의 수직 스트링을 따라서 배열된 다수의 전하 저장 디바이스(401)를 갖는 수직 반도체 필라를 포함할 수 있다. 각각의 전하 저장 디바이스(401)는 터널 영역에 의해 각각의 수직 스트링의 수직 반도체 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역 상의 유전체 블로킹 영역; 전하 저장 영역에서 전하의 저장을 제어하기 위해 유전체 블로킹 영역에 인접하는 게이트; 및 유전체 블로킹 영역과 게이트 사이의 유전체 배리어를 포함할 수 있으며, 유전체 배리어의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 가지며, 유전체 배리어의 재료는 유전체 블로킹 영역의 재료와는 상이하다. 각각의 전하 저장 디바이스(401)의 게이트는 각각의 전하 저장 디바이스(401)의 메모리 어레이(402)에서의 위치에 대응하는 액세스 라인(CG)에 연결되거나 이와 통합될 수 있다. 전하 저장 디바이스(401)는 도 1a의 CT 구조와 유사한 방식으로 또는 도 7h에서의 CT 구조와 유사한 방식으로 실현될 수 있다.
전하 저장 디바이스(401)의 컴포넌트는 다수의 상이한 파라미터로부터 특성을 선택하는 것에 의해 구현될 수 있다. 전하 저장 디바이스(401)의 유전체 배리어는 하프늄 산화물, 지르코늄 산화물, 및 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 포함할 수 있다. 유전체 배리어는 유전체 블로킹 영역으로부터 전하 저장 디바이스(401)의 게이트까지 약 15 옹스트롬 내지 약 50 옹스트롬 범위의 두께를 가질 수 있다. 전하 저장 디바이스(401)의 유전체 배리어는 유전체 배리어가 알루미늄 산화물로 구성된 유전체 배리어를 갖는 메모리 디바이스보다 적어도 0.5 볼트 넓은 윈도우를 소거하는 프로그램을 메모리 디바이스에 제공하도록 유전체 재료 조성을 포함할 수 있다.
전하 저장 디바이스(401)의 터널 영역은 3 영역 터널 배리어로서 구현될 수 있다. 이러한 3 영역 터널 배리어는 유전체 산화물 영역, 유전체 산화물 상에 배치된 유전체 질화물 영역, 및 유전체 질화물 영역 상에 배치된 다른 유전체 산화물 영역으로서 구현될 수 있다. 전하 저장 디바이스(401)의 터널 영역은 2 영역 터널 배리어로서 구현될 수 있다. 전하 저장 디바이스(401)의 터널 영역은 1 영역 터널 배리어로서 구현될 수 있다. 또한, 전하 저장 디바이스(401)의 터널 영역 터널 영역은 4개 이상의 영역을 가질 수 있고, 재료 및 두께의 선택은 전하 저장 디바이스(401)의 전하 트랩 영역으로의 터널링 영역으로서 수행하는 주어진 두께를 갖는 재료의 능력에 의존한다. 전하 저장 디바이스(401)의 게이트는 금속 게이트로서 구현될 수 있다. 스트링(411)에서의 전하 저장 디바이스(401)의 채널은 폴리 실리콘 채널로서 구현될 수 있다.
CT 구조의 게이트와 유전체 블로킹 영역 사이의 배리어 영역으로서 AlOx보다 큰 유전 상수를 갖는 높은 κ 막의 구현은 AlOx가 통상적으로 형성되는 방식으로 3D 대체 게이트(RG) 흐름에서 3D NAND 구조 상에 통합될 수 있다. 예를 들어, 높은 κ 막은 습식 질화물 스트립 후 및 금속 대체 게이트 스택이 증착되기 직전에 3D 구조에서 증착될 수 있다. 열 소모 비용(Thermal budget) 요구 사항은 평면 플로팅 게이트 NAND 생성보다 높은 κ 흐름의 경우에 짧은 재활성화 어닐링만을 요구하는 3D RG 흐름에 대해 훨씬 적다.
다른 옵션은 블로킹 산화물 증착이 수행되기 전에 높은 κ 막을 필라형 포맷(pillar-like formation) 내에 직접 증착시키는 것이다. 처리시에, 필라형 포맷은 CT의 스트링이 형성될 수 있는 트렌치로 시작할 수 있다. 이러한 경우에, 막은 게이트 대체 처리 모듈 동안 고온의 인 함유(hot phosphorous) 또는 다른 질화물 제거 공정을 견딜 수 있어야만 한다. 그러나, 이러한 옵션에서, 높은 k 재료는 건식 에칭, 습식 에칭 또는 조합인, 3D NAND 구조에서의 종래의 RG 처리와 관련된 금속 오목부 처리를 견딜 필요가 없다. 3D NAND 구조를 위해 이 옵션으로 CT 셀을 제작할 때, 도핑된 중공 채널(DHC)이 형성될 수 있으며, 임계 치수는 마찬가지로 필라 내부에서 더욱 많은 막을 수용하고 소스에 DHC를 연결하도록 펀치 에칭(punch etch)을 위한 충분한 마진을 유지하기 위해 확대될 필요가 있을 것이다. 이러한 옵션에서, 통합 흐름은 평면 플로팅 게이트 NAND 생성보다 높은 열 안정성 요구 사항을 가질 것이다.
도 5는 CT 구조를 형성하는 예시적인 방법(500)의 실시형태의 특징의 흐름도이다. (510)에서, 블로킹 유전체 영역이 재료 스택에서 개방 영역의 벽을 따라서 형성된다. (520)에서, 전하 트랩 영역이 블로킹 유전체 영역 상에 블로킹 유전체 영역과 접촉하여 형성된다. (530)에서, 터널 영역이 전하 트랩 영역 상에 전하 트랩 영역과 접촉하여 형성된다. (540)에서, 반도체 재료가 터널 영역 상에 터널 영역과 접촉하여 형성된다. 반도체 필라는 전류를 전도하도록 동작 가능한 채널로서 구조화될 수 있다.
(550)에서, 재료 스택의 일부가 제거되어, 유전체 블로킹 영역의 일부를 노출시킨다. 공통 방향을 따라서 다수의 CT를 형성하는 공정에서, 재료 스택은, CT를 형성하고 재료 스택의 일부의 제거가 유전체 블로킹 영역의 일부를 노출시키기 전에 형성되는 CT들 사이에 슬릿을 형성하는 단계를 포함할 수 있도록 충분히 클 수 있다. (560)에서, 유전체 배리어는 전하 트랩 영역의 맞은편의 유전체 블로킹 영역의 측면 상의 유전체 블로킹 영역의 노출된 부분 상에 노출된 부분과 접촉하여 형성된다. 유전체 배리어의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 가질 수 있다. 유전체 배리어의 재료는 유전체 블로킹 영역의 재료와는 상이하다. 유전체 배리어를 형성하는 단계는 하프늄 산화물, 지르코늄 산화물, 또는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 증착시키는 단계를 포함할 수 있다.
(570)에서, 게이트는 유전체 배리어 상에 유전체 배리어와 접촉하여 형성되고, 게이트는 유전체 배리어에 의해 유전체 블로킹 영역으로부터 분리된다. 게이트는 전하 저장 영역에서 전하의 저장을 제어하도록 배열되는 것으로서 형성된다. 형성된 블로킹 유전체 영역, 형성된 전하 트랩 영역, 형성된 터널 영역, 형성된 반도체 필라, 형성된 유전체 배리어, 및 형성된 게이트는 전하 트랩 구조를 형성한다. 게이트를 형성하는 단계는 유전체 배리어 상에 유전체 배리어와 접촉시켜 도전성 티타늄 질화물 영역을 형성하는 단계, 및 도전성 티타늄 질화물 상에 도전성 티타늄 질화물과 접촉시켜 텅스텐을 형성하는 단계를 포함할 수 있다. 도전성 티타늄 질화물 영역은 접착 영역으로서 형성될 수 있다. 방법(500)의 특징은 다수의 상이한 시퀀싱 단계로 형성될 수 있으며, 도 5에 제시된 순서 또는 특징으로 제한되지 않는다.
방법(500)의 변형 또는 방법(500)과 유사한 방법은 이러한 방법의 적용 및/또는 이러한 방법이 구현되는 디바이스 또는 시스템의 아키텍처에 의존하여 조합되거나 또는 조합되지 않을 수 있는 다수의 상이한 실시형태를 포함할 수 있다. 이러한 방법은 전하 트랩 구조를 갖는 재료 스택에서의 수직 스택에서 추가 전하 트랩 구조를 형성하는 단계를 포함할 수 있고, 수직 스택은 수직 스택의 각각의 레벨에서 전하 트랩 구조 중 하나의 전하 트랩 구조를 갖는 다중 레벨을 갖는다. 전하 트랩 구조 및 추가 전하 트랩 구조를 형성하는 단계는 수직 스택에서의 전하 트랩 구조의 유전체 배리어가 수직 스택을 따라서 불연속적이도록 전하 트랩 구조 및 추가 전하 트랩 구조를 형성하는 단계를 포함할 수 있다. 다수의 전하 트랩 구조를 갖는 반도체 필라는 소스 영역으로서 형성된 반도체 영역에 결합될 수 있다.
도 6은 CT 구조를 형성하는 예시적인 방법(600)의 실시형태의 특징의 흐름도이다. (610)에서, 유전체 배리어가 재료 스택에 있는 개방 영역의 벽 상에 해당 벽과 접촉하여 형성된다. 유전체 배리어를 형성하는 단계는 알루미늄 산화물을 형성하는 단계를 포함할 수 있다. 유전체 배리어를 형성하는 단계는 하프늄 산화물, 지르코늄 산화물, 또는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 증착시키는 단계를 포함할 수 있다.
(620)에서, 블로킹 유전체 영역이 유전체 배리어 상에 유전체 배리어와 접촉하여 형성된다. 유전체 배리어의 재료는 유전체 블로킹 영역의 재료와는 상이하다. 유전체 배리어의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 가질 수 있다. (630)에서, 전하 트랩 영역이 블로킹 유전체 영역 상에 블로킹 유전체 영역과 접촉하여 형성된다. (640)에서, 터널 영역이 전하 트랩 영역 상에 전하 트랩 영역과 접촉하여 형성된다. (650)에서, 반도체 재료가 터널 영역 상에 터널 영역과 접촉하여 형성된다. 반도체 재료는 전류를 전도하기 위해 동작 가능하도록 구조화된다.
(660)에서, 게이트가 유전체 배리어 상에 유전체 배리어와 접촉하여 형성되고, 게이트는 유전체 배리어에 의해 유전체 블로킹 영역으로부터 분리된다. 게이트를 형성하는 단계는 전하 저장 영역에서의 전하의 저장을 제어하도록 배열된 게이트를 형성하는 단계를 포함할 수 있다. 게이트를 형성하는 단계는 유전체 배리어 상에 유전체 배리어와 접촉시켜 도전성 티타늄 질화물 영역을 형성하는 단계를 포함할 수 있다. 하나의 변형예에서, 게이트를 형성하는 단계는 도전성 티타늄 질화물과 접촉시켜 도전성 티타늄 질화물 상에 텅스텐을 형성하는 단계를 포함할 수 있다. 형성된 블로킹 유전체 영역, 형성된 전하 트랩 영역, 형성된 터널 영역, 형성된 반도체 재료, 형성된 유전체 배리어, 및 형성된 게이트는 전하 트랩 구조를 형성한다. 방법(600)의 특징은 다수의 상이한 시퀀싱 단계로 형성될 수 있으며, 도 6에 제시된 순서 또는 특징으로 제한되지 않는다.
방법(600)의 변형 또는 방법(600)과 유사한 방법은 이러한 방법의 적용 및/또는 이러한 방법이 구현되는 디바이스 또는 시스템의 아키텍처에 의존하여 조합되거나 조합되지 않을 수 있는 다수의 상이한 실시형태를 포함할 수 있다. 이러한 방법은 재료 스택에서 개방 필라로서 개방 영역을 형성하는 단계를 포함하는 반도체 영역 상에 재료 스택을 형성하는 단계로서, 재료 스택은 도전성 영역을 위한 교번적인 절연 유전체 및 희생 영역을 포함하는, 상기 재료 스택을 형성하는 단계; 희생 영역의 부분을 제거하여 유전체 배리어의 부분을 노출시키는 단계; 및 추가의 전하 트랩 구조가 재료 스택에서 형성되도록 유전체 배리어의 노출된 부분 상에 노출된 부분과 접촉시켜 다수의 게이트를 형성하는 단계를 포함할 수 있다. 수직 스택은 수직 스택의 각각의 레벨에서 전하 트랩 구조 중 하나의 전하 트랩 구조를 갖는 다중 레벨을 가질 수 있으며, 전하 트랩 구조의 각각의 게이트는 절연 유전체 중 하나에 의해 수직 스택에 있는 인접한 전하 트랩 구조의 게이트로부터 분리된다. 전하 트랩 구조를 형성하는 단계는 전하 트랩 구조들 사이에서 이들을 통한 연속 영역으로서, 유전체 배리어, 블로킹 유전체 영역, 전하 트랩 영역, 터널 영역, 및 반도체 재료를 형성하는 단계를 포함할 수 있다. 이러한 방법은 개방 필라에서 반도체 재료의 도핑된 중공 필라를 형성하는 단계를 포함하도록 반도체 재료를 형성하는 단계를 포함할 수 있다. 반도체 영역은 폴리 실리콘 소스 영역으로서 형성될 수 있다.
도 7a 내지 도 7h는 수직 스택에서 전하 트랩 구조를 형성하는 예시적인 방법의 실시형태의 단계를 도시하며, 도면은 단면도이다. 도 7a는 개방 필라(714)가 재료 스택(712)에 있는, 도전성 영역(713) 위의 재료 스택(712)을 도시하며, 재료 스택(712)은 교번적인 절연 유전체(717) 및 희생 영역(716)을 포함한다. 교번적인 절연 유전체(717) 및 희생 영역(716)의 수는 수직 스택에서 형성된 CT 구조의 수에 의존한다. 3D 메모리 디바이스에서, 이러한 수는 메모리 디바이스의 메모리 어레이에서의 계층의 수, 예를 들어, 각각의 계층에 대한 절연 유전체(717)와 희생 영역(716)의 조합의 쌍에 의존할 수 있다. 설명의 용이성을 위해 3개의 절연 유전체(717) 및 3개의 희생 영역(716)이 도 7a에 도시되어 있다. 절연 유전체(717)는 실리콘 산화물과 같은 산화물을 포함할 수 있지만 이에 제한되지 않으며, 희생 영역(716)은 실리콘 질화물과 같은 질화물을 포함할 수 있지만 이에 제한되지 않는다. 절연 유전체(717) 및 희생 영역(716)을 위한 재료의 선택은 다수의 CT 구조를 제조하는데 사용되는 온도 및 화학적 성질에 의존할 수 있다. 도전성 영역(713)은 폴리 실리콘을 포함하여 형성된 반도체 영역과 같은 반도체 영역(713)일 수 있지만 이에 제한되지 않는다. 도 7a 내지 도 7h에서, 영역(717)과 도전성 영역(713) 사이에 추가적인 재료 및/또는 집적 회로 구조가 존재할 수 있음을 나타내도록 영역(717)과 기판(720) 상의 도전성 영역(713) 사이에 공간이 도시되어 있으며, 이들 추가 재료 및/또는 또는 집적 회로 구조는 영역(717)을 포함할 수 있다.
도 7b는 재료 스택(712)에 있는 개방 필라(714)의 벽에 형성된 유전체 배리어(710)를 도시한다. 유전체 배리어(710)를 형성하는 단계는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 및 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 증착시키는 단계를 포함할 수 있다. 유전체 배리어(710)는 개방 필라(714)의 벽으로부터 15 내지 50 옹스트롬 범위에 있는 두께로 형성될 수 있다. 증착은 다수의 증착 공정 중 하나를 사용하여 수행될 수 있다. 예를 들어, 증착은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 사용하여 구현될 수 있다. ALD는 증착된 영역이 나노미터 영역에서의 총 두께를 가지도록 증착된 영역의 각각의 서브 영역에서 다수의 상이한 화합물의 나노 적층물(nanolaminate)로서 증착된 영역의 형성을 허용한다. "나노 적층물"이라는 용어는 적층된 스택에서 2개 이상의 재료의 초 박층의 복합 막을 의미한다. 전형적으로, 나노 적층물에서 각각의 층은 나노미터 범위 규모의 두께를 갖는다. 또한, 나노 적층물의 각각의 개별 재료 층은 재료의 단층만큼 낮거나 또는 5 나노미터만큼 높은 두께를 가질 수 있다.
도 7c는 개방 필라(714)의 벽의 맞은편의 유전체 배리어(710)의 표면 상에 형성된 유전체 블로킹 영역(709)을 도시한다. 유전체 블로킹 영역(709)은 실리콘 산화물 또는 다른 유전체 재료를 포함할 수 있다. 도 7d는 유전체 배리어(710)의 표면의 맞은편의 유전체 블로킹 영역(709)의 표면에 형성된 전하 트랩 영역(705)을 위한 재료를 도시한다. 전하 트랩 영역(705)은 유전체 질화물 또는 다른 전하 트랩핑 유전체 재료를 포함할 수 있다. 도 7e는 전하 트랩 영역(705) 상에 형성된 터널 영역(707)의 재료를 도시한다. 터널 영역(707)은 도 7e에 도시된 바와 같이 3 영역 터널 배리어로서 구현될 수 있다. 이러한 3 영역 터널 배리어는 유전체 산화물의 영역이 이어지는 유전체 질화물의 영역이 이어지는 다른 유전체 산화물의 영역으로서 구현될 수 있다. 터널 영역(707)은 2 영역 터널 배리어로서 구현될 수 있다. 터널 영역(707)은 1-영역 터널 배리어로서 구현될 수 있다. 또한, 터널 영역(707)은 4개 이상의 영역을 가질 수 있으며, 재료 및 두께의 선택은 전하 트랩 영역(705)으로의 터널링 영역으로서 수행하도록 주어진 두께를 갖는 재료의 능력에 의존한다. 터널 영역(707)은 실리콘 산화물과 같은 하나 이상의 유전체 또는 실리콘 이산화물보다 큰 유전 상수를 갖는 유전체를 포함할 수 있다.
도 7f는 터널 영역(707) 상에 터널 영역과 접촉시켜 형성된 반도체 필라(703)를 도시한다. 반도체 필라(703)는 터널 영역(707)을 위한 재료 상에서 도핑된 중공 채널로서 형성될 수 있다. 도핑된 중공 채널은 도전성 영역(713)에 결합될 수 있다. 그러나, 반도체 필라(703)가 도전성 영역(713)에 결합되는 방식은 최하측 절연 유전체(717)와 도전성 영역(713) 사이의 영역에서의 구조에 의존할 수 있다. 이러한 영역은 CT의 수직 스택에 결합된 하나 이상의 액세스 트랜지스터를 수용할 수 있으며, 액세스 트랜지스터는 전하 저장 셀로서 구조화되지 않는다. 이들 하나 이상의 액세스 트랜지스터는 그 트랜지스터 채널로서 반도체 필라(703)를 공유하도록 구조화될 수 있다. 이러한 경우에, 반도체 필라(703)가 도전성 영역(713)에 접촉하도록 증착되기 전에, 개방 필라(714)의 측벽 상에 있는 유전체는 개방 필라(714)의 중간 영역에서 도전성 영역(713) 상에 또한 형성된다. 개방 필라(714)의 중간 영역에서 도전성 영역(713)에 형성된 유전체는 개방 필라(714)의 측벽 상의 유전체를 제거하는 일 없이 개방 필라(714)의 중간 영역에서 도전성 영역(713)으로부터 유전체를 제거하도록 에칭될 수 있다. 이러한 유형의 에칭은 "펀치"로서 지칭된다. 에칭 후에, 반도체 필러(703)를 위한 재료는 터널 영역(707) 및 도전성 영역(713) 상에 도전성 영역과 접촉하여 형성될 수 있다. 도전성 영역(713)은 소스 영역으로서 형성된 반도체 영역(713)일 수 있다.
도 7g는 희생 영역(716)의 부분이 제거되고 절연 유전체(717) 사이에 개방 영역(공기)이 남은 도 7f의 구조를 도시한다. 도 7h는 도 7g의 구조의 개방 영역에 형성된 게이트(715)를 위한 재료를 도시한다. 게이트(715)를 위한 재료는 도 7a의 희생 영역(716)을 대체하는 도전성 영역이다. 게이트(715)를 위한 도전성 재료는 하나 이상의 금속을 포함할 수 있다. 예를 들어, 게이트(715)를 위한 도전성 재료는 텅스텐이 증착된 도전성 티타늄 질화물을 포함할 수 있다. 다른 금속 및/또는 금속의 조합 및 금속 화합물이 사용될 수 있다. 도 7h는 개방 필라(714)에서 영역을 형성한 후에 개방 필라(714)의 나머지인 중심 영역(704)에 있는 유전체 재료를 도시한다. 중심 영역에 있는 유전체 재료는 실리콘 산화물을 포함할 수 있다.
도 8은 다수의 전자 컴포넌트를 갖는 웨이퍼(800)의 예의 실시형태를 도시한다. 웨이퍼(800)는 다수의 다이(805)가 제조될 수 있는 웨이퍼로서 제공될 수 있다. 대안적으로, 웨이퍼(800)는, 다수의 다이(805)가 전자 기능을 제공하기 위해 처리되고 패키징을 위해 웨이퍼(800)로부터 싱귤레이션을 대기하고 있는 웨이퍼로서 제공될 수 있다. 웨이퍼(800)는 반도체 웨이퍼, 반도체 온 인슐레이터 웨이퍼, 또는 집적 회로 칩과 같은 전자 디바이스를 처리하기 위한 다른 적절한 웨이퍼로서 제공될 수 있다. 웨이퍼(800)는 도 1 내지 도 7과 관련된 임의의 실시형태에 따라서 제조될 수 있다.
다양한 마스킹 및 처리 기술을 사용하여, 각각의 다이(805)가 웨이퍼(800) 상의 다른 다이와 동일한 기능 및 패키지 구조를 갖는 집적 회로로서 제조되도록, 각각의 다이(805)는 기능 회로를 포함하도록 처리될 수 있다. 대안적으로, 다양한 마스킹 및 처리 기술을 사용하여, 다양한 세트의 다이(805)는 기능 회로를 포함하도록 처리될 수 있어서, 모든 다이(805)가 웨이퍼(800) 상의 다른 다이와 동일한 기능 및 패키징된 구조를 갖는 집적 회로로서 제조되는 것은 아니다. 본 명세서에서 전자 능력을 제공하는 집적 회로를 갖는 패키징된 다이는 집적 회로(IC)로서 지칭된다.
웨이퍼(800)는 다수의 다이(805)를 포함할 수 있다. 다수의 다이의 각각의 다이(805)는 다수의 수직 스트링을 포함할 수 있으며, 각각의 수직 스트링은 전류를 전도하도록 동작 가능한 수직 반도체 필라를 포함한다. 다수의 전하 저장 디바이스는 각각의 수직 스트링을 따라서 배열될 수 있으며, 각각의 전하 저장 디바이스는 터널 영역에 의해 각각의 수직 스트링의 수직 반도체 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역 상의 유전체 블로킹 영역; 전하 저장 영역에서 전하의 저장을 제어하기 위해 유전체 블로킹 영역에 인접하고, 액세스 라인에 결합되는 게이트; 및 유전체 블로킹 영역과 게이트 사이의 유전체 배리어를 포함하고, 유전체 배리어의 재료는 유전체 블로킹 영역의 재료와는 상이다. 유전체 배리어는 게이트의 가장자리 주위로 연장됨이 없이 수직으로 구조화된 알루미늄 산화물 또는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 갖는 유전체를 포함할 수 있다. 전하 저장 디바이스는 본 명세서에서 교시된 바와 같은 CT 구조에 대한 교시에 따라서 배열될 수 있다. 예를 들어, 다이(805)의 전하 저장 디바이스의 유전체 배리어는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 및 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 포함할 수 있다. 또한, 유전체 배리어는 12 이상의 유전 상수를 가질 수 있다. 다이(805)의 전하 저장 디바이스의 전하 트랩 영역은 유전체 질화물 영역으로서 구현될 수 있고, 터널 영역은 한 세트의 유전체 영역을 포함할 수 있다.
도 9는 메모리 셀로서 CT 구조의 어레이로 구조화된 메모리(963)를 포함하는 예시적인 시스템(900)의 실시형태의 블록도를 도시한다. CT 구조 및 메모리의 아키텍처는 본 명세서에서 논의된 다양한 실시형태에 따른 구조와 유사하거나 동일한 방식으로 실현될 수 있다. 시스템(900)은 메모리(963)에 동작 가능하게 결합된 제어기(962)를 포함할 수 있다. 시스템(900)은 또한 전자 장치(967) 및 주변 디바이스(969)를 포함할 수 있다. 제어기(962), 메모리(963), 전자 장치(967), 및 주변 디바이스(969) 중 하나 이상은 하나 이상의 IC의 형태일 수 있다.
버스(966)는 시스템(900)의 다양한 컴포넌트 사이 및/또는 이들 중에 전기 도전성을 제공한다. 실시형태에서, 버스(966)는 각각 독립적으로 구성된 어드레스 버스, 데이터 버스, 및 제어 버스를 포함한다. 대안적인 실시형태에서, 버스(966)는 어드레스, 데이터 또는 제어 중 하나 이상을 제공하기 위해 공통의 도전성 라인을 사용하며, 그 사용은 제어기(962)에 의해 조절된다. 제어기(962)는 하나 이상의 프로세서의 형태일 수 있다.
전자 디바이스(967)는 추가 메모리를 포함할 수 있다. 시스템(900)에서의 메모리는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 동기식 그래픽 랜덤 액세스 메모리(SGRAM), 이중 데이터 레이트 동적 메모리(DDR), 이중 데이터 레이트 SDRAM, 및 자기 기반 메모리와 같은 하나 이상의 유형의 메모리로서 구조화될 수 있지만, 이에 제한되지 않는다.
주변 장치(969)는 디스플레이, 이미징 디바이스, 인쇄 디바이스, 무선 디바이스, 추가 저장 메모리, 및 제어기(962)와 함께 동작할 수 있는 제어 디바이스를 포함할 수 있다. 다양한 실시형태에서, 시스템(900)은 광 섬유 시스템 또는 디바이스, 전기 광학 시스템 또는 디바이스, 광학 시스템 또는 디바이스, 이미징 시스템 또는 디바이스, 및 무선 시스템 또는 디바이스, 전기 통신 시스템 또는 디바이스 및 컴퓨터와 같은 정보 처리 시스템 또는 디바이스를 포함하지만 이에 제한되지는 않는다.
특정 실시형태가 본 명세서에 도시되고 설명되었을지라도, 동일한 목적을 달성하기 위해 계산된 임의의 장치가 도시된 특정 실시형태로 대체될 수 있다는 것이 당업자에게 인식될 것이다. 다양한 실시형태는 본 명세서에서 설명된 실시형태의 순열 및/또는 조합을 사용한다. 상기 설명은 예시를 위한 것이며 제한적이지 않고, 본 명세서에 사용된 어구 또는 용어는 설명의 목적을 위한 것임을 이해해야 한다. 또한, 전술한 상세한 설명에서, 다양한 특징이 본 개시 내용을 간소화하는 목적을 위해 단일 실시형태에서 함께 그룹화된다는 것을 알 수 있다. 개시 내용의 이러한 방법은 청구된 실시형태가 각각의 청구범위에 명시적으로 언급된 것보다 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되어서는 안된다. 그러므로, 다음의 청구범위는 상세한 설명에 통합되며, 각각의 청구항은 그 자체가 별도의 실시형태에 기초한다.

Claims (44)

  1. 장치로서,
    전류를 전도하도록 동작 가능한 반도체 필라(semiconductor pillar);
    터널 영역에 의해 상기 반도체 필라로부터 분리된 전하 트랩 영역;
    상기 전하 트랩 영역에 인접한 유전체 블로킹 영역(dielectric blocking region);
    상기 유전체 블로킹 영역에 인접하고 상기 전하 저장 영역에서의 전하의 저장을 제어하도록 동작 가능한 게이트; 및
    상기 유전체 블로킹 영역과 상기 게이트 사이에 있는 유전체 배리어를 포함하되, 상기 유전체 배리어는 상기 유전체 블로킹 영역의 재료와는 상이한 재료를 포함하고, 상기 유전체 배리어의 재료는 상기 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 갖는, 장치.
  2. 제1항에 있어서, 상기 유전체 배리어의 재료는 12 < κ < 40의 범위의 유전 상수(κ)를 갖는, 장치.
  3. 제1항에 있어서, 상기 유전체 배리어의 재료는 알루미늄 산화물보다 낮은 전자 친화도를 갖는, 장치.
  4. 제3항에 있어서, 상기 유전체 배리어의 재료는 1.5 eV < χ < 2.5 eV의 범위의 전자 친화도를 갖는, 장치.
  5. 제1항에 있어서, 상기 유전체 배리어의 재료는 하프늄 산화물, 지르코늄 산화물, 또는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물 및/또는 지르코늄 산화물의 혼합물 중 하나 이상을 포함하는, 장치.
  6. 제1항에 있어서, 상기 전하 트랩 영역은 유전체 실리콘 질화물을 포함하는, 장치.
  7. 제1항에 있어서, 상기 게이트는 도전성 티타늄 질화물을 포함하는, 장치.
  8. 제7항에 있어서, 상기 게이트는 상기 도전성 티타늄 질화물 상에 상기 도전성 티타늄 질화물과 접촉하는 텅스텐을 포함하는, 장치.
  9. 메모리 디바이스로서,
    메모리 셀의 스트링으로서,
    반도체 재료의 수직 필라; 및
    상기 수직 필라를 따라서 배열되는 다수의 전하 저장 디바이스를 포함하는, 상기 메모리 셀의 스트링을 포함하되, 상기 다수의 전하 저장 디바이스의 각각의 전하 저장 디바이스는,
    터널 영역에 의해 상기 수직 스트링의 수직 필라로부터 분리된 전하 트랩 영역;
    상기 전하 트랩 영역에 인접한 유전체 블로킹 영역;
    상기 유전체 블로킹 영역에 인접하고 상기 전하 저장 영역에서 전하의 저장을 제어하도록 동작 가능한 게이트; 및
    상기 유전체 블로킹 영역과 상기 게이트 사이에 있는 유전체 배리어를 포함하고, 상기 유전체 배리어의 재료는 상기 유전체 블로킹 영역의 재료와는 상이하며, 상기 유전체 배리어의 재료는 상기 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 갖는, 메모리 디바이스.
  10. 제9항에 있어서, 상기 유전체 배리어의 재료는 하프늄 산화물을 포함하는, 메모리 디바이스.
  11. 제9항에 있어서, 상기 유전체 배리어의 재료는 지르코늄 산화물을 포함하는, 메모리 디바이스.
  12. 제9항에 있어서, 상기 유전체 배리어의 재료는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물의 혼합물을 포함하는, 메모리 디바이스.
  13. 제9항에 있어서, 상기 유전체 배리어의 재료는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 지르코늄 산화물의 혼합물을 포함하는, 메모리 디바이스.
  14. 제9항에 있어서, 상기 유전체 배리어는 상기 유전체 블로킹 영역으로부터 상기 게이트까지 약 15 옹스트롬 내지 약 50 옹스트롬의 범위의 두께를 갖는, 메모리 디바이스.
  15. 제9항에 있어서, 상기 터널 영역은 3 영역 터널 배리어인, 메모리 디바이스.
  16. 제15항에 있어서, 상기 3 영역 터널 배리어는 유전체 산화물 영역, 상기 유전체 산화물 상에 배치된 유전체 질화물 영역, 및 상기 유전체 질화물 영역 상에 배치된 다른 유전체 산화물 영역인, 메모리 디바이스.
  17. 제9항에 있어서, 상기 터널 영역은 2 영역 터널 배리어인, 메모리 디바이스.
  18. 제9항에 있어서, 상기 터널 영역은 1 영역 터널 배리어인, 메모리 디바이스.
  19. 제9항에 있어서, 상기 게이트는 금속 게이트인, 메모리 디바이스.
  20. 제9항에 있어서, 반도체 재료의 필라는 폴리 실리콘을 포함하는, 메모리 디바이스.
  21. 메모리 디바이스로서,
    메모리 셀의 스트링으로서,
    반도체 재료의 수직 필라; 및
    상기 수직 필라를 따라서 배열되는 다수의 전하 저장 디바이스를 포함하는, 상기 메모리 셀의 스트링을 포함하되, 상기 다수의 전하 저장 디바이스의 각각의 전하 저장 디바이스는,
    터널 영역에 의해 상기 수직 스트링의 수직 필라로부터 분리된 전하 트랩 영역;
    상기 전하 트랩 영역에 인접한 유전체 블로킹 영역;
    상기 유전체 블로킹 영역에 인접하고 상기 전하 저장 영역에서 전하의 저장을 제어하도록 동작 가능한 게이트; 및
    상기 유전체 블로킹 영역과 상기 게이트 사이에 있는 유전체 배리어를 포함하고, 상기 유전체 배리어의 재료는 상기 유전체 블로킹 영역의 재료와는 상이하며, 상기 유전체 배리어의 재료는 2.8 eV보다 낮은 전자 친화도를 갖는, 메모리 디바이스.
  22. 제21항에 있어서, 상기 유전체 배리어의 재료는 12 < κ < 40의 범위의 유전 상수(κ)를 갖는, 메모리 디바이스.
  23. 제21항에 있어서, 상기 유전체 배리어의 재료는 1.5 eV < χ < 2.5 eV의 범위의 전자 친화도를 갖는, 메모리 디바이스.
  24. 제21항에 있어서, 상기 터널 영역은 제1 유전체 산화물의 영역, 상기 유전체 산화물 상에 배치된 유전체 질화물 영역, 및 상기 유전체 질화물 영역 상에 배치된 제2 유전체 산화물의 영역을 포함하는, 메모리 디바이스.
  25. 방법으로서,
    재료 스택(material stack)에 있는 개방 영역의 벽을 따라서 블로킹 유전체 영역을 형성하는 단계;
    상기 블로킹 유전체 영역 상에 상기 블로킹 유전체 영역과 접촉시켜 전하 트랩 영역을 형성하는 단계;
    상기 전하 트랩 영역 상에 상기 전하 트랩 영역과 접촉시켜 터널 영역을 형성하는 단계;
    상기 터널 영역 상에 상기 터널 영역과 접촉시켜 반도체 재료를 형성하는 단계로서, 상기 반도체 재료는 전류를 전도하는 채널로서 동작 가능한, 상기 반도체 재료를 형성하는 단계;
    상기 재료 스택을 일부를 제거하여 상기 유전체 블록킹 영역의 일부를 노출시키는 단계;
    상기 전하 트랩 영역의 맞은편의 상기 유전체 블록킹 영역의 측면 상의 상기 유전체 블로킹 영역의 노출된 부분 상에 상기 노출된 부분과 접촉시켜 유전체 배리어를 형성하는 단계로서, 상기 유전체 배리어의 재료는 상기 유전체 블로킹 영역의 재료와는 상이하며, 상기 유전체 배리어의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 갖는, 상기 유전체 배리어를 형성하는 단계; 및
    상기 유전체 배리어 상에 상기 유전체 배리어와 접촉시켜 게이트를 형성하는 단계로서, 상기 게이트는 상기 유전체 배리어에 의해 상기 유전체 블로킹 영역으로부터 분리된, 상기 게이트를 형성하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 유전체 배리어를 형성하는 단계는 하프늄 산화물을 증착시키는 단계를 포함하는, 방법.
  27. 제25항에 있어서, 상기 유전체 배리어를 형성하는 단계는 지르코늄 산화물을 증착시키는 단계를 포함하는, 방법.
  28. 제25항에 있어서, 상기 유전체 배리어를 형성하는 단계는 알루미늄 산화물과 하프늄 산화물의 혼합물을 증착시키는 단계를 포함하는, 방법.
  29. 제25항에 있어서, 상기 유전체 배리어를 형성하는 단계는 알루미늄 산화물과 지르코늄 산화물의 혼합물을 증착시키는 단계를 포함하는, 방법.
  30. 제25항에 있어서, 상기 유전체 배리어를 형성하는 단계는 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물의 혼합물을 증착시키는 단계를 포함하는 방법.
  31. 제25항에 있어서, 상기 유전체 배리어를 형성하는 단계는 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 지르코늄 산화물의 혼합물을 증착시키는 단계를 포함하는 방법.
  32. 제25항에 있어서, 상기 게이트를 형성하는 단계는 상기 유전체 배리어 상에 상기 유전체 배리어와 접촉시켜 도전성 티타늄 질화물 영역을 형성하는 단계, 및 상기 도전성 티타늄 질화물 상에 상기 도전성 티타늄 질화물과 접촉시켜 텅스텐을 형성하는 단계를 포함하는, 방법.
  33. 방법으로서,
    재료 스택에 있는 개방 영역의 벽 상에 상기 벽과 접촉시켜 유전체 배리어를 형성하는 단계;
    상기 유전체 배리어 상에 상기 유전체 배리어와 접촉시켜 블로킹 유전체 영역을 형성하는 단계로서, 상기 유전체 배리어의 재료는 상기 유전체 블로킹 영역의 재료와는 상이한, 상기 블로킹 유전체 영역을 형성하는 단계;
    상기 블로킹 유전체 영역 상에 상기 블로킹 유전체 영역과 접촉시켜 전하 트랩 영역을 형성하는 단계;
    상기 전하 트랩 영역 상에 상기 전하 트랩 영역과 접촉시켜 터널 영역을 형성하는 단계;
    상기 터널 영역 상에 상기 터널 영역과 접촉시켜 반도체 재료를 형성하는 단계로서, 상기 반도체 재료는 전류를 전도하는 채널로서 동작 가능한, 상기 반도체 재료를 형성하는 단계; 및
    상기 유전체 배리어 상에 상기 유전체 배리어를 접촉시켜 게이트를 형성하는 단계로서, 상기 게이트는 상기 유전체 배리어에 의해 상기 유전체 블로킹 영역으로부터 분리된, 상기 게이트를 형성하는 단계를 포함하는, 방법.
  34. 제33항에 있어서, 상기 유전체 배리어의 재료는 알루미늄 산화물의 유전 상수보다 큰 유전 상수를 갖는, 방법.
  35. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 알루미늄 산화물을 증착시키는 단계를 포함하는, 방법.
  36. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 하프늄 산화물을 증착시키는 단계를 포함하는, 방법.
  37. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 지르코늄 산화물을 증착시키는 단계를 포함하는, 방법.
  38. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 하프늄 산화물의 혼합물을 증착시키는 단계를 포함하는 방법.
  39. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 가돌리늄 산화물, 니오븀 산화물, 또는 탄탈 산화물 중 하나 이상과 지르코늄 산화물의 혼합물을 증착시키는 단계를 포함하는 방법.
  40. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 12 < κ < 40의 범위의 유전 상수(κ)를 갖는 유전체 배리어의 재료를 형성하는 단계를 포함하는, 방법.
  41. 제33항에 있어서, 상기 유전체 배리어를 형성하는 단계는 1.5 eV < χ < 2.5 eV의 범위의 전자 친화도를 갖는 유전체 배리어의 재료를 형성하는 단계를 포함하는, 방법.
  42. 제33항에 있어서, 상기 방법은,
    상기 재료 스택에서 개방 필라로서 개방 영역을 형성하는 단계로서, 상기 재료 스택은 도전성 영역을 위한 교번적인 절연 유전체 및 희생 영역을 포함하는, 상기 개방 영역을 형성하는 단계;
    상기 희생 영역의 부분을 제거하여 상기 유전체 배리어의 부분을 노출시키는 단계; 및
    상기 유전체 배리어의 노출된 부분 상에 상기 노출된 부분과 접촉시켜 다수의 게이트를 형성하는 단계를 포함하되, 다수의 전하 트랙 구조가 상기 재료 스택에서 형성되는, 방법.
  43. 제42항에 있어서, 상기 유전체 배리어, 상기 블로킹 유전체 영역, 상기 전하 트랩 영역, 상기 터널 영역 및 상기 반도체 재료는 다수의 전하 트랩 구조 사이에서 상기 다수의 전하 트랩 구조를 통해 연속 영역으로서 형성되는, 방법.
  44. 제42항에 있어서, 상기 반도체 재료를 형성하는 단계는 상기 개방 필라에서 상기 반도체 재료의 도핑된 중공 필라를 형성하는 단계를 포함하는, 방법.
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