JP2020530659A - ブロック領域に対するバリアを伴う電荷トラップ構造 - Google Patents

ブロック領域に対するバリアを伴う電荷トラップ構造 Download PDF

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Abstract

本明細書に開示の様々な実施形態には、方法、及び、電荷トラップ構造を有する装置が含まれ、各電荷トラップ構造が、電荷トラップ構造の電荷トラップ領域上で、ゲートとブロック誘電体との間に誘電体バリアを含んでいる。様々な実施形態では、電荷トラップ構造の各々の誘電体バリアの材料は、酸化アルミニウムの誘電率より大きい誘電率を有する場合がある。追加の装置、システム、及び方法が開示されている。【選択図】図１Ａ

Description

［優先権出願］
本出願は、２０１７年８月１１日に出願された、米国特許出願第１５／６７５，２２３号の優先権の利益を主張する。この文献は、その全体が、参照することにより、本明細書に組み込まれる。
電子機器産業が、構成要素のサイズの低減と、電力の要請との両方に対し、常に圧力がかけられており、メモリデバイスの動作を向上させるように、市場原理によって求められている。構成要素のサイズを低減するアプローチの１つが、３次元（３Ｄ）構成でデバイスを製造することである。たとえば、メモリデバイスは、基板上に垂直にスタックされたメモリセルとして配置することができる。そのようなメモリセルは、電荷トラップセルとして実施することができる。電荷トラップベースのメモリデバイス、及び、このメモリデバイスの動作の向上が、メモリデバイスの設計における進歩によって取り組まれ得る。
様々な実施形態に係る、様々な電子装置に含めることができる例示的な電荷トラップ構造の断面図である。 様々な実施形態に係る、複数の構成要素を伴う構造を有する例示的なゲートの断面図である。 様々な実施形態に係る、酸化アルミニウムの誘電体バリア領域を有する電荷トラップ構造と、酸化ハフニウムの誘電体バリア領域を有する電荷トラップ構造との比較を示す図である。 様々な実施形態に係る、酸化アルミニウムの誘電体バリア領域を有する電荷トラップ構造と、酸化ハフニウムの誘電体バリア領域を有する電荷トラップ構造との比較を示す図である。 様々な実施形態に係る、酸化アルミニウムの誘電体バリア領域を有する電荷トラップ構造と、酸化ハフニウムの誘電体バリア領域を有する電荷トラップ構造との比較を示す図である。 様々な実施形態に係る、サイクル条件に対するセルの劣化のプロットである。 様々な実施形態に係る、３次元メモリデバイスのメモリアレイの、ブロックアーキテクチャとページアドレスマッピングとを示す概略図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の特徴のフロー図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の特徴のフロー図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。 様々な実施形態に係る、複数の電子的構成要素を有するウェーハの実施例を示す図である。 様々な実施形態に係る、メモリセルとしての電荷トラップ構造のアレイで構築されたメモリを含む、例示的システムのブロック図である。
以下の詳細な説明は、本発明の様々な実施形態を例として示す添付図面を参照する。これら実施形態は、当業者が、これらの実施形態及び他の実施形態を実施することを可能にするために、十分に詳細に記載されている。他の実施形態が利用される場合があり、また、構造的、論理的、及び電気的変更が、これら実施形態に対して行われる場合がある。様々な実施形態は、いくつかの実施形態が、新たな実施形態を形成するように、１つまたは複数の他の実施形態と組み合わせられ得ることから、必ずしも相互に排他的ではない。したがって、以下の詳細な説明は、限定する意味では取られない。
本文献で使用される「水平（ｈｏｒｉｚｏｎｔａｌ）」との用語は、任意の時点における基板の実際の向きに関わらず、ウェーハまたはダイの下にある平面または表面などの、基板の通常の平面または表面に対して平行な平面として規定される。「垂直（ｖｅｒｔｉｃａｌ）」との用語は、上で規定された水平に対して垂直な方向に関する。「ウェーハ（ｗａｆｅｒ）」及び「基板（ｓｕｂｓｔｒａｔｅ）」との用語は、本明細書では、概して、集積回路が上に形成される任意の構造を参照し、また、集積回路の製造の様々な段階の間のそのような構造をも参照するために使用される。ウェーハは、集積回路が、それぞれのダイの基板に対して配置される、複数のダイを含む場合がある。
図１Ａは、様々な電子装置に含めることができる例示的な電荷トラップ（ＣＴ）構造１００の実施形態の断面図である。そのような装置は、メモリアレイ、メモリデバイス、集積回路、または、電荷を蓄積するための１つまたは複数のセルを含む他の装置を含むことができる。ＣＴ構造１００は、半導体ピラー１０３、電荷トラップ領域１０５、トンネル領域１０７、誘電体ブロック領域１０９、誘電体バリア１１０、及びゲート１１５を含むことができる。各図は、本明細書では正確な縮尺で示されていない。半導体ピラー１０３は、電流を通すように動作可能であり、ゲート１１５は、電荷蓄積領域における電荷の蓄積を制御するように動作可能である。ゲート１１５は、金属のゲートとすることができる。ゲート１１５は、導電性の窒化チタンを含むことができる。図１Ｂは、複数の構成要素を伴う構造を有するゲート１１５の断面図である。ゲート１１５は、導電性の窒化チタン、または、他の金属複合材料を含むことができ、金属が、導電性窒化チタンまたは他の金属複合材料上にあるとともに接触している。たとえば、ゲート１１５は、約１５オングストロームから約３０オングストロームの、導電性のＴｉＮバリア層１１５−１を含むことができ、この導電性のＴｉＮバリア層１１５−１上に、タングステン１１５−２が配置される。ゲート１１５は、制御ゲートと称することができ、誘電体ブロック領域１０９は、制御誘電体と称することができる。
半導体ピラー１０３は、限定ではないが、多結晶シリコン（ポリシリコン）を含むことができる。図１Ａに示す構造１００の領域は、中心領域１０４周りの材料のリングとして配置することができる。中心領域１０４は、限定ではないが、誘電酸化物などの誘電材料の領域とすることができる。中心領域１０４内の誘電酸化物の実施例には、シリコン酸化物が含まれる。
電荷トラップ領域１０５は、トンネル領域１０７によって半導体ピラー１０３から分離されている。電荷トラップ領域１０５は、半導体ピラー１０３から電荷を蓄積することができる誘電材料とすることができる。電荷トラップ領域１０５は、誘電体シリコン窒化物を含む領域など、誘電窒化物領域とすることができる。電荷トラップ領域１０５に関する他の誘電材料を、電荷をトラップするために使用することができる。トンネル領域１０７は、電荷トラップ領域１０５に係る選択された基準を満たすように設計された領域として構築することができる。図１Ａの実施例は、３つの領域のトンネルバリアであるトンネル領域１０７を示している。３つの領域のトンネルバリアは、誘電酸化物の領域、この誘電酸化物上に配置された誘電窒化物の領域、及び、誘電窒化物の領域上に配置された誘電酸化物の別の領域として配置することができる。代替的には、トンネル領域１０７は、２つの領域のトンネルバリア、または、１つの領域のトンネルバリアとすることができる。さらに、トンネル領域１０７は、５つ以上の領域を有する場合があり、材料及び厚さの選択は、電荷トラップ領域１０５へのトンネル領域として作用する所与の厚さの材料の能力に基づいている。
誘電体ブロック領域１０９は、電荷トラップ領域１０５上に、電荷トラップ領域１０５と接触して配置されている。誘電体ブロック領域１０９は、電荷が電荷トラップ領域１０５からゲート１１５に流れることをブロックする機構を提供している。誘電体ブロック領域１０９は、トンネル領域１０７で使用されるものなど、酸化物か、他の誘電体とすることができる。ゲート１１５は、誘電体ブロック領域１０９に隣接して配置されているが、誘電体バリア１１０によって誘電体ブロック領域１０９から分離されている。誘電体バリア１１０は、誘電体ブロック領域１０９とゲート１１５との間にあり、誘電体バリア１１０は、誘電体ブロック領域の材料とは異なる材料を含んでいる。誘電体バリア１１０の材料は、酸化アルミニウムの誘電率より大きい誘電率を有している。
誘電体バリア１１０は、ゲート１１５の縁部周りに、コンフォーマルであるように構築することができる。図１Ａの実施例では、誘電体バリア１１０が、誘電体ブロック領域１０９とゲート１１５との間に、垂直な方式で、誘電体ブロック領域１０９とゲート１１５との間の誘電体バリア１１０の垂直な配置に対して垂直なゲート１１５の表面に沿って配置されている。垂直にスタックされて配置された、図１Ａに示す実施形態に類似の、複数のＣＴを有する実施形態では、複数のＣＴの誘電体バリア１１０は、垂直方向のスタックに沿う各ＣＴ間で不連続である。代替的実施形態では、誘電体バリア１１０は、ゲート１１５の縁部の周りに延びることなく、垂直な方式で、誘電体ブロック領域１０９とゲート１１５との間に構築することができる。そのような垂直方向の誘電体バリアを有するＣＴの垂直なスタックでは、複数のＣＴのこれら誘電体バリア１１０は、垂直なスタックに沿う各ＣＴ間で連続するものとすることができる。
誘電体ブロック領域１０９とゲート１１５との間の、誘電体バリア１１０としての薄いＡｌＯｘ層により、ゲート１１５から、誘電体ブロック領域１０９を通って電荷トラップ領域１０５に入る、電子のバックトンネル効果を防止する、向上されたトンネルバリアが可能になり、それにより、動作上の消去飽和を、微小な正の閾値電圧か微小な負の閾値電圧（Ｖｔ）のレベルに制限する。（用語ＡＢｘの使用により、ＡＢの複合材料に関する特定の化学量論に限定されない、ＡＢ材料を示している。）しかし、本発明者は、このＡｌＯｘ層を、より高い誘電率κを有する誘電体と置き換えることにより、より良好なバリア特性が得られることを発見した。このことは、消去能力及びサイクル性能の向上に繋がる。酸化アルミニウムは、約９から約１０のκ値と、約２．８ｅＶの電子親和力χとを有している。向上された消去能力及びサイクル性能により、セルのメモリアレイを有するメモリデバイスであって、各メモリセルが、クアッドレベルセル（ＱＬＣ）を有するメモリデバイスとして、ＣＴ構造１００と同様に構築された、メモリデバイスを構築することを可能にすることができる。ＡｌＯｘにより、利用可能な消去ウインドウが、サイクルの間の消去トラップの上昇（閾値電圧のシフト）により、シリコン酸化物のブロック領域に対して依然として制限されている。消去トラップの上昇は、消去電圧Ｖｔが、ＡｌＯｘ膜によって可能とされた領域のより深くに移動することから生じる。ＨｆＯｘなどのいくつかの材料では、この消去トラップの上昇は生じず、それにより、利用可能なプログラムから消去の（Ｐ／Ｅ：ｐｒｏｇｒａｍ ｔｏ ｅｒａｓｅ）ウインドウを拡大する。これにより、ＱＬＣに関するキーイネーブラーに、２重パスの、場合によっては単一パスのプログラミングを提供する。
誘電体バリア１１０の材料は、酸化アルミニウムの電子親和力より小さい電子親和力を有することができる。誘電体バリア１１０は、酸化ハフニウム、酸化ジルコニウム、ならびに、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との混合物の、１つまたは複数を含むことができる。使用することができる膜の実施例には、ＨｆＯ２及び／またはＺｒＯ２をベースとする材料、ならびに、ＡｌＯｘ、ＳｉＯ２、ＴｉＯ２、ＧａＯｘ、ＮｂＯｘ、及びＴａ２Ｏ５などの他の材料との混合物が含まれる。そのような材料は、特定の化学量論には限定されない場合がある。誘電体バリアの選択の因子には、１０から１５にわたる適度に高いκ値を有する誘電材料が含まれる場合がある。たとえば、誘電体バリアのための材料は、広域の範囲として、１０＜κ＜８０の範囲、または、酸化アルミニウムのための範囲からさらに移動された、１２＜κ＜４０の範囲で選択される場合があり、また、誘電体バリアのための候補となる複数の材料を含む場合がある。誘電体バリアの選択における因子には、ＡｌＯｘに関する値である２．８ｅＶより低い電子親和力χを同様に有する、誘電材料をも含む場合がある。たとえば、誘電体バリアの選択には、χ値として、たとえば、１．０ｅＶ＜χ＜２．８ｅＶの範囲を有するか、１．５ｅＶ＜χ＜２．５ｅＶによって与えられる範囲のχ値を同様に有する、誘電材料を含む場合がある。
様々な実施形態では、メモリデバイスは、電荷を蓄積するためのメモリセルが、３次元（３Ｄ）構造の様々なレベルに配置されている、メモリ構造として構築され得る。たとえば、メモリデバイスは、ＣＴ構造１００に類似のメモリセルを配置することができる３Ｄ ＮＡＮＤスタックを含むことができる。ＮＡＮＤアレイアーキテクチャは、アレイのメモリが、ワードラインなどのアクセスラインに論理行で結合されているように配置されたメモリのアレイ（たとえば、メモリセル）として配置することができる。アレイのメモリは、ソースラインなどの共有領域と、ビットラインなどのデータラインとの間で、ともに直列に結合することができる。
３Ｄ ＮＡＮＤスタックは、そのような３Ｄ構造において、ＡｌＯｘよりも良好なバリア特性を有する材料を使用して、誘電体バリア１１０などの誘電体バリアで実施することができる。これにより、ＣＴ構造のＡｌＯｘ誘電体バリアに比べ、消去飽和をさらに向上させることができる。アクセスライン、たとえばワードラインに結合されているか、アクセスラインの一部として形成されている場合があるゲートは、あるプロセスで形成することができる。このプロセスでは、シリコン窒化物などの材料を有する、最初に形成された領域が、除去されるとともに、スタックの垂直のストリングの複数のＣＴセル内の導電ゲートによって置き換えられる。そのようなゲートは、置換ゲートと称される場合がある。
図２Ａから図２Ｃは、−２０Ｖに等しいゲート電圧Ｖｇの消去条件下での、酸化アルミニウムの誘電体バリア領域を有するＣＴ構造と、酸化ハフニウムの誘電体バリア領域を有するＣＴ構造との比較を示す図である。図２Ａは、トンネルシリコン酸化物領域２０７−１によってシリコン窒化物トラップ領域２０５−１から分離されたシリコン領域２０３−１を有するＣＴ構造のバンドの図である。ここでは、シリコン窒化物トラップ領域２０５−１の上に、ブロックシリコン酸化物領域２０９−１があり、このブロックシリコン酸化物領域２０９−１の上にＡｌＯｘ領域２１０−１がある。図２Ｂは、トンネルシリコン酸化物領域２０７−２によってシリコン窒化物トラップ領域２０５−２から分離されたシリコン領域２０３−２を有するＣＴ構造のバンドの図である。ここでは、シリコン窒化物トラップ領域２０５−２の上に、ブロックシリコン酸化物領域２０９−２があり、このブロックシリコン酸化物領域２０９−２の上にＨｆＯ２領域２１０−２がある。バリア領域２１０−１及び２１０−２以外が同じである図２Ａと図２Ｂとの２つの構造により、バリア領域２１０−２の酸化ハフニウムが、１Ｖから２Ｖ広いＰ／Ｅウインドウに繋がり得る、消去動作の間の電子に関するより良好なトンネルバリアを提供することが見られる。ＣＴ構造のゲート領域における、この向上されたバリアは、ＡｌＯｘに比べ、ＨｆＯ２のより低いχと合わせられた、より高いκ値によって実現される場合がある。図２Ｃは、ＡｌＯｘとともに一般的に使用されるＳｉＯ２及びＳｉＮの誘電率、バンドギャップ、及び電子親和力を、ＨｆＯ２の特性と比較した表である。
ＣＴセルを使用するメモリスタックに関する重要な問題には、プログラム及び／または消去の状態における電荷の持続性が含まれる。本発明者は、たとえばＨｆＯ２膜が、ＡｌＯｘに比べ、電荷のロスと電荷のゲインとの両方に関し、マッチしたより良好な持続性を提供するが、より大きいＰ／Ｅウインドウを伴うことを判定した。プログラミングに関する標準的なサイクル手順に関し、基本的に、ＡｌＯｘバリア領域を有するＣＴ構造と、ＨｆＯ２バリア領域を有するＣＴ構造との間で、トラップの上昇の差異が存在しない。消去に関し、ＨｆＯ２バリア領域を有するＣＴ構造に関するＰ／Ｅウインドウが、ＡｌＯｘバリア領域を有するＣＴ構造に関するＰ／Ｅウインドウよりも大きい。
本発明者は、ＨｆＯ２バリア領域が、低い消去Ｖｔ状態へのサイクルの間に、消去トラップが上昇することを防止することができ、これにより、ＡｌＯｘバリア領域の有用なＰ／Ｅウインドウを制限することをも発見した。ＨｆＯ２バリア領域により、ＣＴセルが、−６Ｖの消去まで反復することができ、適度なトラップの上昇レベルで、２０ｋ回まで反復することができ、一方、ＡｌＯｘを有するセルは、ほんの１００サイクル以下の後でさえも、この深い消去レベルで、許容できないトラップの上昇を有していることが判定された。図３は、サイクル条件に対するセルの劣化のプロットである。使用したサイクル数は、２０ｋであった。カーブ３５２は、ＡｌＯｘバリア領域に関するデータポイントにフィットするものであり、一方、ライン３５４は、ＨｆＯ２のバリア領域に関するデータポイントにおおよそフィットするものである。Ｖｅｒｓは、２０Ｋサイクルの各々に関する消去電圧であり、ΔＶｔ，ｅｒｓは、所与のＶｅｒｓに関する、プログラム−消去の２０ｋサイクルの後のＶｔにおける変化である。図３が示すように、ＨｆＯ２バリア領域のその使用により、ＡｌＯｘのバリア領域とは異なり、深い消去電圧においてさえも、閾値電圧に関し、２０Ｋまで良好なサイクルが可能になる。
図４は、３Ｄメモリデバイス４００のメモリアレイ４０２の、ブロックアーキテクチャとページアドレスマッピングとを示す概略図である。メモリデバイス４００は、３Ｄ ＮＡＮＤメモリデバイス４００の形態で実現することができる。メモリデバイス４００は、電荷蓄積デバイス４０１の複数の垂直なストリング４１１を備えることができる。図４に示すＺ方向では、電荷蓄積デバイスの各ストリング４１１が、各電荷蓄積デバイス４０１が複数の段の１つに対応した状態で、互いの上にスタックされた複数の蓄積デバイス４０１を備えることができる。たとえば、図４に示すように、３２の電荷蓄積デバイスが、電荷蓄積デバイス４０１の各々が、Ｔｉｅｒ０からＴｉｅｒ３１として示される３２の段の１つに対応した状態で、ストリングで、互いの上にスタックされている。Ｚ方向における蓄積デバイス及び段の数は、３２には限定されない。それぞれのストリング４１１の電荷蓄積デバイス４０１は、電荷蓄積デバイスのストリングが周りに形成された、半導体材料（たとえば、ポリシリコン）のそれぞれのピラーに形成されたものなど、共通のチャンネル領域を共有する場合がある。ピラーは、ポリシリコン、モノクリスタルシリコン、または、トランジスタを製造することができる、他の半導体構造である場合がある。
図４に示すＸ方向では、ストリングの１６のグループが、３２のアクセスラインＣＧを共有する８つのストリングを備えている場合がある。アクセスラインＣＧの各々は、８つのストリングの対応するものの各ストリング４１１のそれぞれの段に対応する電荷蓄積デバイス４０１に結合されている（たとえば、電気的に、または、別様に動作可能に接続されている）場合がある。同じアクセスラインＣＧによって結合された（そして、このため、同じ段に対応する）電荷蓄積デバイス４０１は、各電荷蓄積デバイスが、情報の複数のビットを蓄積することが可能である、複数レベルのセルを備えている場合、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４など、たとえば、２つのページに、論理的にグループ分けがされる場合がある。メモリデバイス４００は、各電荷蓄積デバイスを、クアッドレベルセルとして動作するように配置することができる。ページアドレスマッピングは、同じ段内で、水平にカウントアップする。
図４に示すＹ方向では、ストリングの８つのグループが、８つのデータライン（ＢＬ）の対応するものに結合された、１６のストリングを備えることができる。この実施例におけるＳＧＳに関する構造は、１６のピラーストリングをともに接続する１つのプレート４９４であり、ＣＧに関する構造は、１６のピラーストリングをともに接続する１つのプレート４９３である。ＳＧＤは、１つのピラーストリングによって分割されている。ストリング、段、アクセスライン、データライン、各方向におけるストリングのグループ、及び／またはページの数は、図４に示す数より大きいか小さい場合がある。
垂直ストリング４１１は、複数の電荷蓄積デバイス４０１が各垂直ストリングに沿って配置された、垂直半導体ピラーを含むことができる。各電荷蓄積デバイス４０１は、トンネル領域によってそれぞれの垂直ストリングの垂直半導体ピラーから分離されている電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、誘電体ブロック領域に隣接して、電荷蓄積領域の電荷の蓄積を制御するゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアであって、誘電体バリアの材料が、酸化アルミニウムの誘電率より大きい誘電率を有し、誘電体バリアの材料が、誘電体ブロック領域の材料とは異なっている、誘電体バリアと、を含んでいる。各電荷蓄積デバイス４０１のゲートは、それぞれの電荷蓄積デバイス４０１のメモリアレイ４０２の位置に対応するアクセスラインＣＧに結合することができるか、一体にすることができる。電荷蓄積デバイス４０１は、図１ＡのＣＴ構造に類似の方式か、図７ＨのＣＴ構造に類似の方式で実現される場合がある。
電荷蓄積デバイス４０１の構成要素は、複数の異なるパラメータから特性を選択することによって実施され得る。電荷蓄積デバイス４０１の誘電体バリアは、酸化ハフニウム、酸化ジルコニウム、ならびに、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との混合物の、１つまたは複数を含むことができる。誘電体バリアは、電荷蓄積デバイス４０１の誘電体ブロック領域からゲートまで、約１５オングストロームから約５０オングストロームまでの範囲の厚さを有することができる。電荷蓄積デバイス４０１の誘電体バリアは、誘電材料の組成を含むことができ、それにより、誘電体バリアが、メモリデバイスに、酸化アルミニウムで構成された誘電体バリアを有するメモリデバイスよりも少なくとも０．５ボルト広いウィンドウを消去するプログラムを提供するようになっている。
電荷蓄積デバイス４０１のトンネル領域は、３つの領域のトンネルバリアとして実施することができる。そのような３つの領域のトンネルバリアは、誘電酸化物の領域、この誘電酸化物上に配置された誘電窒化物の領域、及び、誘電窒化物の領域上に配置された誘電酸化物の別の領域として実施することができる。電荷蓄積デバイス４０１のトンネル領域は、２つの領域のトンネルバリアとして実施することができる。電荷蓄積デバイス４０１のトンネル領域は、１つの領域のトンネルバリアとして実施することができる。さらに、電荷蓄積デバイス４０１のトンネル領域は、４つ以上の領域を有する場合があり、材料及び厚さの選択は、電荷蓄積デバイス４０１の電荷トラップ領域へのトンネル領域として作用するように、所与の厚さの材料の能力に基づいている。電荷蓄積デバイス４０１のゲートは、金属ゲートとして実施することができる。ストリング４１１の電荷蓄積デバイス４０１のチャンネルは、ポリシリコンチャンネルとして実施することができる。
ＣＴ構造のゲートと誘電体ブロック領域との間のバリア領域として、ＡｌＯｘの誘電率より高い誘電率を有する高κ膜の実施態様は、ＡｌＯｘが通常通りに形成される方式で、３Ｄ置換ゲート（ＲＧ）のフローの３Ｄ ＮＡＮＤ構造上に組み込むことができる。たとえば、高κ膜は、湿式窒化物ストリップの後、及び、金属置換ゲートスタックが堆積される直前に、３Ｄ構造に堆積させることができる。サーマルバジェットの要請は、平面フローティングゲートＮＡＮＤの世代より、３Ｄ ＲＧフローに関してはかなり低く、高いκフローのケースでは、短い再活性化アニールを必要とするのみである。
別のオプションが、ブロック酸化物の堆積が行われる前にピラー状の組成に、高κ膜を直接堆積させることである。処理においては、ピラー状の組成は、ＣＴのストリングを形成することができるトレンチで開始することができる。このケースでは、膜は、ゲート置換処理モジュールの間、高温のリンのプロセスか、他の窒化物除去プロセスに耐えることができなければならない。しかし、このオプションでは、高κ材料は、３Ｄ ＮＡＮＤ構造における、乾式エッチング、湿式エッチング、または組み合わせでの、慣習的なＲＧ処理に関連する、金属の凹部の処理に耐える必要はない。３Ｄ ＮＡＮＤ構造に関する、このオプションでのＣＴセルの製造において、ドープされた中空チャンネル（ＤＨＣ）を形成することができ、クリティカルディメンジョンが、より多くの膜をピラー内に収容し、ＤＨＣをソースに接続するためのパンチエッチングのための十分なマージンを維持するために、拡大する必要があると考えられる。このオプションでは、集積フローが、平面フローティングゲートＮＡＮＤの世代に関するものに比べ、より高い熱安定性の要請を有することになる。
図５は、ＣＴ構造の形成の例示的方法５００の実施形態の特徴のフロー図である。５１０では、ブロック誘電体領域が材料スタックのオープンエリアの壁に沿って形成される。５２０では、電荷トラップ領域が、ブロック誘電体領域上に、ブロック誘電体領域と接触して形成される。５３０では、トンネル領域が、電荷トラップ領域上に、電荷トラップ領域と接触して形成される。５４０では、半導体材料が、トンネル領域上に、トンネル領域と接触して形成される。半導体ピラーは、電流を通すように動作可能であるチャンネルとして構築することができる。
５５０では、材料スタックの一部を除去して、誘電体ブロック領域の一部を露出させる。複数のＣＴを共通の方向に沿って形成するプロセスにおいて、材料のスタックは、十分に大きい場合があり、この中で、ＣＴを形成し、材料のスタックの一部を除去することは、誘電体ブロック領域の一部を露出させる前に形成されたＣＴ間にスリットを形成することを含むことができる。５６０では、誘電体バリアが、誘電体ブロック領域の、電荷トラップ領域とは反対側に、誘電体ブロック領域の露出した部分上に、露出した部分と接触して形成される。誘電体バリアの材料は、酸化アルミニウムの誘電率より大きい誘電率を有することができる。誘電体バリアの材料は、誘電体ブロック領域の材料とは異なっている。誘電体バリアを形成することは、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の、１つもしくは複数との混合物の、１つまたは複数を堆積させることを含むことができる。
５７０では、誘電体バリア上に、誘電体バリアと接触するゲートが形成され、このゲートは、誘電体バリアによって誘電体ブロック領域から分離されている。ゲートは、電荷蓄積領域の電荷の蓄積を制御するように配置されるものとして形成される。形成されたブロック誘電体領域、形成された電荷トラップ領域、形成されたトンネル領域、形成された半導体ピラー、形成された誘電体バリア、及び、形成されたゲートは、電荷トラップ構造を形成する。ゲートを形成することには、誘電体バリア上に、誘電体バリアと接触する導電性の窒化チタン領域を形成することと、導電性の窒化チタン上に、導電性の窒化チタンと接触するタングステンを形成することと、が含まれ得る。導電性の窒化チタン領域は、接着領域として形成することができる。方法５００の特徴は、複数の異なる順番に配列されたステップで形成することができ、図５に提供されたような順番または特徴に限定されない。
方法５００の変形形態、または、方法５００に類似の方法には、そのような方法の用途、及び／または、そのような方法が実施されるデバイスもしくはシステムのアーキテクチャに応じて、組み合わせられる場合があるか、組み合わせられない場合がある、複数の異なる実施形態が含まれ得る。そのような方法には、電荷トラップ構造の材料スタックで、垂直なスタックで追加の電荷トラップ構造を形成することが含まれ得、ここで、垂直スタックは、複数の電荷トラップ構造の１つの電荷トラップ構造が、垂直スタックの各レベル上にある、複数のレベルを有する。電荷トラップ構造及び追加の電荷トラップ構造を形成することには、垂直スタックの電荷トラップ構造の誘電体バリアが、垂直スタックに沿って不連続であるように、電荷トラップ構造及び追加の電荷トラップ構造を形成することが含まれ得る。複数の電荷トラップ構造を有する半導体ピラーは、ソース領域として形成された半導体領域に結合され得る。
図６は、ＣＴ構造の形成の例示的方法６００の実施形態の特徴のフロー図である。６１０では、誘電体バリアが、材料スタックのオープンエリアの壁上に、オープンエリアの壁と接触して形成される。誘電体バリアを形成することには、酸化アルミニウムを形成することが含まれ得る。誘電体バリアを形成することは、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を堆積させることが含まれ得る。
６２０では、ブロック誘電体領域が、誘電体バリア上に、誘電体バリアと接触して形成される。誘電体バリアの材料は、誘電体ブロック領域の材料とは異なっている。誘電体バリアの材料は、酸化アルミニウムの誘電率より大きい誘電率を有することができる。６３０では、電荷トラップ領域が、ブロック誘電体領域上に、ブロック誘電体領域と接触して形成される。６４０では、トンネル領域が、電荷トラップ領域上に、電荷トラップ領域と接触して形成される。６５０では、半導体材料が、トンネル領域上に、トンネル領域と接触して形成される。半導体材料は、電流を通すように動作可能であるように構成される。
６６０では、誘電体バリア上に、誘電体バリアと接触するゲートが形成され、このゲートは、誘電体バリアによって誘電体ブロック領域から分離されている。ゲートを形成することには、電荷蓄積領域の電荷の蓄積を制御するように配置されたゲートを形成することが含まれ得る。ゲートを形成することには、誘電体バリア上に、誘電体バリアと接触する導電性の窒化チタン領域を形成することが含まれ得る。一変形形態では、ゲートを形成することには、導電性の窒化チタン上に、導電性の窒化チタンと接触するタングステンを形成することが含まれ得る。形成されたブロック誘電体領域、形成された電荷トラップ領域、形成されたトンネル領域、形成された半導体材料、形成された誘電体バリア、及び、形成されたゲートは、電荷トラップ構造を形成する。方法６００の特徴は、複数の異なる順番に配列されたステップで形成することができ、図６に提供されたような順番または特徴に限定されない。
方法６００の変形形態、または、方法６００に類似の方法には、そのような方法の用途、及び／または、そのような方法が実施されるデバイスもしくはシステムのアーキテクチャに応じて、組み合わせられる場合があるか、組み合わせられない場合がある、複数の異なる実施形態が含まれ得る。そのような方法は、材料スタック内のオープンピラーとして、オープンエリアを形成することであって、材料スタックが、交互の、絶縁誘電体と、導電性領域に関する犠牲領域とを含んでいる、形成することと、犠牲領域の各部を除去し、誘電体バリアの各部を露出させることと、追加の電荷トラップ構造が、材料スタックに形成されるように、誘電体バリアの露出した部分上に、露出した部分と接触する複数のゲートを形成すること、を含む、半導体領域上に材料スタックを形成することを含むことができる。垂直スタックは、複数の電荷トラップ構造の１つの電荷トラップ構造が、垂直スタックの各レベル上にある、複数のレベルを有することができ、ここで、電荷トラップ構造の各ゲートは、垂直スタックの隣接する電荷トラップ構造のゲートから、絶縁誘電体の１つによって分離されている。電荷トラップ構造を形成することには、誘電体バリア、ブロック誘電体領域、電荷トラップ領域、トンネル領域、及び半導体材料を、複数の電荷トラップ構造間で、電荷トラップ構造を通して連続した領域として形成することが含まれ得る。そのような方法は、オープンピラー内の半導体材料のドープされた中空ピラーを形成することを含むように、半導体材料を形成することを含むことができる。半導体領域は、ポリシリコンのソース領域として形成することができる。
図７Ａから図７Ｈは、垂直スタックで電荷トラップ構造を形成する例示的方法の実施形態の各段を示す図であり、各図が断面図を示している。図７Ａは、オープンピラー７１４が材料スタック７１２にある、導電性領域７１３上の材料スタック７１２を示しており、ここでは、材料スタック７１２が、交互になっている絶縁誘電体７１７と犠牲領域７１６とを含んでいる。交互になっている絶縁誘電体７１７と犠牲領域７１６との数は、垂直スタックに形成されるＣＴ構造の数に基づいている。３Ｄメモリデバイスでは、この数は、メモリデバイスのメモリアレイの段の数、たとえば、各段に関する絶縁誘電体７１７と犠牲領域７１６との組合せのペアに基づくことができる。３つの絶縁誘電体７１７と３つの犠牲領域７１６とが、議論を容易にするために、図７Ａに示されている。絶縁誘電体７１７は、限定ではないが、シリコン酸化物などの酸化物を含むことができ、犠牲領域７１６は、限定ではないが、シリコン窒化物などの窒化物を含むことができる。絶縁誘電体７１７及び犠牲領域７１６のための材料の選択は、複数のＣＴ構造の製造において使用される温度及び化学式に基づくことができる。導電性領域７１３は、限定ではないが、ポリシリコンを含んで形成された半導体領域などの半導体領域７１３とすることができる。図７Ａから図７Ｈでは、領域７１７と導電性領域７１３との間に、追加の材料及び／または集積回路構造が存在する場合があることを示すために、基板７２０上の領域７１７と導電性領域７１３との間に空間が示されており、ここで、これら追加の材料及び／または集積回路構造が、領域７１７を含む場合がある。
図７Ｂは、材料スタック７１２内のオープンピラー７１４の壁上に形成された誘電体バリア７１０を示している。誘電体バリア７１０を形成することには、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ならびに、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との混合物の、１つまたは複数を堆積させることを含むことができる。誘電体バリア７１０は、オープンピラー７１４の壁から、１５オングストロームから５０オングストロームの範囲の厚さで形成され得る。堆積は、複数の堆積プロセスの１つを使用して実施することができる。たとえば、堆積は、化学蒸着（ＣＶＤ）または原子層堆積（ＡＬＤ）を使用して実施することができる。ＡＬＤは、堆積された領域のサブ領域の各々における、複数の様々な組成のナノラミネートとして堆積された領域の形成を可能にし、堆積された領域は、ナノメートル領域の全体の厚さを有している。「ナノラミネート（ｎａｎｏｌａｍｉｎａｔｅ）」との用語は、層状のスタックの２つ以上の材料の極薄層の複合膜を意味している。通常、ナノラミネートの各層は、ナノメートル範囲の大きさの桁の厚さを有している。さらに、ナノラミネートの個別の材料層の各々は、材料の単一層または５ナノメートルの薄さの厚さを有する場合がある。
図７Ｃは、オープンピラー７１４の壁とは反対側の、誘電体バリア７１０の表面上に形成された誘電体ブロック領域７０９を示している。誘電体ブロック領域７０９は、シリコン酸化物または他の誘電材料を含むことができる。図７Ｄは、誘電体バリア７１０の表面とは反対側の、誘電体ブロック領域７０９の表面上に形成された電荷トラップ領域７０５に関する材料を示している。電荷トラップ領域７０５は、誘電窒化物または他の電荷トラップ誘電材料を含むことができる。図７Ｅは、電荷トラップ領域７０５上に形成されたトンネル領域７０７に関する材料を示している。トンネル領域７０７は、図７Ｅに示すように、３つの領域のトンネルバリアとして実施することができる。そのような３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として実施することができる。トンネル領域７０７は、２つの領域のトンネルバリアとして実施することができる。トンネル領域７０７は、１つの領域のトンネルバリアとして実施することができる。さらに、トンネル領域７０７は、４つ以上の領域を有する場合があり、材料及び厚さの選択は、電荷トラップ領域７０５へのトンネル領域として作用するように、所与の厚さの材料の能力に基づいている。トンネル領域７０７は、二酸化ケイ素の誘電率より大きい誘電率を有するシリコン酸化物または誘電体などの、１つまたは複数の誘電体を含むことができる。
図７Ｆは、トンネル領域７０７上に、トンネル領域７０７と接触して形成された半導体ピラー７０３を示している。半導体ピラー７０３は、トンネル領域７０７に関する材料上のドープされた中空チャンネルとして形成することができる。ドープされた中空チャンネルは、導電性領域７１３に結合することができる。しかし、半導体ピラー７０３が導電性領域７１３に結合される方式は、もっとも下の絶縁誘電体７１７と、導電性領域７１３との間の領域の構造に基づく場合がある。この領域は、ＣＴの垂直スタックに結合された１つまたは複数のアクセストランジスタを含む場合があり、ここで、アクセストランジスタは、電荷蓄積セルとしては構築されていない。これら１つまたは複数のアクセストランジスタは、半導体ピラー７０３を、そのトランジスタチャンネルとして共有するように構築されている場合がある。そのようなケースでは、半導体ピラー７０３が導電性領域７１３との接触を形成するように堆積される前に、オープンピラー７１４の側壁上にある誘電体も、オープンピラー７１４の中間領域の、導電性領域７１３上に形成される。オープンピラー７１４の中間領域の導電性領域７１３上に形成された誘電体は、オープンピラー７１４の側壁上の誘電体を除去することなく、オープンピラー７１４の中間領域の導電性領域７１３から誘電体を除去するように、エッチングすることができる。このタイプのエッチングは、「パンチ」と称される。エッチングの後に、半導体ピラー７０３のための材料を、トンネル領域７０７上に、また、導電性領域７１３上に、導電性領域７１３と接触して形成することができる。導電性領域７１３は、ソース領域として形成された半導体領域７１３とすることができる。
図７Ｇは、犠牲領域７１６の一部が除去され、絶縁誘電体７１７間のオープン領域（空気）が残されている、図７Ｆの構造を示している。図７Ｈは、図７Ｇの構造のオープン領域に形成されたゲート７１５に関する材料を示している。ゲート７１５のための材料は、図７Ａの犠牲領域７１６と置き換えられる導電性領域である。ゲート７１５のための導電材料は、１つまたは複数の金属を含むことができる。たとえば、ゲート７１５のための導電材料は、導電性の窒化チタンを含むことができ、その上に、タングステンが堆積される。他の金属、及び／または、金属と金属複合材料との組合せが、使用され得る。図７Ｈは、中心領域７０４内の誘電材料を示している。この中心領域７０４は、オープンピラー７１４の各領域を形成した後の、オープンピラー７１４の残部である。中心領域の誘電材料は、シリコン酸化物を含む場合がある。
図８は、複数の電子的構成要素を有するウェーハ８００の実施例の実施形態を示す図である。ウェーハ８００は、複数のダイ８０５を製造することができるウェーハとして提供することができる。代替的には、ウェーハ８００は、複数のダイ８０５が、電子的機能性を提供するように処理されており、パッケージングのための、ウェーハ８００からの単一化を待っている、ウェーハとして提供され得る。ウェーハ８００は、半導体ウェーハ、絶縁ウェーハ上の半導体、または、集積回路チップなどの電子デバイスを処理するための他の適切なウェーハとして提供することができる。ウェーハ８００は、図１から図７に関する任意の実施形態に従って製造することができる。
様々なマスキング及び処理の技術を使用して、各ダイ８０５は、機能的な回路を含むように処理され得、それにより、各ダイ８０５が、ウェーハ８００上の他のダイと同じ機能及びパッケージングされた構造を有する集積回路として製造されるようになっている。代替的には、様々なマスキング及び処理の技術を使用して、ダイ８０５の様々なセットは、機能的な回路を含むように処理することができ、それにより、ダイ８０５のすべてが、ウェーハ８００上の他のダイと同じ機能及びパッケージングされた構造を有する集積回路として製造されるわけではないようになっている。電子的適応性を提供する、その上に回路が組み込まれた、パッケージングされたダイは、本明細書では、集積回路（ＩＣ）と称される。
ウェーハ８００は、複数のダイ８０５を備えることができる。複数のダイの各ダイ８０５は、複数の垂直ストリングを含むことができ、各垂直ストリングは、電流を通すように動作可能である垂直半導体ピラーを含んでいる。複数の電荷蓄積デバイスは、各垂直ストリングに沿って配置することができ、ここで、各電荷蓄積デバイスが、トンネル領域によってそれぞれの垂直ストリングの垂直半導体ピラーから分離されている電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、誘電体ブロック領域に隣接し、電荷蓄積領域の電荷の蓄積を制御するゲートであって、このゲートが、アクセスラインに結合されている、ゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアであって、誘電体バリアの材料が、誘電体ブロック領域の材料とは異なる、誘電体バリアと、を含んでいる。誘電体バリアは、ゲートの縁部の周りに延びることなく垂直に構築された酸化アルミニウム、または、酸化アルミニウムの誘電率より大きい誘電率を有する誘電体を含むことができる。電荷蓄積デバイスは、本明細書で教示されたようなＣＴ構造に関する教示に従って配置することができる。たとえば、ダイ８０５の電荷蓄積デバイスの誘電体バリアは、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ならびに、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との混合物の、１つまたは複数を含むことができる。さらに、誘電体バリアは、１２以上の誘電率を有することができる。ダイ８０５の電荷蓄積デバイスの電荷トラップ領域は、誘電窒化物領域として実施することができ、トンネル領域は、誘電体領域のセットを含むことができる。
図９は、ＣＴ構造のアレイで構築されたメモリ９６３をメモリセルとして含む、例示的システム９００の実施形態のブロック図である。ＣＴ構造及びメモリのアーキテクチャは、本明細書で論じた様々な実施形態に係る構造と類似であるか同一の方式で実現することができる。システム９００は、メモリ９６３に動作可能に結合されたコントローラ９６２を含むことができる。システム９００は、電子装置９６７及び周辺デバイス９６９をも含むことができる。コントローラ９６２、メモリ９６３、電子装置９６７、及び周辺デバイス９６９の１つまたは複数は、１つまたは複数のＩＣの形態とすることができる。
バス９６６は、システム９００の様々な構成要素間、及び／または、様々な構成要素内に、導電性を提供する。一実施形態では、バス９６６は、各々が個別に構成されたアドレスバス、データバス、及び制御バスを含んでいる。代替的実施形態では、バス９６６は、アドレス、データ、または制御の１つまたは複数を提供するために、共通の導電ラインを使用し、この共通のラインの使用は、コントローラ９６２によって調整されている。コントローラ９６２は、１つまたは複数のプロセッサの形態とすることができる。
電子装置９６７は、追加のメモリを含む場合がある。システム９００内のメモリは、限定ではないが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、シンクロナスグラフィックランダムアクセスメモリ（ＳＧＲＡＭ）、ダブルデータレートダイナミックラム（ＤＤＲ）、ダブルデータレートＳＤＲＡＭ、及び磁気ベースのメモリなどのメモリの、１つまたは複数のタイプとして構築される場合がある。
周辺デバイス９６９には、ディスプレイ、撮像デバイス、プリントデバイス、無線デバイス、追加の蓄積メモリ、及び、コントローラ９６２に関連して動作する場合がある制御デバイスが含まれる場合がある。様々な実施形態では、システム９００には、限定ではないが、光ファイバシステムまたはデバイス、電気光学システムまたはデバイス、光学システムまたはデバイス、撮像システムまたはデバイス、ならびに、無線システムもしくはデバイス、遠距離通信システムもしくはデバイス、及びコンピュータなどの、情報処理システムまたはデバイスが含まれる。
特定の実施形態が本明細書に図示及び記載されているが、同じ目的を達成するものと判断される任意の構成が、図示の特定の実施形態に代替する場合があることを、当業者には理解されたい。様々な実施形態が、本明細書に記載の実施形態の置換及び／または組合せを使用する。上述の記載が、説明的であり、限定的ではないことが意図されていること、及び、本明細書で採用された言い回しまたは専門用語が、説明の目的のためのものであることを理解されたい。さらに、前述の詳細な説明では、本開示を簡略化する目的のために、様々な特徴が単一の実施形態でともにグループ化されていることを見ることができる。この開示の方法は、請求される実施形態が、各請求項で明確に詳述された特徴より多くの特徴を必要とすることの意図を反映するものとしては解釈されるものではない。このため、添付の特許請求の範囲は、本明細書によって詳細な説明に組み込まれており、各請求項は、別々の実施形態として、それ自体で自立している。

Claims (44)

  1. 電流を通すように動作可能である半導体ピラーと、
    トンネル領域によって前記半導体ピラーから分離されている電荷トラップ領域と、
    前記電荷トラップ領域に隣接した誘電体ブロック領域と、
    前記誘電体ブロック領域に隣接するとともに、電荷蓄積領域の電荷の蓄積を制御するように動作可能であるゲートと、
    前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアであって、前記誘電体バリアが、前記誘電体ブロック領域の材料とは異なる材料を備えており、前記誘電体バリアの前記材料が、酸化アルミニウムの誘電率より大きい誘電率を有している、前記誘電体バリアと、を備えた装置。
  2. 前記誘電体バリアの前記材料が、１２＜κ＜４０の範囲の誘電率（κ）を有している、請求項１に記載の装置。
  3. 前記誘電体バリアの前記材料が、酸化アルミニウムの電子親和力より小さい電子親和力を有している、請求項１に記載の装置。
  4. 前記誘電体バリアの前記材料が、１．５ｅＶ＜χ＜２．５ｅＶの範囲の電子親和力を有している、請求項３に記載の装置。
  5. 前記誘電体バリアの前記材料が、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムと、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含んでいる、請求項１に記載の装置。
  6. 前記電荷トラップ領域が、誘電体シリコン窒化物を含んでいる、請求項１に記載の装置。
  7. 前記ゲートが、導電性の窒化チタンを含んでいる、請求項１に記載の装置。
  8. 前記ゲートが、前記導電性の窒化チタン上にタングステンを含み、前記導電性の窒化チタンと接触している、請求項７に記載の装置。
  9. メモリセルのストリングを備えた、メモリデバイスであって、
    前記メモリセルのストリングが、
    半導体材料の垂直ピラーと、
    前記垂直ピラーに沿って配置された複数の電荷蓄積デバイスと、
    を備え、
    前記複数の電荷蓄積デバイスの各電荷蓄積デバイスが、
    トンネル領域によって垂直ストリングの前記垂直ピラーから分離されている電荷トラップ領域と、
    前記電荷トラップ領域に隣接した誘電体ブロック領域と、
    前記誘電体ブロック領域に隣接するとともに、電荷蓄積領域の電荷の蓄積を制御するように動作可能であるゲートと、
    前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なり、前記誘電体バリアの前記材料が、酸化アルミニウムの誘電率より大きい誘電率を有している、前記誘電体バリアと、
    を備える、前記メモリデバイス。
  10. 前記誘電体バリアの前記材料が、酸化ハフニウムを含んでいる、請求項９に記載のメモリデバイス。
  11. 前記誘電体バリアの前記材料が、酸化ジルコニウムを含んでいる、請求項９に記載のメモリデバイス。
  12. 前記誘電体バリアの前記材料が、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ハフニウムとの混合物を含んでいる、請求項９に記載のメモリデバイス。
  13. 前記誘電体バリアの前記材料が、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ジルコニウムとの混合物を含んでいる、請求項９に記載のメモリデバイス。
  14. 前記誘電体バリアが、前記誘電体ブロック領域から前記ゲートまで、約１５オングストロームから約５０オングストロームまでの範囲の厚さを有している、請求項９に記載のメモリデバイス。
  15. 前記トンネル領域が、３つの領域のトンネルバリアである、請求項９に記載のメモリデバイス。
  16. 前記３つの領域のトンネルバリアが、誘電酸化物の領域と、前記誘電酸化物上に配置された誘電窒化物の領域と、前記誘電窒化物の領域上に配置された誘電酸化物の別の領域とである、請求項１５に記載のメモリデバイス。
  17. 前記トンネル領域が、２つの領域のトンネルバリアである、請求項９に記載のメモリデバイス。
  18. 前記トンネル領域が、１つの領域のトンネルバリアである、請求項９に記載のメモリデバイス。
  19. 前記ゲートが金属ゲートである、請求項９に記載のメモリデバイス。
  20. 前記半導体材料のピラーが、ポリシリコンを含んでいる、請求項９に記載のメモリデバイス。
  21. メモリセルのストリングを備えた、メモリデバイスであって、
    前記メモリセルのストリングは、
    半導体材料の垂直ピラーと、
    前記垂直ピラーに沿って配置された複数の電荷蓄積デバイスと、
    を備え、
    前記複数の電荷蓄積デバイスの各電荷蓄積デバイスが、
    トンネル領域によって垂直ストリングの前記垂直ピラーから分離されている電荷トラップ領域と、
    前記電荷トラップ領域に隣接した誘電体ブロック領域と、
    前記誘電体ブロック領域に隣接するとともに、電荷蓄積領域の電荷の蓄積を制御するように動作可能であるゲートと、
    前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なり、前記誘電体バリアの前記材料が、２．８ｅＶより小さい電子親和力を有している、前記誘電体バリアと、
    を備える、前記メモリデバイス。
  22. 前記誘電体バリアの前記材料が、１２＜κ＜４０の範囲の誘電率（κ）を有している、請求項２１に記載のメモリデバイス。
  23. 前記誘電体バリアの前記材料が、１．５ｅＶ＜χ＜２．５ｅＶの範囲の電子親和力を有している、請求項２１に記載のメモリデバイス。
  24. 前記トンネル領域が、
    第１の誘電酸化物の領域と、
    前記誘電酸化物上に配置された誘電窒化物の領域と、
    前記誘電窒化物の領域上に配置された第２の誘電酸化物の領域と、
    を含んでいる、請求項２１に記載のメモリデバイス。
  25. 材料スタックのオープンエリアの壁に沿ってブロック誘電体領域を形成することと、
    前記ブロック誘電体領域上に、前記ブロック誘電体領域と接触する電荷トラップ領域を形成することと、
    前記電荷トラップ領域上に、前記電荷トラップ領域と接触するトンネル領域を形成することと、
    前記トンネル領域上に、前記トンネル領域と接触する半導体材料を形成することであって、前記半導体材料が、電流を通すチャンネルとして動作可能である、前記半導体材料を形成することと、
    前記材料スタックの一部を除去して、前記誘電体ブロック領域の一部を露出させることと、
    前記電荷トラップ領域とは反対の前記誘電体ブロック領域の側で、前記誘電体ブロック領域の前記露出した部分上に、前記露出した部分と接触する誘電体バリアを形成することであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なり、前記誘電体バリアの前記材料が、酸化アルミニウムの誘電率より大きい誘電率を有している、前記誘電体バリアを形成することと、
    前記誘電体バリア上に、前記誘電体バリアと接触するゲートを形成することであって、前記ゲートが、前記誘電体バリアによって前記誘電体ブロック領域から分離されている、前記ゲートを形成することと、
    を含む、方法。
  26. 前記誘電体バリアを形成することが、酸化ハフニウムを堆積させることを含む、請求項２５に記載の方法。
  27. 前記誘電体バリアを形成することが、酸化ジルコニウムを堆積させることを含む、請求項２５に記載の方法。
  28. 前記誘電体バリアを形成することが、酸化アルミニウムと酸化ハフニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
  29. 前記誘電体バリアを形成することが、酸化アルミニウムと酸化ジルコニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
  30. 前記誘電体バリアを形成することが、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ハフニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
  31. 前記誘電体バリアを形成することが、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ジルコニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
  32. 前記ゲートを形成することが、
    前記誘電体バリア上に、前記誘電体バリアと接触する導電性の窒化チタン領域を形成することと、
    前記導電性の窒化チタン上に、前記導電性の窒化チタンと接触するタングステンを形成することと、
    を含む、請求項２５に記載の方法。
  33. 材料スタックのオープンエリアの壁上に、オープンエリアの壁と接触する誘電体バリアを形成することと、
    前記誘電体バリア上に、前記誘電体バリアと接触するブロック誘電体領域を形成することであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なっている、前記ブロック誘電体領域を形成することと、
    前記ブロック誘電体領域上に、前記ブロック誘電体領域と接触する電荷トラップ領域を形成することと、
    前記電荷トラップ領域上に、前記電荷トラップ領域と接触するトンネル領域を形成することと、
    前記トンネル領域上に、前記トンネル領域と接触する半導体材料を形成することであって、前記半導体材料が、電流を通すチャンネルとして動作可能である、前記半導体材料を形成することと、
    前記誘電体バリア上に、前記誘電体バリアと接触するゲートを形成することであって、前記ゲートが、前記誘電体バリアによって前記誘電体ブロック領域から分離されている、前記ゲートを形成することと、
    を含む、方法。
  34. 前記誘電体バリアの前記材料が、酸化アルミニウムの誘電率より大きい誘電率を有している、請求項３３に記載の方法。
  35. 前記誘電体バリアを形成することが、酸化アルミニウムを堆積させることを含む、請求項３３に記載の方法。
  36. 前記誘電体バリアを形成することが、酸化ハフニウムを堆積させることを含む、請求項３３に記載の方法。
  37. 前記誘電体バリアを形成することが、酸化ジルコニウムを堆積させることを含む、請求項３３に記載の方法。
  38. 前記誘電体バリアを形成することが、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ハフニウムとの混合物を堆積させることを含む、請求項３３に記載の方法。
  39. 前記誘電体バリアを形成することが、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ジルコニウムとの混合物を堆積させることを含む、請求項３３に記載の方法。
  40. 前記誘電体バリアを形成することが、１２＜κ＜４０の範囲の誘電率（κ）を有する前記誘電体バリアの材料を形成することを含む、請求項３３に記載の方法。
  41. 前記誘電体バリアを形成することが、１．５ｅＶ＜χ＜２．５ｅＶの範囲の電子親和力を有する前記誘電体バリアの材料を形成することを含む、請求項３３に記載の方法。
  42. 前記材料スタック内のオープンピラーとして、前記オープンエリアを形成することであって、前記材料スタックが、交互の、絶縁誘電体と、導電性領域に関する犠牲領域とを含んでいる、前記オープンエリアを形成することと、
    前記犠牲領域の各部を除去し、前記誘電体バリアの各部を露出することと、
    前記誘電体バリアの前記露出した部分上に、前記露出した部分と接触する複数のゲートを形成することであって、複数の電荷トラップ構造が、前記材料スタックに形成されている、前記複数のゲートを形成することと、
    を含む、請求項３３に記載の方法。
  43. 前記誘電体バリア、前記ブロック誘電体領域、前記電荷トラップ領域、前記トンネル領域、及び前記半導体材料が、前記複数の電荷トラップ構造間で、前記複数の電荷トラップ構造を通して連続した領域として形成される、請求項４２に記載の方法。
  44. 前記半導体材料を形成することが、前記オープンピラーに前記半導体材料のドープされた中空ピラーを形成することを含む、請求項４２に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11765903B2 (en) 2017-08-11 2023-09-19 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US11923407B2 (en) 2017-08-11 2024-03-05 Micron Technology, Inc. Memory device including voids between control gates
US11943924B2 (en) 2017-08-11 2024-03-26 Micron Technology, Inc. Void formation for charge trap structures

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10847367B2 (en) 2018-12-28 2020-11-24 Micron Technology, Inc. Methods of forming tungsten structures
US11211399B2 (en) 2019-08-15 2021-12-28 Micron Technology, Inc. Electronic apparatus with an oxide-only tunneling structure by a select gate tier, and related methods
US11244903B2 (en) 2019-12-30 2022-02-08 Micron Technology, Inc. Tungsten structures and methods of forming the structures
CN114242729A (zh) * 2020-09-09 2022-03-25 联华电子股份有限公司 三维存储器元件
US11956954B2 (en) 2020-11-09 2024-04-09 Micron Technology, Inc. Electronic devices comprising reduced charge confinement regions in storage nodes of pillars and related methods
CN112103292B (zh) * 2020-11-10 2021-02-12 长江先进存储产业创新中心有限责任公司 存储器及其制作方法
US20220310525A1 (en) * 2021-03-29 2022-09-29 Micron Technology, Inc. Memory device including control gates having tungsten structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082581A (ja) * 2011-01-25 2011-04-21 Tokyo Electron Ltd メモリ装置
JP2012248691A (ja) * 2011-05-27 2012-12-13 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2015177013A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US20160351582A1 (en) * 2015-05-26 2016-12-01 Nambin Kim Semiconductor device
JP2017139036A (ja) * 2016-02-01 2017-08-10 東芝メモリ株式会社 メモリデバイス
US20170229474A1 (en) * 2016-02-09 2017-08-10 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292677A (en) 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
KR100331554B1 (ko) 1999-09-27 2002-04-06 윤종용 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법
US6639835B2 (en) * 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
TW497120B (en) 2000-03-06 2002-08-01 Toshiba Corp Transistor, semiconductor device and manufacturing method of semiconductor device
TW486773B (en) 2001-05-02 2002-05-11 Taiwan Semiconductor Mfg Method for forming air gap in bit line structure
TW490748B (en) 2001-05-04 2002-06-11 Macronix Int Co Ltd Flash memory structure
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US6674138B1 (en) 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
US6794764B1 (en) 2003-03-05 2004-09-21 Advanced Micro Devices, Inc. Charge-trapping memory arrays resistant to damage from contact hole information
US7045849B2 (en) 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
JP2005026589A (ja) 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006302950A (ja) 2005-04-15 2006-11-02 Renesas Technology Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
US7436018B2 (en) 2005-08-11 2008-10-14 Micron Technology, Inc. Discrete trap non-volatile multi-functional memory device
KR100784860B1 (ko) 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8436410B2 (en) 2005-10-31 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
EP1804293A1 (en) 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
JP4762041B2 (ja) 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
JP2007299975A (ja) 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
JP4282692B2 (ja) 2006-06-27 2009-06-24 株式会社東芝 半導体装置の製造方法
JP4764288B2 (ja) 2006-08-22 2011-08-31 株式会社東芝 半導体記憶装置及びその製造方法
US8106376B2 (en) 2006-10-24 2012-01-31 Macronix International Co., Ltd. Method for manufacturing a resistor random access memory with a self-aligned air gap insulator
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
JP2008192991A (ja) 2007-02-07 2008-08-21 Toshiba Corp 半導体装置
KR100855993B1 (ko) 2007-04-03 2008-09-02 삼성전자주식회사 전하 트랩 플래시 메모리 소자 및 그 제조방법
JP2008283045A (ja) 2007-05-11 2008-11-20 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2008283095A (ja) 2007-05-14 2008-11-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20090001443A1 (en) 2007-06-29 2009-01-01 Intel Corporation Non-volatile memory cell with multi-layer blocking dielectric
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5148242B2 (ja) 2007-10-29 2013-02-20 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2009123743A (ja) 2007-11-12 2009-06-04 Panasonic Corp 半導体装置の製造方法
JP2009212218A (ja) 2008-03-03 2009-09-17 Toshiba Corp 半導体記憶装置及びその製造方法
JP2009302116A (ja) 2008-06-10 2009-12-24 Toshiba Corp 半導体装置およびその製造方法
KR101052921B1 (ko) 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
JP4956500B2 (ja) 2008-07-22 2012-06-20 株式会社東芝 半導体記憶装置及びその製造方法
US20100078758A1 (en) * 2008-09-29 2010-04-01 Sekar Deepak C Miim diodes
JP5515281B2 (ja) 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
JP2010165803A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US8860124B2 (en) 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
JP2010177279A (ja) 2009-01-27 2010-08-12 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびその製造方法
JP5395460B2 (ja) 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8258034B2 (en) 2009-08-26 2012-09-04 Micron Technology, Inc. Charge-trap based memory
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
JP2011165815A (ja) 2010-02-08 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US8546239B2 (en) 2010-06-11 2013-10-01 Sandisk Technologies Inc. Methods of fabricating non-volatile memory with air gaps
US8946048B2 (en) 2010-06-19 2015-02-03 Sandisk Technologies Inc. Method of fabricating non-volatile memory with flat cell structures and air gap isolation
US8603890B2 (en) 2010-06-19 2013-12-10 Sandisk Technologies Inc. Air gap isolation in non-volatile memory
US8492224B2 (en) 2010-06-20 2013-07-23 Sandisk Technologies Inc. Metal control gate structures and air gap isolation in non-volatile memory
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR101699515B1 (ko) 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20140009189A (ko) 2010-10-18 2014-01-22 아이엠이씨 수직 반도체 메모리 장치 및 이를 제조하는 방법
JP5570953B2 (ja) 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2012109450A (ja) 2010-11-18 2012-06-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9054038B2 (en) 2011-01-25 2015-06-09 Applied Materials, Inc. Floating gates and methods of formation
JP5059204B2 (ja) 2011-02-21 2012-10-24 株式会社東芝 半導体記憶装置の製造方法
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
JP2012234980A (ja) 2011-05-02 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR20120007838U (ko) 2011-05-04 2012-11-14 김종섭 난방수 자동순환 연탄보일러
KR20120137861A (ko) 2011-06-13 2012-12-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
JP2013055131A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置
US8709894B2 (en) * 2011-09-16 2014-04-29 Micron Technology, Inc. 3D structured memory devices and methods for manufacturing thereof
KR102031182B1 (ko) 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101929453B1 (ko) 2012-03-27 2018-12-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR101933116B1 (ko) 2012-09-13 2018-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP6095951B2 (ja) 2012-11-09 2017-03-15 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
KR20140069925A (ko) 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US8637817B1 (en) 2013-03-01 2014-01-28 The Rockefeller University Multi-pole ion trap for mass spectrometry
US20150137062A1 (en) * 2013-03-14 2015-05-21 Intermolecular Inc. Mimcaps with quantum wells as selector elements for crossbar memory arrays
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
WO2015105049A2 (en) 2014-01-10 2015-07-16 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR20150085735A (ko) 2014-01-16 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102190647B1 (ko) 2014-02-24 2020-12-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102170770B1 (ko) 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
KR102248205B1 (ko) 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9666593B2 (en) 2014-09-29 2017-05-30 Sandisk Technologies Llc Alternating refractive index in charge-trapping film in three-dimensional memory
US9748311B2 (en) 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
FR3030883B1 (fr) 2014-12-17 2017-12-22 Stmicroelectronics Rousset Cellule memoire a grille de selection verticale formee dans un substrat de type fdsoi
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9711524B2 (en) 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US20160343657A1 (en) 2015-05-22 2016-11-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US9368510B1 (en) 2015-05-26 2016-06-14 Sandisk Technologies Inc. Method of forming memory cell with high-k charge trapping layer
JP6343256B2 (ja) 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9455261B1 (en) 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures
TWI627733B (zh) 2015-07-24 2018-06-21 旺宏電子股份有限公司 記憶體元件及其製作方法
US9659957B2 (en) 2015-08-26 2017-05-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR102437416B1 (ko) 2015-08-28 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR102509915B1 (ko) * 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
KR102413766B1 (ko) 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US9997533B2 (en) 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102435524B1 (ko) * 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US9646989B1 (en) 2015-11-18 2017-05-09 Kabushiki Kaisha Toshiba Three-dimensional memory device
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US9679907B1 (en) 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
US20170278851A1 (en) * 2016-03-23 2017-09-28 Kabushiki Kaisha Toshiba Semiconductor memory device
US9748262B1 (en) 2016-04-13 2017-08-29 Macronix International Co., Ltd. Memory structure and manufacturing method of the same
US9859298B1 (en) 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
US9960045B1 (en) 2017-02-02 2018-05-01 Applied Materials, Inc. Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure
US10269824B2 (en) 2017-04-01 2019-04-23 Intel Corporation Non-volatile memory structures having multi-layer conductive channels
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082581A (ja) * 2011-01-25 2011-04-21 Tokyo Electron Ltd メモリ装置
JP2012248691A (ja) * 2011-05-27 2012-12-13 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2015177013A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US20160351582A1 (en) * 2015-05-26 2016-12-01 Nambin Kim Semiconductor device
JP2017139036A (ja) * 2016-02-01 2017-08-10 東芝メモリ株式会社 メモリデバイス
US20170229474A1 (en) * 2016-02-09 2017-08-10 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11765903B2 (en) 2017-08-11 2023-09-19 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US11923407B2 (en) 2017-08-11 2024-03-05 Micron Technology, Inc. Memory device including voids between control gates
US11943924B2 (en) 2017-08-11 2024-03-26 Micron Technology, Inc. Void formation for charge trap structures

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