JP2013543266A - 縦型半導体メモリデバイス及びその製造方法 - Google Patents

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Abstract

半導体基板（１００）の上に形成された縦型半導体デバイスについて説明する。半導体基板（１００）の上に、交互に並ぶ水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）と水平導電性ゲート層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）とを有する水平層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０）が形成される。各水平導電性ゲート層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）は、２つの水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）の間に位置し、かつ当該層に直接に接触している。電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）を有するスタック（１２０）を垂直チャネル半導体領域（１１０）が貫通して延びる。電荷蓄積層は、この層に沿って電荷が拡散できず、デバイスからの改善した読出しを可能にするよう不連続である。

Description

本発明は、縦型半導体デバイスに関し、特に、これに限られないが３次元スタック型半導体メモリデバイス及びその製造方法に関する。
メモリデバイスにおいて、ビット密度を増加させ、ビットコストを低下させることについての継続的なニーズが存在し、新たな代替品として、３次元（３Ｄ）スタック(stack)メモリのような超高密度メモリ技術が提案されている。多層スタック型メモリについての一つの可能な解決手段は、ＢｉＣＳ（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術(Tanaka et al. in "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", VLSI Technology Symposium 2007)を用いることである。ＢｉＣＳ技術では、多層スタック型メモリアレイはいわゆるパンチアンドプラグ(punch and plug)によって形成される。電極プレートの全スタックが穿孔され、別の電極材料によって塞がれる。
別の電極材料によって塞がれる前のパンチホールに電荷蓄積(storage)層が設けられる場合、蓄積した電荷は、電荷蓄積層に沿って拡散して、電荷の検知可能な領域から離れる傾向がある。また、蓄積した電荷は、近接領域に拡散し、近接領域に存在する電荷と干渉する可能性がある。このような干渉は、近接領域及び電荷の拡散元の領域に位置する電荷の、信頼性の高い読出しを妨げる。
この影響は、デバイス内で電荷が蓄積される領域間の間隔を増加させることによって低減できるが、これは不都合なことに、デバイスのさまざまな領域について、大きさの制限と垂直方向での分離をもたらす。
それゆえ、本発明の目的は、電荷漏洩が充分に低下した縦型半導体デバイスを提供することである。
本発明の別の目的は、改善された縦型不揮発性メモリデバイス及びかかるデバイスの製造方法を提供することである。
本発明の更なる目的は、改善された性能を有する縦型半導体デバイス及びかかる縦型半導体デバイスの製造方法を提供することである。
本発明の更なる目的は、改善された密度を有する縦型半導体メモリデバイス及びかかる半導体メモリデバイスの製造方法を提供することである。
本発明の第１の態様によれば、
半導体基板と、
半導体基板の上に形成された水平層のスタックであって、交互に並ぶ水平誘電体層と水平導電性ゲート層とを有し、各水平導電性ゲート層は、２つの水平誘電体層の間に位置し、かつ当該水平誘電体層に直接に接触しているスタックと、
水平層のスタックを貫通する垂直チャネル半導体領域と、
電荷蓄積層とを備え、
電荷蓄積層は、不連続であり、かつ、垂直チャネル半導体領域と各水平導電性ゲート層との間の少なくとも１つの界面にのみ存在することを特徴とする縦型半導体デバイスが提供される。
電荷蓄積層において、孤立した(discrete)電荷領域を有することにより、蓄積した電荷は、それが検知されることになる領域から離れることができない。
さらに、縦型半導体デバイスにおける各メモリセルとそれらの間隔は、垂直方向、即ち基板とその上に形成される層に垂直な方向に小さくすることができる。
このように、優れた性能と高い密度を有する縦型メモリデバイスを設けることができる。
一実施形態では、縦型半導体デバイスは、垂直チャネル領域に平行であって、かつ当該垂直チャネル領域から所定の距離Ｄを隔てた垂直誘電体領域をさらに備える。好ましくは、各水平誘電体層は、垂直チャネル半導体領域と垂直誘電体領域の両方に接触している。
好ましい実施形態では、垂直誘電体領域及び各水平誘電体層は、同じ誘電体材料を含む
有利には、電荷蓄積層は、電荷捕捉(trap)層を有する。
他の実施形態では、電荷蓄積層は、追加の誘電体層をさらに有する。この実施形態では、電荷蓄積層は、少なくとも電荷トンネル層、電荷捕捉層及び電荷遮断(block)層を有する層のスタックを含んでもよい。水平誘電体層は、当該水平誘電体層と垂直チャネル領域との間に位置する電荷トンネル層を介して、当該垂直チャネル領域と電気的に接触していることが好ましい。
垂直誘電体領域は、空隙絶縁部(air-gap insulation)を有してもよい。
本発明の別の態様によれば、
ａ）半導体基板を準備する工程と、
ｂ）半導体基板の上に水平層のスタックを形成する工程であって、当該スタックは、交互に並ぶ導電性層と誘電体層とを有するようにした工程と、
ｃ）層のスタックを貫通する垂直チャネルを形成する工程であって、当該垂直チャネルは、側壁面と底面とを有するようにした工程と、
ｄ）垂直チャネルの側壁面に電荷蓄積層を形成する工程とを含み、
工程ｄ）は、電荷蓄積層が層のスタックの水平導電性層と直接に接触する側壁面の領域の上でのみ電荷蓄積層を形成することを含むことを特徴とする、縦型半導体デバイスの製造方法が提供される。
費用対効果の高い統合フローを縦型半導体メモリデバイスの製造に適用できることは、本発明の方法の利点である。
一実施形態では、工程ｄ）は、電荷蓄積層を形成する前に、交互に並ぶ水平導電性層と誘電体層の一部を除去する工程を含んでもよい。
また、工程ｄ）は、層のスタックの水平誘電体層と直接に接触する電荷蓄積層の一部を除去することを含んでもよい。この場合、電荷蓄積層の一部を除去する工程は、当該電荷蓄積層を改変することを含んでもよい。
他の実施形態では、電荷蓄積層は導電性層を含み、電荷蓄積層を改変する工程は、該導電性層を酸化して誘電体層を形成することを含んでもよい。
更なる実施形態では、工程ｄ）は、垂直チャネルの側壁面で、少なくとも電荷トンネル層、電荷捕捉層及び電荷遮断層を有する層のスタックを形成することを含む。
理想的には、工程ｄ）は、垂直チャネルから距離Ｄの位置で、層のスタックを貫通する垂直誘電体領域を形成することを含む。
また、垂直誘電体領域を形成する工程は、層のスタックを貫通する開口部を形成する工程であって、当該開口部は、垂直チャネルから距離Ｄの位置にあるようにした工程と、露出した水平誘電体層を除去して電荷蓄積層の一部を露出させる工程と、誘電体層で開口部を充填する工程とを含んでもよい。
最終ステップとして、好ましくは、工程ｄ）は、電荷蓄積層の形成後、垂直チャネルを半導体材料で充填することをさらに含む。
本発明の他の実施形態では、縦型半導体デバイスの読出し、及び／又は書込みをする方法を提供することができる。
本発明のよりよい理解のために、一例ではあるが、添付の図面を参照する。
本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するために用いられる製造工程に対応する断面図を示す。 本発明に係る縦型半導体デバイスを形成するための工程のフローチャートを示す。
特定の実施形態に関して、特定の図面を参照しつつ本発明について説明する。しかし、本発明はこれに限定されない。図面は概略的かつ非限定的である。説明目的のために、図面ではいくつかのエレメントの大きさが誇張され、また、スケール通り描かれていないことがある。
本明細書で使用する用語「垂直、縦」(vertical)及び「水平」(horizontal)は、図面の特定の方向を指すのであって、これらの用語は本明細書で説明する具体的な実施形態を限定するものではないことが理解されるであろう。
説明での用語「第１」、「第２」などは、類似のエレメントを区別するために用いており、必ずしもシーケンス順又は時系列を表すために用いているのではない。こうして用いた用語は、好適な状況下で交換可能であり、本明細書で説明した本発明の実施形態は、本明細書で説明、図示したものとは別のシーケンスで動作可能であると理解すべきである。
さらに、説明での用語「上(top)」、「下(bottom)」、「〜の上(over)」、「〜の下(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本発明の実施形態は、本明細書で説明又は図示した以外の向きで動作可能である。例えば、エレメントの「下位(underneath)」と「上方(above)」とは、このエレメントの反対側に位置することを示す。
本発明に係る縦型半導体デバイスの製造方法について、図１２のフローチャートを参照して、種々の工程をより詳細に説明する図１〜１１を参照しつつ説明する。
本発明に係る縦型半導体デバイスについての製造工程のフローチャート２００を図１２に示す。
最初の工程（工程２０１）は、上に層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０が形成される半導体基板１００を準備する（図１）ことを含む。半導体基板１００は、半導体材料を含み、例えばシリコン基板である。
半導体材料は、モノクリスタル(monocrystalline)又は単結晶(single crystalline)でもよい。用語「モノクリスタル」又は単結晶は、試料が連続的な結晶格子を有し、結晶格子は試料の端まで切れ目なく、結晶粒界を有しないような材料を意味する。
半導体材料は、多結晶でもよい。用語「多結晶」材料は、複数の小さい材料の結晶を含む材料を意味する。例えば多結晶シリコンは、複数の小さいシリコン結晶を含む材料である。
半導体材料は、アモルファスでもよい。用語「アモルファス」は、材料の非結晶性同素体の形態を意味する。例えばシリコンは、アモルファス（ａ−Ｓｉ）、単結晶（ｃ−Ｓｉ）、又は多結晶（ポリＳｉ）が可能である。
半導体材料は、好ましくはモノクリスタル又は単結晶であり、例えばモノクリスタルＳｉである。
図１に示すように、半導体基板１００の上に、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を設ける（工程２０２）。層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０は、交互に並ぶ(alternating)導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３と誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆとを有する。層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０は、少なくとも、層の下側スタック１２０ａ、層の中間スタック１２０ｂ及び層の上側スタック１２０ｃに分割できる。層１２０ａの下側スタック１２０ａは、半導体基板１００の上の誘電体層１０４ａの上に形成された下側導電性層１０１を有する。層の中間スタック１２０ｂは、図示しているように、少なくとも１つの中間誘電体層１０４ｂ，１０４ｃ，１０４ｄの上に形成された少なくとも１つの中間導電性層１０２ａ，１０２ｂ，１０２ｃを有し、最下位の中間誘電体層１０４ｂは、層の下側スタック１２０ａの上に形成される。層の上側スタック１２０ｃは、上側導電性層１０３の上に形成された上側誘電体層１０４ｆを有し、その上側導電性層１０３は、層の中間スタック１２０ｂの上に形成されている。
層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０は、第１方向、具体的には水平方向に設けられている。これは、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆが半導体基板１００の上面と同じ方向に設けられていることを意味する。
３次元メモリデバイスを製造するためには、少なくとも１つの結合した(associated)チャネルを有する縦型トランジスタが必要である。これに関して、導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３に対応するゲートプレートのスタックが設けられる。各ゲートプレートは、最下位の導電性層１０１に対応すると共に下側セレクトゲートとしての役割を果たす最下位のゲートプレートと、最上位の導電性層１０３に対応すると共に上側セレクトゲートとしての役割を果たす最上位のゲートプレートとを除いて、コントロールゲートとして機能する。代替として、例えば、パイプ型ＢｉＣＳ(pipe-BiCS)半導体デバイスの場合、最上位のゲートプレートは、下側と上側の両方のセレクトゲートとして機能してもよい。上側セレクトゲートと下側セレクトゲートとの間には、中間導電性層１０２ａ，１０２ｂ，１０２ｃに対応する複数のコントロールゲートが設けられる。中間導電性層１０２ａ，１０２ｂ，１０２ｃの数は、最終のメモリデバイスのビット密度を決定する。より多くの中間導電性層又はコントロールゲートを追加することによって、メモリデバイスのプロセスフローを複雑にすることなく、ビット密度を増加させることができる。
最も単純な形態では、層のスタックは３つの導電性層のみを含んでもよく、最下位の導電性層は下側セレクトゲートを形成し、最上位の導電性層は上側セレクトゲートを形成し、中間の導電性層はコントロールゲートを形成してもよい。しかし、改善されたビット密度のためには、結合した中間誘電体層と一緒に、１つよりも多い中間導電性層を形成する必要がある。メモリデバイスの大きい密度のためには、層の中間スタックは、中間誘電体層によって互いに分離した８から６４の、或いはさらに多い数の中間導電性層を有する。
層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０は、当業者に既知の標準堆積技術、例えば化学気相成長（ＣＶＤ）、より好ましくは低圧ＣＶＤ（ＬＰＣＶＤ）を使用して形成できる。
次の工程、図２に示す工程２０３では、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０内に、少なくとも１つのホール又はトレンチ１０５が設けられる。ホール１０５は、側壁面１０５ａと底面１０５ｂを有する。好ましい実施形態によれば、各ホール１０５が設けられ、これにより下位の半導体基板１００の一部が露出してもよい。しかし代替として、例えば、パイプ型ＢｉＣＳ半導体デバイスの場合には、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を貫通する少なくとも２つのホール１０５が設けられる。ホール１０５は、半導体基板１００の上で互いに接続されている。
ホール１０５内で、縦型半導体又はメモリデバイスの垂直チャネル領域が形成されることになる。用語「垂直、縦」(vertical)は、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の第１方向に略垂直な第２方向に従うことを意味する。トランジスタチャネル用のホールは、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を貫通するように形成される(punch through)。各ホール１０５の形成は、当業者に既知の標準プロセス技術、例えば、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の上にハードマスク層を形成し、当該ハードマスク層の上にフォトレジスト層を形成することと、フォトレジスト層を露光させ、エッチングすることにより、ハードマスク層をパターニングすることと、フォトレジスト層を除去した後、ハードマスク層を使用して層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を貫通するようにエッチングすることで層のスタック内に垂直ホールを形成することと、を含むリソグラフィ工程を使用して達成できる。層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を貫通する１つのホール１０５を設けることにより、層のスタック１２０の一部が除去され、具体的には、交互に並ぶ導電性層と誘電体層の一部が除去される。
ホール１０５、即ち垂直ホールの形成後、工程２０４（図１２）の一部として、図３に示すようにトレンチ１０５の側壁面１０５ａと底面１０５ｂの上に電荷蓄積層１０６が形成される。電荷蓄積層１０６は、ホール内でコンフォーマル(conformally)に、即ちホール１０５の側壁面１０５ａと底面１０５ｂに沿って形成される。これは、電荷蓄積層１０６がホール１０５の側壁面１０５ａと底面１０５ｂの両方に設けられ、これによりホール内にキャビティ１０８が残ることを意味する。このようにして、垂直電荷蓄積層１０６は、ホール１０５の側壁面で形成される。
電荷蓄積層１０６は、１層、又はゲート誘電体層１０６ａ，１０６ｂ，１０６ｃのスタックを有してもよい。一実施形態によれば、ゲート誘電体層のスタックは、２つの誘電体層の間に、所謂電荷捕捉層１０６ｂ、所謂電荷遮断層１０６ａ及び所謂電荷トンネル層１０６ｃを有する。
一実施形態によれば、電荷捕捉層１０６ｂは、大きい電荷捕捉密度（典型的には１ｅ１９ｔｒａｐｓ／ｃｍ３）を有する誘電体層であって、当該大きい電荷捕捉密度を有する誘電体層と比較して充分に小さい電荷捕捉密度を有する２つの誘電体層の間に挟持されてもよい。本明細書で使用する場合、１ｅ１９ｔｒａｐｓ／ｃｍ３は、１０１９ｔｒａｐｓ／ｃｍ３を指す。好ましくは、ゲート誘電体層１０６のスタックは、２つの酸素含有誘電体層１０６ａ，１０６ｃの間に挟持された窒化物含有誘電体層１０６ｂを含む。例えば、ゲート誘電体層１０６のスタックは、２つのＳｉＯ２層の間に挟持されたＳｉ３Ｏ４層のスタックでもよい。ゲート誘電体層１０６のスタックはまた、ＯＮＯ又は酸素／窒化物／酸素スタックと呼ばれることも多い。
他の実施形態では、電荷捕捉層１０６ｂは、例えば、２つのＳｉＯ２層の間に挟持されたポリＳｉ層のスタックでもよい。２つの外側の誘電体層はまた、ｈｉｇｈ−ｋ（高誘電率）誘電体層を含んでもよい。
電荷蓄積層（又はゲート誘電体層のスタック）１０６はまた、縦型メモリデバイスのトンネルとも呼ばれる。電荷蓄積層１０６は、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０内の、上記のようにホール１０５内で形成されることになる垂直チャネル領域内にコントロールゲートとセレクトゲートを形成する導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３によって形成されるゲート間のゲート誘電体として機能することになる。
電荷蓄積層１０６又はゲート誘電体層のスタックの形成後、側壁１０８ａと底壁１０８ｂを有するキャビティ１０８が設けられる。工程２０４（図１２）の一部でもある図４に示すように、キャビティ１０８の底壁１０８ｂの一部を開口することにより、下位の半導体材料の一部を露出させることができる。キャビティ１０８の底壁１０８ｂの一部を開口することは、キャビティ１０８の底壁１０８ｂの上に形成される電荷蓄積層１０６の一部を除去することを含む。これは、好ましくは異方性エッチング工程を用いて行われる。
代替として、キャビティ１０８の底壁１０８ｂで電荷蓄積層１０６の一部を除去する前に、トレンチの底部を開口するエッチング工程（図示せず）中に、電荷蓄積層１０６の上に、トレンチ又はキャビティの側壁１０８ａで電荷蓄積層１０６を保護することになるキャップ層が設けられてもよい。キャップ層を使用することにより、電荷蓄積層の界面、又は、ゲート誘電体層のスタックの場合にはゲート誘電体層のスタックからの上側誘電体層の界面は、キャビティ１０８の底壁１０８ｂでの電荷蓄積層１０６の一部のエッチング工程及び／又は洗浄工程中に、もとの状態が維持される。ホールの底部のエッチング及び／又は洗浄後、キャップ層を除去できる。
トレンチの底部１０８ｂの一部の開口後、図５に示すように、キャビティ１０８は充填材１０９で充填される。これは、図１２のステップ２０５に対応する。充填材は、好ましくはアモルファス半導体材料、例えばアモルファスシリコン（ａ−Ｓｉ）を含む。当該充填材料は、半導体基板１００を構成する材料と同じ材料でもよい。充填材は、多結晶又はモノクリスタル半導体材料でもよい。トレンチ又はキャビティ１０８の充填は、化学気相成長(ＣＶＤ)、又はより好ましくは、低圧化学気相成長(ＬＰＣＶＤ)を用いて行うことができる。代替として、充填材は、ガスクラスタイオンビーム蒸着（ＧＣＩＢ）を使用してホール内に設けられてもよい。
ホールの充填後、ホールを充填するために使用されたアモルファス半導体材料１０９は、チャネル材料に変換される。充填材１０９の材料は好ましくはアモルファス半導体材料であり、半導体基板材料１００は好ましくはモノクリスタルであるため、好ましくはアモルファス半導体材料がモノクリスタル半導体材料に変換される。例えば、充填材１０９はアモルファスシリコン（ａ−Ｓｉ）で構成されてもよく、モノクリスタルシリコン（ｃ−Ｓｉ）に変換されてもよい。この変換は、例えば固相エピタキシャル再成長（ＳＰＥＲ）を用いて行うことができる。
図６に示すように、充填材１０９を変換することにより、変換された充填材１１０から縦型メモリデバイス用の垂直チャネルが形成される。縦型半導体デバイスは、統合フロー(integration flow)におけるこの点で、既に、側壁面に沿って電荷蓄積層を有する垂直チャネルを有しており、当該電荷蓄積層は、水平層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆの交互のスタックと接触している。
モノクリスタルチャネル領域１１０は、高い移動度と、例えば最先端の多結晶チャネル領域と比較した場合の、移動度や閾値電圧といったデバイス特性の不均一な変化につながりうる欠陥の低い濃度という利点を有するが、充填材は、多結晶でもよい。
このように、メモリデバイスは、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の全長に沿って、即ち垂直チャネル領域の長さ／深さに沿って、連続する電荷蓄積層１０６を有する。
上記のように、蓄積した電荷が、電荷蓄積層に沿って、具体的に言うとゲート誘電体層のスタックの場合には電荷捕捉層に沿って拡散し、これにより検知可能な領域、即ち電荷蓄積層１０６と層のスタック１２０の導電性層１０２ａ，１０２ｂ，１０２ｃとの間の界面での領域から離れることになることは欠点である。また、蓄積した電荷は、近接セルに向かって拡散し、これにより近接セルでの蓄積電荷と干渉し、もはや高い信頼性で読み出すことができない可能性がある。この影響は、電荷が蓄積される領域間の間隔を増加させることにより低減することができる。これは、大きさの最小限度と列内での異なるセルの垂直方向における分離をもたらす。それゆえ、必要とされる領域のみに存在して蓄積した電荷の漏洩を妨げるような電荷蓄積層、即ち、垂直チャネルと、導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３、つまり縦型半導体デバイスのゲートプレート、との間の界面にのみ存在する電荷蓄積層を有することに対するニーズが存在する。
垂直チャネル領域の形成後、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を貫通する垂直誘電体領域が形成される。それゆえ、図７に示すように、半導体デバイスのチャネル領域１１０から所定の距離Ｄを隔てて、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０を貫通する別の開口部１１１が設けられる。一実施形態によれば、距離Ｄは０ではない。距離Ｄは、好ましくは５０ｎｍより小さく、より好ましくは３０ｎｍより小さく、さらに好ましくは２０ｎｍより小さく、さらに好ましくは１０ｎｍより小さい。換言すると、各ホールと開口部１１１との間に層のスタック（交互に並ぶ水平導電性層と水平誘電体層の）が存在する必要がある。他の実施形態では、開口部１１１は、２つの隣接するチャネル領域の間に設けられてもよい（図示せず）。
開口部１１１は、チャネル領域を規定するホール形成と類似の技術を使用して形成(punch through)されてもよい。開口部１１１はまた、トレンチでもよい。
開口部１１１の形成は、当業者に既知の標準の加工技術、例えば、層のスタックの上にハードマスク層を形成し、当該ハードマスク層の上にフォトレジスト層を形成することと、フォトレジスト層を露光させ、エッチングすることにより、ハードマスク層をパターニングすることと、フォトレジスト層を除去した後、ハードマスク層を使用して、層のスタックを貫通する垂直ホールを、エッチングによって層のスタックに形成することと、ハードマスク層を除去することとを含む、リソグラフィ工程によって行うことができる。
好ましい実施形態によれば、別の開口部１１１が設けられ、下位の半導体基板１００の一部が露出してもよい。
別の開口部１１１を形成することにより、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３と誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆの一部が、当該別の開口部１１１の側壁面に露出する。別の開口部１１１を形成することにより、下位の半導体基板１００の一部が別のホールの底部に露出してもよい。
別の開口部１１１が設けられた後、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆは除去され、これにより図８に示すように、電荷蓄積層１０６、具体的には、ゲート誘電体層のスタックの場合には、垂直チャネル領域１１０の側壁面に沿って存在する電荷遮断層１０６ａが露出する。層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆは、誘電体層の等方性エッチングにより除去されてもよい。エッチングは、ドライエッチングでもウェットエッチングでもよい。例えば、露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆを除去するために、フッ化水素（ＨＦ）エッチングを用いることができる。層のエッチングは、層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタック１２０の導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３を侵す(affect)べきではない。このエッチング工程の間、誘電体層と接触する電荷蓄積層１０６の一部は、侵されても部分的にエッチングされてもよい。ゲート誘電体層のスタックの場合、電荷遮断層１０６ａもまた、誘電体層のエッチング工程中に部分的に又は完全にエッチングされてもよい。電荷蓄積層を除去又は改変(alter)することが、具体的には、ゲート誘電体層のスタックの場合には次の工程で電荷捕捉層１０６ｂを除去することが目標であるので、誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのエッチング工程が電荷蓄積層１０６の一部も侵すことが好都合であろう。
露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆの一部と、場合によっては電荷蓄積層１０６の一部との除去後、露出した電荷蓄積層１０６の残った部分は、電荷がもはや、垂直チャネル領域と誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ及び電荷蓄積層１０６との間の界面領域での電荷蓄積層を通って、具体的には、ゲート誘電体スタックを使用する場合には電荷捕捉層１０６ｂを通って移動できないように、除去又は改変される。
露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆの除去後、電荷蓄積層１０６は、さらに除去又は改変されてもよい。
電荷蓄積層１０６が１層を含む一実施形態によれば、露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆの除去後、電荷蓄積層１０６は完全に除去される。これは、図９に示すように、電荷蓄積層１０６は導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間の界面１２１にのみ存在し続けるが、誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆとの間の別の界面１２０では除去されることを意味する。
電荷蓄積層１０６が誘電体層１０６ａ，１０６ｂ，１０６ｃのスタックを有する他の実施形態によれば、大きい捕捉密度、即ち１ｅ１９ｔｒａｐｓ／ｃｍ３より大きい捕捉密度を有する、例えば窒化物誘電体層である電荷捕捉層１０６ｂが、少なくとも除去又は改変される（図示せず）。
電荷蓄積層１０６又は電荷捕捉層１０６ｂの除去は、エッチングにより行うことができる。このエッチング工程中、電荷蓄積層１０６の露出した部分のみを除去することができる。垂直チャネル領域と導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間に存在する電荷蓄積層部分１２１は、ゲート誘電体スタックのこの部分が垂直チャネル領域と導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間でゲート絶縁層として機能するので、このエッチング工程の後も存在し続ける必要がある。電荷蓄積層１０６ａ，１０６ｂ，１０６ｃが例えば、Ｓｉ３Ｎ４のような窒化物ベースの電荷捕捉層１０６ｂを有する場合、リン酸を使用したウェットエッチングを用いて、導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３間に存在する層を除去できる。
層１０６ａ，１０６ｂ，１０６ｃのゲート誘電体スタックの場合、蓄積した電荷が隣接する近接セルに向かって拡散し、近接セルで蓄積した電荷に干渉してそれがもはや高い信頼性で読み出しできないようになるのを防止するために、少なくとも電荷蓄積層１０６ｂが除去又は改変される必要がある。電荷蓄積層１０６ｂが除去又は改変されるために、外側の誘電体層１０６ａは、除去又は改変されて電荷蓄積層１０６ｂへのアクセスを有する必要がある。
導電性電荷蓄積層１０６ｂに例えば多結晶シリコンを使用する他の実施形態では、導電性電荷蓄積層は改変されて新たな誘電体層が形成されてもよい。これは、電荷蓄積層の酸化によって行うことができる。他の実施形態では、可能であれば、導電性電荷蓄積層１０６ｂはまた、可能であればエッチング工程を使用して除去されてもよい。
導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３と垂直チャネル１１０との間に存在していた電荷捕捉層１０６ｂの一部が除去又は改変されるので、この層に沿って電荷は拡散しない。
露出した誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆの一部の除去後、露出したゲート誘電体層１０６ａ，１０６ｂ，１０６ｃの残った部分は、酸化されてもよい。このように、少なくとも中間誘電体層１０６ｂは、この層１０６ｂに沿って電荷が拡散しないように改変される。
ゲート誘電体層の除去又は酸化工程中、垂直チャネル領域１１０と導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間に存在するゲート誘電体層のアンダーカット又は下位酸化(under oxidation)がいくらか存在してもよい。エッチング又は酸化パラメータを調整することによって、このアンダーカット又は下位酸化を最小限に抑えることができる。
ゲート誘電体層の一部を除去又は改変する工程の後、開口領域１１１，１２０が再充填される。図１０に示すように、ホール又は開口領域１１１，１２０は、例えばＳｉＯ２又はｌｏｗ−ｋ（低誘電率）誘電体材料のような誘電体材料１１３で再充填することができる。これは、化学気相成長（ＣＶＤ）、又はより好ましくは低圧化学気相成長（ＬＰＣＶＤ）を使用して行うことができる。代替として、充填材は、ガスクラスタイオンビーム蒸着（ＧＣＩＢ）を使用してホールに設けられてもよい。代替として、開口領域１１１，１２０を充填するために空隙絶縁(air-gap isolation)技術を使用してもよい。
本発明に係る縦型半導体デバイスを図１１に示す。縦型半導体デバイスは、縦型フラッシュメモリデバイスでもよい。垂直メモリデバイスのチャネル領域１１０は、好ましくは半導体基板１００と同じ材料を含む。より好ましくは、半導体基板とチャネル領域は、モノクリスタル半導体材料を含んでもよい。
垂直チャネル領域と半導体基板の半導体材料の結晶性は、好ましくはモノクリスタルである。
縦型半導体メモリデバイスは、半導体基板１００の上の、交互に並ぶ水平誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆと水平導電性ゲート層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３とのスタックをさらに備える。縦型半導体メモリデバイスは、半導体基板１００から交互の水平層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆのスタックを貫通して延びる垂直チャネル領域１１０をさらに備える。縦型半導体メモリデバイスは、垂直チャネル領域１１０と水平導電性ゲート層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間の界面にのみ位置する、不連続な又は孤立した電荷蓄積層１０６をさらに備える。したがって、電荷蓄積層１０６は、垂直チャネル領域１１０と水平誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆとの間には存在しない。不連続な電荷蓄積層１０６はまた、水平誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆと水平導電性ゲート層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間には存在しない。
電荷蓄積層は、上記の通り、単層１０６でもよく、層１０６ａ，１０６ｂ，１０６ｃのスタックでもよい。
最先端では、電荷蓄積層は垂直チャネル領域と水平層のスタックとの間の界面で、垂直チャネル領域に沿って連続的に存在するのに対し、本発明に係る縦型半導体メモリデバイスの場合、電荷蓄積層は必要とされる領域にのみ存在し、即ち垂直チャネル領域１１０と水平導電性ゲート層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間でゲート誘電体層を形成することは利点である。電荷蓄積層１０６が不連続で、これにより分断される(interrupted)という事実に起因して、電荷蓄積層１０６は、垂直チャネル領域１１０と水平誘電体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆとの間の界面には存在しない。蓄積された電荷が、それが検知される領域、即ち垂直チャネル領域１１０と水平導電性ゲート層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３との間の領域から離れることができないことは利点である。
本発明の別の態様は、本明細書で説明した少なくとも１つの実施形態に係る縦型半導体メモリデバイス上での読出し及び／又は書込み動作を実施する方法に関する。読出し及び／又は書込み動作を実施する方法は、導電性層１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３と垂直チャネル領域の上面（図示せず）で規定される、いわゆるワード線とビット線にそれぞれ特定の電圧を印加することを含む。
先の説明は、本発明の特定の実施形態について詳細に説明している。しかし、文章中でいかに詳細に先の説明がなされていようと、本発明を多くの方法で実施できることが理解されるであろう。本発明の特定の特徴又は態様を説明する場合の特定の用語の使用は、その用語が本明細書内で再定義され、当該用語に関連する本発明の特徴又は態様のいずれかの特定の特性を含むように制限されることを意味する、と解釈すべきではないことに留意する必要がある。
上記の詳細な説明は、種々の実施形態に適用される本発明の新規な特徴を示し、説明し、指摘してきたが、当業者によって、図示したデバイス又はプロセスの形態と細部における種々の省略、置換及び変更が本発明から逸脱することなくなされることが理解されるであろう。

Claims (18)

  1. 半導体基板（１００）と、
    半導体基板（１００）の上に形成された水平層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）であって、交互に並ぶ水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）と水平導電性ゲート層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）とを有し、各水平導電性ゲート層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）は、２つの水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）の間に位置し、かつ該水平誘電体層に直接に接触しているスタックと、
    水平層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）を貫通して延びる垂直チャネル半導体領域（１１０）と、
    電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）とを備え、
    電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）は、不連続であり、かつ、垂直チャネル半導体領域（１１０）と各水平導電性ゲート層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）との間の少なくとも１つの界面（１２１）にのみ存在することを特徴とする縦型半導体デバイス。
  2. 垂直チャネル領域（１１０）に平行であって、かつ該垂直チャネル領域から所定の距離（Ｄ）を隔てた垂直誘電体領域（１１３）をさらに備えた、請求項１に記載の縦型半導体デバイス。
  3. 各水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）は、垂直チャネル半導体領域（１１０）と垂直誘電体領域（１１３）の両方に接触している、請求項２に記載の縦型半導体デバイス。
  4. 垂直誘電体領域（１１３）及び各水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）は、同じ誘電体材料を含む、請求項２又は３に記載の縦型半導体デバイス。
  5. 電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）は、電荷捕捉層（１０６ｂ）を有する、請求項１〜４のいずれか１項に記載の縦型半導体デバイス。
  6. 電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）は、追加の誘電体層をさらに有する、請求項１〜５のいずれか１項に記載の縦型半導体デバイス。
  7. 電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）は、少なくとも電荷トンネル層（１０６ａ）、電荷捕捉層（１０６ｂ）及び電荷遮断層（１０６ｃ）を有する層のスタックを含む、請求項６に記載の縦型半導体デバイス。
  8. 水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）は、該水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）と垂直チャネル領域（１１０）との間に位置する電荷トンネル層（１０６ａ）を介して、該垂直チャネル領域（１１０）と電気的に接触している、請求項７に記載の縦型半導体デバイス。
  9. 垂直誘電体領域（１１３）は、空隙絶縁部を有する、請求項１〜８のいずれか１項に記載の縦型半導体デバイス。
  10. ａ）半導体基板（１００）を準備する工程と、
    ｂ）半導体基板（１００）の上に水平層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）を形成する工程であって、該スタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）は、交互に並ぶ導電性層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）と誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）とを有するようにした工程と、
    ｃ）層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）を貫通する垂直チャネル（１０８）を形成する工程であって、該垂直チャネル（１０８）は、側壁面（１０８ａ）と底面（１０８ｂ）とを有するようにした工程と、
    ｄ）垂直チャネル（１０８）の側壁面（１０８ａ）に電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）を形成する工程とを含み、
    工程ｄ）は、電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）が層のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）の水平導電性層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）と直接に接触する側壁面（１０８ａ）の領域の上でのみ該電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）を形成することを含むことを特徴とする、縦型半導体デバイスの製造方法。
  11. 工程ｄ）は、電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）を形成する前に、交互に並ぶ水平導電性層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３）と誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）の一部を除去する工程を含む、請求項１０に記載の方法。
  12. 工程ｄ）は、層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）の水平誘電体層（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）と直接に接触する電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）の一部を除去することを含む、請求項１０又は１１に記載の方法。
  13. 電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）の一部を除去する工程は、該電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）を改変することを含む、請求項１２に記載の方法。
  14. 電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）は導電性層を含み、
    電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）を改変する工程は、該導電性層を酸化して誘電体層を形成することを含む、請求項１３に記載の方法。
  15. 工程ｄ）は、垂直チャネル（１０８）の側壁面（１０８ａ）で、少なくとも電荷トンネル層（１０６ａ）、電荷捕捉層（１０６ｂ）及び電荷遮断層（１０６ｃ）を有する層のスタック（１０６）を形成することを含む、請求項１０〜１３のいずれか１項に記載の方法。
  16. 工程ｄ）は、垂直チャネル（１１０）から距離Ｄの位置で、層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）を貫通する垂直誘電体領域（１１３）を形成することを含む、請求項１０〜１５のいずれか１項に記載の方法。
  17. 垂直誘電体領域（１１３）を形成する工程は、
    層（１０１，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ）のスタック（１２０，１２０ａ，１２０ｂ，１２０ｃ）を貫通する開口部（１１１）を形成する工程であって、該開口部（１１１）は、垂直チャネル（１１０）から距離Ｄの位置にあるようにした工程と、
    露出した水平誘電体層を除去して電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）の一部を露出させる工程と、
    誘電体層（１１３）で開口部（１１１）を充填する工程とを含む、請求項１６に記載の方法。
  18. 工程ｄ）は、電荷蓄積層（１０６，１０６ａ，１０６ｂ，１０６ｃ）の形成後、垂直チャネル（１０８）を半導体材料（１１０）で充填することをさらに含む、請求項１０〜１７のいずれか１項に記載の方法。
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