JP2012004249A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】 隣接メモリセル間の電荷の移動を抑制することができ、メモリセルの電荷保持特性の向上をはかる。
【解決手段】 シリコン基板１０上に柱状に形成されたシリコン層７０と、シリコン層７０を囲むようにトンネル絶縁膜６０，電荷蓄積層５０，及びブロック絶縁膜４０が形成されたゲート絶縁膜部と、ゲート絶縁膜部を囲むように形成され、且つ基板１０上に複数の層間絶縁膜２０と複数の制御ゲート電極層３０が交互に積層された積層構造部とを有し、シリコン層７０，トンネル絶縁膜６０，電荷蓄積層５０，ブロック絶縁膜４０，及び制御ゲート電極層３０からなる縦型トランジスタでメモリセルを構成した半導体記憶装置であって、電荷蓄積層５０は、縦方向に隣接するメモリセル間に電荷蓄積層５０のメモリセルに隣接する部分よりもトラップ準位の低い領域を有する。
【選択図】 図１
【解決手段】 シリコン基板１０上に柱状に形成されたシリコン層７０と、シリコン層７０を囲むようにトンネル絶縁膜６０，電荷蓄積層５０，及びブロック絶縁膜４０が形成されたゲート絶縁膜部と、ゲート絶縁膜部を囲むように形成され、且つ基板１０上に複数の層間絶縁膜２０と複数の制御ゲート電極層３０が交互に積層された積層構造部とを有し、シリコン層７０，トンネル絶縁膜６０，電荷蓄積層５０，ブロック絶縁膜４０，及び制御ゲート電極層３０からなる縦型トランジスタでメモリセルを構成した半導体記憶装置であって、電荷蓄積層５０は、縦方向に隣接するメモリセル間に電荷蓄積層５０のメモリセルに隣接する部分よりもトラップ準位の低い領域を有する。
【選択図】 図１
Description
本発明の一実施形態は、縦型トランジスタからなる不揮発性メモリセルを用いた半導体記憶装置及びその製造方法に関する。
近年、縦型トランジスタからなる不揮発性メモリセルを用いた半導体記憶装置が提案されている。この装置では、シリコン基板表面上に、制御ゲート電極層（ワードライン電極層）と層間絶縁膜（ワードライン間絶縁膜層）が交互に水平に堆積される。これらの積層構造部にシリコン基板表面に対して垂直方向にトレンチが形成され、トレンチ内に電気的に絶縁された電荷蓄積層を有する縦型トランジスタが形成される。これにより、高密度なメモリセル構造を実現することができる。
しかしながら、この種の装置にあっては次のような問題があった。即ち、縦方向に隣接するメモリセル間で電荷蓄積層が繋がっており、セル蓄積電荷が隣接セルへ移動して電荷保持特性が悪化するという問題があった。通常のメモリセル構造とは異なり、縦型トランジスタを用いたメモリセル構造では、電荷蓄積層を隣接セル間で分離するのは極めて困難である。
本発明は、隣接セル間の電荷の移動を抑制することができ、メモリセルの電荷保持特性の向上をはかり得る半導体記憶装置及びその製造方法を提供することを目的とする。
本発明の一形態は、シリコン基板上に柱状に形成されたシリコン層と、前記シリコン層の側壁面を囲むようにトンネル絶縁膜，電荷蓄積層，及びブロック絶縁膜が形成されたゲート絶縁膜部と、前記ゲート絶縁膜部の側壁面を囲むように形成され、且つ前記基板上に複数の層間絶縁膜と複数の制御ゲート電極層が交互に積層された積層構造部と、を有し、前記シリコン層，トンネル絶縁膜，電荷蓄積層，ブロック絶縁膜，及び制御ゲート電極層からなる縦型トランジスタでメモリセルを構成した半導体記憶装置であって、前記電荷蓄積層は、縦方向に隣接するメモリセル間の領域に前記電荷蓄積層の前記メモリセルに隣接する部分よりもトラップ準位の低い領域を有することを特徴とする。
また、本発明の別の一態様に係わる半導体記憶装置の製造方法は、シリコン基板上に、複数の層間絶縁膜と複数の制御ゲート電極層とを交互に積層した積層構造部を形成する工程と、前記積層構造部に、前記基板の表面に対し垂直方向に沿ってセル用トレンチを形成する工程と、前記セル用トレンチの側壁に沿って、ブロック絶縁膜，電荷蓄積層，及びトンネル絶縁膜を上記順に形成する工程と、前記セル用トレンチ内に、前記トンネル絶縁膜に接してシリコン層を埋め込み形成する工程と、前記セル用トレンチの近傍で前記電荷蓄積層及び前記層間絶縁膜に素子分離用トレンチを形成した後、酸化性雰囲気で熱処理することによって、前記電荷蓄積層の前記層間絶縁膜に対向する部分を酸化する工程と、を含むことを特徴とする。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の素子構造を示す断面図である。
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の素子構造を示す断面図である。
シリコン基板１０上に、柱状のシリコン層７０が基板１０の表面と垂直方向に形成されている。図１では１つのシリコン層７０のみを示すが、実際には基板１０上にＸ方向及びこれに直交するＹ方向にマトリックス状に複数個形成されている。
シリコン層７０を囲むようにゲート絶縁膜部が形成されている。即ち、シリコン層７０の側壁面に沿ってシリコン酸化膜からなるトンネル絶縁膜６０，シリコン窒化膜からなる電荷蓄積層５０，及びシリコン酸化膜からなるブロック絶縁膜４０が上記順に形成されている。
ゲート絶縁膜部を囲むように、基板１０上に複数の層間絶縁膜２０（２１，２２，２３）と複数の制御ゲート電極層３０（３１，３２，３３）が交互に積層された積層構造部が形成されている。即ち、制御ゲート電極３１，３２，３３がシリコン基板１０上に基板表面に対して水平に形成されて、それぞれの制御ゲート電極３１，３２，３３間には、これらを電気的に分離するために層間絶縁膜２１，２２，２３が形成されている。ここで、層間絶縁膜２０はシリコン酸化膜であり、制御ゲート電極３０はポリシリコン膜である。また、制御ゲート電極層５０はメモリセルアレイのワードラインとなるものである。
ここまでの基本構成は、ＢｉＣＳ（Bit Cost Scalable）と称される不揮発性半導体記憶装置の一般的構成と同様であり、電荷蓄積層５０を有する複数の縦型トランジスタ（不揮発性メモリセル）が形成されている。そして、縦方向に隣接するトランジスタでソース／ドレインが共有されて、ＮＡＮＤセルユニットを構成している。このような構成においては、電荷蓄積層５０が縦方向に隣接するメモリセル間でつながっており、セル蓄積電荷が隣接セルへ移動して電荷保持特性が悪化するという問題がある。
そこで、本実施形態では上記構成に加えて、電荷蓄積層５０が隣接するセルトランジスタ間で分離されている。即ち、縦方向に隣接するメモリセル間で電荷蓄積層５０は分断され、この部分にはブロック絶縁膜４０やトンネル絶縁膜６０と同じシリコン酸化膜が形成されている。
このような構成であれば、縦方向に隣接するメモリセル間で電荷蓄積層５０が連続することなく、メモリセル間がシリコン酸化膜で分離されているため、電荷蓄積層領域において隣接セル間でトラップ準位を無くす（若しくは低減）することができる。従って、メモリセルに書き込まれた電荷が、隣接セルへ移動するのを未然に防止することができ、電荷保持特性の向上をはかることができる。
次に、本実施形態の不揮発性半導体記憶装置の製造方法について、図２乃至図４を参照して説明する。
まず、図２（ａ）に示すように、シリコン基板１０上に、層間絶縁膜２０（２１，２２，２３）及び制御ゲート電極層３０（３１，３２，３３）を交互に積層した積層構造部を形成する。即ち、基板１０上に、層間絶縁膜２１、制御ゲート電極層３１、層間絶縁膜２２、制御ゲート電極層３２、層間絶縁膜２３、制御ゲート電極層３３という順番で積層する。図では制御ゲート電極層３０の３層構造を示しているが、４層以上であっても良いのは勿論のことである。層間絶縁膜２０及び制御ゲート電極層３０の膜厚は、例えば数十ｎｍである。
制御ゲート電極層３０としては、４５０℃〜６５０℃とした反応炉内にモノシラン（ＳｉＨ4 ）とフォスフィン（ＰＨ3 ）を導入し、０．１〜１Torr圧力に維持することによるＣＶＤ法により、Ｐ添加シリコン膜を形成すればよい。また、層間絶縁膜２０としては、６００℃〜８００℃とした反応炉内にジクロルシラン（ＳｉＨ2Ｃｌ2 ）と亜酸化窒素（Ｎ2Ｏ）を導入し、０．１〜５Torr圧力に維持することによるＣＶＤ法により、シリコン酸化膜を形成すればよい。
ここで、層間絶縁膜２０として、密度が低い絶縁膜を形成することにより、後述する層間絶縁膜２０を通しての電荷蓄積層４０への酸素の導入効率を高めるようにしても良い。密度が低い絶縁膜の形成方法としては、ＴＥＯＳガスを用いたＣＶＤ法でシリコン酸化膜を形成する、又はポリシラザン等の塗布膜を形成すればよい。
次いで、図２（ｂ）に示すように、トレンチ加工用のハードマスクとして、６００℃〜８００℃とした反応炉内にジクロルシラン（ＳｉＨ2Ｃｌ2 ）とアンモニア（ＮＨ3 ）を導入し、０．１〜１Torr圧力に維持することによるＣＶＤ法によりシリコン窒化膜１２を堆積する。そして、シリコン窒化膜１２上にフォトレジスト膜１３を形成する。
次いで、図２（ｃ）に示すように、フォトリソグラフィーによって、トレンチを形成する場所のみフォトレジスト膜１３を開口する。続いて、ドライエッチングによってフォトレジスト膜１３が開口された下部のシリコン窒化膜１２を除去した後、フォトレジスト膜１３を除去する。
次いで、図２（ｄ）に示すように、シリコン窒化膜１２をハードマスクとしてＲＩＥにより層間絶縁膜２０と制御ゲート電極層３０の積層膜を選択エッチングすることにより、セル用トレンチ１５を形成する。図４（ａ）はこの状態を示す平面図であり、図２（ｄ）は図４（ａ）の矢視Ａ−Ａ’断面に相当している。図４（ａ）に示すように、セル用トレンチ１５は、紙面左右方向（Ｘ方向）及びこれに直交する紙面上下方向（Ｙ方向）にマトリックス状に配置されている。
次いで、ハードマスクであるシリコン窒化膜１２をウエットエッチングにより除去した後、図３（ｅ）に示すように、セル用トレンチ１５の側壁面に、ブロック絶縁膜４０，電荷蓄積層５０，及びトンネル絶縁膜６０を順に形成する。ここで、ブロック絶縁膜４０の膜厚は例えば１０ｎｍ、電荷蓄積層５０の膜厚は例えば５ｎｍ、トンネル絶縁膜６０の膜厚は例えば８ｎｍである。
具体的には、まずブロック絶縁膜４０として、６００℃〜８００℃とした反応炉内にジクロルシラン（ＳｉＨ2Ｃｌ2 ）と亜酸化窒素（Ｎ2Ｏ）を導入し、０．１〜５Torr圧力に維持することにより、ＣＶＤシリコン酸化膜をトレンチ１５の側壁面に堆積する。続いて、電荷蓄積層５０として、６００〜８００℃とした反応炉内にジクロルシラン（ＳｉＨ2Ｃｌ2 ）とアンモニア（ＮＨ3 ）を導入し、０．１〜１Torr圧力に維持することにより、ＣＶＤシリコン窒化膜をブロック絶縁膜４０の側壁面に形成する。その後、トンネル絶縁膜６０として、例えば６００℃〜８００℃とした反応炉内にジクロルシラン（ＳｉＨ２Ｃｌ2 ）と亜酸化窒素（Ｎ2Ｏ）を導入し、０．１〜５Torr圧力に維持することにより、ＣＶＤシリコン酸化膜を電荷蓄積層５０の側壁面に形成する。
なお、ハードマスクとしてのシリコン窒化膜１２は、必ずしもゲート絶縁膜部の形成の前に除去する必要はなく、保護絶縁膜として残しておいても良い。
次いで、図３（ｆ）に示すように、４５０℃〜６５０℃とした反応炉内にモノシラン（ＳｉＨ4 ）を導入し、０．１〜１Torr圧力に維持することによるＣＶＤ法により、シリコン層７０をセル用トレンチ１５内に埋め込み形成する。図４（ｂ）はこの状態を示す平面図であり、図３（ｆ）は図４（ｂ）の矢視Ｂ−Ｂ’断面に相当している。
ここまでの工程により、柱状のシリコン層７０を囲むようにトンネル絶縁膜６０，電荷蓄積層５０，ブロック絶縁膜４０，及び制御ゲート電極層３０を有する縦型トランジスタからなる複数の不揮発性メモリセルが形成されることになる。
次いで、本実施形態では更に図３（ｇ）に示すように、セル用トレンチ１５に隣接した領域に素子分離用トレンチ１７を形成する。図４（ｃ）はこの状態を示す平面図であり、図３（ｇ）は図４（ｃ）の矢視Ｃ−Ｃ’断面に相当している。トレンチ１５を挟んで両側に素子分離用トレンチ１７が形成される。即ち、Ｘ方向に隣接するセル用トレンチ１５間に素子分離用トレンチ１７が形成されることになる。
次いで、酸化性雰囲気による熱処理、例えば７００℃以上の温度で水蒸気酸化を行うことにより、図３（ｈ）に示すように、電荷蓄積層５０の隣接セル領域を酸化する。即ち、層間絶縁膜２０を通してシリコン窒化膜からなる電荷蓄積層５０に酸素が供給され、電荷蓄積層５０の層間絶縁膜２０に対向する部分が酸化膜若しくは酸窒化膜となる。これにより、電荷蓄積層５０は縦方向に隣接するメモリセル間でシリコン酸化膜若しくはシリコン酸窒化膜により分離されることになる。
ここで、電荷蓄積層５０は必ずしもメモリセル間で完全にシリコン酸化膜若しくはシリコン酸窒化膜になっている必要はなく、部分的に酸化膜若しくは酸窒化膜になっていれば良く、窒化膜のまま残っている部分があっても構わない。つまり、電荷蓄積層５０は、必ずしも隣接セル間で完全に分離されている必要はなく、隣接セル間にトラップ順位の低い領域を有するものであればよい。
このように本実施形態によれば、縦方向に隣接するメモリセル間領域の電荷蓄積層５０は酸化されシリコン酸化膜若しくはシリコン酸窒化膜となり、電荷蓄積層５０が隣接セル間で分離されることになる。従って、メモリセル部の電荷蓄積層５０の蓄積電荷が隣接セルに移動するのを防ぐことができ、電荷保持特性の向上をはかることができる。しかも、特殊なプロセスや材料等を要することなく、通常のエッチング処理及び酸化処理を付加するだけで実現することができる。
また、層間絶縁膜２０として、通常のシリコン酸化膜よりも密度の低い絶縁膜を用いることにより、層間絶縁膜２０を通しての電荷蓄積層５０への酸素の導入効率を高めることもできる。この場合、隣接セル間における電荷蓄積層５０の酸化をより確実に行うことが可能となる。
（第２の実施形態）
次に、前記図１の不揮発性半導体記憶装置の別の製造方法を説明する。
次に、前記図１の不揮発性半導体記憶装置の別の製造方法を説明する。
本実施形態では、層間絶縁膜２０中の水分で側壁部の蓄積層領域でシリコン窒化膜を酸化して電荷蓄積層の分離を行う。
まず、前記図２（ａ）〜（ｄ）に示すように、層間絶縁膜２０と制御ゲート電極層３０を積層し、最後にトレンチ加工用のハードマスクとしてシリコン窒化膜１２、フォトレジスト膜１３を形成する。各膜の材料及び形成方法は第１の実施形態と同じである。続いて、フォトレジスト膜１３を開口し、フォトレジスト膜１３が開口された下部のシリコン窒化膜１２を除去した後、フォトレジスト膜１３を除去する。その後、シリコン窒化膜１２をハードマスクとしてＲＩＥにより、層間絶縁膜２０と制御ゲート電極３０の積層膜をトレンチ加工する。
次いで、前記図３（ｅ）〜（ｇ）に示すように、セル用トレンチ１５の内壁面にブロック絶縁膜４０，電荷蓄積層５０，及びトンネル絶縁膜６０を堆積する。さらに、トレンチ１５を埋め込むようにシリコン層７０を形成する。続いて、セル用トレンチ１５に隣接した領域に素子分離用トレンチ１７を形成する。ここまでの工程は、第１の実施形態と同様である。
次いで本実施形態では、ウェット洗浄装置等を用いて水洗処理を施すことにより、素子分離用トレンチ１７を介して層間絶縁膜２０に水分を含ませて吸湿させる。ここで、吸湿させる別の方法として、水蒸気を含む雰囲気に晒すことにより吸湿させてもよい。続いて、４００〜１１００℃とした反応炉内に入れることによる熱処理によって、層間絶縁膜２０に吸湿した水分を蒸発させ、この蒸気により層間絶縁膜２０に隣接した電荷蓄積層５０を酸化する。これにより、電荷蓄積層５０のセル間領域はシリコン酸化膜又はシリコン酸窒化膜となる。
ここで、電荷蓄積層５０のセル間領域は完全にシリコン酸化膜シリコン酸窒化膜になっている必要はなく、部分的に酸化膜若しくは酸窒化膜になっていれば良く、窒化膜のまま残っている部分があっても構わない。つまり、電荷蓄積層５０は、必ずしも隣接セル間で完全に分離されている必要はなく、隣接セル間にトラップ順位の低い領域を有するものであればよい。
このように本実施形態では、セル間領域の電荷蓄積層５０はシリコン酸化膜又はシリコン酸窒化膜となるため、セル間領域においてトラップ密度が低下する。従って、先に説明した第１の実施形態と同様に、セル間領域での電荷横抜けを低減でき、電荷保持特性を向上させることができる。
ここで、層間絶縁膜２０として、吸湿性の高いランタン酸化膜（ＬａＯｘ），ボロン・シリケートガラス（ＢＳＧ），ボロン・リン・シリケートガラス（ＢＰＳＧ），フルオロ・シリケートガラス（ＦＳＧ）、更にはＳＯＧのような塗布型有機系シリコン酸化膜，ポーラスシリコン酸化膜等を用いることにより、層間絶縁膜２０への水分の吸湿をより高めるようにしても良い。この場合、熱処理による水分蒸発量が多くなり、隣接セル間における電荷蓄積層５０の酸化をより確実に行うことが可能となる。
（第３の実施形態）
次に、図５を参照して、前記図１の不揮発性半導体記憶装置の更に別の製造方法を説明する。
次に、図５を参照して、前記図１の不揮発性半導体記憶装置の更に別の製造方法を説明する。
本実施形態では、隣接セル間で電荷蓄積層５０を酸化するのではなく、電荷蓄積層５０を含むゲート絶縁膜部を隣接セル間でエッチングすることにより電荷蓄積層５０の分離を行う。
まず、前記図２（ａ）〜（ｄ）に示すように、層間絶縁膜２０と制御ゲート電極層３０を積層し、最後にトレンチ加工用のハードマスクとしてシリコン窒化膜１２、フォトレジスト膜１３を形成する。各膜の材料及び形成方法は第１の実施形態と同じである。続いて、フォトレジスト膜１３を開口し、フォトレジスト膜１３が開口された下部のシリコン窒化膜１２を除去した後、フォトレジスト膜１３を除去する。その後、シリコン窒化膜１２をハードマスクとしてＲＩＥにより、層間絶縁膜２０と制御ゲート電極３０の積層膜をトレンチ加工する。
次いで、前記図３（ｅ）〜（ｇ）に示すように、セル用トレンチ１５の内壁面にブロック絶縁膜４０，電荷蓄積層５０，及びトンネル絶縁膜６０を堆積する。さらに、トレンチ１５を埋め込むようにシリコン層７０を形成する。続いて、セル用トレンチ１５に隣接した領域に素子分離用トレンチ１７を形成する。ここまでの工程は、第１及び第２の実施形態と同様である。
次いで、本実施形態では図５（ａ）に示すように、ウエットエッチングを行うことによって、セル間領域の層間絶縁膜２０、ブロック絶縁膜４０、電荷蓄積層５０、及びトンネル絶縁膜６０を除去する。即ち、ポリシリコンとシリコン酸化膜及びシリコン窒化膜とのエッチング選択比の大きなエッチャントを用いることにより、制御ゲート電極層３０をマスクに層間絶縁膜２０，ブロック絶縁膜４０，電荷蓄積層５０，及びトンネル絶縁膜６０を選択的にエッチングすることができる。
次いで、図５（ｂ）に示すように、ウエットエッチングで除去した領域をシリコン酸化膜からなる層間絶縁膜８０（８１，８２，８３）で埋め込むことにより、電荷蓄積層５０のセル間領域はシリコン酸化膜となる。この層間絶縁膜８０の埋め込み形成は、先に説明した層間絶縁膜２０の形成と同様にＣＶＤ法で実現可能である。
このように本実施形態によれば、上下に隣接する制御ゲート電極３０間の層間絶縁膜２０を除去すると共に、これと同じ位置にあるブロック絶縁膜４０、電荷蓄積層５０、及びトンネル絶縁膜６０を除去した後に、層間絶縁膜８０を再度形成することにより、電荷蓄積層５０が隣接セル間で分離されることになる。従って、メモリセル部の電荷蓄積層５０の蓄積電荷が隣接セルに移動するのを防ぐことができ、第１の実施形態と同様の効果が得られる。
なお、前記図５（ａ）のウエットエッチングで、層間絶縁膜２０、ブロック絶縁膜４０、電荷蓄積層５０、及びトンネル絶縁膜６０が完全には除去できず、これらの一部が残ってしまう可能性もある。しかし、電荷蓄積層２０の一部が除去できていれば、隣接セルへの蓄積電荷の移動抑制は可能である。即ち、層間絶縁膜２０、ブロック絶縁膜４０、電荷蓄積層５０、及びトンネル絶縁膜６０の選択エッチングが必ずしも完全でなくても、第１の実施形態と同様の効果が得られる。
また、層間絶縁膜２０を通してのシリコン窒化膜の酸化ではなく、隣接セル間でゲート絶縁膜部を除去した部分に新たにシリコン酸化膜を形成するために、電荷蓄積層５０の分離をより確実に行うことが可能となる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、セル用トレンチを円形にしたが、必ずしも円形に限らず楕円形であっても良いし、矩形にすることも可能である。さらに、素子分離用トレンチは、必ずしもセル用トレンチの両側にある必要はなく、少なくとも一方側にあればよい。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、セル用トレンチを円形にしたが、必ずしも円形に限らず楕円形であっても良いし、矩形にすることも可能である。さらに、素子分離用トレンチは、必ずしもセル用トレンチの両側にある必要はなく、少なくとも一方側にあればよい。
また、実施形態においてはメモリセル部分のみを示すが、ＮＡＮＤセルユニットを構成するために、最上層に選択トランジスタを形成しても良い。さらに、隣接するシリコン層の底部間を拡散層等によって電気的に接続することにより、ＮＡＮＤセルユニットを構成するメモリセルの数を増やすようにしても良い。
また、層間絶縁膜の材料はシリコン酸化膜に限らず適宜変更可能である。第１の実施形態のように層間絶縁膜を通して電荷蓄積層を酸化する場合は、酸素が通過しやすい低密度の絶縁膜であればよい。第２の実施形態のように層間絶縁膜中の水分を利用して電荷蓄積層を酸化する場合は、吸湿性の高い絶縁膜であればよい。第３の実施形態のようにエッチングした後に埋め戻す場合は、ポリシリコン等の制御ゲート電極材料と大きなエッチング選択比を確保できる絶縁膜であればよい。
また、各部の材料及び膜厚等は、仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
１０…シリコン基板
１２…シリコン窒化膜
１３…フォトレジスト膜
１５…セル用トレンチ
１７…素子分離用トレンチ
２０（２１，２２，２３）…層間絶縁膜
３０（３１，３２，３３）…制御ゲート電極層
４０…ブロック絶縁膜
５０…電荷蓄積層
６０…トンネル絶縁膜
７０…シリコン層
８０（８１，８２．８３）…層間絶縁膜
１２…シリコン窒化膜
１３…フォトレジスト膜
１５…セル用トレンチ
１７…素子分離用トレンチ
２０（２１，２２，２３）…層間絶縁膜
３０（３１，３２，３３）…制御ゲート電極層
４０…ブロック絶縁膜
５０…電荷蓄積層
６０…トンネル絶縁膜
７０…シリコン層
８０（８１，８２．８３）…層間絶縁膜
Claims (10)
- シリコン基板上に柱状に形成されたシリコン層と、
前記シリコン層の側壁面を囲むようにトンネル絶縁膜，電荷蓄積層，及びブロック絶縁膜が形成されたゲート絶縁膜部と、
前記ゲート絶縁膜部の側壁面を囲むように形成され、且つ前記基板上に複数の層間絶縁膜と複数の制御ゲート電極層が交互に積層された積層構造部と、
を有し、前記シリコン層，トンネル絶縁膜，電荷蓄積層，ブロック絶縁膜，及び制御ゲート電極層からなる縦型トランジスタでメモリセルを構成した半導体記憶装置であって、
前記電荷蓄積層は、縦方向に隣接するメモリセル間に前記電荷蓄積層の前記メモリセルに隣接する部分よりもトラップ準位の低い領域を有することを特徴とする半導体記憶装置。 - 前記電荷蓄積層はシリコン窒化膜であり、前記トンネル絶縁膜及び前記ブロック絶縁膜はシリコン酸化膜であり、前記電荷蓄積層の隣接するメモリセル間は、前記電荷蓄積層の前記メモリセルに隣接する部分よりも窒素濃度が低い領域を有することを特徴とする請求項１記載の半導体記憶装置。
- 前記シリコン層は一方向及びこれと交差する方向に二次元配置され、前記シリコン層に隣接して前記積層構造部に、前記一方向に隣接するメモリセルを分離する素子分離用トレンチが形成されていることを特徴とする請求項１記載の半導体記憶装置。
- シリコン基板上に、複数の層間絶縁膜と複数の制御ゲート電極層とを交互に積層した積層構造部を形成する工程と、
前記積層構造部に、前記基板の表面に対し垂直方向に沿ってセル用トレンチを形成する工程と、
前記セル用トレンチの側壁に沿って、ブロック絶縁膜，電荷蓄積層，及びトンネル絶縁膜を上記順に形成する工程と、
前記セル用トレンチ内に、前記トンネル絶縁膜に接してシリコン層を埋め込み形成する工程と、
前記セル用トレンチの近傍で前記電荷蓄積層及び前記層間絶縁膜に素子分離用トレンチを形成した後、酸化性雰囲気で熱処理することによって、前記電荷蓄積層の前記層間絶縁膜に対向する部分を酸化する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記層間絶縁膜として、ＣＶＤ法によるシリコン酸化膜、又はポリシラザンの塗布膜を用いたことを特徴とする請求項４記載の半導体装置の製造方法。
- 前記電荷蓄積層を酸化するための酸化性雰囲気での熱処理として、水蒸気酸化を行うことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
- シリコン基板上に、複数の層間絶縁膜と複数の制御ゲート電極層を交互に積層した積層構造部を形成する工程と、
前記積層構造部に、前記基板の表面に対し垂直方向に沿ってセル用トレンチを形成する工程と、
前記セル用トレンチの側壁に沿って、ブロック絶縁膜，電荷蓄積層，及びトンネル絶縁膜を上記順に形成する工程と、
前記セル用トレンチ内に、前記トンネル絶縁膜に接してシリコン層を埋め込み形成する工程と、
前記セル用トレンチの近傍で前記電荷蓄積層及び前記層間絶縁膜に素子分離用トレンチを形成した後、水洗処理を施すことによって前記層間絶縁膜に水分を含浸させる工程と、
前記層間絶縁膜への水分の含浸工程後に熱処理を施すことによって、前記電荷蓄積層の前記層間絶縁膜に対向する部分を酸化する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記層間絶縁膜として、シリコン酸化膜、又は吸湿性の高いＬａＯｘ，ＢＳＧ，ＢＰＳＧ，ＦＳＧを用いることを特徴とする請求項７記載の半導体装置の製造方法。
- シリコン基板上に、複数の層間絶縁膜と複数の制御ゲート電極層を交互に積層した積層構造部を形成する工程と、
前記積層構造部に、前記基板の表面に対し垂直方向に沿ってセル用トレンチを形成する工程と、
前記セル用トレンチの側壁に沿って、ブロック絶縁膜，電荷蓄積層，及びトンネル絶縁膜を上記順に形成する工程と、
前記セル用トレンチ内に、前記トンネル絶縁膜に接してシリコン層を埋め込み形成する工程と、
前記セル用トレンチの近傍で前記電荷蓄積層及び前記層間絶縁膜に素子分離用トレンチを形成した後、前記制御ゲート電極層をマスクに前記層間絶縁膜，前記ブロック絶縁膜，前記電荷蓄積層，及び前記トンネル絶縁膜をエッチングすることにより、前記電荷蓄積層を前記基板の表面に対し垂直方向に分離する工程と、
前記層間絶縁膜，前記ブロック絶縁膜，前記電荷蓄積層，及び前記トンネル絶縁膜をエッチングした部分に新たに層間絶縁膜を埋め込み形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記セル用トレンチを一方向及びこれと交差する方向にマトリックス状に形成し、前記素子分離用トレンチを方向前記一方向に隣接する前記セル用トレンチ間に形成することを特徴とする請求項４〜９の何れかに記載の半導体記憶装置。
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013182949A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2013197546A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013543266A (ja) * | 2010-10-18 | 2013-11-28 | アイメック | 縦型半導体メモリデバイス及びその製造方法 |
| JP2014187286A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8912089B2 (en) | 2012-09-05 | 2014-12-16 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device including a stacked body comprising pluralities of first and second metallic conductive layers |
| KR20150006531A (ko) * | 2013-07-08 | 2015-01-19 | 삼성전자주식회사 | 수직형 반도체 장치 |
| JP2017103477A (ja) * | 2017-02-03 | 2017-06-08 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
| US9853040B2 (en) | 2016-03-22 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor memory device |
| US10249641B2 (en) | 2016-02-17 | 2019-04-02 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| KR20200024952A (ko) * | 2012-03-31 | 2020-03-09 | 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 | 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 |
| US10896973B2 (en) | 2007-05-25 | 2021-01-19 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US10903068B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US10903325B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013058592A (ja) | 2011-09-08 | 2013-03-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5837387B2 (ja) | 2011-10-11 | 2015-12-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP5706353B2 (ja) * | 2011-11-15 | 2015-04-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR20130072516A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9312271B2 (en) | 2014-08-01 | 2016-04-12 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method for manufacturing same |
| US9865616B2 (en) | 2016-02-09 | 2018-01-09 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| TWI613761B (zh) * | 2016-07-12 | 2018-02-01 | 旺宏電子股份有限公司 | 三維非揮發性記憶體及其製造方法 |
| KR102331474B1 (ko) * | 2017-06-19 | 2021-11-29 | 삼성전자주식회사 | 반도체 장치 |
| CN109148468A (zh) * | 2018-09-26 | 2019-01-04 | 长江存储科技有限责任公司 | 一种3d nand存储器 |
| KR20210034749A (ko) | 2019-09-20 | 2021-03-31 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
| WO2022000119A1 (zh) * | 2020-06-28 | 2022-01-06 | 华为技术有限公司 | 三维存储器及三维存储器的制备方法 |
| US20220367560A1 (en) * | 2021-05-17 | 2022-11-17 | Applied Materials, Inc. | Poly-silicon based word line for 3d memory |
| US11810901B2 (en) | 2021-06-10 | 2023-11-07 | Micron Technology, Inc. | Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices |
| US11848309B2 (en) | 2021-06-10 | 2023-12-19 | Micron Technology, Inc. | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266143A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009146954A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009224466A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009260070A (ja) * | 2008-04-17 | 2009-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009295837A (ja) * | 2008-06-06 | 2009-12-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010021191A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2610294B2 (ja) * | 1988-03-31 | 1997-05-14 | 株式会社東芝 | 化学センサ |
| JP4390667B2 (ja) | 2004-09-15 | 2009-12-24 | 株式会社リコー | 画像形成システム |
| US8587049B2 (en) * | 2006-07-17 | 2013-11-19 | Spansion, Llc | Memory cell system with charge trap |
| JP5230274B2 (ja) | 2008-06-02 | 2013-07-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009295694A (ja) * | 2008-06-03 | 2009-12-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2010
- 2010-06-15 JP JP2010136532A patent/JP5514004B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-21 US US13/052,177 patent/US8796757B2/en active Active
-
2014
- 2014-06-25 US US14/314,796 patent/US9293563B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266143A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009146954A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009224466A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009260070A (ja) * | 2008-04-17 | 2009-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009295837A (ja) * | 2008-06-06 | 2009-12-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010021191A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10896973B2 (en) | 2007-05-25 | 2021-01-19 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US12009401B2 (en) | 2007-05-25 | 2024-06-11 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US11784243B2 (en) | 2007-05-25 | 2023-10-10 | Longitude Flash Memory Solutions Ltd | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US11456365B2 (en) | 2007-05-25 | 2022-09-27 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US11222965B2 (en) | 2007-05-25 | 2022-01-11 | Longitude Flash Memory Solutions Ltd | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US11056565B2 (en) | 2007-05-25 | 2021-07-06 | Longitude Flash Memory Solutions Ltd. | Flash memory device and method |
| US10903342B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US10903325B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US10903068B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| JP2013543266A (ja) * | 2010-10-18 | 2013-11-28 | アイメック | 縦型半導体メモリデバイス及びその製造方法 |
| JP2013182949A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2013197546A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2020074420A (ja) * | 2012-03-31 | 2020-05-14 | ロンギチュード フラッシュ メモリー ソリューションズ リミテッド | 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 |
| KR20200024952A (ko) * | 2012-03-31 | 2020-03-09 | 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 | 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 |
| KR102220842B1 (ko) * | 2012-03-31 | 2021-03-02 | 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 | 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 |
| JP7042852B2 (ja) | 2012-03-31 | 2022-03-28 | ロンギチュード フラッシュ メモリー ソリューションズ リミテッド | 多層酸窒化物層を有する酸化物－窒化物－酸化物積層体 |
| US8912089B2 (en) | 2012-09-05 | 2014-12-16 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device including a stacked body comprising pluralities of first and second metallic conductive layers |
| JP2014187286A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR102114341B1 (ko) * | 2013-07-08 | 2020-05-25 | 삼성전자주식회사 | 수직형 반도체 장치 |
| KR20150006531A (ko) * | 2013-07-08 | 2015-01-19 | 삼성전자주식회사 | 수직형 반도체 장치 |
| US10249641B2 (en) | 2016-02-17 | 2019-04-02 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9853040B2 (en) | 2016-03-22 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor memory device |
| JP2017103477A (ja) * | 2017-02-03 | 2017-06-08 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
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