JP2009295837A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】微細化してもメモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板上にそれぞれ複数の絶縁膜１５及び電極膜ＷＬを交互に積層させてメモリ積層体を形成する。このとき、電極膜ＷＬはシリコンにより形成し、その内部にシリコン窒化物からなる粒子２３を分散させる。次に、このメモリ積層体に貫通ホール２０ｂを形成する。次に、熱酸化処理を行い、電極膜ＷＬにおける貫通ホール２０ｂに面した部分を酸化し、ゲート絶縁膜２２を形成する。このとき、ゲート絶縁膜２２内に粒子２３が取り込まれる。次に、貫通ホール２０ｂの側面上にトンネル絶縁膜２４を形成し、貫通ホール２０ｂの内部にシリコンピラーＳＰを埋設する。このようにして製造された不揮発性半導体記憶装置１においては、粒子２３がメモリセルの電荷蓄積部分となる。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び複数の電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。

従来より、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリにおいて、１ビット当たりのコストを低減して記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。

高集積化の限界をブレークスルーする技術として、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加が、シリコン基板の面積縮小によるコストの低減を相殺してしまい、３次元化してもコストを低減することは困難である。

この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。

この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを作製することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。

しかしながら、このようにして作製された一括加工型３次元積層メモリは、微細化するにつれてメモリセル間の干渉が大きくなるという問題がある。

特開２００７−２６６１４３号公報

本発明の目的は、微細化してもメモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられたゲート絶縁膜と、電気電極膜中及び前記ゲート絶縁膜中に分散されたチャージトラップとなる粒子と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明の他の一態様によれば、それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、前記積層体に積層方向に延びる貫通ホールを形成する工程と、前記貫通ホールを介して前記電極膜における前記貫通ホールに面した部分を酸化することによりゲート絶縁膜を形成する工程と、前記貫通ホールの内部に半導体ピラーを埋設する工程と、を備え、前記電極膜を積層させる工程は、導電膜を成膜する工程と、前記導電膜上にチャージトラップとなる材料を堆積させてアイランド成長させる工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明によれば、微細化してもメモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、図２に示す領域Ａを例示する一部拡大断面図であり、
図４は、図２に示す領域Ａの他の例を例示する一部拡大断面図であり、
図５は、図２に示す領域Ａの更に他の例を例示する一部拡大断面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。

図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、３次元積層型のフラッシュメモリである。後述するように、装置１においては、セルトランジスタが３次元マトリクス状に配列されている。また、各セルトランジスタには電荷蓄積部分が設けられており、この電荷蓄積部分に電荷を蓄積させることにより、データを記憶し、これにより、各セルトランジスタがメモリセルとして機能する。そして、本実施形態の特徴は、この電荷蓄積部分をゲート絶縁膜中に分散させたチャージトラップとなる粒子、例えばＳｉＮ粒子によって構成することである。以下、装置１の全体構成を簡単に説明し、その後、上述の本実施形態の特徴部分を詳細に説明する。

先ず、装置１の全体構成を簡単に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。

メモリアレイ領域においては、シリコン基板１１上に、絶縁膜１２、下部選択ゲートＬＳＧ、絶縁膜１３及び絶縁膜１４がこの順に積層されて、下部ゲート積層体が設けられている。下部選択ゲートＬＳＧは導電材料、例えばポリシリコンにより形成されている。

また、下部ゲート積層体の上方には、複数の絶縁膜１５と複数の電極膜ＷＬとが交互に積層されて、メモリ積層体が形成されている。電極膜ＷＬは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンによって形成されている。電極膜ＷＬは、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、装置１のワード線として機能する。絶縁膜１５は、例えばシリコン酸化物（ＳｉＯ_２）によって形成されており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。なお、図１及び図２に示す例では、電極膜ＷＬは４層設けられているが、本発明はこれに限定されない。

更に、メモリ積層体の上方には、絶縁膜（図示せず）、上部選択ゲートＵＳＧ、絶縁膜（図示せず）がこの順に積層されて、上部ゲート積層体が設けられている。上部選択ゲートＵＳＧは導電材料、例えばアモルファスシリコンにより形成されている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上述の各膜の積層方向をＺ方向とする。

上部選択ゲートＵＳＧは、１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬ及び下部選択ゲートＬＳＧは分断されておらず、それぞれがＸＹ平面に平行な１枚の導電膜となっている。

そして、下部ゲート積層体、メモリ積層体及び上部ゲート積層体（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通ホール２０（図２参照）が形成されている。各貫通ホール２０は積層体ＭＬ全体を貫いている。また、貫通ホール２０は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。

各貫通ホール２０の内部には、半導体ピラーとしてのシリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、半導体、例えば、アモルファスシリコンによって形成されている。なお、シリコンピラーＳＰは他の半導体材料、例えばポリシリコンによって形成されていてもよく、また、これらの半導体材料には不純物がドープされていてもよく、ドープされていなくてもよい。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はシリコン基板１１に接続されている。

シリコンピラーＳＰと下部選択ゲートＬＳＧとの間には、下部ゲート絶縁膜１６が設けられている。これにより、下層ゲート積層体においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜１６をゲート絶縁膜とし、下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタが形成される。

また、シリコンピラーＳＰと上部選択ゲートＵＳＧとの間には、上部ゲート絶縁膜（図示せず）が設けられている。これにより、上層ゲート積層体においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタが形成される。

更に、上部選択ゲートＵＳＧ上の絶縁膜の上方には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは金属によって形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、ビット線ＢＬとシリコン基板１１との間に接続されている。また、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。

次に、本実施形態の特徴部分について説明する。
図２及び図３に示すように、電極膜ＷＬとシリコンピラーＳＰとの間には、ゲート絶縁膜２２が設けられている。ゲート絶縁膜２２は絶縁材料によって形成されている。この絶縁材料は、例えば電極膜ＷＬを形成する材料の化合物であり、例えばシリコン酸化物（ＳｉＯ_２）である。

図２及び図３に示す例では、電極膜ＷＬと絶縁膜１５との界面において、ゲート絶縁膜２２は電極膜ＷＬよりも絶縁膜１５側に張り出している。また、貫通ホール２０の側面において、ゲート絶縁膜２２は絶縁膜１５よりも貫通ホール２０の内部に向けて張り出している。これは、後述するように、元々電極膜ＷＬの一部を形成していたシリコンが酸化されて、ゲート絶縁膜２２を形成するシリコン酸化物となったときに、膨張したためである。

更に、電極膜ＷＬ中及びゲート絶縁膜２２中には、チャージトラップとなる粒子２３が分散されている。粒子２３は、例えば、電荷をトラップするような準位を持つ材料によって形成されており、例えば、シリコン窒化物（ＳｉＮ）によって形成されている。なお、図３においては、粒子２３が規則正しく配列されている例が示されているが、実際の配列はこれには限定されない。例えば、図４に示すように、電極膜の積層方向（縦方向）における位置はある程度揃っていても、積層方向に対して直交する方向（横方向）における位置は不規則であってもよく、また、図５に示すように、縦方向及び横方向の双方における位置が不規則であってもよい。また、粒子２３は絶縁膜１５内には混入されていない。

また、貫通ホール２０の側面上、すなわち、シリコンピラーＳＰにおけるメモリ積層体内に位置する部分（以下、「シリコンピラーの中央部」ともいう）と貫通ホール２０の側面との間の略円筒状の空間には、絶縁性のトンネル絶縁膜２４が形成されている。トンネル絶縁膜２４は、例えばシリコン酸化物（ＳｉＯ_２）からなり、シリコンピラーＳＰ、ゲート絶縁膜２２及び絶縁膜１５に接している。トンネル絶縁膜２４には粒子２３は混入されていない。

次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、並びに図９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。図６乃至図８の各図における（ｂ）は、各図の（ａ）に示す領域Ａを拡大して示す図である。

先ず、シリコン基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリアレイ領域に不純物を導入し、ソース線となる拡散層（図示せず）を形成する。一方、回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。

次に、図６（ａ）に示すように、シリコン基板１１上のメモリアレイ領域に絶縁材料を堆積させて平坦化し、絶縁膜１２を形成する。次に、アモルファスシリコンを例えば２００ｎｍ（ナノメートル）の厚さまで堆積させて、下部選択ゲートＬＳＧを形成する。次に、絶縁膜１３及び絶縁膜１４を形成する。これにより、絶縁膜１２、下部選択ゲートＬＳＧ、絶縁膜１３及び絶縁膜１４からなる下部ゲート積層体が形成される。

次に、リソグラフィ及びエッチングを行うことにより、下部ゲート積層体に、Ｚ方向（積層方向）に延びシリコン基板１１まで到達する貫通ホール２０ａを形成する。このとき、複数個の貫通ホール２０ａを、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。この貫通ホール２０ａは、後の工程で下部選択トランジスタを形成するためのホールである。

次に、下部ゲート積層体上の全面に、厚さが例えば５ｎｍのシリコン窒化膜を堆積させる。このシリコン窒化膜は下層ゲート積層体の上面上の他に、貫通ホール２０ａの底面上及び側面上にも成膜される。次に、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを行って、下層ゲート積層体の上面上及び貫通ホール２０ａの底面上に形成されたシリコン窒化膜を除去する。これにより、貫通ホール２０ａの側面上のみにシリコン窒化膜が残留し、ゲート絶縁膜１６となる。

その後、希フッ酸処理を行い、貫通ホール２０ａの底面から自然酸化膜等を除去する。次に、貫通ホール２０ａ内にアモルファスシリコンを埋め込む。そして、エッチバックを行い、所望の深さまでアモルファスシリコンをリセスする。これにより、貫通ホール２０ａ内にシリコンピラーＳＰの下部を埋設する。この結果、下部選択トランジスタが形成される。

次に、下層ゲート積層体の絶縁膜１４上に、例えばシリコン酸化物等の絶縁材料を堆積させて、絶縁膜１５を形成する。次に、絶縁膜１５上に電極膜ＷＬを形成する。以後、絶縁膜１５と電極膜ＷＬとを交互に積層させることにより、メモリ積層体を形成する。

以下、電極膜ＷＬを形成する方法について詳細に説明する。
先ず、図６（ａ）及び（ｂ）に示すように、例えばＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によってシリコン（Ｓｉ）を堆積させて、絶縁膜１５上に導電膜としてのアモルファスシリコン薄膜を形成する。次に、同じくＣＶＤ法により、シリコン窒化物（ＳｉＮ）を堆積させる。このとき、シリコン窒化物の堆積量及び堆積条件は、アモルファスシリコン薄膜上でシリコン窒化物がアイランド成長するような堆積量及び堆積条件とし、アイランド同士が結合する前に堆積を停止する。これにより、シリコン窒化物からなる粒子２３が多数形成される。次に、再びシリコンを堆積させ、アモルファスシリコン薄膜を形成する。これにより、複数の粒子２３がアモルファスシリコン薄膜によって挟み込まれ、それ以上の成長が阻止される。以後、シリコン窒化物を堆積させてアイランド成長させる工程と、シリコンを堆積させてアモルファスシリコン薄膜を形成する工程とを交互に繰り返すことにより、例えばアモルファスシリコンからなり、その内部にシリコン窒化物からなる粒子２３が分散された電極膜ＷＬが形成される。

次に、フォトリソグラフィ及びＲＩＥを行うことにより、メモリ積層体における貫通ホール２０ａの直上域に、Ｚ方向に延び下部ゲート積層体まで到達する貫通ホール２０ｂを形成する。このとき、貫通ホール２０ｂは貫通ホール２０ａに連通され、貫通ホール２０ｂの底面には、シリコンピラーＳＰの下部が露出する。

次に、図７（ａ）及び（ｂ）に示すように、熱酸化処理を行う。これにより、貫通ホール２０ｂを介して電極膜ＷＬにおける貫通ホール２０ｂに面した部分が酸化される。すなわち、電極膜ＷＬを形成するシリコンの一部が酸化され、シリコン酸化物となる。これにより、シリコン酸化物からなるゲート絶縁膜２２が形成される。このとき、電極膜ＷＬ内に分散されていた粒子２３は、そのまま熱酸化膜中に取り込まれた形で残留する。これにより、ゲート絶縁膜２２内には粒子２３が相互に離隔した状態で分散される。

なお、シリコンが酸化されてシリコン酸化物となる際には膨張するため、酸化後のゲート絶縁膜２２の体積は、電極膜ＷＬの該当部分の酸化前の体積よりも大きくなる。この結果、電極膜ＷＬと絶縁膜１５との界面において、ゲート絶縁膜２２は電極膜ＷＬよりも絶縁膜１５側に張り出し、貫通ホール２０ｂの側面において、ゲート絶縁膜２２は絶縁膜１５よりも貫通ホール２０の内部に向けて張り出す。また、この熱酸化処理により、シリコンピラーＳＰの下部の上面にも熱酸化膜２５が形成される。

次に、図８（ａ）及び（ｂ）に示すように、全面にシリコン酸化物を堆積させ、トンネル絶縁膜２４を形成する。このとき、トンネル絶縁膜２４はメモリ積層体の上面上、並びに貫通ホール２０ｂの底面上及び側面上に形成される。

次に、図９に示すように、シリコンを堆積させてエッチバックし、貫通ホール２０ｂの側面上及び底面上にシリコンからなる保護膜２６を形成する。次に、エッチングを行い、貫通ホール２０ｂの底面に形成された保護膜２６及び熱酸化膜２５を除去する。次に、稀フッ酸処理を行い、シリコンピラーＳＰの下部の上面に形成された自然酸化膜を除去する。

次に、図２及び図３に示すように、保護膜２６（図９参照）を除去し、貫通ホール２０ｂの内部にアモルファスシリコンを埋め込む。これにより、貫通ホール２０ｂ内にシリコンピラーＳＰの中央部が埋設され、貫通ホール２０ａ内に埋め込まれたシリコンピラーＳＰの下部に接続される。

なお、このとき、保護膜２６は除去せずにアモルファスシリコンを埋め込み、保護膜２６をシリコンピラーＳＰの一部としてもよい。また、保護膜２６を形成することなく、貫通ホール２０ｂの底部から熱酸化膜２５を除去し、続いてアモルファスシリコンを埋め込んでもよい。

次に、図１に示すように、メモリ積層体上に例えばシリコン酸化物からなる絶縁膜（図示せず）を形成し、例えばアモルファスシリコンを例えば２００ｎｍの厚さまで堆積させて上部選択ゲートＵＳＧを形成し、例えばシリコン酸化物からなる絶縁膜（図示せず）を形成する。これにより、上部選択ゲートＵＳＧを含む上層ゲート積層体が形成される。次に、上層ゲート積層体における貫通ホール２０ｂの直上域に、Ｚ方向に延びメモリ積層体まで到達する貫通ホール（図示せず）を形成する。このとき、この貫通ホールは貫通ホール２０ｂ及び２０ａに連通され、Ｚ方向に連続した貫通ホール２０となる。

次に、この貫通ホールの側面上にゲート絶縁膜（図示せず）を形成する。そして、貫通ホール内にアモルファスシリコンを埋め込み、シリコンピラーＳＰの上部を形成する。このとき、シリコンピラーＳＰの下部、中央部、上部が一体的に連結され、Ｚ方向に延びるシリコンピラーＳＰが形成される。次に、上層ゲート積層体上の全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ等の配線を形成する。これにより、不揮発性半導体記憶装置１が製造される。

次に、本実施形態の動作について説明する。
本実施形態に係る不揮発性半導体記憶装置１においては、シリコンピラーＳＰがボディ領域として機能し、電極膜ＷＬがコントロールゲートとして機能し、ゲート絶縁膜２２内に分散された粒子２３がチャージトラップとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの各交差部分に、セルトランジスタが形成される。このセルトランジスタがメモリセルを構成する。

この結果、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成される。また、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列される。これにより、メモリ積層体内においては、複数個のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。

そして、装置１においては、ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択してシリコンピラーＳＰの上部を導通状態又は非導通状態とすることによりメモリセルのＹ座標を選択し、ワード線としての電極膜ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、シリコンピラーＳＰを介して、選択されたメモリセルにおけるゲート絶縁膜２２内の粒子２３に電子を注入することにより、情報を記憶する。また、ゲート絶縁膜２２内の粒子２３に電子が注入されているかどうかによって、このゲート絶縁膜２２が属するセルトランジスタの閾値が異なるため、この現象を利用してメモリセルに記憶された情報を読み出す。すなわち、読出対象となるメモリセルに接続されたビット線ＢＬをプリチャージし、このメモリセルを構成するシリコンピラーＳＰの上部及び下部を導通状態とし、このシリコンピラーＳＰが貫く他のセルトランジスタを導通状態としたときに、読出対象となるセルトランジスタの閾値が高いと電流が流れず、閾値が低いと電流が流れる。

このとき、粒子２３内に蓄積された電子には、この電子自体が形成する自己電界により、互いに遠ざかる方向に力が作用する。また、隣のメモリセルの電極膜ＷＬに電位が印加されると、この電位に起因する力も電子に作用する。このため、粒子２３内に蓄積された電子が移動可能となるような経路が存在すると、この電子は拡散又は移動してメモリセル内から消失してしまう可能性がある。

しかし、本実施形態においては、電荷蓄積部分となる粒子２３はゲート絶縁膜２２内に分散されている。また、電極膜ＷＬ間に配置された絶縁膜１５内及び貫通ホール２０の側面上に連続的に形成されたトンネル絶縁膜２４内には、粒子２３は混入されていない。このため、メモリセル間の領域、すなわち、絶縁膜１５及びトンネル絶縁膜２４には、チャージトラップとなるサイトが存在しない。従って、メモリセル間には、粒子２３に注入された電子をホッピング伝導させるような経路は形成されず、各粒子２３は電気的に独立している。この結果、あるメモリセルの粒子２３に蓄積された電子が拡散したり、隣のメモリセルに移動したりすることがない。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る不揮発性半導体記憶装置１においては、電荷を蓄積する粒子２３同士が電気的に相互に分離されているため、あるメモリセルに注入された電子が拡散又は移動して消失することがない。このため、装置１は、微細化してもメモリセル間の干渉が小さく、メモリセルにデータを保持する際の信頼性を維持することができる。

また、本実施形態においては、貫通ホール２０の側面上に粒子２３を含まないトンネル絶縁膜２４が形成されているため、シリコンピラーＳＰと粒子２３との間に一定の距離を設けることができる。これにより、情報の読出動作においてシリコンピラーＳＰの近傍に配置された粒子２３に電荷が注入されることを防止し、メモリセルを構成するセルトランジスタのしきい値が変動することを防止できる。

更に、ゲート絶縁膜２２中に分散され、電荷蓄積部分として機能する粒子２３と電極膜ＷＬとはゲート絶縁膜２２によって電気的に分離されているため、電極膜ＷＬとゲート絶縁膜２２中の粒子２３との間で電荷が移動することがない。すなわち、粒子２３の周囲に位置するゲート絶縁膜２２が、ブロック絶縁膜の役割を果たす。なお、ゲート絶縁膜２２における電極膜ＷＬとの界面付近の部分内に分散された粒子２３には、電極膜ＷＬから電荷が注入されることがあり得るが、この電荷はすぐに電極膜ＷＬに放出されるため、メモリセルの動作にはほとんど影響しない。

次に、本実施形態の比較例について説明する。
図１０は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図１０に示すように、本比較例に係る不揮発性半導体記憶装置３１においては、電極膜ＷＬはその全体がアモルファスシリコンによって形成されており、粒子２３（図３参照）は分散されていない。また、貫通ホール２０の側面上にＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）３４が設けられている。ＯＮＯ膜３４においては、外側、すなわち、電極膜ＷＬ側から順に、ブロック絶縁層３５、電荷蓄積層３６、トンネル絶縁層３７がこの順に積層されている。ブロック絶縁層３５及びトンネル絶縁層３７は、例えばシリコン酸化物（ＳｉＯ_２）からなり、電荷蓄積層３６は、例えばシリコン窒化物（ＳｉＮ）からなる。

本比較例に係る不揮発性半導体記憶装置３１においては、電荷蓄積層３６が電荷蓄積部分となる。しかし、電荷蓄積層３６は、貫通ホール２０の側面に沿って形成されており、Ｚ方向に配列された複数のメモリセル間で連続的に形成されている。このため、あるメモリセルに蓄積された電子は、自己電界又は隣のメモリセルの電極膜ＷＬの電位により生じた力により、電荷蓄積層３６内の準位を介してホッピング伝導し、拡散又は移動してしまう。この結果、メモリセルに蓄積された電荷量が経時的に減少し、信号量が小さくなる。従って、本比較例に係る装置は、データを保持する際の信頼性が低い。

以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

例えば、前述の実施形態においては、トラップサイトとなる粒子をシリコン窒化物により形成する例を示したが、本発明はこれに限定されず、粒子はチャージトラップ能力を持つ材料によって形成されていればよい。例えば、シリコンからなる電極膜中にチタン（Ｔｉ）からなる粒子を分散させておき、その後熱酸化処理を行うことにより、チタン酸化物からなる粒子を形成してもよい。また、金属からなる粒子を分散させてもよい。

本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 図２に示す領域Ａを例示する一部拡大断面図である。 図２に示す領域Ａの他の例を例示する一部拡大断面図である。 図２に示す領域Ａの更に他の例を例示する一部拡大断面図である。 （ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す領域Ａを拡大して示す図である。 （ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す領域Ａを拡大して示す図である。 （ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す領域Ａを拡大して示す図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。

符号の説明

１、３１ 不揮発性半導体記憶装置、１１ シリコン基板、１２、１３、１４、１５ 絶縁膜、１６ ゲート絶縁膜、２０、２０ａ、２０ｂ 貫通ホール、２２ ゲート絶縁膜、２３ 粒子、２４ トンネル絶縁膜、２５ 熱酸化膜、２６ 保護膜、３４ ＯＮＯ膜、３５ ブロック絶縁層、３６ 電荷蓄積層、３７ トンネル絶縁層、Ａ 領域、ＢＬ ビット線、ｅ 電子、ＬＳＧ 下部選択ゲート、ＭＬ 積層体、ＳＰ シリコンピラー、ＵＳＧ 上部選択ゲート、ＷＬ 電極膜

Claims (5)

1. それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
   前記貫通ホールの内部に埋設された半導体ピラーと、
   前記電極膜と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
   前記電極膜中及び前記ゲート絶縁膜中に分散されチャージトラップとなる粒子と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記ゲート絶縁膜は前記電極膜を形成する材料の化合物によって形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記電極膜はシリコンからなり、前記ゲート絶縁膜はシリコン酸化物からなり、前記粒子はシリコン窒化物からなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記貫通ホールの側面上に形成され、前記粒子が混入されていない絶縁膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、
   前記積層体に積層方向に延びる貫通ホールを形成する工程と、
   前記貫通ホールを介して前記電極膜における前記貫通ホールに面した部分を酸化することによりゲート絶縁膜を形成する工程と、
   前記貫通ホールの内部に半導体ピラーを埋設する工程と、
   を備え、
   前記電極膜を積層させる工程は、
   導電膜を成膜する工程と、
   前記導電膜上にチャージトラップとなる材料を堆積させてアイランド成長させる工程と、
   を有することを特徴とする不揮発性半導体記憶装置の製造方法。

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