JP2017224684A - 半導体装置の製造方法、熱処理装置及び記憶媒体。 - Google Patents

半導体装置の製造方法、熱処理装置及び記憶媒体。 Download PDF

Info

Publication number
JP2017224684A
JP2017224684A JP2016118196A JP2016118196A JP2017224684A JP 2017224684 A JP2017224684 A JP 2017224684A JP 2016118196 A JP2016118196 A JP 2016118196A JP 2016118196 A JP2016118196 A JP 2016118196A JP 2017224684 A JP2017224684 A JP 2017224684A
Authority
JP
Japan
Prior art keywords
film
substrate
etching
gas
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016118196A
Other languages
English (en)
Other versions
JP6623943B2 (ja
Inventor
岡田　充弘
Mitsuhiro Okada
充弘 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2016118196A priority Critical patent/JP6623943B2/ja
Priority to TW106118172A priority patent/TWI675416B/zh
Priority to KR1020170074061A priority patent/KR102138961B1/ko
Priority to US15/621,138 priority patent/US9997365B2/en
Priority to CN201710448108.0A priority patent/CN107507768B/zh
Publication of JP2017224684A publication Critical patent/JP2017224684A/ja
Application granted granted Critical
Publication of JP6623943B2 publication Critical patent/JP6623943B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth

Abstract

【課題】基板に形成した凹部にシリコンからなる導電路を形成するにあたって、導電性に優れたシリコン膜を成膜する技術を提供すること。【解決手段】表面に形成された凹部１１０の下層に単結晶シリコン層１０１が形成され、凹部１１０の底面及び側面に下層側からＳｉＮ膜１０２、ＳｉＯ２膜１０３、第１のＳｉ膜１０４がこの順で成膜されたウエハＷに対して、異方性エッチングにより単結晶シリコン層１０１を露出させている。さらにウエットエッチングにより第１のＳｉ膜１０４の表面の自然酸化膜を除去した後、ＨＢｒガスにより第１のＳｉ膜１０４の表面の不純物１０７及びダメージ層を除去し、その後第２のＳｉ膜１１１を成膜するようにしている。そのため第２のＳｉ膜１１１がＳｉＯ２膜１０３に密着し、厚く均一な膜厚で形成される。従ってウエハＷを加熱したときに第２のＳｉ膜１１１の粒子サイズが大きくなり、導電性が良好になる。【選択図】図７

Description

本発明は、基板の表面に形成された凹部内にシリコンからなる導電路を形成する技術に関する。
近年半導体デバイスの立体化に対応するため、半導体製造プロセスについても種々の工夫が要求されている。例えば３ＤＮＡＮＤのチャンネルを形成する工程として、高いアスペクト比の凹部内に導電路をなすシリコン（例えばポリシリコン）膜を成膜し、このシリコン膜をドライエッチングする工程がある。具体例としては、シリコン酸化層に凹部が形成され、凹部の底部に単結晶シリコン層が形成され、凹部内をシリコン膜で被覆した後、ドライエッチングである異方性エッチングにより底部のシリコン膜を除去して単結晶シリコン層を露出させる工程である。
ドライエッチングの後には、ドライエッチング時の残渣を除去する必要があるが、例えば特許文献１、２に示すようなウエットエッチングでは、高いアスペクト比で、しかも凹部の断面が微小であると、凹部内のシリコン膜を深さ方向に高い均一性をもってエッチングし、エッチング残渣を除去することが難しい。このためエッチング残渣を残したままシリコン膜の表面に更に同じシリコン（例えばポリシリコン）膜を積層し、単結晶シリコン層に電気的に接続されるシリコン膜を形成するが、シリコン膜の導電性を良好にするためにはアニールを行ってシリコンのグレインサイズを増大させる必要がある。
グレインサイズはシリコン膜の膜厚が大きいほど増大するが、エッチング残渣などの不純物が付着しているシリコン膜の表面に更にシリコン膜を形成すると、不純物が介在している分だけ膜厚が小さくなり、結果としてグレインサイズの増大が抑えられてしまう。
特許文献３には、塩素（Ｃｌ２）ガスを用いたシリコンのドライエッチングプロセスが記載されている。しかしながらウエハに形成した凹部の内面のエッチングにＣｌ２ガスを用いた場合には、凹部の開口付近のエッチング量が大きくなり、Ｖ字状に削れてしまい、深さ方向に高い均一性を持たせることが難しくなる。さらにエッチングガスとして用いられる塩素が壁面に付着すると、エッチング後にさらにシリコン膜を成膜したときにシリコンがエッチングされてしまい、成膜速度が低下したり、成膜後の表面粗さが劣化する問題があった。
特許第５８１３４９５号公報 特開２００８―１６６５１３号公報 特許第５５１４１６２号公報
本発明はこのような事情の下になされたものであり、その目的は、基板に形成した凹部にシリコンからなる導電路を形成するにあたって、導電性に優れたシリコン膜を成膜する技術を提供することにある。
本発明の半導体装置の製造方法は、基板上に半導体装置を形成する半導体装置の製造方法において、
基板上の凹部内に形成されたシリコン膜の一部をドライエッチングした後の当該基板を処理容器内に搬入する工程と、
次いで前記基板を加熱しながら臭化水素ガス及びヨウ化水素ガスから選ばれるエッチングガスを真空雰囲気の処理容器内に供給して、前記凹部内の側壁に残っているシリコン膜の一部または全部を除去するエッチング工程と、
続いて、前記凹部内にシリコン膜を成膜する成膜工程と、
その後、前記シリコン膜のグレインサイズを増大させるために基板を加熱する加熱工程と、を含むことを特徴とする。
本発明の熱処理装置は、真空雰囲気を形成するための処理容器内に設けられた載置部に半導体装置製造用の基板を載置し、処理容器内を真空排気すると共に基板を加熱しながら処理ガスを供給して基板に対して熱処理を行う熱処理装置において、
基板上の凹部内に形成されたシリコン膜の一部をドライエッチングした後の当該基板を前記処理容器内に搬入するステップと、次いで前記基板を加熱しながら臭化水素ガス及びヨウ化水素ガスから選ばれるエッチングガスを真空雰囲気の処理容器内に供給して、前記凹部内の側壁に残っているシリコン膜の表面部のエッチング残渣あるいは当該シリコン膜を除去するエッチングステップと、続いて、前記凹部内にシリコン膜を成膜する成膜ステップと、その後、前記シリコン膜のグレインサイズを増大させるために基板を加熱する加熱ステップと、を実行するように制御信号を出力する制御部を備えたことを特徴とする。
本発明の記憶媒体は、真空雰囲気を形成するための処理容器内に設けられた載置部に半導体装置製造用の基板を載置し、処理容器内を真空排気すると共に基板を加熱しながら処理ガスを供給して基板に対して熱処理を行う熱処理装置に用いられるコンピュータプログラムを記憶した記憶媒体であって、
前記コンピュータプログラムは、上述の半導体装置の製造方法を実行するようにステップ群が組み込まれていることを特徴とする。
本発明は、基板上の凹部内に形成されたシリコン膜の一部をドライエッチングすることにより、凹部内の側壁に残っているシリコン膜であって、表面にエッチング残渣が付着しているシリコン膜の一部または全部を臭化水素ガス及びヨウ化水素ガスから選ばれるエッチングガスにより除去するようにしている。そのため表面に不純物が付着しているシリコン膜が深さ方向に高い均一性で除去されるので、続く成膜工程にてシリコン膜を凹部の内面に厚い膜厚で形成することができる。従って基板を加熱してシリコン膜をアニールしたときにシリコン膜の粒子のサイズが大きくなり、導電性が良好になる。
第１の実施の形態に係るウエハの表面付近を示す断面図である。 異方性エッチング後のウエハの表面付近を示す説明図である。 凹部内における自然酸化膜の除去を模式的に示す説明図である。 第１のＳｉ膜の除去を模式的に示す説明図である。 第１のＳｉ膜の除去を行ったウエハの表面付近を示す断面図である。 第２のＳｉ成膜後のウエハの表面付近を示す断面図である。 アニール処理後のウエハの表面付近を示す断面図である。 縦型熱処理装置を示す断面図である。 第２の実施の形態に係る縦型熱処理装置を示す断面図である。 凹部の深さ方向におけるエッチング量を示す特性図である。 ＨＢｒガスによるエッチング速度を示す特性図である。 Ｓｉ膜の膜厚と粒子サイズとの関係を示す特性図である。
［第１の実施の形態］
第１の実施の形態に係る半導体装置の製造方法に使用される半導体装置製造用の基板であるウエハＷの表面構造の一例について説明する。図１は半導体装置の製造工程の途中段階におけるウエハＷの表面構造を示す。この表面構造は、シリコン酸化層（ＳｉＯ２層）１００に凹部１１０が形成され、凹部１１０の下方には、単結晶シリコン層１０１が位置している。凹部１１０の内周面には、シリコン窒化膜（ＳｉＮ膜）１０２、シリコン酸化膜（ＳｉＯ２膜）１０３及びポリシリコンである第１のシリコン（Ｓｉ）膜１０４が下層側からこの順に成膜されている。
さらにウエハＷの表面は、例えばＣＭＰ（Chemical Mechanical Polishing）により研磨され、表面のＳｉＮ膜１０２、ＳｉＯ２膜１０３及び第１のＳｉ膜１０４が除去されてＳｉＯ２層１００が露出している。図１は研磨後のウエハＷの表面構造を示している。なおウエハＷにおける凹部１１０の形成されていない領域には、ＳｉＮ層１０５が埋め込まれている。シリコン窒化膜は、理論的には、Ｓｉ３Ｎ４で表わされるが、本願明細書では、「ＳｉＮ膜」と略記する。こうして形成された凹部１１０（第１のＳｉ膜１０４に囲まれた部分）のアスペクト比（深さ／線幅）は、例えば５０〜１５０である。
上記のウエハＷは、ドライエッチング装置に搬送される。ドライエッチング装置においては、図２に示すように凹部１１０の底部に形成された第１のＳｉ膜１０４、ＳｉＯ２膜１０３及びＳｉＮ膜１０２が真空雰囲気下で処理ガスのプラズマにより順次エッチングされ、凹部１１０の下方に形成された単結晶シリコン層１０１が露出する。一連のエッチングは異方性エッチングとして行われるため凹部１１０の側壁に形成された第１のＳｉ膜１０４は除去されずに残る。また凹部１１０の側面（第１のＳｉ膜１０４の表面）には、エッチング時に発生した残渣１０７が付着しており、また凹部１１０の底面（単結晶シリコン層１０１の露出面）には、エッチング処理後に大気雰囲気に接触するために自然酸化膜が形成される。そこでウエハＷは、後述の縦型熱処理装置にウエハＷが搬入される所定時間内に、例えば公知のウエットエッチングを行う液処理装置に搬入される。
液処理装置に搬入されたウエハＷは、図３に示すように、例えば希フッ酸液（ＨＦ）が供給され、これにより凹部１１０の内面に形成された自然酸化膜、特に導電路の抵抗となる単結晶シリコン層１０１の表面の自然酸化膜がＨＦによりエッチングされて除去される。エッチング処理の手法としては、スピンチャックにウエハＷを吸着させて回転させながら上方のノズルからエッチング液をウエハＷに供給する手法、あるいはＨＦを貯留したエッチング槽に複数枚のウエハＷを一括して浸漬する手法などが挙げられる。
その後ウエハＷを例えば後述の縦型熱処理装置に搬送し、第１のＳｉ膜１０４のエッチング、第２のＳｉ膜の成膜及び加熱アニールの各プロセスを行うが、各プロセスの詳しい条件については、縦型熱処理装置の動作説明の箇所にて詳述することとする。まず図４に示すようにウエハＷにＨＢｒガスを供給すると共に例えば５５０℃で加熱する。後述の検証試験１に示すようにＨＢｒは凹部１１０の側壁に形成された第１のＳｉ膜１０４を凹部１１０の深さ方向に高い均一性でエッチングする。従って凹部１１０の側壁に付着しているエッチング残渣１０７や表面に近いエッチング時のダメージ層（エッチングガス成分に曝されることにより粗くなった層）が凹部１１０の深さ方向に高い均一性で除去される。また後述の検証試験２に示すようにＨＢｒガスは、ＳｉをＳｉＯ２及びＳｉＮに対して高い極めて選択性でエッチングすることができる。そのため第１のＳｉ膜１０４の下層のＳｉＯ２膜１０３、あるいはＳｉＮ膜１０２については、実質エッチングされない。これにより図５に示すように凹部１１０においては、第１のＳｉ膜１０４が除去された状態になる。
その後真空雰囲気下で、例えば４５０℃以上のプロセス温度でポリシリコンである第２のＳｉ膜１１１を成膜する。凹部１０１の側面は、ＳｉＯ２膜１０３が露出し、凹部１１０の底面は、単結晶シリコン層１０１が露出している。図６に示すように第２のＳｉ膜１１１は、ＳｉＯ２膜１０３及び単結晶シリコン層１０１に密着して成膜される。
さらにウエハＷを例えば４５０〜９５０℃に加熱して、図７に示すように第２のＳｉ膜１１１内のＳｉのグレインサイズを増大させる。図７中の符号１１２で示す部分は加熱後のグレインサイズが増大した状態である第２のＳｉ膜を示す。こうして凹部１１０内にて、ポリシリコン（第２のＳｉ膜１１２）からなる、例えばＮＡＮＤ回路のチャンネル（導電路）が構成される。なおその後ウエハＷは例えばＣＭＰ装置に搬送され、ウエハＷの表面のＳｉ膜が除去されＳｉＯ２層１００が露出する。
本発明の実施の形態に係る半導体装置の製造方法は、例えば既述の液処理装置と、第１のＳｉ膜１０４のエッチング、第２のＳｉ膜１１１の成膜及び第２のＳｉ膜１１１のアニール化を行う縦型熱処理装置とを含む半導体製造システムにより行われる。ここで縦型熱処理装置及びこの装置を用いたプロセスの例について述べておく。図８に示すように縦型熱処理装置１は、垂直方向に伸びる有天井の円筒形に構成された、石英製の反応容器２を備えている。反応容器２は、円筒状の内管３と、内管３を覆うように設けられ、内管３と隙間を介して配置された有天井の円筒形の外管４とを備えている。また反応容器２の周囲は、断熱体１２により囲われており、断熱体１２の内面には、ウエハＷを加熱するための昇温用ヒータ１３が全周に亘って設けられている。
外管４の下方には、外管４と気密に接続されたステンレス製の筒状のマニホールド５が設けられ、マニホールド５の下端は、フランジ７が形成されている。またマニホールド５の内側には、リング状の支持部６が形成され、既述の内管３の下端が接続されている。フランジ７に囲まれる領域は、基板搬入出口８として開口されており、石英製の円形の蓋体９により、気密に閉じられる。蓋体９の中央部には、ウエハＷが垂直方向に間隔を置いて載置される棚状に構成された基板保持部であるウエハボート１０が垂直方向（縦方向）に延びるように支持されている。
蓋体９は、ボートエレベータ１１により昇降自在に構成されており、ボートエレベータ１１を下降させると蓋体９がフランジ７から離れて、基板搬入出口８が開放されると共に、ウエハボート１０がウエハＷを収容する高さ位置まで下降する。そしてウエハボート１０にウエハＷを収容した後、ボートエレベータ１１を上昇させることにより、ウエハボート１０が図８に示す反応容器２内の高さ位置まで上昇すると共に、蓋体９がフランジ７に接触し、基板搬入出口８が気密に塞がれる。
マニホールド５における支持部６の上方側の側面には、排気口１５が開口しており、排気口１５には、排気管１７を介して真空排気部１９に接続されている。なお排気管１７に介設された１８はバルブである。
またマニホールド５における支持部６の下方側の側面には、エッチングガス供給管２０、３本の成膜ガス供給管２１〜２３及びパージガス供給管３３の一端が接続されている。エッチングガス供給管２０の他端側には、エッチングガスであるＨＢｒガス供給源２４が接続されており、成膜ガス供給管２１〜２３の他端側には、夫々ジプロピルアミノシラン（ＤＩＰＡＳ）ガス供給源２５、ジシラン（Ｓｉ２Ｈ６）供給源２６及びモノシラン（ＳｉＨ４）ガス供給源２７が接続されている。またパージガス供給管３３の他端側には、パージガスである窒素（Ｎ２）ガス供給源３４が接続されている。なお図８中の２９〜３２及び３６は流量調整部であり、Ｖ１〜Ｖ５はバルブである。
また縦型熱処理装置１には、例えばコンピュータからなる制御部９０が設けられている。この制御部９０は、プログラム、メモリ、ＣＰＵからなるデータ処理部などを備えており、プログラムには、制御部９０から縦型熱処理装置１の各部に制御信号を送り、例えばエッチング処理や、成膜処理を実行する各ステップを進行させるように命令（各ステップ）が組み込まれている。このプログラムは、コンピュータ記憶媒体、例えばフレキシブルディスク、コンパクトディスク、ハードディスク、ＭＯ（光磁気ディスク）などの記憶部に格納されて制御部９０にインストールされる。
上述の縦型熱処理装置１の作用について説明する。例えばウエットエッチングにより自然酸化膜が除去されたウエハＷは、例えばウエットエッチングされた後、予め設定された時間内にウエハボート１０に載置され、反応容器２内に搬入される。次いでウエハＷを２５０〜７５０℃、例えば５５０℃に加熱すると共に、反応容器２内の圧力を０．１〜４００Ｔｏｒｒ、例えば２０Ｔｏｒｒ（２６６６Ｐａ）に設定し、ＨＢｒガスを５０〜５０００ｓｃｃｍ、例えば５００ｓｃｃｍの流量で供給する。ＨＢｒガスは、支持部６の下方から内管３の内側を上昇してウエハＷに供給され、内管３と外管４との隙間を介して、排気口１５から排気される。この結果ウエハＷ上の第１のＳｉ膜１０４がエッチングされて除去される。
続いてＨＢｒガスの供給を停止すると共に不活性ガス、例えば窒素ガスを供給して、反応容器２内を不活性ガス例えば窒素ガスに置換する。またウエハＷの温度を３８０℃に設定すると共に反応容器２内の圧力を１Ｔｏｒｒ（１３３Ｐａ）に設定する。その後Ｎ２ガスの供給を停止し、反応容器２内にアミノシラン系ガス、例えばＤＩＰＡＳガスを２００ｓｃｃｍの流量で供給する。これによりウエハＷの表面にＳｉの核であるシード層が形成される。
次いでＤＩＰＡＳガスの供給を停止し、反応容器２内にＳｉ２Ｈ６ガスを３５０ｓｃｃｍの流量で供給する。これによりウエハＷの表面に形成されたシード層が成長し、第２のＳｉ膜１１１が例えば２０Åの膜厚に成長する。続いてＳｉ２Ｈ６ガスの供給を停止し、ウエハＷの温度を４７０℃、反応容器２内の圧力を０．４５Ｔｏｒｒ（６０Ｐａ）に設定した後、ＳｉＨ４ガスを１５００ｓｃｃｍの流量で供給する。これによりウエハＷの表面に形成された第２のＳｉ膜１１１にさらにＳｉが積層され、第２のＳｉ膜１１１の膜厚が例えば１５０Åまで成長する。
そしてＳｉＨ４ガスの供給を停止し、反応容器２内にＮ２ガスを流し、Ｓｉ膜の成膜を停止すると共に、ウエハＷを４５０〜９５０℃、例えば５５０℃で加熱する。これにより第２のＳｉ膜１１２においては、Ｓｉのグレインサイズが増大する。
上述の実施形態によれば、図２に示す膜構造に対してＨＢｒガスによりポリシリコンである第１のＳｉ膜１０４をエッチングしているため、高いアスペクト比の凹部１１０であっても、深さ方向に高い均一性でエッチングを行うことができる。そして既述のようにＨＢｒガスは、ＳｉをＳｉＯ２及びＳｉＮに対して高い極めて選択性でエッチングすることができる。そのため第１のＳｉ膜１０４の下層のＳｉＯ２膜１０３、あるいはＳｉＮ膜１０２のエッチングが抑えられる（実質エッチングされない）。
また後述の検証試験３にて示すように第２のＳｉ膜１１１の膜厚が厚くなることにより、Ｓｉの結晶のサイズが大きくなる傾向にある。上述の実施の形態においては、エッチング残渣などの不純物層が介在しないのでその分第２のＳｉ膜１１１の膜厚が厚くなり、ウエハＷを加熱したときに加熱後の結晶化した第２のＳｉ膜１１２においては、Ｓｉの結晶のサイズが大きくなる。そのため高い導電性が得られる。
さらに検証試験４に示すようにＨＢｒガスにより第１のＳｉ膜１０４を除去した後、第２のＳｉ膜１１１を成膜したときに第２のＳｉ膜１１１の成膜速度が遅くなったり、第２のＳｉ膜１１１の表面粗さが悪くなることもない。
また第１のＳｉ膜１０４の表面の不純物１０７及びダメージ層を除去する除去する工程、第２のＳｉ膜１１１を成膜する工程及びウエハＷを加熱して第２のＳｉ膜１１２を結晶化させる工程を同じ縦型熱処理装置１において行うことができる。そのためウエハＷの搬送の際の有機物の付着や自然酸化膜の生成を抑制することができる。
［第２の実施の形態］
また第２の実施の形態に係る半導体装置の製造方法として、第１のＳｉ膜１０４の表面の自然酸化膜をドライエッチングにより除去してもよく、さらにドライエッチングを縦型熱処理装置１内において行うようにしてもよい。例えば図９に示すように縦型熱処理装置１にＨＦガス及びＮＨ３ガスを供給するように構成する。なお図９は、図８に示す縦型熱処理装置１を略記しており、ＨＦガス及びＮＨ３ガスは、例えば図８に示すマニホールド５における支持部６の下方側に供給される。
第２の実施の形態においては、図２に示す異方性エッチング後のウエハＷを図９に示す縦型熱処理装置１に搬入する。そして反応容器２内にＨＦガス及びＮＨ３ガスを供給する。これによりウエハＷにおける凹部１１０内の自然酸化膜の表面にＨＦ及びＮＨ３が吸着する。これらのガスは自然酸化膜（ＳｉＯ２）と反応し（ＮＨ４）２ＳｉＦ６（珪フッ化アンモニウム）を生成させるので、この（ＮＨ４）２ＳｉＦ６を、ウエハＷを加熱して昇華させることにより自然酸化膜が除去される。その後ＨＢｒガスの供給による第１のＳｉ膜１０４のダメージ層のエッチングと、その後第２のＳｉ膜１１１の成膜を行うようにすればよい。第２の実施の形態においては、自然酸化膜の除去を行った後、ウエハＷを装置から取り出すことなく、続けてＨＢｒガスの供給による第１のＳｉ膜１０４のダメージ層のエッチングと、その後第２のＳｉ膜１１１の成膜を行うことができる。そのためウエハＷを装置間を搬送する際の有機物の付着や、自然酸化膜の生成を抑制することができる。
更にＳｉの自然酸化膜は、窒素、水素、フッ素を含む化合物を含む処理ガス、例えばフッ化アンモニウム（ＮＨ４Ｆ）ガスを用いてエッチングすることができ、この場合にもこのガスがＳｉの自然酸化膜と反応して（ＮＨ４）２ＳｉＦ６を生成する。従って、Ｓｉの自然酸化膜をエッチングするにあたってフッ化アンモニウム（ＮＨ４Ｆ）（または、ＮＨ４ＦＨＦ）ガスを供給してもよい。なお、処理ガスがＮＨ３ガス、ＨＦガス及びＮＨ４Ｆガス（または、ＮＨ４ＦＨＦ）の混合ガスであってもよい。
さらにＨＢｒの供給による第１のＳｉ膜１０４の除去については、第１のＳｉ膜１０４においてエッチング残渣１０７が付着し、異方性エッチングによりダメージを受けたダメージ層を含む表層部分のみを除去し、第１のＳｉ膜１０４の一部を残すようにしてもよい。また第１のＳｉ膜１０４におけるダメージ層及び不純物を含む層を除去するにあたっては、ＨＢｒガスに代えてヨウ化水素（ＨＩ）ガスを用いても同様の効果が期待できる。
［検証試験１］
本発明の効果を検証するためウエハＷのＳｉＯ２層１００に形成された凹部１１０内に成膜された第１のＳｉ膜１０４をＨＢｒガスを用いてエッチングしたときの凹部１１０の深さ方向におけるエッチング量の均一性について調べた。図１０（ａ）に示すようにウエハＷに深さ１５００ｎｍ、幅４０ｎｍの大きさの凹部１１０を形成し、表面に第１のＳｉ膜１０４成膜したウエハＷを用いた。
ウエハＷに対して第１の実施の形態に示した縦型熱処理装置１を用いて、ＨＢｒガスを用いてエッチングを行い高さ位置Ｐ１〜Ｐ５の５地点においてエッチング量を測定した。Ｐ１は、の表面、Ｐ２〜Ｐ４は、夫々凹部１１０の側壁におけるウエハＷの表面の高さから、凹部１１０の深さ方向に３００ｎｍ、６００ｎｍ、９００ｎｍ及び１２００ｎｍの高さ位置を示す。
図１０（ｂ）はこの結果を示し、各ウエハＷにて測定されたＰ１〜Ｐ５の各高さ位置におけるエッチング量をＰ１〜Ｐ５ごとに平均した値を示す。この結果に寄れば、ウエハＷの表面のＰ１におけるエッチング量は、４．２５Åであり、Ｐ１のエッチング量を１００とすると、凹部１１０の内部のＰ２〜Ｐ４のエッチング量は、９５．３〜１１０．９であった。
この結果からわかるように、凹部１１０の側壁に形成されたＳｉ膜１０４をＨＢｒガスを用いてエッチングすることにより、凹部１１０の深さ方向に均一にエッチングすることができると言える。
［検証試験２］
また本発明の効果を検証するためＨＢｒガスによるＳｉ膜、ＳｉＯ２膜及びＳｉＮ膜のエッチングの選択比を調べた。まず検査用ウエハの表面に、Ｓｉ膜、ＳｉＯ２膜及びＳｉＮ膜を夫々成膜し、第１の実施の形態に示した縦型熱処理装置１を用い５５０℃で加熱してＨＢｒガスを供給してエッチングを行った。またＳｉ膜を形成した検査用ウエハを５３０℃で加熱し、ＨＢｒガスを供給してエッチングを行った。
図１１はこの結果を示し、検査用ウエハの加熱温度に対するＳｉ膜、ＳｉＯ２膜及びＳｉＮ膜のエッチング速度（Å／分）を示す。検査用ウエハを５５０℃で加熱して、エッチングを行った場合にＳｉ膜はエッチングされていたが、ＳｉＯ２膜及びＳｉＮ膜は、ほとんどエッチングされなかった（実質エッチングされていなかった）。また検査用ウエハを５５０℃で加熱した場合においてもＳｉ膜は、大きくエッチングされていた。
この結果によればウエハＷを加熱して、ＨＢｒガスを供給した時にＳｉＯ２膜及びＳｉＮ膜に対してＳｉ層を高い選択比でエッチングすることができると言える。
［検証試験３］
さらに検査用ウエハにＳｉ膜を成膜し加熱を行いＳｉを結晶化させたときのＳｉ膜の膜厚と結晶の大きさとの関係を調べた。第１の実施の形態に示した縦型熱処理装置１により、４００Å及び１５００Åに成膜した検査用ウエハを各々５５０℃で加熱し、各々流離サイズを調べた。図１２はこの結果を示し、成膜したＳｉ膜の膜厚とＳｉの結晶の大きさとの関係を示す特性図である。図１２に示すようにＳｉ膜の膜厚が厚くなるに従い、Ｓｉの結晶のサイズが大きくなることが分かる。
［検証試験４］
ドライエッチングガスの種類によっては、エッチング後にウエハＷに残存するガスの成分により、エッチング後に成膜される膜に表面の粗さの劣化やなどの劣化が見られることがある。そこで検査用のウエハに１回目のＳｉ膜を成膜した後、ＨＢｒガスにより、すべてのＳｉ膜をエッチングした後、２回目のＳｉ層の成膜を行い表面粗さ及び成膜されたＳｉ膜の膜厚について調べた。
１回目のＳｉ層の成膜は、第１の実施の形態に示した縦型熱処理装置１を用い、５．０ｎｍを目標膜厚に設定して成膜した。次いで同じ縦型熱処理装置１内において、ＨＢｒガスを供給してＳｉ層をすべて除去した後、同じ縦型熱処理装置１内において、Ｓｉ膜を３．５ｎｍを目標膜厚に設定して成膜した。
１回目のＳｉ膜の成膜においては、Ｓｉ膜は５．１ｎｍ成膜されており、表面粗さＲａは、０．１６７であった。そして１回目のＳｉ膜をエッチングした後の表面粗さＲａは、０．１９８であり、２回目のＳｉ膜の成膜においては、Ｓｉ膜は３．６２ｎｍ成膜されており、表面粗さＲａは、０．１４１であった。
この結果によれば、ＨＢｒによるエッチングを行い再度Ｓｉを成膜したときに表面粗さＲａは、低下していなかった。またＳｉ層の膜厚もほぼ目標膜厚で成膜されており、ＨＢｒにより、Ｓｉ膜をエッチングした後も成膜効率が低下しなかった。
１ 縦型熱処理装置
２ 反応容器
３ 内管
４ 外管
９ 蓋体
１０ ウエハボート
１１ ボートエレベータ
１３ 昇温用ヒータ
９０ 制御部
１００ ＳｉＯ２層
１０１ 単結晶シリコン
１０２ ＳｉＮ膜
１０３ ＳｉＯ２膜
１０４ 第１のＳｉ膜
１０７ 残渣
１１０ 凹部
１１１ 第２のＳｉ膜

Claims (10)

  1. 基板上に半導体装置を形成する半導体装置の製造方法において、
    基板上の凹部内に形成されたシリコン膜の一部をドライエッチングした後の当該基板を処理容器内に搬入する工程と、
    次いで前記基板を加熱しながら臭化水素ガス及びヨウ化水素ガスから選ばれるエッチングガスを真空雰囲気の処理容器内に供給して、前記凹部内の側壁に残っているシリコン膜の一部または全部を除去するエッチング工程と、
    続いて、前記凹部内にシリコン膜を成膜する成膜工程と、
    その後、前記シリコン膜のグレインサイズを増大させるために基板を加熱する加熱工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記処理容器内に搬入される基板は、シリコン酸化膜の一部が露出していることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記処理容器内に搬入される基板は、シリコン窒化膜の一部が露出していることを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記処理容器に搬入される基板の凹部の底面には、単結晶シリコンが露出し、当該単結晶シリコンは前記シリコン膜と共に導電路を形成するものであることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記エッチング工程、成膜工程及び加熱工程は、同一の処理容器内にて順次行われることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記エッチング工程の前に、前記同一の処理容器内にてＣＯＲ処理を行う工程を行うことを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記エッチング工程のプロセス温度は、２５０℃〜７５０℃に設定されることを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置の製造方法。
  8. 真空雰囲気を形成するための処理容器内に設けられた載置部に半導体装置製造用の基板を載置し、処理容器内を真空排気すると共に基板を加熱しながら処理ガスを供給して基板に対して熱処理を行う熱処理装置において、
    基板上の凹部内に形成されたシリコン膜の一部をドライエッチングした後の当該基板を前記処理容器内に搬入するステップと、次いで前記基板を加熱しながら臭化水素ガス及びヨウ化水素ガスから選ばれるエッチングガスを真空雰囲気の処理容器内に供給して、前記凹部内の側壁に残っているシリコン膜の表面部のエッチング残渣あるいは当該シリコン膜を除去するエッチングステップと、続いて、前記凹部内にシリコン膜を成膜する成膜ステップと、その後、前記シリコン膜のグレインサイズを増大させるために基板を加熱する加熱ステップと、を実行するように制御信号を出力する制御部を備えたことを特徴とする熱処理装置。
  9. 前記制御部は、前記基板を前記処理容器内に搬入するステップを実行した後、更にＣＯＲを行うステップを前記エッチングステップの前に実行することを特徴とする請求項８に記載の熱処理装置。
  10. 真空雰囲気を形成するための処理容器内に設けられた載置部に半導体装置製造用の基板を載置し、処理容器内を真空排気すると共に基板を加熱しながら処理ガスを供給して基板に対して熱処理を行う熱処理装置に用いられるコンピュータプログラムを記憶した記憶媒体であって、
    前記コンピュータプログラムは、請求項１ないし７のいずれか一項に記載された半導体装置の製造方法を実行するようにステップ群が組み込まれていることを特徴とする記憶媒体。
JP2016118196A 2016-06-14 2016-06-14 半導体装置の製造方法、熱処理装置及び記憶媒体。 Active JP6623943B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016118196A JP6623943B2 (ja) 2016-06-14 2016-06-14 半導体装置の製造方法、熱処理装置及び記憶媒体。
TW106118172A TWI675416B (zh) 2016-06-14 2017-06-02 半導體裝置之製造方法、熱處理裝置及記錄媒體
KR1020170074061A KR102138961B1 (ko) 2016-06-14 2017-06-13 반도체 장치의 제조 방법, 열처리 장치 및 기억 매체
US15/621,138 US9997365B2 (en) 2016-06-14 2017-06-13 Method of manufacturing semiconductor device, heat treatment apparatus, and storage medium
CN201710448108.0A CN107507768B (zh) 2016-06-14 2017-06-14 半导体装置的制造方法、热处理装置以及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016118196A JP6623943B2 (ja) 2016-06-14 2016-06-14 半導体装置の製造方法、熱処理装置及び記憶媒体。

Publications (2)

Publication Number Publication Date
JP2017224684A true JP2017224684A (ja) 2017-12-21
JP6623943B2 JP6623943B2 (ja) 2019-12-25

Family

ID=60573027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016118196A Active JP6623943B2 (ja) 2016-06-14 2016-06-14 半導体装置の製造方法、熱処理装置及び記憶媒体。

Country Status (5)

Country Link
US (1) US9997365B2 (ja)
JP (1) JP6623943B2 (ja)
KR (1) KR102138961B1 (ja)
CN (1) CN107507768B (ja)
TW (1) TWI675416B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141189B2 (en) * 2016-12-29 2018-11-27 Asm Ip Holding B.V. Methods for forming semiconductors by diffusion
JP6902958B2 (ja) * 2017-08-02 2021-07-14 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
CN112041688B (zh) * 2018-04-24 2022-05-24 株式会社电装 半导体装置的制造方法
WO2020082358A1 (en) * 2018-10-26 2020-04-30 Yangtze Memory Technologies Co., Ltd. Structure of 3d nand memory device and method of forming the same
JP7213726B2 (ja) * 2019-03-13 2023-01-27 東京エレクトロン株式会社 成膜方法及び熱処理装置
CN112582255A (zh) 2019-09-27 2021-03-30 香港科技大学 使用应力控制制造厚电介质膜的方法
CN112542466A (zh) * 2020-12-09 2021-03-23 长江存储科技有限责任公司 三维存储器制造方法
JP7304905B2 (ja) * 2021-01-29 2023-07-07 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009246368A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd 多層／多入力／多出力（ｍｌｍｉｍｏ）モデル及び当該モデルの使用方法
JP2009295837A (ja) * 2008-06-06 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011211200A (ja) * 2010-03-26 2011-10-20 Samsung Electronics Co Ltd ３次元半導体装置
JP2014033201A (ja) * 2012-07-31 2014-02-20 Samsung Electronics Co Ltd 半導体メモリ素子、および、その製造方法
JP2015115443A (ja) * 2013-12-11 2015-06-22 東京エレクトロン株式会社 シリコン層をエッチングする方法、及びプラズマ処理装置
WO2015115002A1 (ja) * 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5514162B2 (ja) 1972-09-04 1980-04-14
US3979334A (en) 1975-04-16 1976-09-07 Universal Oil Products Company Manufacture of spheroidal alumina particles
JP5105866B2 (ja) 2006-12-28 2012-12-26 東京エレクトロン株式会社 キャパシタ電極の製造方法、エッチング方法およびエッチングシステム、ならびに記憶媒体
JP2012004542A (ja) * 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
KR101683072B1 (ko) * 2010-09-13 2016-12-21 삼성전자 주식회사 반도체 소자의 형성 방법
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
JP5813495B2 (ja) 2011-04-15 2015-11-17 東京エレクトロン株式会社 液処理方法、液処理装置および記憶媒体
JP5514162B2 (ja) 2011-07-22 2014-06-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
JP6150724B2 (ja) * 2013-12-27 2017-06-21 東京エレクトロン株式会社 凹部を充填する方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009246368A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd 多層／多入力／多出力（ｍｌｍｉｍｏ）モデル及び当該モデルの使用方法
JP2009295837A (ja) * 2008-06-06 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011211200A (ja) * 2010-03-26 2011-10-20 Samsung Electronics Co Ltd ３次元半導体装置
JP2014033201A (ja) * 2012-07-31 2014-02-20 Samsung Electronics Co Ltd 半導体メモリ素子、および、その製造方法
JP2015115443A (ja) * 2013-12-11 2015-06-22 東京エレクトロン株式会社 シリコン層をエッチングする方法、及びプラズマ処理装置
WO2015115002A1 (ja) * 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体

Also Published As

Publication number Publication date
KR102138961B1 (ko) 2020-07-28
TWI675416B (zh) 2019-10-21
US9997365B2 (en) 2018-06-12
JP6623943B2 (ja) 2019-12-25
US20170358458A1 (en) 2017-12-14
CN107507768A (zh) 2017-12-22
CN107507768B (zh) 2021-11-23
KR20170141135A (ko) 2017-12-22
TW201810418A (zh) 2018-03-16

Similar Documents

Publication Publication Date Title
JP6623943B2 (ja) 半導体装置の製造方法、熱処理装置及び記憶媒体。
TWI443747B (zh) 半導體裝置製造方法以及基板處理方法及設備
US10822714B2 (en) Method of growing crystal in recess and processing apparatus used therefor
US10529559B2 (en) Method of manufacturing semiconductor device, and semiconductor manufacturing apparatus
US20190304791A1 (en) Method of Manufacturing Semiconductor Device, Substrate Processing Apparatus and Non-transitory Computer-readable Recording Medium
JP2023026624A (ja) 基板処理システム
KR100861853B1 (ko) 성막 방법, 성막 장치 및 기억 매체
US10676820B2 (en) Cleaning method and film forming method
US9824919B2 (en) Recess filling method and processing apparatus
US11557476B2 (en) Film forming method and film forming apparatus
US11101131B2 (en) Film forming method and film forming apparatus
US20230146375A1 (en) Substrate processing method and substrate processing apparatus
JP6559902B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP2018207075A (ja) 基板処理方法及び基板処理装置
EP4117023A1 (en) Method of processing substrate, substrate processing apparatus, and recording medium
US20230295837A1 (en) Method of processing substrate, method of manufacturing semiconductor device, recording medium, and substrate processing apparatus
US11251034B2 (en) Film forming method and substrate processing apparatus
US9093274B2 (en) Method of manufacturing semiconductor device using inert, material, and oxidation-reduction gases
KR20230035619A (ko) 반도체 장치의 제조 방법, 프로그램, 기판 처리 장치 및 기판 처리 방법
JP2018113322A (ja) 半導体装置の製造方法、プログラムおよび基板処理装置
JP2018160516A (ja) 半導体装置の製造方法、基板処理装置およびプログラム

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191111

R150 Certificate of patent or registration of utility model

Ref document number: 6623943

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250