CN112582255A - 使用应力控制制造厚电介质膜的方法 - Google Patents

使用应力控制制造厚电介质膜的方法 Download PDF

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Abstract

本文公开了一种在用于器件制造的晶圆上制造厚的无裂纹电介质膜的方法。在晶圆的围绕多个器件区域的氧化物层中制造应力释放图案。应力释放图案包括多个凹部，多个凹部沿着至少一个方向周期性地间隔开。多个凹部在电介质膜沉积期间中断连续的膜，以防止在电介质膜中形成裂纹并扩展到器件区域中。因此，可以在通过图案化电介质层形成的器件区域中获得厚的无裂纹电介质膜。此外，可调整电介质膜沉积工艺的条件以确保所沉积的电介质膜的质量。此外，可执行多个沉积过程以沉积厚的无裂纹电介质膜。

Description

使用应力控制制造厚电介质膜的方法
相关申请的交叉引用
本申请要求于2019年9月27日提交的标题为“使用应力控制制造厚电介质膜的方法(METHOD FOR FABRICATING THICK DIELECTRIC FILMS USING STRESS CONTROL)”的第62/973,277号美国临时申请的权益，所述美国临时申请的全部内容通过引用并入本文中。
技术领域
本公开涉及需要应力控制的集成器件的制造。更具体地，本公开涉及在沉积在二氧化硅包覆的硅晶圆上的无裂纹、厚化学计量(thick stoichiometric)的氮化硅(Si3N4)膜上制造器件。
背景技术
利用硅基材料的强光学三阶非线性和强限制结构中的场增强的硅基光子集成电路最近吸引了研究和开发兴趣，以在芯片上实现节能的光学非线性和量子源。在三种传统的硅互补金属氧化物半导体(CMOS)材料(即，硅、二氧化硅和氮化硅)中，与硅相比，氮化硅表现出更小的线性和非线性光学吸收损耗，并且与二氧化硅相比，氮化硅表现出大一个数量级的三阶光学非线性。与通过等离子体增强化学气相沉积沉积的SiNx相比，通过低压化学气相沉积(LPCVD)沉积的化学计量的氮化硅(即，Si3N4)在1550nm的通信波段中提供了较小的材料吸收损失，这是因为吸收峰在约1520nm波长的N-H键含量较低。因此，对于1550nm通信波段，Si3N4优于SiNx。考虑到较低的损耗，Si3N4光学微环谐振腔已经显示出超过107的高品质(Q)因子，且实现了亚毫瓦阈值功率的非线性光学参量振荡。
在硅光子学领域中，已经观察到，为了设计用于光学非线性频率转换的波导色散，需要超过700nm的厚Si3N4膜厚度。然而，通过LPCVD沉积的厚Si3N4膜表现出大的拉伸应力，这往往在整个晶圆上形成裂纹。这通常将膜厚度限制为小于400nm。
为了生长约910nm的厚Si3N4膜，研究人员已经开发了温度循环方法以及手动划刻的沟槽，以阻止裂纹扩展到约50mm×50mm的中央器件区域中。在多个循环中执行对厚度超过400nm的膜的沉积，其中温度冷却到室温，并且在各个循环之间从炉中拉出晶圆。然而，一旦在器件区域内形成裂纹，这种工艺就不能有效地阻止裂纹。当晶圆在循环之间暴露于空气时，也很可能形成氮氧化硅层。
最近开发的光子大马士革工艺(photonic Damascene process)利用了增材制造工艺，其中，在刻蚀氧化物层中的波导的负图案之后沉积Si3N4。波导被位于下面的氧化物层上的仔细设计的致密填料图案围绕。已经展示了基于波导的器件的1.5μm厚的Si3N4膜。然而，光子大马士革工艺不是标准CMOS工艺，并且强加了用于形成Si3N4器件的附加化学机械抛光(CMP)步骤。CMP工艺可能潜在地引起机械冲击，该机械冲击可形成裂纹并妨碍制造诸如盘形谐振腔的大面积器件。此外，CMP去除速率的局部偏差对良好控制器件的高度造成了限制。
用于在6英寸和8英寸晶圆上沉积LPCVD氮化物基膜的另一种无裂纹工艺需要在膜沉积之间将晶圆旋转45°以重新分布单轴应力。分两个步骤执行膜沉积，在每个步骤中沉积365nm厚的Si3N4膜。每个沉积过程在780℃下执行，且后一沉积冷却至约630℃保持20分钟。这种制造方法使得相对厚的无裂纹Si3N4膜能够达到730nm的厚度。然而，在炉内将晶圆旋转45°是一个非标准化的过程。
需要解决与厚的无裂纹电介质膜的沉积有关的这些问题或其他问题。
发明内容
制造各种类型的半导体器件需要在硅晶圆上制造厚的无裂纹电介质膜。本公开提供了在二氧化硅衬底上制造大面积、厚的无裂纹电介质膜的解决方案，以用于制造器件和电路。
在本公开的第一方面中，描述在晶圆上制造电介质膜的方法。该方法包括以下步骤：在晶圆的氧化物层中制造预定图案，以在晶圆的顶表面上限定多个器件区域；在氧化物层上沉积电介质膜；以及图案化电介质膜以在器件区域中形成多个器件。预定图案包括多个凹部，多个凹部围绕每个器件区域。
在一些实施方式中，多个凹部包括沿着第一方向延伸并且沿着第二方向周期性地或准周期性间隔开的第一组线性凹部。此外，多个凹部可以包括沿着第二方向延伸并且沿着第一方向间隔开的第二组线性凹部。此外，第二方向可以与第一方向正交。
在一些实施方式中，预定图案的每个线性凹部的宽度大于电介质膜的目标厚度的两倍。
在一些实施方式中，电介质膜的厚度小于氧化物层中的多个凹部的深度。
在一些实施方式中，每个器件区域与预定图案间隔开预定间隔，并且预定间隔为至少1微米。
在一些实施方式中，多个凹部包括正方形凹部的阵列。每个正方形凹部与阵列中的其他正方形凹部至少间隔开最小间隔距离。
在一些实施方式中，多个凹部包括十字形凹部的阵列。十字形凹部中的每个与阵列中的其他十字形凹部至少间隔开最小间隔距离，最小间隔距离由光刻分辨率确定。
在一些实施方式中，该方法还包括在围绕多个器件区域的光学曝光区域外的靠近晶圆的边缘处制造多个沟槽的步骤。另外，多个沟槽可以包括在晶圆的表面中划刻的线性交叉凹部的栅格。
在一些实施方式中，电介质膜是氮化硅(Si3N4)膜。
在一些实施方式中，在氧化物层上沉积电介质膜包括：使用低压化学气相沉积(LPCVD)在沉积室中一次性沉积Si3N4膜，沉积室在单个沉积过程的一部分期间保持在至少700摄氏度(℃)的温度下。在单个沉积过程期间沉积的Si3N4膜的厚度至少为400纳米(nm)。在一些实施方式中，在单个沉积过程的一部分期间，沉积室的温度保持在750℃至800℃之间，并且在单个沉积过程期间沉积的Si3N4膜的厚度在700nm至950nm之间。
在一些实施方式中，在氧化物层上沉积电介质膜还包括：使用低压化学气相沉积(LPCVD)在沉积室中多次沉积Si3N4膜，沉积室在多个连续沉积过程的一部分期间保持在至少700℃的温度下。在每个沉积运行之间，沉积室的环境气氛主要是在多个连续沉积过程中的后续沉积过程之间的氮气(N2)气氛。在一些实施方式中，沉积室的环境气氛可以主要是氩气(Ar)气氛。环境气氛应防止电介质膜的氧化，且因此，最多只能包含微量的氧气(O2)。
在一些实施方式中，该方法还包括在电介质膜的顶部上沉积上包覆层的步骤。在一些实施方式中，上包覆层是低温氧化物(LTO)层。
在本公开的第二方面中，公开了在半导体材料的晶圆上制造电介质膜的方法。该方法包括以下步骤：在晶圆的氧化物层上沉积第一层电介质；在晶圆的第一层电介质中制造预定图案，以在晶圆的顶表面上限定多个器件区域；以及在第一层电介质的顶部上沉积第二层电介质以增加电介质膜的厚度电介质。预定图案包括多个凹部，多个凹部围绕每个器件区域，并且多个凹部中的每个凹部延伸至氧化物层中。
在一些实施方式中，制造预定图案还包括将第一层电介质中的预定图案刻蚀到延伸至氧化物层中的深度的步骤。
在一些实施方式中，第一层电介质和第二层电介质包括氮化硅(Si3N4)。
在一些实施方式中，通过低压化学气相沉积(LPCVD)来沉积厚度小于450纳米(nm)的第一层电介质。
在一些实施方式中，通过改变LPCVD沉积室的沉积参数来调节第一层电介质的最大厚度。
在一些实施方式中，该方法还包括图案化电介质膜的步骤。电介质膜包括第一层电介质膜和第二层电介质膜以在器件区域中形成多个器件。
在本公开的第三方面中，描述了在其上制造多个器件的半导体晶圆。半导体晶圆包括：半导体衬底；氧化物层，包括形成在其中的预定图案，以在晶圆的顶表面上限定多个器件区域；以及电介质膜，在至少一个器件区域中形成为具有至少400纳米(nm)的厚度。预定图案包括多个凹部，多个凹部围绕每个器件区域。通过图案化电介质膜在器件区域中形成多个器件。
在一些实施方式中，半导体晶圆还包括形成在电介质膜的顶部上的包覆层。
附图说明
图1A至图1F示出了根据实施方式的用于制造厚的无裂纹化学计量氮化硅(Si3N4)膜的工艺流程。
图2A示出了根据实施方式的用于应力松弛的一维度凹部图案。
图2B示出了根据实施方式的用于应力松弛的二维度凹部图案。
图3A至图3C示出了根据实施方式的三个示例性应力释放图案。
图4A至图4C示出了根据实施方式的凹部图案的深度和Si3N4膜的厚度之间的关系。
图5A示出了根据实施方式的围绕衬底上的器件的应力释放图案的俯视图。
图5B示出了根据实施方式的图5A的应力释放图案的特性尺寸。
图5C是根据实施方式的图5A的所选区域的剖视图。
图6示出了根据实施方式的在晶圆上的芯片(die)上图案化的器件。
图7示出了根据实施方式的LPCVD沉积工艺中的炉温和电介质膜厚度的变化。
图8示出了根据实施方式的针对对照Si3N4膜、使用椭偏仪测量的波长与折射率的关系。
图9A至图9B示出了根据实施方式从Si3N4膜上制备的波导耦合Si3N4微盘谐振腔测得的谐振传输光谱。
图10示出了根据实施方式的利用两个沉积过程来制造无裂纹电介质膜的工艺流程。
具体实施方式
制造各种类型的半导体器件需要在硅晶圆上制造厚的无裂纹的电介质膜。这种膜的具体应用的一个示例是在具有约1微米(μm)厚度的化学计量氮化硅(Si3N4)膜上制造集成的光子器件和光路，以用于芯片上的非线性光学和量子光学实验。例如，用于色散工程应用(dispersion engineering application)的光子器件可能需要超过700nm的Si3N4膜。高度受限的Si3N4波导通常需要超过700nm的厚度以在1550nm波长下获得反常色散。Si3N4回音壁模式(WGM)微盘通常需要大于800nm的Si3N4厚度以获得反常色散的WGM横磁模(TM)。然而，通过LPCVD沉积的厚Si3N4膜表现出大的拉伸应力，这往往在整个晶圆上形成裂纹。这通常将膜厚度限制为小于400nm，以便获得合理的器件产率。
本公开描述了一种制备用于制造器件和集成光路的大面积、无裂纹硅基衬底上Si3N4膜的方法。应力控制的关键步骤是在沉积Si3N4膜之前图案化出预定的应力释放图案。应力释放图案密集地排布在器件区域周围。应力释放图案设计成具有高空间频率的周期性凹部或台阶，以在沉积期间中断电介质膜。不必严格遵循应力释放图案的周期性。例如，应力释放图案的一些位置可能具有不同的间距或不同的线宽。关键是要为沉积的膜提供足够的中断。膜的中断可以防止拉伸应力的累积，并且防止产生的裂纹传播到器件区域中。在下包覆层中制造应力释放图案，随后沉积Si3N4膜。另外，可以在晶圆周边的周围和/或紧邻器件区域的外侧限定沟槽，以进一步防止裂纹从晶圆的边缘传播到晶圆的靠近器件区域的中央。可以利用沉积条件(例如，沉积速率、室温度等)来调节沉积工艺，以确保电介质膜的高质量。此外，可以通过低压化学气相淀积(LPCVD)工艺在高温下淀积Si3N4膜，以减少反应气体中的氢导致的Si3N4膜中N-H键的含量。一些应用(诸如波导和微谐振腔)(在约1520nm处)受益于N-H键导致的光学吸收的减少。此外，可以在沉积电介质膜之后沉积硬掩模层以用作刻蚀掩模并防止厚电介质膜脱层。本文中所公开的方法包括互补金属氧化物半导体(CMOS)兼容的制造工艺，其可容易地实施为用于商业用途的常规CMOS工艺。
本文中所描述的制造工艺至少提供以下优点。首先，可以增加通过LPCVD沉积的Si3N4膜厚度，例如，在单个沉积过程中实现至少1μm。第二，所沉积的Si3N4膜可在4英寸晶圆的60％的区域中实现无裂纹器件区域。第三，可以在器件区域中形成具有大至几平方毫米(mm2)的连续区域，从而基本上实现任何器件设计，包括但不限于波导、环和盘结构以及多边形块结构。第四，利用附加的上包覆层作为刻蚀硬掩模和保护层，在沉积之后且在器件的后续图案化之前的厚膜可以持续至少半年，而不会脱层或进一步产生裂纹或使裂纹传播。
图1A至图1F示出了根据实施方式的用于制造厚的无裂纹化学计量氮化硅(Si3N4)膜的工艺流程。
在步骤150处，如图1A所示，用包括硅(Si)层102和二氧化硅(SiO2)层104的衬底开始制造。在实施方式中，对硅晶圆进行热氧化以在硅衬底上形成二氧化硅层。衬底可以是具有3μm至4μm的热氧化物层作为下包覆层的4"硅晶圆。应当理解，可以使用各种尺寸的不同衬底来进行制造，诸如4"、6"、8"或12"晶圆，或者甚至硅晶圆的一部分。
在步骤155处，如图1B所示，将衬底制造出预定图案106。在SiO2层104中制造(例如，在SiO2层104中图案化)器件区域108和预定图案106。预定图案106围绕器件区域108。可以通过以下一系列步骤来执行预定图案106的制造：(1)旋涂光刻胶，固化光刻胶；(2)通过光刻进行图案化；(3)显影图案；(4)通过刻蚀或沉积制造图案；(5)以及去除光刻胶。光刻胶可以是正性光刻胶或负性光刻胶。可以根据特征尺寸、生产量、成本和设计复杂性通过各种光刻技术来执行图案化。例如，可以通过使用对准式光刻机(aligner)、步进式光刻机(stepper)和/或扫描式光刻机(scanner)的光刻来执行图案化。可以使用各种波长的光源进行曝光，诸如436nm(或“g线”)、405nm(或“h线”)或365nm(或“i线”)的汞灯、248nm的氟化氪激光器或193nm的氟化氩激光器。在一个实施方式中，通过使用ASML 365nm步进式光刻机(stepper)的i线光刻来执行图案化。步进式光刻机(stepper)的视场尺寸为15mm×15mm，且缩小倍率为5。在4"晶圆上，总曝光面积可以是75mm×75mm，包含5×5个光学曝光区域。图1B所示，通过刻蚀氧化物层104来制造图案。基于C4F8/H2的刻蚀气体可用于刻蚀氧化物层，其深度比目标Si3N4膜厚度厚几百纳米。在一个实施方式中，图案深度120可以是大约1.2μm，以容纳厚达大约1μm的电介质膜。可以在沉积膜之前在器件区域108和预定图案106的外侧形成沟槽。
在步骤160处，如图1C所示，在衬底上沉积Si3N4膜116(也称为电介质膜116)。电介质膜116可以均匀地沉积在SiO2层104上。例如，可以使用LPCVD在单个过程中沉积950nm厚度的Si3N4膜116。在单个沉积过程中，LPCVD工艺被设定在大约780℃下。可以采用24至
Figure BDA0002696478160000081
/min的缓慢沉积速率来减轻Si3N4膜116中的应力。
可选地，在步骤165处，如图1D所示，可以在衬底上沉积低温氧化物(LTO)层110。厚度为700nm的LTO层110可以沉积在电介质膜116的顶部上。LTO层110可以用作Si3N4器件的刻蚀硬掩模。此外，LTO层110可以有助于防止电介质膜116在边缘处脱层。
在步骤170处，如图1E所示，可以在衬底上制造器件图案112。通过图案化在LTO层110上限定器件图案112。例如，旋涂光刻胶于晶圆上，通过光刻形成器件图案112，并且通过刻蚀移除非器件区域108的电介质膜116和/或LTO层110。可以通过i线光刻执行图案化步骤。然后可以使用基于C4F8/H2/He和SF6/C4F8的反应气体来刻蚀硬掩模和Si3N4器件。剩余的LTO硬掩模通过缓冲氧化物刻蚀(BOE)去除。因此，器件图案112被暴露以供后续工艺。将了解，在刻蚀之后在膜116中形成器件，但是与现有技术大马士革工艺(Damascene process)不同的是，器件不是通过填充到下层氧化物104图膜中而形成。这允许制备更多尺寸和类型且精确控制高度的器件，并避免了大马士革工艺的CMP步骤。
在步骤175，如图1F所示，用LTO层114包覆形成在衬底上的器件112。可以在整个衬底上沉积LTO层114。包覆有LTO层114的器件112可用于色散调控。在LTO沉积之后，可以执行高温退火过程以最小化在1520nm附近的H键吸收。可以在1150℃的氮气环境下执行数小时退火。退火过程中可以使用其他类型的惰性气体，例如氩气。惰性气体环境气氛中的氧气含量非常低，从而可以防止电介质层在退火过程中氧化。此外，应避免含有氢气的气体，以防止在电介质膜中形成氢键。
设计应力释放图案以在沉积电介质层之后确保无裂纹的器件区域。应力释放图案可以沿着至少一条对称线高度对称。周期性地设计应力释放模式以便于缩放和重复。另一方面，可以局部地调整应力释放图案，以优化对沉积的电介质膜的中断。例如，可以将应力释放图案的一些部分调整为具有较高的空间频率和/或较宽的线宽。注意，以下出于说明性目的公开了周期性图案。但是并不意味着排除非周期性或准周期性的应力释放图案。图2A至图2B示出了分别使用一维度200和二维度250的周期性凹部来中断膜的构思。
如图2A所示，线空间图案分布在二维坐标系202中。线204可以沿着x轴线性地凹入，并且沿着y轴周期性地间隔开。内部拉伸应力在一个应力松弛方向214上松弛，其中膜的连续性沿着y轴中断。假定裂纹在初始点206处出现。裂纹沿着方向208传播。沿着应力松弛方向214的突然变化的凹部可以扰乱裂纹的驱动力。因此，裂纹可以在结束点212处停止传播。另一方面，膜沿x轴的连续性不被中断，使得膜经受沿x轴的主应力210。
图2B描绘了正交交叉网格图案250。凹入线204沿y轴和x轴分布，使得膜的连续性沿y轴和x轴或沿对角方向中断。因此，可以在所有面内应力松弛方向214上释放应力。应力释放图案250的特征尺寸是由a表示的凹部图案宽度252和由b表示的脊的边缘到边缘的距离254。特征尺寸a和b可以在1微米至数十微米的量级。a和b的值越小，膜被中断的效果越好，从而允许更好的应力释放结果。另一方面，在一些实施方式中，a应该至少稍大于电介质膜厚度的两倍。否则，在共形沉积之后，沉积的膜可以填充凹部。b的下限受到光刻分辨率的限制。在一个实施方案中，b的下限可以指最小间隔距离，可以由多个光刻分辨率的像素大小计算得到。
具有高空间对称性和适度高调制频率的图案可以合理地均匀且有效地释放应力。具有高空间对称性和高空间频率的二维周期性凹部图案调制可以在所有面内方向上均匀地释放膜的应力。此外，可以根据凹陷图案的空间频率和/或线宽来微调凹陷图案的一些部分，以便局部增强中断。凹部图案被刻蚀得比目标电介质膜厚度稍深，以便完全释放电介质膜的应力。
此外，高空间频率可以帮助最小化裂纹驱动力的恢复。需要将裂纹的驱动力降低至抗裂性。突然变化的台阶或凹部可以扰动裂纹的驱动力。因此，多个周期性突然变化的台阶可以避免裂纹在过应力膜中恢复其驱动力。相邻行或列之间的相对位移的设计有助于中断在交替的行和列之间传播的裂纹。
此外，应力释放图案的设计参数(例如，a和b)可以根据器件区域的实际尺寸来调整，以获得最佳结果。减小应力释放图案的填充比有助于扩大器件区域。此外，在一些实施方式中，可以使用接触光刻机(aligner)仅在晶圆的边缘处限定应力释放图案，以进一步扩大器件区域。
图3A至图3C示意性地示出了根据一些实施方式的遵循设计标准的三个应力释放图案示例。
图3A描绘了棋盘状应力释放图案300。周期性正方形304是凹入的。应力释放图案300关于四条对称线306对称。根据参考坐标系302，四条对称线相对于x轴为0°、45°、90°和135°。凹入正方形304的宽度308由a表示，同时两个最近的凹入正方形304之间的横向距离310由b表示。根据一些实施方式，可以将图案修改成其他变型。例如，偶数行中的凹入正方形304可以旋转45°。在另一示例中，奇数行中的凹入正方形304可以与偶数行中的正方形具有不同的大小。在另一示例中，奇数行中的凹入形状可以是正方形，而偶数行中的凹入形状可以是圆形。在不同的行和/或列中，特征尺寸a和b可以变化几微米。
图3B描绘了周期性十字332的应力释放图案330。每个十字332的形状是凹入的。与图3A中所示的图案300类似，该周期性图案330也关于四条对称线对称，这四条对称线相对于x轴为0°、45°、90°和135°。每个十字332的水平杆的宽度336与每个十字332的竖直杆的宽度334相同，并且宽度334/336由a表示，同时最接近的十字332之间的横向距离338由b表示。应当理解，在其他实施方式中，特征尺寸b可以从每个十字332的中心到相邻十字332的中心测量，并且与水平杆相比，竖直杆的特征尺寸a可以不同。图案330的变化可以是图3C所示的图案360，其中偶数行中的十字362相对于奇数行中的十字332旋转45°。通过旋转偶数行中的十字362，保持了图案的对称性。在图3C中的图案360中，最近的十字之间的最小距离364/368由b表示。
图4A示出了根据一个实施方式沉积在经图案化的下包覆层404(SiO2层404)上的电介质膜406的剖视图400。该衬底包括硅层402和SiO2层404。在SiO2层404中制造应力释放图案，其中该图案包括周期性凹部418。凹部的特征尺寸是由a表示的宽度414、由d表示的深度408以及由b表示的两个相邻凹部412之间的距离。特征尺寸b可以是几微米，以便为电介质膜提供足够的中断。Si3N4层均匀地沉积在图案化的下包覆层404的顶部上。沉积的电介质膜406的厚度410由c表示。在一些实施方式中，电介质膜406的厚度410约为1μm。在沉积之后，用Si3N4填充凹部418，凹部418的宽度414收缩2c，并且凹部418的两个边缘向上倒圆或倾斜。凹部418的宽度414(a)应当大于2c，以便避免凹部418被填充。根据厚度410(c)和深度408(d)之间的关系，在沉积电介质膜406之后，凹部418的边缘将呈现不同的结果。图4B至图4C中详细描述了包括凹部的区域416。图4B至图4C描绘了在不同条件下沉积膜406之后的凹部418的结果。
如图4B所示，当深度408(d)>厚度410(c)时，衬底中的凹部414在沉积期间充分地中断电介质膜406在面内方向上的连续性。如图4C所示，当深度408(d)<厚度410(c)时，凹部414的深度408不足以使衬底中的凹部414在沉积过程中中断电介质膜406在面内方向上的连续性。因此，为了获得最佳结果，深度408(d)应该大于或等于厚度410(c)。
可以围绕器件区域中的每个器件布置应力释放图案的密集阵列。图5A示出了包含由应力释放图案504围绕的器件区域502的晶圆500的一部分。晶圆500的状态对应于图1E所示的步骤170。图5A中描绘的器件502是波导耦合的微盘，其包括直波导和圆盘。直波导和圆盘之间存在间隙，并且该间隙约为几百纳米(nm)。将理解的是，出于说明性目的描绘了器件502，并且该器件的特定类型和/或布置不旨在进行限制，即，其他类型的器件也被认为在本公开的范围内。在一个实施方式中，棋盘状的应力释放图案504的密集阵列围绕器件区域502布置。棋盘状的图案504可以容易地堆叠和密集地排布成围绕器件502，并且整个应力释放区域可以缩放。在该实施方式中，器件区域502可以具有从几十纳米到几毫米范围内的特征尺寸。换句话说，器件区域502可以具有大至几平方毫米的覆盖面积(由f表示)。应力释放图案504的正方形是凹入的。应力释放图案504和器件区域502需要间隔开至少几微米的间隔506(由特征尺寸e表示)。例如，e可以是30μm。选择包括棋盘状图案504的区域520，并且在图5B中示出了区域520。在图5C中示出了沿着虚线530的剖视图。
图5B描绘了所选区域520的放大视图，以示出棋盘状图案504的基本要素。图案504的每个正方形的宽度522由a表示，同时图案504的凹入正方形之间的脊间距524由b表示。根据一些实施方式，a和b可以是几微米。在实施方式中，图案504的每个正方形是5μm×5μm，而脊间距524是2μm。应当理解，在其他实施方式中，图案504的要素可以是矩形，使得每个要素的宽度和高度不一致。
如图5C所示，器件区域502具有几平方毫米的覆盖区532。器件区域502和应力释放图案504之间的间隔506是e，其中e可以是至少1微米。电介质层的厚度536(c)可以小于1μm。SiO2层534中的凹入部的深度538大于电介质层的厚度536(即，d大于c)。
根据一些实施方式，可以在晶圆上制造器件。无裂纹区域可以由光刻写入区域确定。图6示出了一个实施方式中的使用步进式光刻机(stepper)的4英寸晶圆600的光刻写入区域606。步进式光刻机(stepper)的视场尺寸为15mm×15mm，缩小倍率为5。由于晶圆操作性，距晶圆600的边缘几毫米的宽度不能用于器件制造。根据一个实施方式，在4"晶圆600上，总的光刻写入区域606是75mm×75mm，其包括具有相同设计的5×5光学曝光区域604(虚线正方形)。四个拐角处的光学曝光区域604被部分地图案化而没有足够的应力释放图案，因此被排除。实线区域608中剩余的21个光学曝光区域包含器件区域和足够的应力释放图案，其占据晶圆的大约60％的面积。应注意，一个光学曝光区域604可包含一个或多个器件。晶圆600上的光学曝光区域604可以与一个或多个分划板(reticle)(或掩模)相关联。换句话说，晶圆600的光学曝光区域604可以具有相同的设计或者可以具有不同的设计。
在沉积电介质膜之前，可以在光刻写入区域606外限定沟槽。如图6所示，在晶圆的边缘处限定栅格沟槽610。可以通过金刚石划线器或通过本领域已知的其他方法在边缘处手动或自动地任意划刻沟槽。沟槽可以防止在晶圆边缘处形成的裂纹传播到器件区域中。沟槽的间隔可以是几毫米。应当注意，可以通过扩展光刻工具的写入区域在整个晶圆上图案化应力释放图案，从而不必在晶圆的边缘处限定沟槽(即，由于应力释放图案在晶圆的边缘处执行沟槽的功能，因此可以省略限定这些沟槽的步骤)。
通过LPCVD在单个沉积过程中在约780℃下执行Si3N4膜的沉积，由此可实现约950nm的膜厚度。在沉积Si3N4膜时，可以分别采用流速分别为25sccm和150sccm的两种前驱气体(precurser gas)SiH2Cl2(DCS)和NH3。图7以图700示出了单个沉积过程中的炉温和沉积的Si3N4膜厚度的变化。水平轴702以分钟(min)为单位表示时间(即，单次沉积的持续时间)。第一竖直轴704以摄氏度(℃)为单位表示温度，而第二竖直轴706以微米(μm)为单位表示厚度。图700中的第一实线708表示炉温的变化。第二实线710表示沉积期间Si3N4膜厚度的变化。在时间to 712处，炉温为400℃，并且以约10℃/min的速度上升。在时间t1 714处，炉温达到780℃，并且电介质膜开始生长。在时间t1 714和时间t2 716之间，炉温保持稳定在780℃，并且电介质膜继续以受控速率生长。注意，可以在不同的温度下执行沉积(在t1和t2之间)并且沉积温度为至少700℃。在时间t2 716处，沉积停止，并且在时间t3 718处，炉温下降到预定温度。在实施方式中，对于Si3N4膜沉积采用24至
Figure BDA0002696478160000141
/min的沉积速率。缓慢的沉积速率可以帮助减轻Si3N4膜中的拉伸应力。可以根据不同的反应炉条件改变用于电介质膜沉积的以上参数。
可以在两个或更多个连续过程中执行使用LPCVD的Si3N4膜的沉积，而不将晶圆拉出沉积室(例如，炉)。在每次沉积过程之间，晶圆在大约400℃的N2环境气氛下保持在沉积室中。如本文所限定的，N2环境气氛主要包括氮气(按重量计)，但允许微量的其他气体，诸如二氧化碳、甲烷或氧气。然而，其他气体的组合重量不应超过沉积室中的环境气氛的重量的2％。可以使用其他惰性环境气氛，例如氩气(Ar)。重要的是保持少量的氧气，以防止电介质层中的氧化。此外，应避免使用含氢的气体，以最大程度地减少在电介质膜中形成氢键的机会。
通过本文中公开的方法制造的器件具有以下特性。针对一个或多个波长来测量Si3N4的对照膜的折射率，以校准LPCVD沉积的质量。通过LPCVD沉积厚度约300nm的Si3N4对照膜。通过椭偏仪(ellipsometer)执行测量。图8示出了表示化学计量膜的折射率(n)和波长(λ)之间的关系的图800。在图800中，纵轴802表示折射率，而横轴804表示波长。曲线806表示n和λ之间的关系。在约1550nm处，针对300nm厚的Si3N4的对照膜测量的折射率为约1.94，这与化学计量膜一致。因此，用于制造器件的LPCVD沉积工艺具有良好的质量。
在实施方式中，例示的器件是波导耦合Si3N4微盘谐振腔。该微盘谐振腔具有920μm的半径并且包括910nm厚的Si3N4膜和700nm厚的LTO上包覆层。使用已知技术的1550nm波长的激光波长扫描工具来表征波导耦合Si3N4微盘谐振腔的吞吐传输光谱(throughput-transmission spectra)。图9A至图9B中示出了测量结果。纵轴902表示归一化的透射光功率(dB)，而横轴904表示波长(nm)。测量结果由906表示。在图9A中，同一横模两个连续透射的光强度最小值之间的自由光谱范围(FSR)由908表示。测量结果表明FSR为约0.2nm。在图9B中，实线910表示对测量结果的拟合曲线。从拟合曲线中提取1.54皮米(pm)的线宽912。所制作的微盘谐振腔表现出的谐振腔品质(Q)因子为约1.0×106。
以上公开描述了在单个LPCVD沉积过程之后，在下包覆层上制造预定的应力释放图案，以获得厚的无裂纹电介质膜。所描述的制造工艺可以实现超过400nm的Si3N4膜。替代地，可在两个LPCVD沉积过程之间图案化应力释放图案。
图10A至图10C示出了根据实施方式的用于实现制造工艺的关键制造步骤。在步骤1000中，如图10A所示，首先将Si3N4层1006沉积在包括硅层1002和未图案化的SiO2下包覆层1004的衬底上。在该步骤1000中，沉积具有在250和400nm之间的厚度1008的薄Si3N4膜，而不形成裂纹。在其他实施方式中，可以在此步骤1000中沉积厚度小于450nm的Si3N4膜。在步骤1020处，如图10B中所示，在Si3N4膜1006上图案化应力释放图案，并且通过将图案向下刻蚀到下包覆层1004来制造应力释放图案。刻蚀深度1010需要比Si3N4膜的目标总厚度深几百纳米，以确保足够的应力松弛。随后，如图10C所示，在步骤1030处沉积剩余的目标Si3N4膜1006。沉积的Si3N4膜的实际上部厚度1012可根据炉的条件进行调整。
应当理解，附图中所示的组件的布置是为了说明的目的，并且其他布置也是可能的。其他元件可以用软件、硬件或软件和硬件的组合来实现。此外，可以组合这些其他元件中的一些或全部，可以完全省略一些，并且可以添加另外的组件，同时仍然实现本文中描述的功能。因此，在本文中描述的主题可以以许多不同的变化来体现，并且所有这样的变化被认为在权利要求的范围内。
为了便于理解本文中所述的主题，以动作序列来描述许多方面。这里对任何动作序列的描述并不意味着必须遵循所描述的用于执行该序列的特定顺序。本文中所述的所有方法可以以任何合适的顺序执行，除非本文另有说明或与上下文明显矛盾。
在描述主题的上下文中(特别是在所附权利要求中)使用的术语“一(a)”、“一个(an)”和“该(the)”以及类似的引用将被解释为涵盖单数和复数，除非本文另有说明或与上下文明显矛盾。在一个或多个项的列表之后使用的术语“至少一个”(例如，“A和B中的至少一个”)应被解释为意指选自所列项中的一个(A或B)或所列项中的两个或更多个的任何组合(A和B)，除非本文另有说明或与上下文明显矛盾。此外，前面的描述仅仅是为了说明的目的，而不是为了限制的目的，因为所寻求的保护范围是由所附权利要求及其任何等同来限定的。本文中提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地说明主题，并且除非另有声明，否则不对主题的范围构成限制。在权利要求书和书面描述中，使用术语“基于”和其他类似的短语来指示用于产生结果的条件，并不旨在预见产生该结果的任何其他条件。本说明书中的语言不应被解释为将任何未要求保护的要素表示为对于所要求保护的本发明的实践是必要的。

Claims (20)

1.用于在晶圆上制造电介质膜的方法，包括：
在所述晶圆的氧化物层中制造预定图案，以在所述晶圆的顶表面上形成多个器件区域，其中，所述预定图案包括多个凹部，所述多个凹部围绕每个所述器件区域；
在所述氧化物层上沉积所述电介质膜；以及
图案化所述电介质膜以在所述器件区域中形成多个器件。
2.根据权利要求1所述的方法，其中，所述多个凹部包括沿着第一方向延伸并且沿着第二方向间隔开的第一组线性凹部。
3.根据权利要求2所述的方法，其中，所述多个凹部还包括沿着所述第二方向延伸并且沿着所述第一方向间隔开的第二组线性凹部；以及
所述第二方向与所述第一方向正交。
4.根据权利要求2所述的方法，其中，所述预定图案的每个线性凹部的宽度大于所述电介质膜的目标厚度的两倍。
5.根据权利要求2所述的方法，其中，所述电介质膜的厚度小于所述氧化物层中的所述多个凹部的深度。
6.根据权利要求1所述的方法，其中，每个器件区域与所述预定图案间隔开预定间隔，以及其中，所述预定间隔为至少1微米。
7.根据权利要求1所述的方法，其中，所述多个凹部包括：
正方形凹部的阵列，其中，所述正方形凹部中的每个与所述阵列中的其他正方形凹部至少间隔开最小间隔距离；或者
十字形凹部的阵列，其中，所述十字形凹部中的每个与所述阵列中的其他十字形凹部至少间隔开最小间隔距离，
其中所述最小间隔距离由光刻分辨率确定。
8.根据权利要求1所述的方法，其中，所述电介质膜是Si3N4膜。
9.根据权利要求7所述的方法，其中，在所述氧化物层上沉积所述电介质膜包括：
使用低压化学气相沉积在沉积室中沉积所述Si3N4膜，所述沉积室在单个沉积过程的一部分期间保持在至少700摄氏度的温度下，
其中，在所述单个沉积过程期间沉积的所述Si3N4膜的厚度为至少400纳米。
10.根据权利要求7所述的方法，其中，在所述氧化物层上沉积所述电介质膜包括：
使用低压化学气相沉积在沉积室中沉积所述Si3N4膜，所述沉积室在多个连续沉积过程的一部分期间保持在至少700摄氏度的温度下，
其中在每个沉积过程之间，在所述多个连续沉积过程中的后续沉积过程之间的持续时间内，在所述沉积室中保持环境气氛，以及其中，所述沉积室的环境气氛在所述持续时间内主要是惰性气体气氛。
11.根据权利要求10所述的方法，所述惰性气体包括氮气气体和氩气气体中的至少一种。
12.根据权利要求1所述的方法，还包括：
在所述电介质膜的顶部上沉积上包覆层。
13.在半导体材料的晶圆上制造电介质膜的方法，包括：
在所述晶圆的氧化物层上沉积第一层电介质；
在所述晶圆的所述第一层电介质中制造预定图案，以在所述晶圆的顶表面上限定多个器件区域，其中，所述预定图案包括多个凹部，所述多个凹部围绕每个所述器件区域，以及其中，所述多个凹部中的每个凹部延伸至所述氧化物层中；以及
在制造所述预定图案之后，在所述第一层电介质的顶部上沉积第二层电介质以增加所述膜的厚度电介质。
14.根据权利要求13所述的方法，其中，制造所述预定图案还包括将所述第一层电介质中的所述预定图案刻蚀到延伸至所述氧化物层中的深度。
15.根据权利要求13所述的方法，其中，所述第一层电介质和所述第二层电介质包括Si3N4。
16.根据权利要求15所述的方法，其中，通过低压化学气相沉积来沉积厚度小于450纳米的所述第一层电介质。
17.根据权利要求16所述的方法，其中，通过改变低压化学气相沉积沉积室的沉积参数来调节所述第一层电介质的最大厚度。
18.根据权利要求13述的方法，还包括：
图案化包括所述第一层电介质和所述第二层电介质的所述电介质膜以在所述器件区域中形成多个器件。
19.用于在其上制造多个器件的半导体晶圆，所述半导体晶圆包括：
半导体衬底；
氧化物层，包括形成在其中的预定图案，以在所述晶圆的顶表面上限定多个器件区域，其中，所述预定图案包括多个凹部，所述多个凹部围绕所述每个器件区域；以及
电介质膜，在至少一个器件区域中形成为具有至少400纳米的厚度，其中，通过图案化所述电介质膜在所述器件区域中形成多个器件。
20.根据权利要求19所述的半导体晶圆，还包括形成在所述电介质膜的顶部上的包覆层。
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