KR102138961B1 - 반도체 장치의 제조 방법, 열처리 장치 및 기억 매체 - Google Patents

반도체 장치의 제조 방법, 열처리 장치 및 기억 매체 Download PDF

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Abstract

본 발명은, 기판에 형성한 오목부에 실리콘으로 이루어지는 도전로를 형성함에 있어서, 도전성이 우수한 실리콘막을 성막하는 기술을 제공하는 것이다. 표면에 형성된 오목부(110)의 하층에 단결정 실리콘층(101)이 형성되고, 오목부(110)의 저면 및 측면에 하층측에서부터 SiN막(102), SiO2막(103), 제1 Si막(104)이 이 순서대로 성막된 웨이퍼(W)에 대하여, 이방성 에칭에 의해 단결정 실리콘층(101)을 노출시키고 있다. 또한 웨트 에칭에 의해 제1 Si막(104)의 표면의 자연 산화막을 제거한 후, HBr 가스에 의해 제1 Si막(104)의 표면의 불순물(107) 및 대미지층을 제거하고, 그 후 제2 Si막(111)을 성막하도록 하고 있다. 그 때문에 제2 Si막(111)이 SiO2막(103)에 밀착하여, 두껍고 균일한 막 두께로 형성된다. 따라서 웨이퍼(W)를 가열했을 때 제2 Si막(111)의 입자 사이즈가 커져, 도전성이 양호해진다.

Description

반도체 장치의 제조 방법, 열처리 장치 및 기억 매체{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, HEAT TREATMENT APPARATUS, AND STORAGE MEDIUM}
본 발명은, 기판의 표면에 형성된 오목부 내에 실리콘으로 이루어지는 도전로를 형성하는 기술에 관한 것이다.
최근 반도체 디바이스의 입체화에 대응하기 위해서, 반도체 제조 프로세스에 대해서도 다양한 고안이 요구되고 있다. 예를 들어 3D NAND의 채널을 형성하는 공정으로서, 높은 애스펙트비의 오목부 내에 도전로를 이루는 실리콘(예를 들어 폴리실리콘)막을 성막하고, 이 실리콘막을 드라이 에칭하는 공정이 있다. 구체예로서는, 실리콘 산화층에 오목부가 형성되고, 오목부의 저부에 단결정 실리콘층이 형성되어, 오목부 내를 실리콘막으로 피복한 후, 드라이 에칭인 이방성 에칭에 의해 저부의 실리콘막을 제거해서 단결정 실리콘층을 노출시키는 공정이다.
드라이 에칭 후에는, 드라이 에칭 시의 잔사를 제거할 필요가 있는데, 예를 들어 특허문헌 1, 2에 기재된 바와 같은 웨트 에칭에서는, 높은 애스펙트비이고, 게다가 오목부의 단면이 미소하면, 오목부 내의 실리콘막을 깊이 방향으로 높은 균일성을 갖고 에칭하여, 에칭 잔사를 제거하는 것이 어렵다. 이 때문에 에칭 잔사를 남긴 채 실리콘막의 표면에 동일한 실리콘(예를 들어 폴리실리콘)막을 더 적층하여, 단결정 실리콘층에 전기적으로 접속되는 실리콘막을 형성하는데, 실리콘막의 도전성을 양호하게 하기 위해서는, 어닐을 행해서 실리콘의 그레인 사이즈를 증대시킬 필요가 있다.
그레인 사이즈는, 실리콘막의 막 두께가 클수록 증대하는데, 에칭 잔사 등의 불순물이 부착되어 있는 실리콘막의 표면에 또한 실리콘막을 형성하면, 불순물이 개재하고 있는 분만큼 막 두께가 작아져, 결과로서 그레인 사이즈의 증대가 억제되어버린다.
특허문헌 3에는, 염소(Cl2) 가스를 사용한 실리콘의 드라이 에칭 프로세스가 기재되어 있다. 그러나, 웨이퍼에 형성한 오목부의 내면의 에칭에 Cl2 가스를 사용한 경우에는, 오목부의 개구 부근의 에칭량이 커져, V자 형상으로 깎여버려, 깊이 방향으로 높은 균일성을 갖게 하는 것이 어려워진다. 또한 에칭 가스로서 사용되는 염소가 벽면에 부착되면, 에칭 후에 또한 실리콘막을 성막했을 때 실리콘이 에칭되어버려, 성막 속도가 저하되거나, 성막 후의 표면 조도가 열화되는 문제가 있었다.
일본 특허 제5813495호 공보 일본 특허 공개 제2008-166513호 공보 일본 특허 제5514162호 공보
본 발명은 이러한 사정 하에 이루어진 것이며, 그 목적은, 기판에 형성한 오목부에 실리콘으로 이루어지는 도전로를 형성함에 있어서, 도전성이 우수한 실리콘막을 성막하는 기술을 제공하는 데 있다.
본 발명의 반도체 장치의 제조 방법은,
기판 상의 오목부 내에 형성된 실리콘막의 일부를 드라이 에칭한 후의 상기 기판을 처리 용기 내에 반입하는 공정과,
계속해서 상기 기판을 가열하면서 브롬화 수소 가스 및 요오드화 수소 가스에서 선택되는 에칭 가스를 진공 분위기의 상기 처리 용기 내에 공급하여, 상기 오목부 내의 측벽에 남아있는 실리콘막의 일부 또는 전부를 제거하는 에칭 공정과,
계속해서, 상기 오목부 내에 실리콘막을 성막하는 성막 공정과,
그 후, 상기 실리콘막의 그레인 사이즈를 증대시키기 위해서 상기 기판을 가열하는 가열 공정을 포함한다.
본 발명의 열처리 장치는, 진공 분위기를 형성하기 위한 처리 용기 내에 설치된 적재부에 반도체 장치 제조용의 기판을 적재하고, 처리 용기 내를 진공 배기함과 함께 기판을 가열하면서 처리 가스를 공급해서 기판에 대하여 열처리를 행하는 열처리 장치로서,
상기 기판 상의 오목부 내에 형성된 실리콘막의 일부를 드라이 에칭한 후의 상기 기판을 상기 처리 용기 내에 반입하는 스텝과, 이어서 상기 기판을 가열하면서 브롬화 수소 가스 및 요오드화 수소 가스에서 선택되는 에칭 가스를 진공 분위기의 상기 처리 용기 내에 공급하여, 상기 오목부 내의 측벽에 남아있는 상기 실리콘막의 표면부의 에칭 잔사 또는 상기 실리콘막을 제거하는 에칭 스텝과, 계속해서, 상기 오목부 내에 실리콘막을 성막하는 성막 스텝과, 그 후, 상기 실리콘막의 그레인 사이즈를 증대시키기 위해서 상기 기판을 가열하는 가열 스텝을 실행하도록 제어 신호를 출력하는 제어부를 구비한다.
본 발명의 기억 매체는, 진공 분위기를 형성하기 위한 처리 용기 내에 설치된 적재부에 반도체 장치 제조용의 기판을 적재하고, 상기 처리 용기 내를 진공 배기함과 함께 상기 기판을 가열하면서 처리 가스를 공급해서 상기 기판에 대하여 열처리를 행하는 열처리 장치에 사용되는 컴퓨터 프로그램을 기억한 기억 매체로서,
상기 컴퓨터 프로그램은, 상술한 반도체 장치의 제조 방법을 실행하도록 스텝 군을 내장한다.
본 발명은, 기판 상의 오목부 내에 형성된 실리콘막의 일부를 드라이 에칭함으로써, 오목부 내의 측벽에 남아있는 실리콘막이며, 표면에 에칭 잔사가 부착되어 있는 실리콘막의 일부 또는 전부를 브롬화 수소 가스 및 요오드화 수소 가스에서 선택되는 에칭 가스에 의해 제거하도록 하고 있다. 그 때문에 표면에 불순물이 부착되어 있는 실리콘막이 깊이 방향으로 높은 균일성으로 제거되므로, 후속하는 성막 공정에서 실리콘막을 오목부의 내면에 두꺼운 막 두께로 형성할 수 있다. 따라서, 기판을 가열해서 실리콘막을 어닐했을 때 실리콘막의 입자 사이즈가 커져, 도전성이 양호해진다.
도 1은 제1 실시 형태에 관한 웨이퍼의 표면 부근을 도시하는 단면도이다.
도 2는 이방성 에칭 후의 웨이퍼의 표면 부근을 도시하는 설명도이다.
도 3은 오목부 내에서의 자연 산화막의 제거를 모식적으로 도시하는 설명도이다.
도 4는 제1 Si막의 제거를 모식적으로 도시하는 설명도이다.
도 5는 제1 Si막의 제거를 행한 웨이퍼의 표면 부근을 도시하는 단면도이다.
도 6은 제2 Si 성막 후의 웨이퍼의 표면 부근을 도시하는 단면도이다.
도 7은 어닐 처리 후의 웨이퍼의 표면 부근을 도시하는 단면도이다.
도 8은 종형 열처리 장치를 도시하는 단면도이다.
도 9는 제2 실시 형태에 관한 종형 열처리 장치를 도시하는 단면도이다.
도 10은 오목부의 깊이 방향에서의 에칭량을 도시하는 특성도이다.
도 11은 HBr 가스에 의한 에칭 속도를 도시하는 특성도이다.
도 12는 Si막의 막 두께와 입자 사이즈와의 관계를 도시하는 특성도이다.
[제1 실시 형태]
제1 실시 형태에 관한 반도체 장치의 제조 방법에 사용되는 반도체 장치 제조용의 기판인 웨이퍼(W)의 표면 구조의 일례에 대해서 설명한다. 도 1은 반도체 장치의 제조 공정의 도중 단계에서의 웨이퍼(W)의 표면 구조를 나타낸다. 이 표면 구조는, 실리콘 산화층(SiO2층)(100)에 오목부(110)가 형성되고, 오목부(110)의 하방에는, 단결정 실리콘층(101)이 위치하고 있다. 오목부(110)의 내주면에는, 실리콘 질화막(SiN막)(102), 실리콘 산화막(SiO2막)(103) 및 폴리실리콘인 제1 실리콘(Si)막(104)이 하층측에서부터 이 순서대로 성막되어 있다.
또한 웨이퍼(W)의 표면은, 예를 들어 CMP(Chemical Mechanical Polishing)에 의해 연마되어, 표면의 SiN막(102), SiO2막(103) 및 제1 Si막(104)이 제거되어 SiO2층(100)이 노출되어 있다. 도 1은 연마 후의 웨이퍼(W)의 표면 구조를 나타내고 있다. 또한 웨이퍼(W)에서의 오목부(110)가 형성되어 있지 않은 영역에는, SiN층(105)이 매립되어 있다. 실리콘 질화막은, 이론적으로는, Si3N4로 표현되지만, 본원 명세서에서는, 「SiN막」이라고 약기한다. 이렇게 해서 형성된 오목부(110)(제1 Si막(104)에 둘러싸인 부분)의 애스펙트비(깊이/선 폭)는, 예를 들어 50 내지 150이다.
상기 웨이퍼(W)는, 드라이 에칭 장치에 반송된다. 드라이 에칭 장치에서는, 도 2에 도시한 바와 같이, 오목부(110)의 저부에 형성된 제1 Si막(104), SiO2막(103) 및 SiN막(102)이 진공 분위기 하에서 처리 가스의 플라즈마에 의해 순차적으로 에칭되어, 오목부(110)의 하방에 형성된 단결정 실리콘층(101)이 노출된다. 일련의 에칭은 이방성 에칭으로서 행하여지기 때문에, 오목부(110)의 측벽에 형성된 제1 Si막(104)은 제거되지 않고 남는다. 또한 오목부(110)의 측면(제1 Si막(104)의 표면)에는, 에칭 시에 발생한 잔사(107)가 부착되어 있고, 또한 오목부(110)의 저면(단결정 실리콘층(101)의 노출면)에는, 에칭 처리 후에 대기 분위기에 접촉하기 때문에 자연 산화막이 형성된다. 그래서 웨이퍼(W)는, 후술하는 종형 열처리 장치에 웨이퍼(W)가 반입되는 소정 시간 내에, 예를 들어 공지된 웨트 에칭을 행하는 액 처리 장치에 반입된다.
액 처리 장치에 반입된 웨이퍼(W)는, 도 3에 도시한 바와 같이, 예를 들어 희불산액(HF)이 공급되고, 이에 의해 오목부(110)의 내면에 형성된 자연 산화막, 특히 도전로의 저항이 되는 단결정 실리콘층(101)의 표면의 자연 산화막이 HF에 의해 에칭되어 제거된다. 에칭 처리의 방법으로서는, 스핀 척에 웨이퍼(W)를 흡착시켜서 회전시키면서 상방의 노즐로부터 에칭액을 웨이퍼(W)에 공급하는 방법, 또는 HF를 저류한 에칭조에 복수매의 웨이퍼(W)를 일괄해서 침지하는 방법 등을 들 수 있다.
그 후 웨이퍼(W)를 예를 들어 후술하는 종형 열처리 장치에 반송하여, 제1 Si막(104)의 에칭, 제2 Si막의 성막 및 가열 어닐의 각 프로세스를 행하는데, 각 프로세스의 자세한 조건에 대해서는, 종형 열처리 장치의 동작 설명의 개소에서 상세하게 설명하는 것으로 한다. 먼저 도 4에 도시한 바와 같이, 웨이퍼(W)에 HBr 가스를 공급함과 함께 예를 들어 550℃에서 가열한다. 후술하는 검증 시험 1에 나타내는 바와 같이, HBr은 오목부(110)의 측벽에 형성된 제1 Si막(104)을 오목부(110)의 깊이 방향으로 높은 균일성으로 에칭한다. 따라서, 오목부(110)의 측벽에 부착되어 있는 에칭 잔사(107)나 표면에 가까운 에칭 시의 대미지층(에칭 가스 성분에 노출됨으로써 거칠어진 층)이 오목부(110)의 깊이 방향으로 높은 균일성으로 제거된다. 또한 후술하는 검증 시험 2에 나타내는 바와 같이, HBr 가스는, Si를 SiO2 및 SiN에 대하여 매우 높은 선택성으로 에칭할 수 있다. 그 때문에 제1 Si막(104)의 하층의 SiO2막(103), 또는 SiN막(102)에 대해서는, 실질적으로 에칭되지 않는다. 이에 의해 도 5에 도시하는 바와 같이, 오목부(110)에서는, 제1 Si막(104)이 제거된 상태가 된다.
그 후 진공 분위기 하에서, 예를 들어 450℃ 이상의 프로세스 온도에서 폴리실리콘인 제2 Si막(111)을 성막한다. 오목부(110)의 측면은, SiO2막(103)이 노출되고, 오목부(110)의 저면은, 단결정 실리콘층(101)이 노출되어 있다. 도 6에 도시하는 바와 같이 제2 Si막(111)은, SiO2막(103) 및 단결정 실리콘층(101)에 밀착해서 성막된다.
또한 웨이퍼(W)를 예를 들어 450 내지 950℃로 가열하여, 도 7에 도시하는 바와 같이 제2 Si막(111) 내의 Si의 그레인 사이즈를 증대시킨다. 도 7 중의 부호 112로 나타내는 부분은, 가열 후의 그레인 사이즈가 증대한 상태인 제2 Si막을 나타낸다. 이렇게 해서 오목부(110) 내에서, 폴리실리콘(제2 Si막(112))으로 이루어지는, 예를 들어 NAND 회로의 채널(도전로)이 구성된다. 또한 그 후 웨이퍼(W)는, 예를 들어 CMP 장치에 반송되어, 웨이퍼(W)의 표면의 Si막이 제거되고 SiO2층(100)이 노출된다.
본 발명의 실시 형태에 관한 반도체 장치의 제조 방법은, 예를 들어 이미 설명한 액 처리 장치와, 제1 Si막(104)의 에칭, 제2 Si막(111)의 성막 및 제2 Si막(111)의 어닐화를 행하는 종형 열처리 장치를 포함하는 반도체 제조 시스템에 의해 행하여진다. 여기서 종형 열처리 장치 및 이 장치를 사용한 프로세스의 예에 대해서 설명해 둔다. 도 8에 도시하는 바와 같이 종형 열처리 장치(1)는, 수직 방향으로 신장되는 천장이 있는 원통형으로 구성된, 석영제의 반응 용기(2)를 구비하고 있다. 반응 용기(2)는, 원통 형상의 내부관(3)과, 내부관(3)을 덮도록 설치되고, 내부관(3)과 간극을 두고 배치된 천장이 있는 원통형의 외부관(4)을 구비하고 있다. 또한 반응 용기(2)의 주위는, 단열체(12)에 의해 둘러싸여 있고, 단열체(12)의 내면에는, 웨이퍼(W)를 가열하기 위한 승온용 히터(13)가 전체 둘레에 걸쳐서 설치되어 있다.
외부관(4)의 하방에는, 외부관(4)과 기밀하게 접속된 스테인리스제의 통상의 매니폴드(5)가 설치되고, 매니폴드(5)의 하단은, 플랜지(7)가 형성되어 있다. 또한, 매니폴드(5)의 내측에는, 링 형상의 지지부(6)가 형성되고, 이미 설명한 내부관(3)의 하단이 접속되어 있다. 플랜지(7)에 둘러싸인 영역은, 기판 반입출구(8)로서 개구되어 있고, 석영제의 원형의 덮개(9)에 의해, 기밀하게 폐쇄된다. 덮개(9)의 중앙부에는, 웨이퍼(W)가 수직 방향으로 간격을 두고 적재되는 선반 형상으로 구성된 기판 유지부인 웨이퍼 보트(10)가, 수직 방향(세로 방향)으로 연장되도록 지지되어 있다.
덮개(9)는, 보트 엘리베이터(11)에 의해 승강 가능하게 구성되어 있어, 보트 엘리베이터(11)를 하강시키면 덮개(9)가 플랜지(7)로부터 이격되고, 기판 반입출구(8)가 개방됨과 함께, 웨이퍼 보트(10)가 웨이퍼(W)를 수용하는 높이 위치까지 하강한다. 그리고, 웨이퍼 보트(10)에 웨이퍼(W)를 수용한 후, 보트 엘리베이터(11)를 상승시킴으로써, 웨이퍼 보트(10)가 도 8에 나타내는 반응 용기(2) 내의 높이 위치까지 상승함과 함께, 덮개(9)가 플랜지(7)에 접촉하여, 기판 반입출구(8)가 기밀하게 막힌다.
매니폴드(5)에서의 지지부(6)의 상방측의 측면에는, 배기구(15)가 개구되어 있고, 배기구(15)에는, 배기관(17)을 통해서 진공 배기부(19)에 접속되어 있다. 또한 배기관(17)에 설치된 18은 밸브이다.
또한 매니폴드(5)에서의 지지부(6)의 하방측의 측면에는, 에칭 가스 공급관(20), 3개의 성막 가스 공급관(21 내지 23) 및 퍼지 가스 공급관(33)의 일단이 접속되어 있다. 에칭 가스 공급관(20)의 타단측에는, 에칭 가스인 HBr 가스 공급원(24)이 접속되어 있고, 성막 가스 공급관(21 내지 23)의 타단측에는, 각각 디프로필아미노실란(DIPAS) 가스 공급원(25), 디실란(Si2H6) 공급원(26) 및 모노실란(SiH4) 가스 공급원(27)이 접속되어 있다. 또한 퍼지 가스 공급관(33)의 타단측에는, 퍼지 가스인 질소(N2) 가스 공급원(34)이 접속되어 있다. 또한 도 8 중의 29 내지 32 및 36은 유량 조정부이며, V1 내지 V5는 밸브이다.
또한 종형 열처리 장치(1)에는, 예를 들어 컴퓨터로 이루어지는 제어부(90)가 설치되어 있다. 이 제어부(90)는, 프로그램, 메모리, CPU로 이루어지는 데이터 처리부 등을 구비하고 있고, 프로그램에는, 제어부(90)로부터 종형 열처리 장치(1)의 각 부에 제어 신호를 보내어, 예를 들어 에칭 처리나, 성막 처리를 실행하는 각 스텝을 진행시키도록 명령(각 스텝)이 내장되어 있다. 이 프로그램은, 컴퓨터 기억 매체, 예를 들어 플렉시블 디스크, 콤팩트 디스크, 하드 디스크, MO(광자기 디스크) 등의 기억부에 저장되어 제어부(90)에 인스톨된다.
상술한 종형 열처리 장치(1)의 작용에 대해서 설명한다. 예를 들어 웨트 에칭에 의해 자연 산화막이 제거된 웨이퍼(W)는, 예를 들어 웨트 에칭된 후, 미리 설정된 시간 내에 웨이퍼 보트(10)에 적재되어, 반응 용기(2) 내에 반입된다. 계속해서 웨이퍼(W)를 250 내지 750℃, 예를 들어 550℃로 가열함과 함께, 반응 용기(2) 내의 압력을 0.1 내지 400Torr, 예를 들어 20Torr(2666Pa)로 설정하고, HBr 가스를 50 내지 5000sccm, 예를 들어 500sccm의 유량으로 공급한다. HBr 가스는, 지지부(6)의 하방으로부터 내부관(3)의 내측을 상승해서 웨이퍼(W)에 공급되고, 내부관(3)과 외부관(4)과의 간극을 통해서, 배기구(15)로부터 배기된다. 그 결과 웨이퍼(W) 상의 제1 Si막(104)이 에칭되어 제거된다.
계속해서 HBr 가스의 공급을 정지함과 함께 불활성 가스, 예를 들어 질소 가스를 공급하여, 반응 용기(2) 내를 불활성 가스, 예를 들어 질소 가스로 치환한다. 또한 웨이퍼(W)의 온도를 380℃로 설정함과 함께 반응 용기(2) 내의 압력을 1Torr(133Pa)로 설정한다. 그 후 N2 가스의 공급을 정지하고, 반응 용기(2) 내에 아미노실란계 가스, 예를 들어 DIPAS 가스를 200sccm의 유량으로 공급한다. 이에 의해 웨이퍼(W)의 표면에 Si의 핵인 시드층이 형성된다.
계속해서 DIPAS 가스의 공급을 정지하고, 반응 용기(2) 내에 Si2H6 가스를 350sccm의 유량으로 공급한다. 이에 의해 웨이퍼(W)의 표면에 형성된 시드층이 성장하고, 제2 Si막(111)이 예를 들어 20Å의 막 두께로 성장한다. 계속해서 Si2H6 가스의 공급을 정지하고, 웨이퍼(W)의 온도를 470℃, 반응 용기(2) 내의 압력을 0.45Torr(60Pa)로 설정한 후, SiH4 가스를 1500sccm의 유량으로 공급한다. 이에 의해 웨이퍼(W)의 표면에 형성된 제2 Si막(111)에 Si가 더 적층되어, 제2 Si막(111)의 막 두께가 예를 들어 150Å까지 성장한다.
그리고 SiH4 가스의 공급을 정지하고, 반응 용기(2) 내에 N2 가스를 흘려, Si막의 성막을 정지함과 함께, 웨이퍼(W)를 450 내지 950℃, 예를 들어 550℃에서 가열한다. 이에 의해 제2 Si막(112)에서는, Si의 그레인 사이즈가 증대한다.
상술한 실시 형태에 따르면, 도 2에 도시하는 막 구조에 대하여 HBr 가스에 의해 폴리실리콘인 제1 Si막(104)을 에칭하고 있기 때문에, 높은 애스펙트비의 오목부(110)라도, 깊이 방향으로 높은 균일성으로 에칭을 행할 수 있다. 그리고, 이미 설명한 바와 같이 HBr 가스는, Si를 SiO2 및 SiN에 대하여 매우 높은 선택성으로 에칭할 수 있다. 그 때문에 제1 Si막(104)의 하층의 SiO2막(103), 또는 SiN막(102)의 에칭이 억제된다(실질적으로 에칭되지 않는다).
또한 후술하는 검증 시험 3에서 나타내는 바와 같이, 제2 Si막(111)의 막 두께가 두꺼워짐으로써, Si의 결정의 사이즈가 커지는 경향이 있다. 상술한 실시 형태에서는, 에칭 잔사 등의 불순물층이 개재하지 않으므로, 그만큼 제2 Si막(111)의 막 두께가 두꺼워지고, 웨이퍼(W)를 가열했을 때 가열 후의 결정화한 제2 Si막(112)에서는, Si의 결정의 사이즈가 커진다. 그 때문에 높은 도전성이 얻어진다.
또한 검증 시험 4에 나타내는 바와 같이, HBr 가스에 의해 제1 Si막(104)을 제거한 후, 제2 Si막(111)을 성막했을 때, 제2 Si막(111)의 성막 속도가 느려지거나, 제2 Si막(111)의 표면 조도가 나빠지지도 않는다.
또한 제1 Si막(104)의 표면 불순물(107) 및 대미지층을 제거하는 공정, 제2 Si막(111)을 성막하는 공정, 및 웨이퍼(W)를 가열해서 제2 Si막(112)을 결정화시키는 공정을 동일한 종형 열처리 장치(1)에서 행할 수 있다. 그 때문에 웨이퍼(W)의 반송 시의 유기물의 부착이나 자연 산화막의 생성을 억제할 수 있다.
[제2 실시 형태]
또한 제2 실시 형태에 관한 반도체 장치의 제조 방법으로서, 제1 Si막(104)의 표면의 자연 산화막을 드라이 에칭에 의해 제거해도 되고, 또한 드라이 에칭을 종형 열처리 장치(1) 내에서 행하도록 해도 된다. 예를 들어 도 9에 도시하는 바와 같이, 종형 열처리 장치(1)에 HF 가스 및 NH3 가스를 공급하도록 구성한다. 또한 도 9는, 도 8에 나타내는 종형 열처리 장치(1)를 약기하고 있으며, HF 가스 및 NH3 가스는, 예를 들어 도 8에 나타내는 매니폴드(5)에서의 지지부(6)의 하방측에 공급된다.
제2 실시 형태에서는, 도 2에 도시하는 이방성 에칭 후의 웨이퍼(W)를 도 9에 나타내는 종형 열처리 장치(1)에 반입한다. 그리고, 반응 용기(2) 내에 HF 가스 및 NH3 가스를 공급한다. 이에 의해 웨이퍼(W)에서의 오목부(110) 내의 자연 산화막의 표면에 HF 및 NH3이 흡착된다. 이들 가스는, 자연 산화막(SiO2)과 반응해서 (NH4)2SiF6(규불화 암모늄)을 생성시키므로, 이 (NH4)2SiF6을, 웨이퍼(W)를 가열해서 승화시킴으로써 자연 산화막이 제거된다. 그 후 HBr 가스의 공급에 의한 제1 Si막(104)의 대미지층의 에칭과, 그 후 제2 Si막(111)의 성막을 행하도록 하면 된다. 제2 실시 형태에서는, 자연 산화막의 제거를 행한 후, 웨이퍼(W)를 장치로부터 취출하지 않고, 계속해서 HBr 가스의 공급에 의한 제1 Si막(104)의 대미지층의 에칭과, 그 후 제2 Si막(111)의 성막을 행할 수 있다. 그 때문에 웨이퍼(W)를 장치간에서 반송할 때의 유기물의 부착이나, 자연 산화막의 생성을 억제할 수 있다.
또한 Si의 자연 산화막은, 질소, 수소, 불소를 포함하는 화합물을 포함하는 처리 가스, 예를 들어 불화 암모늄(NH4F) 가스를 사용해서 에칭할 수 있고, 이 경우에도, 이 가스가 Si의 자연 산화막과 반응해서 (NH4)2SiF6을 생성한다. 따라서, Si의 자연 산화막을 에칭함에 있어서 불화 암모늄(NH4F)(또는, NH4FHF) 가스를 공급해도 된다. 또한, 처리 가스가 NH3 가스, HF 가스 및 NH4F 가스(또는, NH4FHF)의 혼합 가스이어도 된다.
또한 HBr의 공급에 의한 제1 Si막(104)의 제거에 대해서는, 제1 Si막(104)에 있어서 에칭 잔사(107)가 부착되어, 이방성 에칭에 의해 대미지를 받은 대미지층을 포함하는 표층 부분만을 제거하고, 제1 Si막(104)의 일부를 남기도록 해도 된다. 또한 제1 Si막(104)에서의 대미지층 및 불순물을 포함하는 층을 제거함에 있어서는, HBr 가스 대신에 요오드화 수소(HI) 가스를 사용해도 마찬가지의 효과를 기대할 수 있다.
[검증 시험 1]
본 발명의 효과를 검증하기 위해서 웨이퍼(W)의 SiO2층(100)에 형성된 오목부(110) 내에 성막된 제1 Si막(104)을 HBr 가스를 사용해서 에칭했을 때의 오목부(110)의 깊이 방향에서의 에칭량의 균일성에 대해서 조사하였다. 도 10의 (a)에 도시하는 바와 같이, 웨이퍼(W)에 깊이 1500nm, 폭 40nm의 크기의 오목부(110)를 형성하고, 표면에 제1 Si막(104)을 성막한 웨이퍼(W)를 사용하였다.
웨이퍼(W)에 대하여 제1 실시 형태에 나타낸 종형 열처리 장치(1)를 사용하고, HBr 가스를 사용해서 에칭을 행하여 높이 위치 P1 내지 P5의 5 지점에서 에칭량을 측정하였다. P1은, 웨이퍼(W)의 표면의 위치, P2 내지 P4는, 각각 오목부(110)의 측벽에서의 웨이퍼(W)의 표면의 높이로부터, 오목부(110)의 깊이 방향으로 300nm, 600nm, 900nm 및 1200nm의 높이 위치를 나타낸다.
도 10의 (b)는 이 결과를 나타내고, 각 웨이퍼(W)에서 측정된 P1 내지 P5의 각 높이 위치에서의 에칭량을 P1 내지 P5마다 평균한 값을 나타낸다. 이 결과에 따르면, 웨이퍼(W)의 표면 P1에서의 에칭량은 4.25Å이며, P1의 에칭량을 100으로 하면, 오목부(110)의 내부의 P2 내지 P4의 에칭량은, 95.3 내지 110.9였다.
이 결과로부터 알 수 있는 바와 같이, 오목부(110)의 측벽에 형성된 Si막(104)을 HBr 가스를 사용해서 에칭함으로써, 오목부(110)의 깊이 방향으로 균일하게 에칭할 수 있다고 할 수 있다.
[검증 시험 2]
또한 본 발명의 효과를 검증하기 위해서 HBr 가스에 의한 Si막, SiO2막 및 SiN막의 에칭의 선택비를 조사하였다. 먼저 검사용 웨이퍼의 표면에, Si막, SiO2막 및 SiN막을 각각 성막하고, 제1 실시 형태에 나타낸 종형 열처리 장치(1)를 사용해서 550℃에서 가열하여 HBr 가스를 공급해서 에칭을 행하였다. 또한 Si막을 형성한 검사용 웨이퍼를 530℃에서 가열하고, HBr 가스를 공급해서 에칭을 행하였다.
도 11은 이 결과를 나타내며, 검사용 웨이퍼의 가열 온도에 대한 Si막, SiO2막 및 SiN막의 에칭 속도(Å/분)를 나타낸다. 검사용 웨이퍼를 550℃에서 가열하고, 에칭을 행한 경우에 Si막은 에칭되어 있었지만, SiO2막 및 SiN막은, 거의 에칭되지 않았다(실질적으로 에칭되어 있지 않았다). 또한 검사용 웨이퍼를 550℃에서 가열한 경우에도, Si막은 크게 에칭되어 있었다.
이 결과에 의하면, 웨이퍼(W)를 가열하고, HBr 가스를 공급했을 때 SiO2막 및 SiN막에 대하여 Si층을 높은 선택비로 에칭할 수 있다고 할 수 있다.
[검증 시험 3]
또한 검사용 웨이퍼에 Si막을 성막해서 가열을 행하여 Si를 결정화시켰을 때의 Si막의 막 두께와 결정의 크기와의 관계를 조사하였다. 제1 실시 형태에 나타낸 종형 열처리 장치(1)에 의해, 400Å 및 1500Å으로 성막한 검사용 웨이퍼를 각각 550℃에서 가열하여, 각각 결정의 사이즈를 조사하였다. 도 12는 이 결과를 나타내며, 성막한 Si막의 막 두께와 Si의 결정의 크기와의 관계를 도시하는 특성도이다. 도 12에 도시하는 바와 같이, Si막의 막 두께가 두꺼워짐에 따라, Si의 결정의 사이즈가 커지는 것을 알 수 있다.
[검증 시험 4]
드라이 에칭 가스의 종류에 따라서는, 에칭 후에 웨이퍼(W)에 잔존하는 가스의 성분에 의해, 에칭 후에 성막되는 막에 표면의 조도의 열화 등이 나타나는 경우가 있다. 그래서, 검사용 웨이퍼에 1회째의 Si막을 성막한 후, HBr 가스에 의해, 모든 Si막을 에칭한 후, 2회째의 Si층의 성막을 행하여 표면 조도 및 성막된 Si막의 막 두께에 대해서 조사하였다.
1회째의 Si층의 성막은, 제1 실시 형태에 나타낸 종형 열처리 장치(1)를 사용하여, 5.0nm를 목표 막 두께로 설정해서 성막하였다. 계속해서 동일한 종형 열처리 장치(1) 내에서, HBr 가스를 공급해서 Si층을 모두 제거한 후, 동일한 종형 열처리 장치(1) 내에서, Si막을, 3.5nm를 목표 막 두께로 설정해서 성막하였다.
1회째의 Si막의 성막에 있어서는, Si막은 5.1nm 성막되어 있고, 표면 조도(Ra)는 0.167이었다. 그리고 1회째의 Si막을 에칭한 후의 표면 조도(Ra)는 0.198이며, 2회째의 Si막의 성막에서는, Si막은 3.62nm 성막되어 있고, 표면 조도(Ra)는 0.141이었다.
이 결과에 의하면, HBr에 의한 에칭을 행하고 다시 Si를 성막했을 때 표면 조도(Ra)는, 저하되지 않았다. 또한 Si층의 막 두께도 거의 목표 막 두께로 성막되어 있어, HBr에 의해, Si막을 에칭한 후에도 성막 효율이 저하되지 않았다.
1 : 종형 열처리 장치 2 : 반응 용기
3 : 내부관 4 : 외부관
9 : 덮개 10 : 웨이퍼 보트
11 : 보트 엘리베이터 13 : 승온용 히터
90 : 제어부 100 : SiO2층
101 : 단결정 실리콘 102 : SiN막
103 : SiO2막 104 : 제1 Si막
107 : 잔사 110 : 오목부
111 : 제2 Si막

Claims (10)

  1. 반도체 장치의 제조 방법에 있어서,
    기판 상의 오목부 내에 형성된 실리콘막의 일부를 드라이 에칭한 후의 상기 기판을 처리 용기 내에 반입하는 공정과,
    계속해서 상기 기판을 가열하면서 브롬화 수소 가스 및 요오드화 수소 가스에서 선택되는 에칭 가스를 진공 분위기의 상기 처리 용기 내에 공급하고, 상기 오목부 내의 측벽에 남아있는 실리콘막의 일부 또는 전부를 제거하는 에칭 공정과,
    계속해서, 상기 오목부 내에 실리콘막을 성막하는 성막 공정과,
    그 후, 상기 실리콘막의 그레인 사이즈를 증대시키기 위해서 상기 기판을 가열하는 가열 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 처리 용기 내에 반입되는 상기 기판은, 실리콘 산화막의 일부가 노출되어 있는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 처리 용기 내에 반입되는 상기 기판은, 실리콘 질화막의 일부가 노출되어 있는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 처리 용기에 반입되는 상기 기판의 상기 오목부의 저면에는, 단결정 실리콘이 노출되고, 상기 단결정 실리콘은 상기 실리콘막과 함께 도전로를 형성하는 것인 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 에칭 공정, 상기 성막 공정 및 상기 가열 공정은, 동일한 처리 용기 내에서 순차적으로 행하여지는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 에칭 공정 전에, 상기 처리 용기 내에서 상기 실리콘막의 표면에 형성된 산화막의 제거 처리를 행하는 공정을 행하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 에칭 공정의 프로세스 온도는, 250℃ 내지 750℃로 설정되는 반도체 장치의 제조 방법.
  8. 진공 분위기를 형성하기 위한 처리 용기 내에 설치된 적재부에 반도체 장치 제조용의 기판을 적재하고, 처리 용기 내를 진공 배기함과 함께 기판을 가열하면서 처리 가스를 공급해서 기판에 대하여 열처리를 행하는 열처리 장치에 있어서,
    상기 기판 상의 오목부 내에 형성된 실리콘막의 일부를 드라이 에칭한 후의 상기 기판을 상기 처리 용기 내에 반입하는 스텝과, 이어서 상기 기판을 가열하면서 브롬화 수소 가스 및 요오드화 수소 가스에서 선택되는 에칭 가스를 진공 분위기의 상기 처리 용기 내에 공급하여, 상기 오목부 내의 측벽에 남아있는 상기 실리콘막의 표면부의 에칭 잔사 또는 상기 실리콘막을 제거하는 에칭 스텝과, 계속해서, 상기 오목부 내에 실리콘막을 성막하는 성막 스텝과, 그 후, 상기 실리콘막의 그레인 사이즈를 증대시키기 위해서 상기 기판을 가열하는 가열 스텝을 실행하도록 제어 신호를 출력하는 제어부를 포함하는 열처리 장치.
  9. 제8항에 있어서,
    상기 제어부는, 상기 기판을 상기 처리 용기 내에 반입하는 스텝을 실행한 후, 또한 상기 실리콘막의 표면에 형성된 산화막을 제거하는 스텝을 상기 에칭 스텝 전에 실행하는 열처리 장치.
  10. 진공 분위기를 형성하기 위한 처리 용기 내에 설치된 적재부에 반도체 장치 제조용의 기판을 적재하고, 상기 처리 용기 내를 진공 배기함과 함께 상기 기판을 가열하면서 처리 가스를 공급해서 상기 기판에 대하여 열처리를 행하는 열처리 장치에 사용되는 컴퓨터 프로그램을 기억한 기억 매체로서,
    상기 컴퓨터 프로그램은, 제1항 내지 제7항 중 어느 한 항에 기재된 상기 반도체 장치의 제조 방법을 실행하도록 스텝 군을 내장하는 기억 매체.
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