KR101993971B1 - 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치 - Google Patents

반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치 Download PDF

Info

Publication number
KR101993971B1
KR101993971B1 KR1020170031225A KR20170031225A KR101993971B1 KR 101993971 B1 KR101993971 B1 KR 101993971B1 KR 1020170031225 A KR1020170031225 A KR 1020170031225A KR 20170031225 A KR20170031225 A KR 20170031225A KR 101993971 B1 KR101993971 B1 KR 101993971B1
Authority
KR
South Korea
Prior art keywords
channel
film
silicon
containing gas
substrate
Prior art date
Application number
KR1020170031225A
Other languages
English (en)
Other versions
KR20180082935A (ko
Inventor
사토시 시마모토
도시유키 기쿠치
아츠시 모리야
마사노리 나카야마
다카시 나카가와
Original Assignee
가부시키가이샤 코쿠사이 엘렉트릭
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 코쿠사이 엘렉트릭 filed Critical 가부시키가이샤 코쿠사이 엘렉트릭
Publication of KR20180082935A publication Critical patent/KR20180082935A/ko
Application granted granted Critical
Publication of KR101993971B1 publication Critical patent/KR101993971B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

삼차원 구조의 플래시 메모리에 있어서도, 양호한 특성의 반도체 장치를 형성 가능하게 한다. 절연막과 희생막을 가지는 적층막과, 적층막에 형성된 채널 홀과, 채널 홀 내의 표면에 설치된 전하 트랩 막과, 전하 트랩 막의 표면에 설치된 제1 채널 막과, 채널 홀의 저부에 노출된 공통 소스 라인을 가지는 기판을 반입하는 공정과, 채널 홀의 직경의 분포 정보를 수신하는 공정과, 분포 정보를 기초로 직경의 분포를 보정하도록, 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성하는 공정을 가진다.

Description

반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, RECORDING MEDIUM AND SUBSTRATE PROCESSING APPARATUS}
본 발명은 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치에 관한 것이다.
최근 들어, 반도체 장치는 고집적화의 경향이 있다. 그것을 실현하는 방법의 하나로서, 전극 등을 삼차원적으로 배열하는 삼차원 구조가 제안되고 있다. 이러한 반도체 장치는, 예를 들어 특허문헌 1에 개시되어 있다.
일본 특허 공개 제2015-50466호
플래시 메모리의 삼차원 구조를 형성하는 과정에서는, 절연막과 희생막을 교대로 적층할 필요가 있다. 그런데, 절연막과 희생막과의 열팽창률의 차이 등의 이유로, 실리콘 웨이퍼에 스트레스가 걸려, 형성하는 과정에서 적층막이 파괴될 우려가 있다. 이러한 현상이 반도체 장치의 특성의 저하로 이어질 우려가 있다.
따라서, 본 발명은, 삼차원 구조의 플래시 메모리에 있어서도, 양호한 특성의 반도체 장치를 형성 가능한 기술을 제공하는 것을 목적으로 한다.
본 개시에 의하면, 절연막과 희생막을 가지는 적층막과, 적층막에 형성된 채널 홀과, 채널 홀 내의 표면에 설치된 전하 트랩 막과, 전하 트랩 막의 표면에 설치된 제1 채널 막과, 채널 홀의 저부에 노출된 공통 소스 라인을 가지는 기판을 반입하는 공정과, 채널 홀의 구멍 직경의 분포 정보를 수신하는 공정과, 분포 정보를 기초로 직경의 분포를 보정하도록, 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성하는 공정을 가지는 기술을 제공한다.
본 발명에 따른 기술에 의하면, 삼차원 구조의 플래시 메모리에 있어서도, 양호한 특성의 반도체 장치를 형성 가능한 기술을 제공할 수 있다.
도 1은 제1 실시 형태에 관한 반도체 장치의 제조 플로우를 설명하는 설명도이다.
도 2는 제1 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 3은 제1 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 4는 제1 실시 형태에 관한 반도체 장치의 제조 플로우를 설명하는 설명도이다.
도 5는 제1 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 6은 제1 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 7은 제1 실시 형태에 관한 채널 홀의 구멍 직경의 분포 예이다.
도 8은 제1 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 9는 제1 실시 형태에 관한 기판 처리 장치를 설명하는 설명도이다.
도 10은 제1 실시 형태에 관한 기판 처리 장치를 설명하는 설명도이다.
도 11은 제1 실시 형태에 관한 기판 처리 장치를 설명하는 설명도이다.
도 12는 제1 실시 형태에 관한 기판 처리 장치를 설명하는 설명도이다.
도 13은 제1 실시 형태에 관한 반도체 장치의 제조 플로우를 설명하는 설명도이다.
도 14는 제1 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
(제1 실시 형태)
이하에 본 발명의 제1 실시 형태에 대해서 설명한다.
도 1을 사용하여, 반도체 장치의 제조 공정의 일 공정을 설명한다. 이 공정에서는, 전극을 삼차원적으로 구성한 삼차원 구조의 반도체 장치를 형성한다. 이 반도체 장치는, 도 14의 (B)에 기재한 바와 같이, 웨이퍼(100) 상에 절연막(102)과 도전막(112)을 교대로 적층하는 적층 구조이다. 이하에 구체적인 플로우를 설명한다.
[S102]
적층 절연막 형성 공정 S102에 대해서, 도 2를 사용해서 설명한다. 도 2는, 기판으로서의 반도체 웨이퍼(웨이퍼)(100)에 형성하는 적층 절연막(102, 103)을 설명한 도면이다. 웨이퍼(100)는, 공통 소스 라인(CSL, Common Source Line)(101)이 형성되어 있다. 절연막(102)은 제1 절연막이라고도 칭한다.
여기에서는 웨이퍼(100) 상에 절연막(102)과 희생막(103)을 적층한다. 절연막(102)은 실리콘 산화(SiO)막으로 구성된다. SiO막은, 웨이퍼(100)를 소정 온도로 가열함과 함께, 실리콘 성분을 주성분으로 하는 실리콘 함유 가스와 산소 성분을 주성분으로 하는 산소 함유 가스를 웨이퍼(100) 상에 공급해서 형성한다.
희생막(103)은, 후술하는 희생막 제거 공정 S112에서 제거되는 것이며, 절연막(102)에 대하여 에칭의 선택성을 가지는 것이다. 에칭의 선택성을 가진다는 것은, 에칭액에 노출되었을 때, 희생막은 에칭되고, 절연막은 에칭되지 않는 성질을 나타낸다. 희생막(103)은, 예를 들어 실리콘 질화(SiN)막으로 구성된다. SiN막은, 웨이퍼(100)를 소정 온도로 가열함과 함께, 실리콘 성분을 주성분으로 하는 실리콘 함유 가스와 질소 성분을 주성분으로 하는 질소 함유 가스를 웨이퍼(100) 상에 공급해서 형성한다.
절연막(102)(m)과 희생막(103)(n)을 소정 횟수, 교대로 형성함으로써, 도 2에 기재된 적층 절연막(102, 103)이 형성된다. 본 실시 형태에서는, 절연막(102)을 8층(절연막(102)(1)… 절연막(102)(m)… 절연막(102)(8)), 희생막(103)을 8층(희생막(103)(1)… 희생막(103)(n)… 희생막(103)(8))을 교대로 형성한다. 또한, 절연막(102)(m)은 하방에서부터 순서대로, 절연막(102)(1), 절연막(102)(2), 절연막(102)(3), … 절연막(102)(8)이 구성된다. 또한, 희생막(103)(n)은 하방에서부터 순서대로, 희생막(103)(1), 희생막(103)(2), …, 희생막(103)(8)이 구성된다. 또한, 여기에서는, 절연막(102)과 희생막(103)을 각각 8층씩 형성했지만, 이에 한정하지 않고, 16, 32, 48, 64, 72… 로 증가시켜도 된다.
[S104]
이어서, 제2 절연막 형성 공정 S104를 설명한다. 여기에서는, 도 2에 기재된 제2 절연막(간단히 절연막이라고도 함)(105)을 형성한다. 제2 절연막(105)은, 절연막(102)과 마찬가지의 방법으로 형성하는 것이며, 희생막(103) 상에 형성한다.
[S106]
이어서, 홀 형성 공정 S106을, 도 3을 사용해서 설명한다. 도 3의 (a)는 도 2와 마찬가지의 측면에서 본 도면이며, 도 3의 (b)는 도 3의 (a)의 구성을 상방에서 본 도면이다. 또한, 도 3의 (b)에서의 α-α'에서의 단면도가 도 3의 (a)에 상당한다.
여기에서는, 절연막(102, 105)과 희생막(103)의 적층 구조에 대하여 드라이 에칭을 행하여, 채널 홀(106)을 형성한다. 도 3의 (a)에 기재된 바와 같이, 채널 홀(106)은 CSL(101)을 노출시키도록 형성된다. 채널 홀(106)은 도 3의 (b)에 기재된 바와 같이 절연막(105)의 면 내에 복수 형성된다.
[S110]
홀 충전 공정 S110을, 도 4, 도 5, 도 6, 도 8을 사용해서 설명한다. 또한, 도 5, 도 6, 도 8은 설명의 사정상, 도 3과 축척을 변경하고 있다. 여기에서는, 홀 형성 공정 S106에서 형성한 채널 홀(106)의 내측을 전하 트랩 막(108) 등으로 충전하는 공정이다. 홀 충전 공정 S110에서는, 보호막 형성 공정 S201, 적층막 형성 공정 S202, 제1 채널 형성 공정 S203, 에칭 공정 S204, 홀 구멍 직경 측정 공정 S205, 세정 공정 S206, 제2 채널 형성 공정 S207, 충전 절연막 형성 공정 S208이 순서대로 행하여진다. 또한, 도 5, 도 6, 도 8 각각에 나타내는, (A) 및 (B)는, 이들 공정이 행하여진 후의 웨이퍼(100)의 상태를 도시하는 도면이다.
(보호막 형성 공정 S201)
보호막 형성 공정 S201에서는, 도 5의 (A)에 나타낸 바와 같이, 채널 홀(106)의 내벽 표면에, 보호막(107)이 형성된다. 보호막(107)은, 후속 공정의 희생막(103)을 제거할 때 전하 트랩 막(108)에 대미지를 가하는 것을 억제한다. 또한, 보호막(107)은, 예를 들어 SiO막 또는 메탈 산화막으로 구성된다.
(적층막 형성 공정 S202)
적층막 형성 공정 S202에서는, 도 5의 (B)에 나타낸 바와 같이, 보호막(107)이 형성된 채널 홀(106)의 내벽 표면에, 전하 트랩 막[(게이트 전극간 절연막-전하 트랩 막-터널 절연막)의 적층막](108)이 형성된다. 또한, 전하 트랩 막(108)은, SiO-SiN-SiO의 적층막으로 구성된다. 여기에서는, 실리콘계의 막을 예시했지만, 이에 한정하지 않고, 전하의 차지량을 증가시키기 위해서, 전이 금속계의 막을 사용해도 된다.
(제1 채널 형성 공정 S203)
제1 채널 형성 공정 S203에서는, 도 6의 (A)에 나타낸 바와 같이, 전하 트랩 막(108)과 보호막(107)이 형성된 채널 홀(106)의 내벽 표면에, 제1 채널 막(109a)이 형성된다. 또한, 제1 채널 막(109a)은, 폴리실리콘막으로 구성된다.
(에칭 공정 S204)
에칭 공정 S204에서는, 도 6의 (B)에 나타낸 바와 같이, 제1 채널 막(109a), 전하 트랩 막(108), 보호막(107)이 형성된 채널 홀(106)의 측부를 에칭하여, 채널 홀(106)의 저부의 CSL을 노출시킨다.
이들 공정을 실시함으로써, 채널 홀(106)의 외주측에서부터 순서대로 보호막(107), 전하 트랩 막[(게이트 전극간 절연막-전하 트랩 막-터널 절연막)의 적층막](108), 제1 채널 막(109a)이 형성된다. 각 막은 통 형상 또는 원기둥 형상으로 구성된다.
그런데, 발명자들은, 이와 같은 공정에서 형성된 반도체 디바이스는, 웨이퍼(100)의 장소에 따라, 특성이 상이한 과제가 있음을 알아내었다. 이 과제에 대해서 상세하게 조사한 결과, 에칭 공정 S204 후의 웨이퍼(100)에서, 구멍 직경(R)(도 6의 (B)에 기재)이 웨이퍼(100)의 면 상에서 분포가 발생하고 있음을 발견하였다. 예를 들어, 도 7에 도시한 바와 같은 구멍 직경의 분포를 나타내는 경우가 있다. 구체적으로는, 분포 A와 분포 B가 있다. 분포 A에서는, 웨이퍼(100)의 중심측의 구멍 직경이 외주측의 구멍 직경보다도 크게 되어 있다. 분포 B에서는, 웨이퍼(100)의 중심측의 구멍 직경이 외주측의 구멍 직경보다도 작게 되어 있다. 이와 같은 구멍 직경의 분포를 가지는 경우, 웨이퍼(100) 상에 형성되는 제1 채널 막(109a)과 제2 채널 막(109b)을 가지는 채널 막(109)의 막 두께가, 웨이퍼(100)의 면 상에서 상이해져버린다. 채널 막(109)의 막 두께는 저항값과 비례 관계에 있고, 저항이 상이함으로써, 반도체 디바이스의 특성이 불균일해져버리는 과제가 있다. 특히, 채널 막(109)의 측벽의 두께(T)가 변화하면, 채널 저항의 변동이 발생한다. 그 결과, 채널 전류가 변동되게 되기 때문에, 두께(T)는, 도전막(112)의 각 층에 대응하는 전하 트랩 막(108)에의 기입 전하량의 대소에 영향을 미친다. 그러므로, 채널 막(109)의 막 두께(T)를 웨이퍼(100)의 면 내에서 정렬시킬 필요가 있다. 발명자들은, 이와 같은 채널 막(109)의 불균일성을 개선시키는 방법으로서 이하의 홀 구멍 직경 측정 공정 S205, 세정 공정 S206, 제2 채널 형성 공정 S207을 알아내었다. 이하에, 에칭 공정 S204 후에, 채널 막(109)의 막 두께를 보정하는 공정과 장치에 대해서 도 4, 도 9, 도 10, 도 11, 도 12를 사용하여 설명한다. 도 4는, 채널 막(109)의 저항의 불균일성을 개정시키는 공정의 흐름도이다. 도 9, 도 10, 도 11, 도 12는, 제2 채널 막(109b)의 막 두께 분포를 보정 가능한 기판 처리 장치의 구성을 도시하는 도면이다.
먼저, 홀 구멍 측정 공정 S205가 행하여진다. 세정 공정 S206은 생략해도 된다.
(홀 구멍 직경 측정 공정 S205)
먼저, 에칭 공정 S204 후에, 구멍 직경의 면내 분포가 있는 웨이퍼(100)에 대해서, 홀 구멍 직경 측정 공정 S205가 행하여진다.
먼저, 홀 구멍 측정 공정 S205를 행하여, 채널 홀(106)의 구멍 직경의 분포를 측정한다. 채널 홀(106)의 구멍 직경의 측정은, 예를 들어 Scanning Electron Microscope(SEM) 장치(도시하지 않음)나 Back Scattered Electron(BSE)을 이용한 계측 장치(도시하지 않음)를 사용하여 측정된다. 측정된 구멍 직경의 데이터는, 상위 장치(270)나, 도 9, 도 12에 나타내는 컨트롤러(280)의 수신부(283)에 송신된다.
(세정 공정 S206)
또한, 에칭 공정 S204나 홀 구멍 직경 측정 공정 S205의 종료 후에 웨이퍼(100)에 대하여, 세정 공정 S206을 행하게 해도 된다. 세정 공정 S206을 행하게 함으로써, 디바이스의 불량 발생을 억제시킬 수 있다. 여기에서는, 설명을 생략한다.
이어서, 제2 채널 형성 공정 S207을 행하는 기판 처리 장치(900)에 대해서, 도 9, 도 10, 도 11, 도 12를 사용해서 설명한다.
(기판 처리 장치)
기판 처리 장치(900)는 처리 용기(202)를 구비하고 있다. 처리 용기(202)는, 예를 들어 횡단면이 원형이며 편평한 밀폐 용기로서 구성되어 있다. 처리 용기(202) 내에는, 기판으로서의 실리콘 웨이퍼 등의 웨이퍼(100)를 처리하는 처리실(201), 반송실(203)이 형성되어 있다. 처리 용기(202)는, 상부 용기(202a)와 하부 용기(202b)로 구성된다. 상부 용기(202a)와 하부 용기(202b)의 사이에는 구획판(204)이 설치된다. 상부 용기(202a)에 둘러싸인 공간이며, 구획판(204)보다도 상방의 공간을 구성하는 방을 처리실(201)이라 칭하고, 하부 용기(202b)에 둘러싸인 공간이며, 구획판(204)보다도 하방의 공간을 이송실(203)이라 칭한다.
하부 용기(202b)의 측면에는, 게이트 밸브(205)에 인접한 기판 반입출구(206)가 설치되어 있고, 웨이퍼(100)는 기판 반입출구(206)를 통해서 도시하지 않은 진공 반송실과의 사이를 이동한다. 하부 용기(202b)의 저부에는, 리프트 핀(207)이 복수 설치되어 있다.
처리실(201) 내에는, 웨이퍼(100)를 지지하는 기판 적재부(210)가 설치되어 있다. 기판 적재부(210)는, 웨이퍼(100)를 적재하는 적재면(211)과, 적재면(211)을 표면에 갖는 기판 적재대(212)를 가진다. 나아가, 가열부로서의 히터(213)를 설치한다. 가열부를 설치함으로써, 웨이퍼(100)를 가열시켜, 웨이퍼(100) 상에 형성되는 막의 품질을 향상시킬 수 있다.
기판 적재대(212)는 샤프트(217)에 의해 지지된다. 샤프트(217)는, 처리 용기(202)의 저부를 관통하고 있고, 나아가 처리 용기(202)의 외부에서 승강 기구(218)에 접속되어 있다. 승강 기구(218)를 작동시켜서 샤프트(217) 및 기판 적재대(212)를 승강시킴으로써, 기판 적재면(211) 상에 적재되는 웨이퍼(100)를 승강시키는 것이 가능하도록 구성된다. 또한, 샤프트(217) 하단부의 주위는 벨로우즈(219)에 의해 덮여 있어, 처리실(201) 내는 기밀하게 유지되어 있다.
기판 적재대(212)는, 웨이퍼(100)의 반송 시에는, 적재면(211)이 기판 반입출구(206)의 위치(웨이퍼 반송 위치)가 되도록 하강하고, 웨이퍼(100)의 처리 시에는, 웨이퍼(100)가 처리실(201) 내의 처리 위치(웨이퍼 처리 위치)까지 상승한다.
히터(213)는, 웨이퍼(100)의 중심인 중심면과, 외주면을 각각 개별로 가열 제어 가능한 구성이다. 예를 들어, 기판 적재면(211)의 중심에 설치되고, 상방에서 보아 둘레 형상의 센터 존 히터(213a)와, 동일하게 둘레 형상이며, 센터 존 히터(213a)의 외주에 설치된 아우트 존 히터(213b)를 가진다. 센터 존 히터(213a)는 웨이퍼의 중심면을 가열하고, 아우트 존 히터(213b)는 웨이퍼의 외주면을 가열한다.
센터 존 히터(213a), 아우트 존 히터(213b)는, 각각 히터 전력 공급선을 통해서 히터 온도 제어부(215)에 접속된다. 히터 온도 제어부(215)는, 각 히터에의 전력 공급을 제어함으로써, 웨이퍼(100)의 중심면, 외주면의 온도를 제어한다.
기판 적재대(212)에는, 웨이퍼(100)의 온도를 측정하는 온도 측정기(216a)와 온도 측정기(216b)가 설치된다. 온도 측정기(216a)는, 센터 존 히터(213a) 근방의 온도를 측정하도록, 기판 적재대(212)의 중심부에 설치된다. 온도 측정기(216b)는, 아우트 존 히터(213b) 근방의 온도를 측정하도록, 기판 적재대(212)의 외주면에 설치된다. 온도 측정기(216a), 온도 측정기(216b)는 전기적으로 온도 정보 수신부(216c)에 접속된다. 각 온도 측정기가 발생하는 전압이나 전류는, 온도 정보 수신부(216c)에서 온도 정보로서 측정된다. 온도 정보는, 온도 정보 수신부(216c)로부터 후술하는 컨트롤러(280)에 송신된다. 컨트롤러(280)는, 수신한 온도 정보나 상위 장치(270)로부터 수신하는 정보에 기초하여 히터 온도를 제어한다. 또한, 온도 측정기(216a), 온도 측정기(216b), 온도 정보 수신부(216c)를 통합해서 온도 검출부(216)로 한다.
(배기계)
처리실(201)(상부 용기(202a))의 내벽 상면에는, 처리실(201)의 분위기를 배기하는 배기구(221)가 설치되어 있다. 배기구(221)에는 배기관(224)이 접속되어 있고, 배기관(224)에는, 처리실(201) 내를 소정의 압력으로 제어하는 APC(Auto Pressure Controller) 등의 압력 조정기(222), 진공 펌프(223)가 순서대로 직렬로 접속되어 있다. 주로, 배기구(221), 배기관(224), 압력 조정기(222)에 의해, 제1 배기부(배기 라인)가 구성된다. 또한, 진공 펌프(223)를 제1 배기부에 포함하도록 구성해도 된다.
(버퍼실)
처리실(201)의 상방에는, 버퍼실(232)이 설치되어 있다. 버퍼실(232)은, 측벽(232a), 천장(232b)에 의해 구성되어 있다. 버퍼실(232)은, 샤워 헤드(234)를 내포한다. 버퍼실(232)의 측벽(232a)과 샤워 헤드(234)와의 사이에는, 가스 공급 경로(235)가 구성된다. 즉, 가스 공급 경로(235)는, 샤워 헤드(234)의 외벽(234b)을 둘러싸도록 설치된다.
샤워 헤드(234)와 처리실(201)을 구획하는 벽에는, 분산판(234a)이 설치된다. 분산판(234a)은 예를 들어 원반 형상으로 구성된다. 처리실(201)측에서 보면, 도 9와 같이 가스 공급 경로(235)는 샤워 헤드 측벽(234b)과 측벽(232a)의 사이에 있고, 분산판(234a)의 수평 방향 주위에 설치된 구조가 된다.
버퍼실(232)의 천장(232b)에는, 가스 도입관(236)이 관통되어 있다. 또한, 가스 도입관(238)이 접속되어 있다. 가스 도입관(236)은 샤워 헤드(234)에 접속된다. 가스 도입관(236), 가스 도입관(238)은 후술하는 가스 공급부에 접속된다.
가스 도입관(236)으로부터 도입된 가스는, 샤워 헤드(234)를 통해서 처리실(201)에 공급된다. 가스 도입관(238)으로부터 도입된 가스는, 가스 공급 경로(235)를 통해서 처리실(201)에 공급된다.
샤워 헤드(234)로부터 공급된 가스는 웨이퍼(100)의 중심에 공급된다. 가스 공급 경로(235)로부터 공급된 가스는 웨이퍼(100)의 에지에 공급된다. 웨이퍼의 외주면(에지)이란, 상술한 웨이퍼 중심에 대하여, 그 외주를 말한다.
(제1 가스 공급부)
계속해서, 도 11을 사용해서 제1 가스 공급부를 설명한다. 도 11의 A1은 도 9의 A1에 접속되고, 도 11의 A2는 도 9의 A2에 접속된다. 즉, 가스 공급관(241a)은 가스 도입관(236)에 접속되고, 가스 공급관(242a)은 가스 도입관(238)에 접속된다.
가스 공급관(241a)에는, 상류에서부터 합류관(240b), 매스 플로우 컨트롤러(MFC)(241b), 밸브(241c)가 설치된다. MFC(241b), 밸브(241c)에 의해, 가스 공급관(241a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 제1 처리 가스의 가스원(240a)이 설치된다.
제1 처리 가스는, 원료 가스, 즉, 처리 가스의 하나이다. 제1 처리 가스는, 제1 원소를 포함한다.
여기서, 제1 원소는, 예를 들어 실리콘(Si)이다. 즉, 제1 처리 가스는, 예를 들어 제1 실리콘 함유 가스이다. 제1 실리콘 함유 가스로서는, 예를 들어 할로실란 가스를 사용할 수 있다. 할로실란이란, 할로겐기를 가지는 실란이다. 할로겐기에는, 클로로기, 플루오로기, 브로모기, 요오드기 등이 포함된다. 즉, 할로겐기에는, 염소(Cl), 불소(F), 브롬(Br), 요오드(I) 등의 할로겐 원소가 포함된다. 여기서, 할로실란 가스는, 구체적으로는, 디클로로실란(SiH2Cl2, 약칭: DCS) 가스가 있다. 또한, 아미노실란 가스를 사용할 수 있다. 여기서, 아미노실란(AS) 가스는, 구체적으로는 이하가 있다. 부틸아미노실란(BAS) 가스, 비스터셔리부틸아미노실란(BTBAS) 가스, 디메틸아미노실란(DMAS) 가스, 비스디메틸아미노실란(BDMAS) 가스, 트리스디메틸아미노실란(3DMAS) 가스, 디에틸아미노실란(DEAS) 가스, 비스디에틸아미노실란(BDEAS) 가스, 디프로필아미노실란(DPAS) 가스, 디이소프로필아미노실란(DIPAS) 가스 등이 있다. 또한, 제1 처리 가스의 원료는, 상온 상압에서 고체, 액체 및 기체 중 어느 것이든 좋다. 제1 처리 가스의 원료가 상온 상압에서 액체인 경우에는, 가스원(240a)과 MFC(241b)와의 사이에, 도시하지 않은 기화기를 설치하면 된다. 여기에서는 원료는 기체로서 설명한다.
바람직하게는, 밸브(241c)의 하류측에, 불활성 가스를 공급하기 위한 제1 불활성 가스 공급관(243a)이 접속된다. 불활성 가스 공급관(243a)에는, 상류에서부터 불활성 가스원(243b), MFC(243c), 밸브(243d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(241a)을 흐르는 가스에 첨가되어, 희석 가스로서 사용된다. MFC(243c), 밸브(243d)를 제어함으로써, 가스 도입관(236), 샤워 헤드(234)를 통해서 공급하는 처리 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 도입관(238)과 접속되는 가스 공급관(242a)에는, 상류에서부터 합류관(240b), MFC(242b), 밸브(242c)가 설치된다. MFC(242b), 밸브(242c)에 의해, 가스 공급관(242a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 제1 처리 가스의 가스원(240a)이 설치된다.
바람직하게는, 밸브(242c)의 하류측에, 불활성 가스를 공급하기 위한 제2 불활성 가스 공급관(244a)이 접속된다. 불활성 가스 공급관(244a)에는, 상류에서부터 불활성 가스원(244b), MFC(244c), 밸브(244d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(242a)을 흐르는 가스에 첨가되어, 희석 가스로서 사용된다. MFC(244c), 밸브(244d)를 제어함으로써, 가스 도입관(238), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 공급관(241a), MFC(241b), 밸브(241c), 가스 공급관(242a), MFC(242b), 밸브(242c), 합류관(240b)을 통합해서 제1 가스 공급부라 칭한다. 또한, 가스원(240a), 가스 도입관(236), 가스 도입관(238)을 가스 공급부에 포함해도 된다.
제1 불활성 가스 공급관(243a), MFC(243c), 밸브(243d), 제2 불활성 가스 공급관(244a), MFC(244c), 밸브(244d)를 통합해서 제1 불활성 가스 공급부라 칭한다. 또한, 불활성 가스원(243b), 불활성 가스원(244b)을 제1 불활성 가스 공급부에 포함해도 된다. 나아가, 제1 가스 공급부에 제1 불활성 가스 공급부를 포함해도 된다.
이상과 같이, 제1 가스 공급부에 MFC, 밸브를 설치하고 있으므로, 개별로 가스의 양을 제어할 수 있다. 또한, 제1 불활성 가스 공급부에 MFC, 밸브를 설치하고 있으므로, 개별로 가스의 농도를 제어할 수 있다.
(제2 가스 공급부)
계속해서, 도 11을 사용해서 제2 가스 공급부를 설명한다. 도 11의 B1은 도 9의 B1에 접속되고, 도 11의 B2는 도 9의 B2에 접속된다. 즉, 가스 공급관(341a)은 가스 도입관(236)에 접속되고, 가스 공급관(342a)은 가스 도입관(238)에 접속된다.
가스 공급관(341a)에는, 상류에서부터 합류관(340b), MFC(341b), 밸브(341c)가 설치된다. MFC(341b), 밸브(341c)에 의해, 가스 공급관(341a)을 통과하는 가스의 유량이 제어된다. 합류관(340b)의 상류에는 제2 처리 가스의 가스원(340a)이 설치된다.
제2 처리 가스는, 원료 가스, 즉, 처리 가스의 하나이다. 제2 처리 가스는, 제2 원소를 포함한다.
여기서, 제2 원소는, 예를 들어 실리콘(Si)이다. 즉, 제2 처리 가스는, 예를 들어 제2 실리콘 함유 가스이다. 제2 실리콘 함유 가스는 실란계 가스이다. 예를 들어, 디실란 가스((Si2H6): DS) 가스를 사용한다. 또한, 제2 처리 가스는, 실리콘과 수소의 화합물이면 되며, Si2H6에 한정하는 것이 아니다. 예를 들어, 모노실란(SiH4) 가스, 트리실란(Si3H8) 가스, 테트라실란(Si4H10) 가스, 펜타실란(Si5H12) 가스, 헥사실란(Si6H14) 가스 등이 있다. 또한, 제2 처리 가스의 원료는, 상온 상압에서 고체, 액체 및 기체 중 어느 것이든 좋다. 제2 처리 가스의 원료가 상온 상압에서 액체인 경우에는, 가스원(340a)과 MFC(341b)와의 사이에, 도시하지 않은 기화기를 설치하면 된다. 여기에서는 원료는 기체로서 설명한다.
바람직하게는, 밸브(341c)의 하류측에, 불활성 가스를 공급하기 위한 제3 불활성 가스 공급관(343a)이 접속된다. 불활성 가스 공급관(343a)에는, 상류에서부터 불활성 가스원(343b), MFC(343c), 밸브(343d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(341a)을 흐르는 가스에 첨가되어, 희석 가스로서 사용된다. MFC(343c), 밸브(343d)를 제어함으로써, 가스 도입관(236), 샤워 헤드(234)를 통해서 공급하는 처리 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 도입관(238)과 접속되는 가스 공급관(342a)에는, 상류에서부터 합류관(340b), MFC(342b), 밸브(342c)가 설치된다. MFC(342b), 밸브(342c)에 의해, 가스 공급관(342a)을 통과하는 가스의 유량이 제어된다. 합류관(340b)의 상류에는 제2 처리 가스의 가스원(340a)이 설치된다.
바람직하게는, 밸브(342c)의 하류측에, 불활성 가스를 공급하기 위한 제4 불활성 가스 공급관(344a)이 접속된다. 불활성 가스 공급관(344a)에는, 상류에서부터 불활성 가스원(344b), MFC(344c), 밸브(344d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(342a)을 흐르는 가스에 첨가되어, 희석 가스로서 사용된다. MFC(344c), 밸브(344d)를 제어함으로써, 가스 도입관(238), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 공급관(341a), MFC(341b), 밸브(341c), 가스 공급관(342a), MFC(342b), 밸브(342c), 합류관(340b)을 통합해서 제2 가스 공급부라 칭한다. 또한, 가스원(340a), 가스 도입관(236), 가스 도입관(238)을 가스 공급부에 포함해도 된다.
제3 불활성 가스 공급관(343a), MFC(343c), 밸브(343d), 제4 불활성 가스 공급관(344a), MFC(344c), 밸브(344d)를 통합해서 제2 불활성 가스 공급부라 칭한다. 또한, 불활성 가스원(343b), 불활성 가스원(344b)을 제2 불활성 가스 공급부에 포함해도 된다. 나아가, 제2 가스 공급부에 제2 불활성 가스 공급부를 포함해도 된다.
이상과 같이, 제2 가스 공급부에 MFC, 밸브를 설치하고 있으므로, 개별로 가스의 양을 제어할 수 있다. 또한, 제2 불활성 가스 공급부에 MFC, 밸브를 설치하고 있으므로, 개별로 가스의 농도를 제어할 수 있다.
(제어부)
기판 처리 장치(900)는, 기판 처리 장치(900)의 각 부의 동작을 제어하는 컨트롤러(280)를 갖고 있다.
컨트롤러(280)의 개략을 도 12에 나타내었다. 제어부(제어 수단)인 컨트롤러(280)는, CPU(Central Processing Unit)(280a), RAM(Random Access Memory)(280b), 기억 장치(280c), I/O 포트(280d)를 구비한 컴퓨터로서 구성되어 있다. RAM(280b), 기억 장치(280c), I/O 포트(280d)는, 내부 버스(280e)를 통해서, CPU(280a)와 데이터 교환 가능하도록 구성되어 있다. CPU(280a)는 송수신 지시부(280f)를 가지고, 송수신 지시부(280f)가 각 구성간의 정보의 송수신을 지시한다. 컨트롤러(280)에는, 예를 들어 터치 패널 등으로 구성된 입출력 장치(281)나, 외부 기억 장치(282)가 접속 가능하게 구성되어 있다. 또한, 상위 장치(270)에 네트워크를 통해서 접속되는 수신부(283)가 설치된다. 수신부(283)는, 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것이 가능하다.
기억 장치(280c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(280c) 내에는, 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 수순이나 조건 등이 기재된 프로그램 레시피 등이 판독 가능하게 저장되어 있다. 또한, 프로세스 레시피는, 후술하는 기판 처리 공정에서의 각 수순을 컨트롤러(280)에 실행시켜, 소정의 결과를 얻을 수 있게 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로그램 레시피, 프로세스 레시피, 제어 프로그램 등을 총칭하여, 간단히 프로그램이라고도 한다. 또한, 본 명세서에서 프로그램이라는 말을 사용한 경우에는, 프로그램 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다. 또한, RAM(280b)은, CPU(280a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 유지되는 메모리 영역(워크 에리어)으로서 구성되어 있다.
I/O 포트(280d)는, 게이트 밸브, 승강 기구, 히터, 압력 조정기, 진공 펌프 등에 접속되어 있다. 또한, 각 MFC, 밸브 등에도 접속되어 있어도 된다.
CPU(280a)는, 기억 장치(280c)로부터의 제어 프로그램을 판독해서 실행함과 함께, 입출력 장치(281)로부터의 조작 커맨드의 입력 등에 따라서 기억 장치(280c)로부터 프로세스 레시피를 판독하도록 구성되어 있다. 그리고, CPU(280a)는, 판독된 프로세스 레시피의 내용을 따르도록, 게이트 밸브의 개폐 동작, 승강 기구의 승강 동작, 히터에의 전력 공급 동작, 압력 조정기의 압력 조정 동작, 진공 펌프의 온/오프 제어, 매스 플로우 컨트롤러의 유량 조정 동작, 밸브 등을 제어 가능하게 구성되어 있다.
또한, 컨트롤러(280)는, 전용의 컴퓨터로서 구성되어 있는 경우에 한하지 않고, 범용의 컴퓨터로서 구성되어 있어도 된다. 예를 들어, 상술한 프로그램을 저장한 외부 기억 장치(예를 들어, 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리나 메모리 카드 등의 반도체 메모리)(282)를 준비하여, 관련된 외부 기억 장치(282)를 사용해서 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해, 본 실시 형태에 따른 컨트롤러(280)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은, 외부 기억 장치(282)를 통해서 공급하는 경우에 제한하지 않는다. 예를 들어, 인터넷이나 전용 회선 등의 통신 수단을 사용하여, 외부 기억 장치(282)를 통하지 않고 프로그램을 공급하도록 해도 된다. 또한, 기억 장치(280c)나 외부 기억 장치(282)는, 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여, 간단히 기록 매체라고도 한다. 또한, 본 명세서에서, 기록 매체라는 말을 사용한 경우에는, 기억 장치(280c) 단체만을 포함하는 경우, 외부 기억 장치(282) 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다.
또한, 본 실시 형태의 수신부에서는, 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것에 대해서 기재했지만, 그것에 한정하는 것은 아니다. 예를 들어, 다른 장치로부터, 직접 정보를 수신하도록 해도 된다. 구체적으로는, 구멍 직경을 측정한 장치로부터 직접 수신하도록 구성한다. 또한, 입출력 장치(281)에서 다른 장치의 정보를 입력하고, 그것에 기초하여 제어해도 된다. 또한, 다른 장치의 정보를 외부 기억 장치에 기억하고, 그 외부 기억 장치로부터 다른 장치의 정보를 수신해도 된다.
계속해서, 기판 처리 장치(900)를 사용한 채널 막(109)의 보정 방법의 공정에 대해서 도 4, 도 13을 사용하여 설명한다. 또한, 이하의 설명에 있어서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(280)에 의해 제어된다.
(제2 채널 형성 공정 S207)
제2 채널 형성 공정 S207에서는, 도 8, 도 13을 사용해서 설명한다.
(기판 반입 공정 S401)
홀 구멍 직경 측정 공정 S205에서 채널 홀(106)의 구멍 직경(R)의 분포가 측정되면, 구멍 직경의 면내 분포를 가지는 웨이퍼(100)를 기판 처리 장치(900)에 반입시킨다.
(감압·승온 공정 S402)
계속해서, 처리실(201) 내가 소정의 압력(진공도)이 되도록, 배기관(224)을 통해서 처리실(201) 내를 배기한다. 이때, 온도 검출부(216)가 검출한 온도 값에 기초하여, 처리실(201) 내가 소정의 온도로 되도록 히터(213)에의 통전량을 피드백 제어한다. 구체적으로는, 기판 적재부(210)를 히터(213)에 의해 미리 가열해 두고, 웨이퍼(100) 또는 기판 적재부(210)의 온도 변화가 없어지고 나서 소정 시간 방치한다.
웨이퍼(100)가 기판 적재부(210)에 적재되고, 처리실(201) 내의 분위기가 안정된 후, MFC(241b), MFC(242b)를 가동시킴과 함께, 밸브(241c), 밸브(242c)의 개방도를 조정한다. 이때, MFC(243c), MFC(244c)를 가동시킴과 함께, 밸브(243d), 밸브(244d)의 개방도를 조정해도 된다.
(가스 공급 공정 S401)
가스 공급 공정에서는, 제1 가스 공급 공정 S403, 제1 퍼지 공정 S404, 제2 가스 공급 공정 S405, 제2 퍼지 공정 S406이 소정 횟수 행하여진다.
가스를 공급할 때는, 수신부(283)에서 수신한 구멍 직경의 분포 데이터에 따라서 가스 공급부의 MFC나 밸브를 제어하여, 웨이퍼(100)의 중앙면에 공급하는 처리 가스의 양(또는 농도)과 외주면에 공급하는 처리 가스의 양(또는 농도)을 각각 제어한다. 더 바람직하게는, 상위 장치(270)로부터 수신한 측정 데이터에 따라, 센터 존 히터(213a)와 아우터 존 히터(213b)를 제어하여, 웨이퍼(100)의 면 내의 온도 분포를 제어한다.
(제1 가스 공급 공정 S403)
제1 가스 공급 공정 S403에서는, 제1 가스 공급부로부터 처리실(201) 내에 제1 가스(처리 가스)로서의 할로실란 가스를 공급한다. 구체적으로는, 제1 가스 공급원(113)으로부터 공급된 할로실란 가스를 MFC(115)로 유량 조정한 후, 기판 처리 장치(900)에 공급한다. 유량 조정된 할로실란 가스는, 버퍼실(232)을 지나서, 분산판(234a)의 가스 공급 구멍으로부터, 감압 상태의 제1 처리실(201a) 내에 공급된다. 또한, 배기계에 의한 처리실(201) 내의 배기를 계속하여 제1 처리실(201a) 내의 압력을 소정의 압력 범위(제1 압력)가 되도록 제어한다. 이때, 웨이퍼(100)에 대하여 할로실란 가스가 공급되게 된다. 할로실란 가스는, 소정의 압력(제1 압력: 예를 들어 10Pa 이상 1000Pa 이하)으로 제1 처리실(201a) 내에 공급한다. 이와 같이 하여, 웨이퍼(100)에 할로실란 가스를 공급한다. 할로실란 가스가 공급됨으로써, 웨이퍼(100) 상에 실리콘 함유층이 형성된다.
여기서, CSL이 노출된 면은, 단결정인 경우, 이하의 현상을 발생한다. 전기 음성도가 큰 할로겐이, 단결정의 표면에 형성된 자연 산화막 내의 Si-O 결합을 절단시킬 수 있다. 이에 의해, 단결정의 표면에서의 Si의 결합손은 프리가 된다. 즉, 단결정 Si의 표면에 있어서, Si의 공유 결합의 댕글링 본드(미 결합손)를 발생시킬 수 있다. 이에 의해, 호모에피택셜 성장이 진행되기 쉬운 환경을 생성할 수 있다.
(제1 퍼지 공정 S404)
웨이퍼(100) 상에 실리콘 함유층이 형성된 후, 가스 공급관(241a)의 밸브(241c)를 폐쇄하고, 할로실란 가스의 공급을 정지한다. 제1 가스를 정지함으로써, 처리실(201) 중에 존재하는 제1 가스나, 버퍼실(232) 중에 존재하는 처리 가스가 제1 배기부로부터 배기됨으로써 제1 퍼지 공정 S404가 행하여진다.
또한, 제1 퍼지 공정 S204에서는, 간단히 가스를 배기(진공화)해서 가스를 배출하는 것 이외에, 불활성 가스원(243b)으로부터 불활성 가스를 공급하여, 잔류 가스를 밀어내는 것에 의한 배출 처리를 행하도록 구성해도 된다. 이 경우, 밸브(243d)를 열고, MFC(243c)로 불활성 가스의 유량 조정을 행한다. 또한, 진공화와 불활성 가스의 공급을 조합해서 행해도 된다. 또한, 진공화와 불활성 가스의 공급을 교대로 행하도록 구성해도 된다.
소정의 시간 경과 후, 밸브(243d)를 폐쇄하고, 불활성 가스의 공급을 정지한다. 또한, 밸브(243d)를 개방한 채 불활성 가스의 공급을 계속해도 된다.
이때의 히터(213)의 온도는, 웨이퍼(100)에의 제1 가스 공급시와 마찬가지의 온도가 되도록 설정한다. 불활성 가스 공급계로부터 공급하는 퍼지 가스로서의 N2 가스의 공급 유량은, 각각 예를 들어 100 내지 20000sccm의 범위 내의 유량으로 한다. 퍼지 가스로서는, N2 가스 외에, Ar, He, Ne, Xe 등의 희가스를 사용해도 된다.
(제2 가스 공급 공정 S405)
제1 퍼지 공정 S204 후에, 제2 가스 공급부로부터, 제1 처리실(201a) 내에 제2 가스(처리 가스)로서의 DS 가스를 공급한다. 구체적으로는, 밸브(126)를 열고, 가스 도입구(241), 버퍼실(232), 분산판(234a)의 복수의 구멍을 통해서, 제1 처리실(201a) 내에 DS 가스를 공급한다.
이때, DS 가스의 유량이 소정의 유량으로 되도록 MFC(125)를 조정한다. 또한, DS 가스의 공급 유량은, 예를 들어 1sccm 이상 10000sccm 이하이다.
DS 가스가 웨이퍼(100) 상에 형성되어 있는 실리콘 함유층에 공급되면, 실리콘 함유층이 개질되고, 소정의 두께의 Si층이 형성된다. Si층은, 예를 들어 제1 처리실(201a) 내의 압력, DS 가스의 유량, 웨이퍼(100)의 온도 등에 따라, 소정의 두께, 소정의 분포로 형성된다.
예를 들어, DS 가스 중의 수소(H)가, 실리콘 함유층에 포함되는 할로겐 원소나, 산소 원소, 아민(NH) 성분 등을 제거함으로써, Si 단체의 막을 형성시킬 수 있다. 또한, 여기서, 할로겐 원소, 산소 원소, 아민 성분은, 제1 처리 가스에 포함되는 성분이나, 웨이퍼(100)에 부착된 산소, 자연 산화막, 세정 공정 시에 부착된 물질 중 적어도 하나로부터 발생한다.
소정의 시간 경과 후, 밸브(126)를 폐쇄하고, DS 가스의 공급을 정지한다.
이때의 히터(213)의 온도는, 웨이퍼(100)에의 제1 가스 공급시와 마찬가지의 온도가 되도록 설정된다.
(제2 퍼지 공정 S406)
제1 퍼지 공정 S204와 마찬가지의 동작에 의해, 제2 퍼지 공정 S406이 행하여진다. 예를 들어, 처리실(201) 중에 존재하는 DS 가스나, 버퍼실(232) 중에 존재하는 DS 가스는, DS 가스의 공급을 정지함으로써, 제1 배기부에서 배기됨으로써 제2 퍼지 공정 S406이 행하여진다. 또한, 버퍼실(232)과 처리실(201)에 퍼지 가스를 공급함으로써 퍼지해도 된다.
(판정 공정 S407)
제2 퍼지 공정 S406의 종료 후, 컨트롤러(280)는, 상기의 성막 공정 S401(S403 내지 S406)이 소정의 사이클수(n)가 실행되었는지 여부를 판정한다. 즉, 웨이퍼(100) 상에 원하는 두께의 제2 채널 막(109b)이 형성되었는지 여부를 판정한다. 상술한 스텝 S403 내지 S406을 1 사이클로 하고, 이 사이클을 적어도 1회 이상 행함으로써, 웨이퍼(100) 상에 소정 막 두께의 제2 채널 막(109b)을 성막할 수 있다. 또한, 상술한 사이클은, 복수회 반복하는 것이 바람직하다. 이에 의해, 도 8의 (A)에 나타낸 바와 같이 웨이퍼(100) 상(CSL이 노출된 채널 홀(106)의 내벽)에 소정 막 두께의 제2 채널 막(109b)이 형성된다.
판정 공정 S407에서, 가스 공급 공정 S401이 소정 횟수 실시되지 않았을 때(No 판정일 때)는, 가스 공급 공정 S401의 사이클을 반복하고, 소정 횟수 실시되었을 때(Yes 판정일 때)는, 가스 공급 공정 S401을 종료하고, 제2 처리 공정 S302를 실행시킨다.
(반송 압력 조정 공정 S408)
판정 공정 S407 후에, 반송 압력 조정 공정 S408에서는, 처리실(201) 내나 이송실(203)을 소정의 압력(진공도)으로 한다. 또한, 이 반송 압력 조정 공정 S408의 사이나 전후에서, 웨이퍼(100)의 온도가 소정의 온도까지 냉각되도록 리프트 핀(207)으로 유지하게 구성해도 된다.
(기판 반출 공정 S409)
반송 압력 조정 공정 S408에서 처리실(201) 내가 소정 압력으로 된 후, 게이트 밸브(205)를 개방하고, 이송실(203)로부터 도시하지 않은 진공 반송실에 웨이퍼(100)를 반출한다.
계속해서, 본 장치를 사용한 제2 채널 막(109b)의 막 두께 분포를 제어하는 방법을 설명한다. 상술한 바와 같이, 제2 채널 막(109b)이 성막되는 채널 홀(106)의 구멍 직경은, 웨이퍼(100)의 중앙측과 외주측에서 상이하다. 홀 구멍 직경 측정 공정 S205에서는, 제1 채널 막(109a)이 형성되고, 에칭된 후의 채널 홀(106)의 구멍 직경의 분포를 측정한다. 측정 결과는, 상위 장치(270)를 통해서, RAM(280b)에 저장된다. 저장된 데이터는 기억 장치(280c) 내의 레시피와 비교·연산되어, 제2 채널 막(109b)을 형성하는 레시피가 산출된다. 산출된 레시피에 기초하여 장치 제어가 이루어지고, 제2 채널 막(109b)의 막 두께 분포가 조정(튜닝)된다.
이어서, RAM(280b)에 저장된 데이터가 분포 B인 경우를 설명한다.
분포 B는, 채널 홀(106)의 구멍 직경이, 중앙측은 작고, 외주측은 큰 것을 나타낸다. 분포 B의 경우, 본 공정에서는, 웨이퍼(100) 외주측에 형성하는 제2 채널 막(109b)의 막 두께를 작게 하고, 웨이퍼(100) 중앙측에 형성하는 제2 채널 막(109b)의 막 두께를 외주측보다도 커지도록 제어한다. 구체적으로는, 가스를 공급할 때, 웨이퍼(100)의 외주측에 공급하는 실리콘 함유 가스의 양을, 웨이퍼(100) 중앙측보다도 적게 하도록 제어한다. 이렇게 함으로써, 본 반도체 장치에서의 제2 채널 막(109b)의 막 두께를 웨이퍼(100)의 면 내에서 소정의 범위 내로 할 수 있다. 바꿔 말하면, 채널 막(109)의 막 두께를 중앙측과 외주측에서 정렬시킬 수 있다.
이때 가스 공급부에서는, MFC(241b, 341b)를 제어함과 함께, 밸브(241c, 341c)의 개방도를 제어하여, 샤워 헤드(234)로부터 처리실(201)에 공급하는 실리콘 함유 가스의 양을 제어한다. 또한, MFC(242b, 342b)를 제어함과 함께, 밸브(242c, 342c)의 개방도를 제어하여, 가스 공급 경로(235)로부터 처리실(201)에 실리콘 함유 가스를 공급한다. 또한, 제1 가스 공급부의 MFC와 밸브와, 제2 가스 공급부의 MFC와 밸브의 각각을 서로 다른 설정으로 구성해도 된다.
웨이퍼(100)의 처리면에서의 단위 면적당 실리콘 함유 가스의 폭로량은, 가스 공급 경로(235)로부터 공급되는 가스의 폭로량이 샤워 헤드(234)로부터 공급되는 가스의 폭로량보다도 적어지도록 제어된다. 여기에서 말하는 폭로량이란, 처리 가스의 주성분의 폭로량을 말한다. 본 실시 형태에서는, 처리 가스가 실리콘 함유 가스이며, 주성분은 실리콘이다.
샤워 헤드(234)를 통해서 공급된 실리콘 함유 가스는, 웨이퍼(100)의 중앙측에 공급된다. 공급된 가스는, 웨이퍼(100)의 중앙측에 제2 채널 막(109b)을 형성한다.
가스 공급 경로(235)를 통해서 공급된 실리콘 함유 가스는 웨이퍼(100)의 외주측에 공급된다. 공급된 가스는, 웨이퍼(100)의 외주측에 제2 채널 막(109b)을 형성한다.
상술한 바와 같이, 웨이퍼(100)의 처리면에서의 단위 면적당 실리콘 함유 가스의 폭로량은, 중앙측이 외주측보다도 많아지므로, 중앙측의 제2 채널 막(109b)의 막 두께를 외주측의 제2 채널 막(109b)의 막 두께보다도 크게 하는 것이 가능하게 된다.
이와 같이 하여, 채널 막(109)의 막 두께가 보정된다.
또한, 다른 방법으로서, 가스 공급관(241a, 341a)과 가스 공급관(242a, 342a)의 실리콘 함유 가스의 공급량을 동일하게 하고, 대신에 가스 공급관(241a, 341a)과 가스 공급관(242a, 342a) 각각의 실리콘 함유 가스의 농도를 제어해도 된다. 실리콘 함유 가스의 농도를 제어할 때는, 제1 불활성 가스 공급부, 제2 불활성 가스 공급부를 제어함으로써, 가스 공급관(241a, 341a), 가스 공급관(242a, 342a)을 통과하는 실리콘 함유 가스의 농도를 제어한다. 분포 B의 경우, 가스 공급관(241a, 341a)을 통과하는 실리콘 함유 가스의 농도를 높게 함과 함께, 가스 공급관(242a, 342a)을 통과하는 실리콘 함유 가스의 농도를, 가스 공급관(241a, 341a)을 통과하는 가스의 농도보다도 낮게 한다.
이렇게 함으로써, 웨이퍼(100)의 처리면에서의 단위 면적당 실리콘 함유 가스의 폭로량에 관하여, 가스 공급 경로(235)로부터 공급되는 가스량이 샤워 헤드(234)로부터 공급되는 가스량보다도 적어지도록, 보다 치밀하게 제어할 수 있다. 이렇게 제어함으로써, 보다 확실하게 웨이퍼(200)의 중앙측의 제2 채널 막(109b)의 막 두께를 외주측의 제2 채널 막(109b)보다도 크게 하는 것이 가능하게 된다.
더 바람직하게는, 가스 공급관(241a, 341a)과 가스 공급관(242a, 342a)의 실리콘 함유 가스의 공급량을 상이하게 함과 함께, 농도를 상이하게 해도 된다. 이러한 제어를 함으로써, 단위 면적당 실리콘 함유 가스의 폭로량을 보다 큰 차분으로 공급할 수 있다. 즉, 웨이퍼(200)의 중앙측의 제2 채널 막(109b)과 외주측의 제2 채널 막(109b)에서 보다 큰 폭차로 할 수 있다.
또한 보다 바람직하게는, 상기와 같이 처리 가스를 제어하는 것과 병행하여, 센터 존 히터(213a)와 아우트 존 히터(213b)를 제어해도 된다. 형성되는 제2 채널 막(109b)의 폭은 온도에 비례하므로, 분포 B의 경우, 아우터 존 히터(213b)의 온도를 센터 존 히터(213a)보다도 낮게 한다. 온도 조건이 막 생성 효율에 크게 기여하는 가스를 사용해서 제2 채널 막(109b)을 형성하는 경우에 유효하다.
이와 같이, 처리 가스 공급량(농도)과 온도를 병행해서 제어하면, 보다 치밀한 막 두께 제어가 가능하게 된다.
RAM(280b)에 저장된 데이터가 분포 A인 경우에는, 분포 B의 데이터를 수신했을 때와 역의 제어를 행하면 된다. 즉, 웨이퍼(100)의 중앙측에 형성되는 제2 채널 막(109b)의 막 두께가, 외주측에 형성되는 제2 채널 막(109b)의 막 두께보다도 작아지도록 처리하면 된다.
[S112]
계속해서, 도 14의 (A)을 사용해서 희생막 제거 공정 S112를 설명한다. 희생막 제거 공정 S112에서는, 희생막(103)을 웨트 에칭으로 제거한다. 제거한 결과, 희생막(103)이 형성되어 있던 위치에 공극(111)(l)이 형성된다. 여기에서는, 하방에서부터 순서대로, 공극(111)(1), 공극(111)(2), … 공극(111)(l)…, 공극(111)(8)이 형성된다.
[S114]
계속해서 도 14의 (B)를 사용해서 도전막 형성 공정 S114를 설명한다. 도전막 형성 공정 S114에서는, 전극이 되는 도전막(112)을 공극(111)에 형성한다. 도전막은 예를 들어 텅스텐 등으로 구성된다. 여기에서는, 도전막(112)(o)은, 하방에서부터 순서대로, 도전막(112)(1), 도전막(112)(2), … 도전막(112)(o)…, 도전막(112)(8)이 구성된다.
그런데, 발명자들은, 더욱 예의 연구한 결과, 홀 형성 공정 S106 후의 웨이퍼에서 채널 홀(106)의 구멍 직경에 마찬가지의 분포가 발생하는 과제를 발견하였다. 이러한 구멍 직경의 변동은, 예를 들어 채널 홀(106)을 형성하는 드라이 에칭 시에 발생한다. 드라이 에칭 시에 웨이퍼(100)가 휨으로써, 웨이퍼(100)의 면 내에 공급되는 에천트의 양이나, 웨이퍼(100) 상으로부터 배출되는 부생성물의 배출량에 영향을 주는 경우가 있다. 또한, 웨이퍼(100)의 휨은, 절연막(102)과 희생막(103) 각각이 가지는 응력에 따라 발생한다. 이 때문에, 절연막(102)과 희생막(103)의 적층수가 많아질수록, 웨이퍼(100)의 휨이 커진다.
발명자들은, 이와 같은 웨이퍼(100)의 면 내에 구멍 직경의 분포가 발생한 경우에, 웨이퍼(100) 상에 형성되는 디바이스 특성에 영향을 주기 때문에, 구멍 직경을 보정하는 공정이 필요해지는 것을 알아내었다. 구멍 직경이 상이한 경우, 예를 들어 통 형상으로 구성되는 전하 트랩 막의 표면적이 변화하여, 전하의 축적량을 변화시켜버리는 과제가 있다. 예를 들어, 구멍 직경이 작은 경우, 전하 트랩 막의 면적이 작아지고, 차지량이 적어진다. 또한, 구멍 직경이 큰 경우, 전하 트랩 막의 면적이 커지고, 차지량이 많아진다.
또한, 도 6의 (B)에 나타낸 바와 같이, 채널 홀(106)과 다른 채널 홀(106)과의 사이의 거리(D)가 바뀌어버리는 경우가 있다. 이 거리(D)가 변화한 경우, 소자에 걸리는 스트레스에 변동을 발생시킨다는 과제가 발생한다.
이와 같은, 구멍 직경의 분포를 보정하는 방법으로서는, 홀 형성 공정 S106 후에, 홀 측정 공정 S301을 행하여, 홀 측정 공정 S301에서 취득한 구멍 직경의 면내 분포 데이터를 보호막(107)의 형성 장치에 송신하여, 보호막(107)의 막 두께의 면내 분포를 조정하도록 구성하면 된다. 또한, 보호막(107)의 형성 장치의 구성은, 상술한 도 9, 도 10, 도 11, 도 12와 마찬가지이어도 된다. 상술한 장치에서 보호막(107)을 형성할 때는, 제1 가스 공급부와 제2 가스 공급부의 각각에 공급하는 가스를 적절히 변경하면 된다. 또한, 보호막(107)의 막 두께의 면내 분포를 보정하는 성막 공정의 플로우는, 도 13에 나타내는 플로우와 마찬가지이다.
보호막(107)을, 예를 들어 알루미늄 산화(AlO)막으로 구성하는 경우, 제1 가스로서 알루미늄 함유 가스를 사용하고, 제2 가스로서 산소 함유 가스를 사용한다. 여기서, 알루미늄 함유 가스는, 예를 들어 트리메틸알루미늄(TMA) 가스가 있다. 또한, 산소 함유 가스로서는, 산소(O2) 가스, 물(H2O) 등이 있다.
또한 보호막(107)을 예를 들어, 하프늄 산화(HfO)막으로 구성하는 경우에는, 제1 가스로서 하프늄 함유 가스를 사용하고, 제2 가스로서 산소 함유 가스를 사용한다. 여기서, 하프늄 함유 가스는, 예를 들어 트리에틸메틸아미노하프늄(TEMAH)이 있다. 산소 함유 가스는, 상술과 마찬가지이다.
또한, 상술한 보정된 보호막 형성 공정 S201을 행한 후에, 상술한 홀 구멍 직경 측정 공정 S205와, 제2 채널 막 형성 공정 S207을 행하게 해도 된다. 이와 같이, 보정 공정을 복수회 행함으로써, 웨이퍼(100)에 형성되는 디바이스 특성의 면내 분포를 저감할 수 있어, 디바이스 특성의 균일성을 향상시킬 수 있다.
또한, 상술에서는, 반도체 장치의 제조 공정에 대해서 기재했지만, 실시 형태에 따른 발명은, 반도체 장치의 제조 공정 이외에도 적용 가능하다. 예를 들어, 액정 디바이스의 제조 공정, 태양 전지의 제조 공정, 발광 디바이스의 제조 공정, 유리 기판의 처리 공정, 세라믹 기판의 처리 공정, 도전성 기판의 처리 공정 등의 기판 처리가 있다.
100 : 웨이퍼(기판) 102 : 절연막
103 : 희생막 900 : 기판 처리 장치

Claims (16)

  1. 삭제
  2. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 설치된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 설치된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판을 반입하는 공정과,
    상기 채널 홀의 구멍 직경의 분포 정보를 수신하는 공정과,
    상기 분포 정보를 기초로 상기 구멍 직경의 분포를 보정하도록, 상기 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성하는 공정,
    을 포함하고,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성하는 공정에서는,
    상기 제2 채널 막의 측벽의 두께와 상기 제1 채널 막의 측벽의 두께와의 합계 막 두께의 면내 분포가, 미리 정해진 범위로 되도록 행하여지고,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성하는 공정에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 공정,
    을 가지는, 반도체 장치의 제조 방법.
  3. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 설치된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 설치된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판을 반입하는 공정과,
    상기 채널 홀의 구멍 직경의 분포 정보를 수신하는 공정과,
    상기 분포 정보를 기초로 상기 구멍 직경의 분포를 보정하도록, 상기 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성하는 공정과,
    상기 적층막에 채널 홀이 형성된 기판의 상기 채널 홀의 구멍 직경의 상기 기판 면 내의 분포 데이터를 취득하는 공정과,
    상기 구멍 직경의 분포 데이터를 기초로, 상기 채널 홀의 구멍 직경의 분포를 보정하도록 상기 채널 홀 내의 표면에 보호막을 형성하는 공정과,
    상기 보호막을 형성한 후에, 상기 전하 트랩 막과 상기 제1 채널 막을 형성하는 공정
    을 포함하는, 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 적층막에 채널 홀이 형성된 기판의 당해 채널 홀의 구멍 직경의 상기 기판 면 내의 분포 데이터를 취득하는 공정과,
    당해 구멍 직경의 분포 데이터를 기초로, 상기 채널 홀의 구멍 직경의 분포를 보정하도록 상기 채널 홀 내의 표면에 보호막을 형성하는 공정과,
    상기 보호막을 형성한 후에, 상기 전하 트랩 막과 상기 제1 채널 막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  5. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 설치된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 설치된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판을 반입하는 공정과,
    상기 채널 홀의 구멍 직경의 분포 정보를 수신하는 공정과,
    상기 분포 정보를 기초로 상기 구멍 직경의 분포를 보정하도록, 상기 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성하는 공정,
    을 포함하고,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성하는 공정에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 공정,
    을 포함하는, 반도체 장치의 제조 방법.
  6. 삭제
  7. 제3항에 있어서,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성하는 공정에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 공정,
    을 포함하는, 반도체 장치의 제조 방법.
  8. 삭제
  9. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 형성된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 형성된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판을 반입시키는 단계와,
    상기 채널 홀의 구멍 직경의 분포 정보를 수신시키는 단계와,
    상기 분포 정보를 기초로 상기 구멍 직경의 분포를 보정하도록, 상기 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성시키는 단계,
    를 기판 처리 장치에 실행시키는 프로그램이 기록된 기록 매체로서,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성시키는 단계에서는,
    상기 제2 채널 막의 측벽 두께와 상기 제1 채널 막의 측벽 두께와의 합계 막 두께의 면내 분포가, 미리 정해진 범위로 되도록 행하게 하고,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성시키는 단계에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 단계를 포함하는, 프로그램이 기록된 기록 매체.
  10. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 형성된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 형성된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판을 반입시키는 단계와,
    상기 채널 홀의 구멍 직경의 분포 정보를 수신시키는 단계와,
    상기 분포 정보를 기초로 상기 구멍 직경의 분포를 보정하도록, 상기 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성시키는 단계와,
    상기 적층막에 채널 홀이 형성된 기판의 상기 채널 홀의 구멍 직경의 상기 기판 면 내의 분포 데이터를 취득시키는 단계와,
    상기 구멍 직경의 분포 데이터를 기초로, 상기 채널 홀의 구멍 직경의 분포를 보정하도록 상기 채널 홀 내의 표면에 보호막을 형성시키는 단계와,
    상기 보호막을 형성한 후에, 상기 전하 트랩 막과 상기 제1 채널 막을 형성시키는 단계,
    를 기판 처리 장치에 실행시키는 프로그램이 기록된 기록 매체.
  11. 제9항에 있어서,
    상기 적층막에 채널 홀이 형성된 기판의 상기 채널 홀의 구멍 직경의 상기 기판 면 내의 분포 데이터를 취득시키는 단계와,
    상기 구멍 직경의 분포 데이터를 기초로, 상기 채널 홀의 구멍 직경의 분포를 보정하도록 상기 채널 홀 내의 표면에 보호막을 형성시키는 단계와,
    상기 보호막을 형성한 후에, 상기 전하 트랩 막과 상기 제1 채널 막을 형성시키는 단계,
    를 더 포함하는, 프로그램이 기록된 기록 매체.
  12. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 형성된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 형성된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판을 반입시키는 단계와,
    상기 채널 홀의 구멍 직경의 분포 정보를 수신시키는 단계와,
    상기 분포 정보를 기초로 상기 구멍 직경의 분포를 보정하도록, 상기 기판의 중심측과 외주측의 각각에 제1 처리 가스와 제2 처리 가스를 공급하여, 상기 제1 채널 막 표면에 제2 채널 막을 형성시키는 단계,
    를 기판 처리 장치에 실행시키는 프로그램이 기록된 기록 매체로서,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성시키는 단계에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 단계를 포함하는, 프로그램이 기록된 기록 매체.
  13. 삭제
  14. 제10항에 있어서,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성시키는 단계에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 단계를 포함하는, 프로그램이 기록된 기록 매체.
  15. 제11항에 있어서,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성시키는 단계에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 단계를 포함하는, 프로그램이 기록된 기록 매체.
  16. 절연막과 희생막을 가지는 적층막과, 상기 적층막에 형성된 채널 홀과, 상기 채널 홀 내의 표면에 설치된 전하 트랩 막과, 상기 전하 트랩 막의 표면에 설치된 제1 채널 막과, 상기 채널 홀의 저부에 노출된 공통 소스 라인을 포함하는 기판이 수용되는 처리실과,
    상기 채널 홀 내의 표면에, 적어도 전하 트랩 막과 제1 채널 막이 형성되고, 상기 채널 홀의 저부에 형성된 상기 전하 트랩 막과 상기 제1 채널 막이 에칭된 후에, 상기 채널 홀의 구멍 직경의 상기 기판 면 내의 분포 데이터를 기록하는 기억부와,
    상기 기판의 중심측과 외주측에 제1 처리 가스를 공급하는 제1 가스 공급부와,
    상기 기판의 중심측과 외주측에 제2 처리 가스를 공급하는 제2 가스 공급부와,
    상기 구멍 직경의 면내 분포 데이터를 기초로, 상기 채널 홀의 구멍 직경의 분포를 보정하도록 상기 제1 처리 가스와 상기 제2 처리 가스를 공급해서 제2 채널 막을 상기 제1 채널 막 상에 형성하도록 상기 제1 처리 가스 공급부와 상기 제2 처리 가스 공급부를 제어하는 제어부
    를 포함하고,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성하는 것에서는,
    상기 제2 채널 막의 측벽의 두께와 상기 제1 채널 막의 측벽의 두께와의 합계 막 두께의 면내 분포가, 미리 정해진 범위로 되도록 행하여지고,
    상기 제2 채널 막을 상기 제1 채널 막 상에 형성하는 것에서는,
    제1 실리콘 함유 가스와 제2 실리콘 함유 가스를 사용하고,
    상기 기판의 중심측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양과,
    상기 기판의 외주측에 공급되는 상기 제1 실리콘 함유 가스와 상기 제2 실리콘 함유 가스의 양쪽의 양을 상이하게 하는 것을 포함하는, 기판 처리 장치.
KR1020170031225A 2017-01-11 2017-03-13 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치 KR101993971B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017002537A JP2018113322A (ja) 2017-01-11 2017-01-11 半導体装置の製造方法、プログラムおよび基板処理装置
JPJP-P-2017-002537 2017-01-11

Publications (2)

Publication Number Publication Date
KR20180082935A KR20180082935A (ko) 2018-07-19
KR101993971B1 true KR101993971B1 (ko) 2019-06-27

Family

ID=62783377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170031225A KR101993971B1 (ko) 2017-01-11 2017-03-13 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치

Country Status (5)

Country Link
US (1) US10090322B2 (ko)
JP (1) JP2018113322A (ko)
KR (1) KR101993971B1 (ko)
CN (1) CN108305878B (ko)
TW (1) TWI641083B (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098050A1 (en) 2010-10-25 2012-04-26 Jae-Joo Shim Three-Dimensional Semiconductor Devices
US20140035026A1 (en) 2012-07-31 2014-02-06 Byong-hyun JANG Semiconductor memory devices and methods of fabricating the same
JP2014047067A (ja) 2012-09-03 2014-03-17 Ricoh Co Ltd 原稿搬送装置、画像読取装置および画像形成装置
JP2014057067A (ja) * 2012-09-11 2014-03-27 Samsung Electronics Co Ltd ３次元半導体メモリ装置及びその製造方法
JP2016189402A (ja) 2015-03-30 2016-11-04 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
US20170025437A1 (en) 2015-07-20 2017-01-26 Schiltron Corporation Independent vertical-gate 3-d nand memory circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5476269B2 (ja) * 2010-09-29 2014-04-23 東京エレクトロン株式会社 成膜方法及び成膜装置
KR102015578B1 (ko) 2012-09-11 2019-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 형성방법
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
JP6316578B2 (ja) 2013-12-02 2018-04-25 株式会社日立ハイテクノロジーズ 走査電子顕微鏡システム及びそれを用いたパターン計測方法並びに走査電子顕微鏡
KR20150085956A (ko) 2014-01-17 2015-07-27 삼성전자주식회사 반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법
JP6100854B2 (ja) 2014-11-19 2017-03-22 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム
CN105609406B (zh) 2014-11-19 2018-09-28 株式会社日立国际电气 半导体器件的制造方法、衬底处理装置、气体供给系统
JP6072845B2 (ja) * 2015-03-31 2017-02-01 株式会社日立国際電気 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098050A1 (en) 2010-10-25 2012-04-26 Jae-Joo Shim Three-Dimensional Semiconductor Devices
US20140035026A1 (en) 2012-07-31 2014-02-06 Byong-hyun JANG Semiconductor memory devices and methods of fabricating the same
JP2014033201A (ja) 2012-07-31 2014-02-20 Samsung Electronics Co Ltd 半導体メモリ素子、および、その製造方法
JP2014047067A (ja) 2012-09-03 2014-03-17 Ricoh Co Ltd 原稿搬送装置、画像読取装置および画像形成装置
JP2014057067A (ja) * 2012-09-11 2014-03-27 Samsung Electronics Co Ltd ３次元半導体メモリ装置及びその製造方法
JP2016189402A (ja) 2015-03-30 2016-11-04 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
US20170025437A1 (en) 2015-07-20 2017-01-26 Schiltron Corporation Independent vertical-gate 3-d nand memory circuit

Also Published As

Publication number Publication date
CN108305878B (zh) 2022-01-07
CN108305878A (zh) 2018-07-20
US20180197877A1 (en) 2018-07-12
JP2018113322A (ja) 2018-07-19
TW201826446A (zh) 2018-07-16
US10090322B2 (en) 2018-10-02
KR20180082935A (ko) 2018-07-19
TWI641083B (zh) 2018-11-11

Similar Documents

Publication Publication Date Title
US10684174B2 (en) Substrate processing apparatus, and thermocouple
US11300456B2 (en) Substrate processing apparatus, and thermocouple
US10978361B2 (en) Substrate processing apparatus and recording medium
KR101860203B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치, 기억 매체 및 프로그램
KR102138961B1 (ko) 반도체 장치의 제조 방법, 열처리 장치 및 기억 매체
US11043392B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus and recording medium
KR101789588B1 (ko) 반도체 장치의 제조 방법, 프로그램, 기판 처리 시스템 및 기록 매체
KR101664153B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
US9666494B2 (en) Method of manufacturing semiconductor device
JP2020136301A (ja) 基板処理装置、半導体装置の製造方法、およびプログラム
US20150270160A1 (en) Method and apparatus for forming silicon oxide film
KR20230006435A (ko) 기판 처리 방법, 반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램
US9685455B1 (en) Method of manufacturing semiconductor device having 3D structure
KR101993971B1 (ko) 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치
US9318328B2 (en) Method and apparatus for forming silicon film
US20170098561A1 (en) Method of manufacturing semiconductor device
US20190228992A1 (en) Substrate processing method and substrate processing system
US10818476B2 (en) Substrate processing apparatus
JP6549074B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
US20160093512A1 (en) Substrate Processing Apparatus, Method of Manufacturing Semiconductor Device and Non-Transitory Computer-Readable Recording Medium
KR20200029015A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right