KR101091454B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101091454B1
KR101091454B1 KR1020107014105A KR20107014105A KR101091454B1 KR 101091454 B1 KR101091454 B1 KR 101091454B1 KR 1020107014105 A KR1020107014105 A KR 1020107014105A KR 20107014105 A KR20107014105 A KR 20107014105A KR 101091454 B1 KR101091454 B1 KR 101091454B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
film
dielectric
hole
Prior art date
Application number
KR1020107014105A
Other languages
English (en)
Other versions
KR20100084192A (ko
Inventor
다꾸지 구니야
요스께 고모리
료따 가쯔마따
요시아끼 후꾸즈미
마사루 기또
마사루 기도
히로야스 다나까
메구미 이시두끼
히데아끼 아오찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2007336612A external-priority patent/JP2009158775A/ja
Priority claimed from JP2008177988A external-priority patent/JP2010021191A/ja
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20100084192A publication Critical patent/KR20100084192A/ko
Application granted granted Critical
Publication of KR101091454B1 publication Critical patent/KR101091454B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

실리콘 기판 상에 복수의 유전체막 및 전극막을 교대로 적층하여 적층체를 형성한다. 다음으로, 적층 방향으로 연장되는 관통 홀을 적층체에 형성한다. 다음으로, 선택 질화 처리를 행하여 전극막에 대응하는 관통 홀의 내면의 영역에 실리콘 질화물로 구성되는 충전층을 선택적으로 형성한다. 다음으로, 고압 산화 처리를 행하여, 충전층과 전극막 사이에 실리콘 산화물로 구성되는 블록층을 형성한다. 다음으로, 관통 홀의 내측면 상에 실리콘 산화물로 구성되는 터널층을 형성한다. 이에 의해, 충전층이 전극막마다 분단되는 플래시 메모리가 제조될 수 있다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 기판 상에 복수의 유전체막 및 전극막이 교대로 적층된 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 플래시 메모리의 고밀도화를 도모하기 위해서, 셀을 다층화하는 기술이 개발되어 왔다. 이 기술에서는, 기판 상에 유전체막과 전극막을 교대로 적층한 후, 일괄적으로 관통 홀을 형성한다. 이 관통 홀의 내면 상에 전하를 유지하는 충전층을 형성하고, 관통 홀의 내부에 기둥 형상(columnar) 전극을 매립한다. 이에 의해, 셀 트랜지스터들을 3차원적으로 적층한 플래시 메모리를 제작할 수 있다(예를 들어, 특허 문헌 1 참조).
그러나, 이와 같이 제작된 플래시 메모리는 장기간 동안 데이터를 유지할 때, 신뢰성이 낮다고 하는 문제가 있다.
특허 문헌 1: 특허 2007-266143
본 발명은 신뢰성이 높은 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공한다.
본 발명의 한 양태에 따르면, 기판; 기판 상에 교대로 적층되고, 적층 방향으로 연장되는 관통 홀을 갖는 복수의 유전체막 및 전극막; 관통 홀의 내측면 상에 형성되고, 유전 재료로 구성되는 터널층; 터널층과 전극막 사이에 형성되고, 터널층과는 상이한 재료로 구성되는 충전층; 충전층과 전극막 사이에 형성되고, 충전층과는 상이한 유전 재료로 구성되는 블록층; 및 관통 홀의 내부에 매립되는 도전체를 포함하고, 충전층은 전극막마다 분단되어 있는 반도체 기억 장치가 제공된다.
본 발명의 다른 양태에 따르면, 기판 상에 복수의 유전체막과 전극막이 교대로 적층되고, 적층 방향으로 연장되는 관통 홀을 갖는 적층체를 형성하는 단계; 전극막에 대응하는 관통 홀의 내면의 영역에 선택적으로 충전층을 형성하는 단계; 충전층과 전극막 사이에, 충전층과는 상이한 유전 재료로 구성되는 블록층을 형성하는 단계; 관통 홀의 내측면 상에 충전층과는 상이한 유전 재료로 구성되는 터널층을 형성하는 단계; 및 관통 홀의 내부에 도전체를 매립하는 단계를 포함하는 반도체 기억 장치의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 반도체 기판; 반도체 기판 상에 제공되고, 복수의 전극층 및 복수의 유전체층이 교대로 적층되는 적층체; 적층체를 관통하여 형성되는 홀의 내부에 제공되고, 전극층과 유전체층의 적층 방향으로 연장되는 반도체층; 및 전극층과 반도체층 사이에만 제공되고, 적층 방향으로 분단되는 전하 축적층을 포함하는 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 반도체 기판 상에 복수의 전극층과 복수의 유전체층을 교대로 적층시켜 이들의 적층체를 형성하는 단계; 적층체를 관통하고, 전극층과 유전체층의 적층 방향으로 연장되는 홀을 형성하는 단계; 홀에 접하는 유전체층의 노출면을, 홀에 접하는 전극층의 노출면에 대해 홀로부터 이격되어 배치되는 제1 위치로 후퇴시키는 단계; 유전체층의 후퇴의 결과로서 홀을 향하여 돌출한 전극층의 돌출부에 열 질화 처리(thermal nitridation)를 행하여 질화막을 형성하는 단계; 유전체층을 제1 위치로부터 제2 위치까지 더 후퇴시키는 단계; 및 질화막이 형성된 부분과 제2 위치 사이의 전극층의 부분에 대해 열 산화 처리를 행하여 산화막을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 플래시 메모리를 예시하는 단면도이다.
도 2는 도 1의 일부 확대도이다.
도 3은 제1 실시예의 비교예에 따른 플래시 메모리를 예시하는 단면도이다.
도 4는 도 3의 일부 확대도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 방법을 예시하는 공정 단면도이다.
도 6a 내지 도 6c는 본 발명의 제2 실시예에 따른 플래시 메모리의 제조 방법을 예시하는 공정 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 플래시 메모리를 예시하는 단면도이다.
도 8a 내지 도 8c는 본 발명의 제4 실시예에 따른 플래시 메모리의 제조 방법을 예시하는 공정 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 기억 장치를 예시하는 모식 사시도이다.
도 10은 도 9에 도시된 반도체 기억 장치의 1개의 메모리 스트링의 모식 사시도이다.
도 11은 도 9에서의 XZ 방향으로의 주요부의 모식 단면도이다.
도 12는 도 9에서의 YZ 방향으로의 주요부의 모식 단면도이다.
도 13은 도 9에 도시된 반도체 기억 장치의 메모리 셀의 확대 단면도이다.
도 14a 및 도 14b는 본 발명의 제6 실시예에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 15a 및 도 15b는 본 발명의 제6 실시예에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 16a 및 도 16b는 본 발명의 제6 실시예에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 17은 본 발명의 제6 실시예에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 18은 본 발명의 제7 실시예에 따른 반도체 기억 장치를 예시하는 YZ 방향으로의 모식 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다.
우선, 본 발명의 제1 실시예에 대해 설명한다.
본 실시예는 불휘발성 반도체 기억 장치의 일종인 플래시 메모리에 관한 것이다.
도 1은 본 실시예에 따른 플래시 메모리를 예시하는 단면도이다.
도 2는 도 1의 일부 확대도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 플래시 메모리(1)는 예를 들어, 단결정 실리콘으로 구성되는 실리콘 기판(2)을 포함한다. 실리콘 기판(2) 상에, 예를 들어, 실리콘 산화물(SiO2)로 구성되는 복수의 유전체막(3)과 예를 들어, 다결정 실리콘으로 구성되는 복수의 전극막(4)이 교대로 적층되어, 적층체(5)를 형성한다. 전극막(4)의 두께는 예를 들어, 50 nm 이상이다. 전극막(4)의 수는 예를 들어, 64개이다. 도 1에서는, 도시의 편의상, 적층수가 적은 적층체(5)를 나타내고 있다. 전극막들(4)은 도 1의 도시에서 벗어난 부분에서, 콘택트를 통해 서로 상이한 상층 배선에 접속된다. 적층체(5) 상에는 상층 유전체막(6)이 제공된다.
상층 유전체막(6)의 하부로부터 적층체(5)를 관통하여 실리콘 기판(2)의 상층부에 도달하도록 관통 홀(7)이 형성된다. 관통 홀(7)은 예를 들어, 원기둥 형상이며, 그 중심축은 적층체(5)의 적층 방향, 즉, 실리콘 기판(2)의 상면에 대하여 수직한 방향으로 연장된다. 관통 홀(7)의 직경은 예를 들어, 약 90 nm이다. 또한, 관통 홀(7)의 바로 위 영역을 포함하는 상층 유전체막(6)의 상부에는 예를 들어, 폴리실리콘으로 구성되는 비트선(8)이 제공된다. 비트선(8)은 도 1의 종이면에 대하여 수직한 방향으로 연장된다.
도 1 및 도 2에 도시된 바와 같이, 실리콘 산화물과 같은 유전 재료로 구성되는 터널층(11)은 관통 홀(7)의 내측면 상에 전체적으로 형성된다. 또한, 실리콘 질화물(SiN)과 같이, 터널층(11)과는 상이한 재료로 구성되는 충전층(12)이 터널층(11)과 전극막(4) 사이에 형성된다. 또한, 산화 실리콘과 같이, 충전층(12)과는 상이한 유전 재료로 구성되는 블록층(13)이 충전층(12)과 전극막(4) 사이에 형성된다.
즉, 관통 홀(7)의 내측으로부터 전극막(4)을 향하여 보면, 터널층(11), 충전층(12), 블록층(13) 및 전극막(4)이 순서대로 배열된다. 한편, 유전체막(3)을 향하여는, 터널층(11) 및 유전체막(3)이 순서대로 배열된다. 이와 같이, 충전층(12)은 터널층(11)과 전극막(4) 사이에만 형성되고, 터널층(11)과 유전체막(3) 사이에는 형성되지 않는다. 따라서, 충전층(12)은 전극막(4)마다 분단되어 있다.
예를 들어, 터널층(11)은 충전층(12)과 접촉하고 있고, 충전층(12)은 블록층(13)과 접촉하고 있다. 따라서, ONO막(oxide-nitride-oxide film)(14)은 전극막(4)에 대응하는 관통 홀(7)의 내측면의 영역에서 터널층(11), 충전층(12) 및 블록층(13)으로 형성된다. 터널층(11), 충전층(12) 및 블록층(13)의 각각의 두께는 예를 들어, 3 nm 이상이다.
도전체(16)는 관통 홀(7)의 내부에 매립된다. 도전체(16)는 도전 재료로 형성된다. 도전 재료는 또한 반도체 재료를 포함한다. 도전체(16)는 예를 들어, 불순물이 도핑된 N형 다결정 실리콘과 같은 다결정 실리콘으로 형성된다. 도전체(16)는 예를 들어, 원기둥과 같은 형상이며, 그 외측면은 터널층(11)과 접촉하고 있다. 도전체(16)의 상단부는 비트선(8)과 접촉하고 있고, 그 하단부는 실리콘 기판(2)과 접촉하고 있다. 도전체(16)에 접속되는 전극 배선(도시하지 않음)은 실리콘 기판(2)에 형성된다는 점에 주목한다.
다음으로, 본 실시예의 동작 및 효과에 대하여 설명한다.
도 1에 도시된 바와 같이, 본 실시예에 따른 플래시 메모리(1)에서, 소정의 전위가 비트선(8)을 통해 도전체(16)에 인가되어, 도전체(16)가 선택 게이트로서 기능하도록 한다. 한편, 서로 독립적인 전위가 각각의 전극막(4)에 인가되어, 각각의 전극막이 제어 게이트로서 기능하도록 한다. 따라서, 각각의 전극막(4)과 도전체(16) 사이에 배치된 각각의 충전층(12)은 전기적으로 충전 및 방전되어, 메모리 셀로서 기능한다.
또한, 도 2에 도시된 바와 같이, 본 실시예에서, 충전층(12)은 전극막(4)마다 분단되어 있다. 이로 인해, 충전층(12) 내에 축적된 전자 e는 충전층(12) 내에 갇혀, 충전층(12)의 외부로 누설되기 쉽지 않다. 따라서, 전자의 확산으로 인한 데이터의 소실이 발생되기 쉽지 않다. 이 결과, 본 실시예에 따른 플래시 메모리(1)는 데이터를 장시간 유지함에 있어 높은 신뢰성을 갖는다.
다음으로, 본 실시예의 비교예에 대하여 설명한다.
도 3은 본 실시예의 비교예에 따른 플래시 메모리를 예시하는 단면도이다.
도 4는 도 3의 일부 확대도이다.
도 3에 도시된 바와 같이, 비교예에 따른 플래시 메모리(101)에서, 터널층(11), 충전층(12) 및 블록층(13)으로 구성되는 ONO막(14)은 관통 홀(7)의 내측면 상에 전체적으로 형성된다. 즉, 충전층(12)은 전극막(4)마다 분단되어 있지 않고, 관통 홀(7)의 내측면에 걸쳐 연속적으로 형성된다. 본 비교예에서의 상기 이외의 구성은 상기 제1 실시예와 마찬가지이다.
도 4에 도시된 바와 같이, 비교예에 따른 플래시 메모리(101)에서, 충전층(12)은 각각의 전극막(4)과 도전체(16) 사이의 영역이 서로 연통(communicate)하도록 연속적으로 형성된다. 따라서, 하나의 전극막(4)에 대응하는 충전층(12)의 부분에 축적된 전자 e는 시간이 경과함에 따라 이 부분으로부터 누설되어, 예를 들어, 다른 전극막(4)에 대응하는 부분으로 이동한다. 이로 인해, 데이터를 장시간 유지함에 있어 신뢰성이 낮아진다.
다음으로, 본 발명의 제2 실시예에 대하여 설명한다.
본 실시예는 상기 제1 실시예에 따른 플래시 메모리의 제조 방법에 관한 것이다.
도 5a 내지 도 5c 및 도 6a 내지 도 6c는 본 실시예에 따른 플래시 메모리의 제조 방법을 예시하는 공정 단면도이다.
우선, 도 5a에 도시된 바와 같이, 실리콘 기판(2)을 준비한다. 그 후, 예를 들어, CVD법(chemical vapor deposition: 화학 기상 성막법)에 의해 실리콘 기판(2) 상에 실리콘 산화물을 성막함으로써 유전체막(3)을 형성한다. 다음으로, 다결정 실리콘을 성막함으로써 전극막(4)을 형성한다. 그 후, 마찬가지로, 유전체막(3) 및 전극막(4)을 교대로 성막한다. 여기서, 전극막(4)의 막 두께는 예를 들어, 50 nm 이상이다. 이에 의해, 복수의 유전체막 및 전극막이 교대로 적층된 적층체(5)가 형성된다. 그 후, 적층체(5) 상에 상층 유전체막(6)을 형성한다.
다음으로, 도 5b에 도시된 바와 같이, 상층 유전체막(6) 상에 레지스트막을 형성하여, 포토리소그래피법에 의해 패터닝한다. 이에 의해, 개구부(21a)를 갖는 레지스트 패턴(21)이 형성된다. 개구부(21a)는 예를 들어, 원형 형상이고, 그 직경은 예를 들어, 90 nm이다. 다음으로, 이 레지스트 패턴(21)을 마스크로 이용하여 에칭을 행한다. 따라서, 개구부(21a)의 바로 아래 영역(underlying region)에 대응하는, 상층 유전체막(6) 및 적층체(5)의 부분을 제거하여 실리콘 기판(2)까지 도달하는 관통 홀(7)을 형성한다. 그 후, 레지스트 패턴(21)을 제거한다. 이에 의해, 실리콘 기판(2) 상에 복수의 유전체막(3) 및 전극막(4)이 교대로 적층되고, 적층 방향으로 연장되는 관통 홀(7)이 형성된 적층체(5)가 형성된다. 에칭 마스크로서, 레지스트 패턴(21) 대신에 유전체막을 사용할 수 있다는 점에 주목한다.
다음으로, 도 5c에 도시된 바와 같이, 선택 질화 처리를 행하여, 다결정 실리콘으로 구성되는 전극막(4)의 표면에만 선택적으로 실리콘 질화물층을 형성한다. 이러한 선택 질화 처리는 예를 들어, 압력이 0.5 Torr(=67Pa) 이상인 질소 가스에 노출시킴으로써 행해진다. 이에 의해, 전극막(4)에 대응하는 관통 홀(7)의 내면의 영역에 충전층(12)이 선택적으로 형성된다. 충전층(12)의 두께는 예를 들어, 3 nm 이상이다. 이때, 관통 홀(7)의 저면에서 노출된 실리콘 기판(2)의 상면에도 실리콘 질화물층(22)이 형성된다.
다음으로, 도 6a에 도시된 바와 같이, 고압 산화 처리를 행하여, 충전층(12)과 접촉하고 있는 전극막(4)의 부분을 산화시킨다. 이러한 고압 산화 처리는 예를 들어, 압력이 2 기압(=203kPa) 이상의 수증기(H2O)에 노출시킴으로써 행해진다. 이에 의해, 충전층(12) 내에 산소가 확산되고, 실리콘 산화물로 구성되는 블록층(13)이 충전층(12)과 전극막(4) 사이에 형성된다. 블록층(13)의 두께는 예를 들어, 3 nm 이상이다. 이때, 유전체막(3)의 표면에는 새로운 실리콘 산화물층은 형성되지 않는다는 점에 주목한다. 한편, 관통 홀(7)의 저면에 형성된 실리콘 질화물층(22)의 바로 아래에 실리콘 산화물층(23)이 형성된다.
다음으로, 도 6b에 도시된 바와 같이, RIE(reactive ion etching: 반응성 이온 에칭)과 같은 이방성 에칭을 하여, 관통 홀(7)의 저면에서의 실리콘 기판(2)의 상층 부분에 형성된 실리콘 질화물층(22) 및 실리콘 산화물층(23)을 제거한다.
다음으로, 도 6c에 도시된 바와 같이, 산화 처리를 하여, 관통 홀(7)의 내면 전체에 실리콘 산화물층을 형성한다. 그 후, RIE와 같은 이방성 에칭을 행하여, 관통 홀(7)의 저면 상에 형성된 이러한 실리콘 산화물층의 부분을 제거한다. 이에 의해, 실리콘 산화물로 구성되는 터널층(11)이 관통 홀(7)의 내측면 상에 전체적으로 형성된다. 도 6b에 도시된 공정에서 RIE를 생략할 수 있고, 본 공정에서, 실리콘 질화물층(22) 및 실리콘 산화물층(23)도 동시에 제거할 수 있다.
다음으로, 도 1에 도시된 바와 같이, 예를 들어, 다결정 실리콘을 매립함으로써 관통 홀(7)의 내부에 도전체(16)를 매립한다. 그 후, 도전체(16)에 접속되도록 상층 유전체막(6)의 상층 부분에 비트선(8)을 형성한다. 이에 의해, 제1 실시예에 따른 플래시 메모리(1)가 제조된다.
다음으로, 본 실시예의 효과에 대하여 설명한다.
상술한 바와 같이, 본 실시예에서는, 도 5c에 도시된 공정에서, 선택 질화 처리에 의해 충전층(12)이 형성되고, 도 6a에 도시된 공정에서, 고압 산화 처리에 의해 블록층(13)이 형성된다. 따라서, 본 실시예에서, 충전층(12) 및 블록층(13)은 CVD와 같은 성막 기술에 의해서가 아니라, 질화/산화 처리에 의해 형성된다. 따라서, 블록층(13) 및 충전층(12)은 제어 게이트 전극으로서 역할을 하는 전극막(4)의 표면 상에만 형성되고, 유전체막(3)의 표면 상에는 형성되지 않을 수 있다. 이 결과, 충전층(12)을 전극막(4)마다 분리하여 형성할 수 있다. 또한, 본 실시예에 따르면, 관통 홀(7)의 직경은 블록층(13) 및 충전층(12)의 형성에 의해 작아지지 않는다. 따라서, 그만큼, 관통 홀(7) 내에 여유가 생긴다.
이에 반해, 도 3 및 도 4에 도시된 비교예에 따른 플래시 메모리(101)를 제조함에 있어서는, 관통 홀(7)을 형성한 후, CVD법 등에 의해, 관통 홀(7)의 내측면 상에 블록층(13), 충전층(12) 및 터널층(11)을 형성한다. 이로 인해, 충전층(12)이 연속적으로 형성되어, 메모리 셀 간에 전자를 이동시킨다.
다음으로, 본 발명의 제3 실시예에 대하여 설명한다.
본 실시예는 충전층을 실리콘을 포함하는 금속 산화물로 형성한 예이다.
도 7은 본 실시예에 따른 플래시 메모리를 예시하는 단면도이다.
도 7에 도시된 바와 같이, 본 실시예에 따른 플래시 메모리(31)는, 실리콘 질화물로 구성되는 충전층(12)(도 1 참조)이, 실리콘을 포함하는 금속 산화물로 구성되는 충전층(32)으로 대체된다는 점에서 상기 제1 실시예에 따른 플래시 메모리(1)(도 1 참조)와 상이하다. 충전층(32)은 예를 들어, 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti) 또는 텅스텐(W)과 같은 금속의 실리사이드화 및 산화에 의한 재료로 형성된다. 플래시 메모리(31)에서는, 상기 제1 실시예와 마찬가지로, 충전층(32)은 전극막(4)마다 분단되어 있다. 본 실시예에 따른 플래시 메모리의 상기 이외의 구성, 동작 및 효과는 상기 제1 실시예와 마찬가지이다.
다음으로, 본 발명의 제4 실시예에 대하여 설명한다.
본 실시예는 전술한 제3 실시예에 따른 플래시 메모리의 제조 방법에 관한 것이다.
도 8a 내지 도 8c는 본 실시예에 따른 플래시 메모리의 제조 방법을 예시하는 공정 단면도이다. 도 8a 내지 도 8c에는, 상층 유전체막(6)(도 1 참조)이 도시되지 않은 점에 주목한다.
우선, 도 5a에 도시된 바와 같이, 실리콘 기판(2) 상에 적층체(5) 및 상층 유전체막(6)을 형성한다. 다음으로, 도 5b에 도시된 바와 같이, 적층체(5) 및 상층 유전체막(6)에 관통 홀(7)을 형성한다. 여기까지의 공정은 상기 제2 실시예와 마찬가지이다.
다음으로, 도 8a에 도시된 바와 같이, 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti) 또는 텅스텐(W) 등과 같은 금속을 CVD법 등에 의해 성막시킴으로써 금속막(41)을 전체적으로 형성한다. 이에 의해, 관통 홀(7)의 내면을 포함하는 전표면 상에 금속막(41)이 형성된다. 그 후, 어닐링 처리를 행하여, 금속막(41)을 형성하는 금속을, 전극막(4)을 형성하는 실리콘과 반응시켜, 전극막(4)과 접촉하고 있는 금속막(41)의 부분을 실리사이드화한다. 이때, 실리콘 기판(21)과 접촉하고 있는 금속막(41)의 부분도 실리사이드화한다는 점에 주목한다.
다음으로, 예를 들어, 관통 홀(7)의 내면을 알칼리제에 노출시킴으로써, 금속막(41)에서의 실리사이드화되지 않은 부분을 용해시켜 제거한다. 이때, 금속막(41)의 실리사이드화된 부분은 용해되지 않고 잔류한다. 이에 의해, 전극막(4)에 대응하는 관통 홀(7)의 내측면 상의 영역에만 실리사이드화된 금속막(41)을 선택적으로 잔류시킬 수 있다.
다음으로, 도 8b에 도시된 바와 같이, 산화 처리를 행하여, 실리사이드화된 금속막(41)을 산화시킨다. 이에 의해, 실리콘을 포함하는 금속 산화물로 구성되는 충전층(32)이 형성된다. 이때, 충전층(32)에 산소가 확산되어, 충전층(32)과 전극막(4) 사이의 계면에, 실리콘 산화물로 구성되는 블록층(13)이 형성된다. 따라서, 전극막(4)에 대응하는 관통 홀(7)의 내측면 상의 영역에만 충전층(32) 및 블록층(13)이 형성될 수 있다. 그 후, RIE와 같은 이방성 에칭을 행하여, 관통 홀(7)의 저면에 형성된 실리콘 산화물층 및 금속 산화층을 제거한다.
다음으로, 도 8c에 도시된 바와 같이, 산화 처리를 다시 행하여, 관통 홀(7)의 내면 전체에 실리콘 산화물층을 형성한다. 그 후, RIE와 같은 이방성 에칭을 행하여, 관통 홀(7)의 저면 상에 형성된 실리콘 산화물층의 부분을 제거한다. 이에 의해, 관통 홀(7)의 내측면 전체에 실리콘 산화물로 구성되는 터널층(11)이 형성된다.
그 후, 상기 제2 실시예와 마찬가지로, 관통 홀(7) 내에 도전체(16)를 매립하고, 상층 유전체막(6)의 상층 부분에 비트선(8)을 형성한다. 이에 의해, 본 실시예에 따른 플래시 메모리가 제조된다. 본 실시예에서의 상기 이외의 제조 방법은 상기 제2 실시예와 마찬가지이다. 따라서, 본 실시예에 따르면, 실리콘을 포함하는 금속 산화층에 의해 충전층이 형성되는 플래시 메모리(31)를 제조할 수 있다.
다음으로, 본 발명의 제5 실시예에 대하여 설명한다.
도 9는 본 발명에 따른 반도체 기억 장치를 예시하는 모식 사시도이다.
도 10은 반도체 기억 장치에서의 1개의 메모리 스트링의 모식 사시도이다.
도 11은 도 9의 XZ 방향의 주요부의 모식 단면도이다.
도 12는 도 9의 YZ 방향의 주요부의 모식 단면도이다.
도 13은 반도체 기억 장치에서의 유전체층과 전극층의 적층체에 제공되는 메모리 셀의 확대 단면도이다.
도 9 및 도 10에서, 도시의 명확성을 위해, 도전 부분만을 도시하고, 절연 부분은 도시되어 있지 않다는 점에 주목한다.
본 실시예에 따른 반도체 기억 장치는, 반도체층, 유전체층, 전극층 및 배선이 반도체 기판 상에 형성된 구조를 갖는다. 본 실시예에서는, 예를 들어, 반도체가 실리콘이지만, 다른 반도체를 사용할 수도 있다는 점에 주목한다.
도 11 및 도 12에 도시된 바와 같이, 실리콘 기판(61) 상에 셀 소스 CS가 제공된다. 셀 소스 CS는 예를 들어, 저저항화(resistance reduction)를 위해 비교적 고농도로 불순물이 도핑된 실리콘층이다. 셀 소스 CS 위에 유전체층(62)이 제공되고, 그 위에는 하부 선택 게이트 LSG가 제공되며, 그 위에는 유전체층(63)이 제공된다. 유전체층(62, 63)은 예를 들어, 실리콘 산화물층이며, 하부 선택 게이트 LSG는 예를 들어, 실리콘층이다. 유전체층(62), 하부 선택 게이트 LSG 및 유전체층(63)은 적층체 ML1을 구성한다. 유전체층(63)이 반드시 필요한 것은 아니라는 점에 주목한다.
적층체 ML1 상에, 예를 들어, 실리콘 산화물로 구성되는 복수의 유전체층(64) 및 예를 들어, 비정질 또는 다결정 실리콘으로 구성되는 복수의 전극층 WL이 교대로 적층된 적층체 ML2가 제공된다.
전극층 WL은 워드선으로서 기능한다. 유전체층(64)은 전극층 WL의 상하 및 사이에 제공되고, 전극층 WL을 서로 절연시키는 층간 유전체층으로서 기능한다. 전극층 WL의 수를 n(여기서, n은 자연수)으로 하면, 유전체층(64)의 수는 n+1이다. 전극층 WL의 수 n은 임의적이지만, 본 실시예에서는, n=4의 경우를 예시한다.
적층체 ML2 위에 유전체층(65)이 제공되고, 그 위에 상부 선택 게이트 USG가 제공되며, 그 위에는 유전체층(66)이 제공된다. 유전체층(65, 66)은 예를 들어, 실리콘 산화물층이며, 상부 선택 게이트 USG는 예를 들어, 실리콘층이다. 유전체층(65), 상부 선택 게이트 USG 및 유전체층(66)은 적층체 ML3을 구성한다. 유전체층(66)이 반드시 필요한 것은 아니라는 점에 주목한다.
이하, 본 명세서에서는, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이러한 좌표계에서, 실리콘 기판(61)의 상면(주면)에 평행하고 서로 직교하는 2개의 방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향의 양쪽에 직교하는 방향, 즉, 유전체층(64) 및 전극층 WL의 적층 방향을 Z 방향으로 한다.
적층체 ML1, 적층체 ML2 및 적층체 ML3(이하, 총칭해서 "적층체 ML" 이라고도 함)은 Y 방향을 따라 복수의 블록으로 나뉜다.
상부 선택 게이트 USG는 Y 방향을 따른 1장의 판 형상(plate-like)의 도전층(예를 들어, 실리콘층)을, X 방향으로 연장되는 복수의 배선 형상의 도전 부재로 분단시킴으로써 형성된다.
전극층 WL 및 하부 선택 게이트 LSG는 XY 평면에 평행한 판 형상의 도전층이다. 대안적 구성으로서, 하부 선택 게이트 LSG는 상부 선택 게이트 USG과 마찬가지로 복수 부분으로 분단될 수 있다. 셀 소스 CS는, 복수의 적층체 ML의 블록의 바로 아래 영역을 접속하기 위한, XY 평면에 평행한 1장의 판 형상의 도전층이다.
적층체 ML은 적층체 ML 전체를 관통하여 적층 방향(Z 방향)으로 연장되는 복수의 관통 홀을 포함한다. 복수의 관통 홀은 예를 들어, X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열된다.
각각의 관통 홀의 내부에는, 기둥 형상의 반도체층으로서 실리콘 필러 SP가 매립된다. 실리콘 필러 SP는 다결정 실리콘 또는 비정질 실리콘으로 형성된다. 실리콘 필러 SP는 Z 방향으로 연장되는 기둥 형상이며, 예를 들어, 원기둥형이다. 또한, 실리콘 필러 SP는 적층체 ML의 적층 방향 전체에 걸쳐 제공되고, 그 하단부는 셀 소스 CS에 접속된다.
적층체 ML3 위에 유전체층(68)(도 11 및 도 12 참조)이 제공되고, 그 유전체층(68) 위에 Y 방향으로 연장되는 복수의 비트선 BL이 제공된다. 비트선 BL은 예를 들어, 금속 재료로 형성된다. 본원에서 사용된 "금속"이라는 용어는 순금속뿐만 아니라 합금도 포함한다는 점에 주목한다.
각각의 비트선 BL은, Y 방향을 따라 배열된 각각의 실리콘 필러 SP의 바로 위 영역을 통과하도록 배열되고, 유전체층(68)에 형성된 비아 홀(68a)을 통하여 실리콘 필러 SP의 상단부에 접속된다. 즉, 실리콘 필러 SP는 Y 방향으로 연장되는 열마다 서로 다른 비트선 BL에 접속된다. 각각의 실리콘 필러 SP는 비트선 BL과 셀 소스 CS 사이에 접속된다.
상부 선택 게이트 USG는 비아(70)를 통하여 예를 들어, 금속 재료로 형성된 상부 선택 게이트 배선 USL에 접속된다.
적층체 ML의 블록마다, 복수의 워드선 WLL, 1개의 하부 선택 게이트 배선 LSL 및 1개의 셀 소스 배선 CSL이 제공된다. 워드선 WLL, 하부 선택 게이트 배선 LSL 및 셀 소스 배선 CSL은 예를 들어, 금속 재료로 각각 형성된다.
적층체 ML의 1개의 블록에 대응하는 워드선 WLL의 수는 전극층 WL의 수와 동일하고, 각각의 워드선 WLL은 비아(71)를 통해 하나의 전극층 WL에 접속된다. 하부 선택 게이트 배선 LSL은 비아(72)를 통해 하부 선택 게이트 LSG에 접속되고, 셀 소스 배선 CSL은 콘택트(73)를 통해 셀 소스 CS에 접속된다.
배선들은 도시하지 않은 층간 유전체막에 의해 서로 절연된다.
도 13에 도시된 바와 같이, 제1 유전체막(75), 전하 축적층(76) 및 제2 유전체막(77)은 전극층 WL과 유전체층(64)의 적층 구조로 구성되는 적층체 ML2에 형성된 홀의 내주벽에 각각 관 형상(tubularly)으로 형성된다. 실리콘 필러 SP는 제2 유전체막(77)의 내측에 매립되고, 제2 유전체막(77)은 실리콘 필러 SP에 접촉하고 있다.
제1 유전체막(75)은 전극층 WL에 접촉하여 제공되고, 전하 축적층(76)은 제1 유전체막(75)과 제2 유전체막(77) 사이에 제공된다. 제1 유전체막(75) 및 전하 축적층(76)은 전극층 WL과 실리콘 필러 SP 사이에만 제공되고, 유전체층(64)과 실리콘 필러 SP 사이에는 제공되지 않는다. 즉, 제1 유전체막(75) 및 전하 축적층(76)은 유전체층(64) 및 전극층 WL의 적층 방향으로 분단되어 있다.
적층체 ML2에 제공되는 실리콘 필러 SP는 채널로서 기능하고, 전극층 WL은 제어 게이트로서 기능하며, 전하 축적층(76)은 실리콘 필러 SP로부터 주입되는 전하를 축적하는 데이터 기억층으로서 기능한다. 즉, 채널이 게이트 전극으로 둘러싸인 구조를 갖는 메모리 셀이, 실리콘 필러 SP와 각각의 전극층 WL 사이의 교차 부분에 형성된다.
메모리 셀은 전하 트랩 구조를 갖는다. 전하 축적층(76)은 전하(전자)를 가두는 다수의 트랩을 가지며, 예를 들어, 실리콘 질화막으로 구성된다.
제2 유전체막(77)은, 예를 들어, 실리콘 산화막으로 구성되고, 실리콘 필러 SP로부터 전하 축적층(76)에 전하가 주입될 때 또는, 전하 축적층(76)에 축적된 전하가 실리콘 필러 SP에 확산될 때 전위 장벽으로서 기능한다.
제1 유전체막(75)은, 예를 들어, 실리콘 산화막으로 구성되고, 전하 축적층(76)에 축적된 전하가, 게이트 전극으로서 기능하는 전극층 WL에 확산되는 것을 방지한다.
상기 구조를 갖는 메모리 셀이 축소화(downscaling)되면, 소스/드레인 영역으로서 기능하는 확산층 없이, 정상적인 기입/판독 동작을 행할 수 있다. 따라서, 본 실시예에서, 메모리 셀은 상이한 도전형의 소스/드레인 영역으로서 기능하는 확산층을 실리콘 필러 SP 내에 포함하지 않는다. 즉, 실리콘 필러 SP는 메모리 셀에서 채널 영역, 소스 영역 및 드레인 영역으로서 기능한다. 또한, 전극층 WL에 인가되는 전압을 제어함으로써, 전극층 WL에 대향하는 실리콘 필러 SP가 거의 공핍화되어 턴-오프 상태가 실현된다.
도 10에 도시된 바와 같이, 1개의 실리콘 필러 SP는 전극층 WL로서의 다수의 메모리 셀 MC로 둘러싸여 있고, 이 메모리 셀 MC는 Z 방향으로 직렬 접속되어, 1개의 메모리 스트링을 구성한다. 이러한 메모리 스트링은, 복수의 메모리 셀이 X, Y 및 Z 방향의 3차원적으로 배열되도록, X 방향 및 Y 방향의 매트릭스 형상으로 배열된다.
도 11 및 12를 다시 참조하면, 게이트 유전체막 GD는 적층체 ML2보다 하층의 적층체 ML1에 형성된 관통 홀의 내주벽에 관 형상으로 형성되고, 실리콘 필러 SP는 게이트 유전체막 GD의 내측에 매립된다. 따라서, 실리콘 필러 SP가 채널로서 기능하고, 그 주위의 하부 선택 게이트 LSG가 게이트 전극으로서 기능하는 하부 선택 트랜지스터 LST가 적층체 ML1 내에 제공된다.
게이트 유전체막 GD는 적층체 ML2보다 상층의 적층체 ML3에 형성된 관통 홀의 내주벽에 관 형상으로 형성되고, 실리콘 필러 SP는 게이트 유전체막 GD의 내측에 매립된다. 따라서, 실리콘 필러 SP가 채널로서 기능하고, 그 주위의 상부 선택 게이트 USG가 게이트 전극으로서 기능하는 상부 선택 트랜지스터 UST가 적층체 ML3 내에 제공된다.
하부 선택 트랜지스터 LST 및 상부 선택 트랜지스터 UST는 각각, 상술한 메모리 셀과 마찬가지로, 채널이 게이트 전극으로 둘러싸인 구조를 갖는다. 그러나, 그들은 메모리 셀로서는 기능하지 않고, 실리콘 필러 SP를 선택하는 기능을 한다.
본 실시예에 따른 반도체 기억 장치는 비트선 BL을 통해 실리콘 필러 SP의 상단부에 전위를 인가하는 구동 회로, 셀 소스 배선 CSL, 콘택트(73) 및 셀 소스 CS를 통해 실리콘 필러 SP의 하단부에 전위를 인가하는 구동 회로, 상부 선택 게이트 배선 USL 및 비아(70)를 통해 상부 선택 게이트 USG에 전위를 인가하는 구동 회로, 하부 선택 게이트 배선 LSL 및 비아(72)를 통해 하부 선택 게이트 LSG에 전위를 인가하는 구동 회로, 및 워드선 WLL 및 비아(71)를 통해 각각의 전극층 WL에 전위를 인가하는 구동 회로(모든 구동 회로가 도시되지 않음)를 더 포함한다. P웰 및 N웰(도시하지 않음)은 이들 구동 회로를 포함하는 회로 영역에 형성되고, 트랜지스터들과 같은 소자들은 이들 웰내에 형성된다.
본 실시예에 따른 반도체 기억 장치는 데이터의 소거/기입 동작을 전기적으로 자유롭게 행할 수 있고, 전원을 꺼도 기억 내용을 유지할 수 있는 불휘발성 반도체 기억 장치이다.
비트선 BL을 선택함으로써 메모리 셀의 X 좌표가 선택된다. 상부 선택 게이트 USG을 선택하여 상부 선택 트랜지스터 UST를 도통 또는 비도통 상태로 되게 함으로써 메모리 셀의 Y 좌표가 선택된다. 워드선으로서 기능하는 전극층 WL을 선택함으로써 메모리 셀의 Z 좌표가 선택된다. 그 후, 선택된 메모리 셀의 전하 축적층(76)에 전자를 주입함으로써 정보가 기억된다. 이 메모리 셀을 통과하는 실리콘 필러 SP를 통해 감지 전류를 흘림으로써 이 메모리 셀에 기억된 정보가 판독된다.
다음으로, 본 발명의 제6 실시예에 대하여 설명한다.
본 실시예는 상기 제5 실시예에 따른 반도체 기억 장치의 제조 방법에 관한 것이다.
도 14a 및 도 14b 내지 도 17은 본 실시예에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
우선, 도 11 및 도 12에 도시된 바와 같이, 실리콘 기판(61)의 메모리 어레이 영역에 불순물을 도입하여, 셀 소스 CS를 형성한다. 다음으로, 셀 소스 CS 상에 유전체층(62)을 형성하고, 그 위에 하부 선택 게이트 LSG로서 기능하는 실리콘층을 형성하며, 그 위에 유전체층(63)을 또한 형성한다. 따라서, 유전체층(62), 하부 선택 게이트 LSG 및 유전체층(63)으로 구성되는 적층체 ML1이 형성된다. 동시에, 주변 회로 영역(도시하지 않음)에는, P웰 및 N웰 등이 형성되고, 구동 회로들을 구성하는 트랜지스터의 게이트가 형성되며, 소스/드레인이 형성된다.
다음으로, Z 방향(적층 방향)으로 연장되어 셀 소스 CS에 도달하는 관통 홀이 에칭에 의해 적층체 ML1에 형성된다. 그 후, 실리콘 산화막 또는 실리콘 질화막과 같은 유전체막이 적층체 ML1 상에 전체적으로 형성된다. 유전체막은 적층체 ML1의 상면뿐만 아니라, 관통 홀의 저면 및 측면에도 형성된다. 그 후, 예를 들어, RIE에 의해, 적층체 ML1의 상면 및 관통 홀의 저면에 형성된 유전체막이 제거된다. 따라서, 관통 홀의 측면에는 유전체막이 남게 되어, 게이트 유전체막 GD로서 기능한다. 다음으로, 관통 홀의 내부에 실리콘을 매립하여, 관통 홀 내에 실리콘 필러 SP를 형성한다. 이에 의해, 하부 선택 트랜지스터 LST가 형성된다.
다음으로, 도 14a에 도시된 바와 같이, 예를 들어, TEOS(테트라에톡시실란)로 구성되는 유전체층(64) 및 예를 들어, 비정질 또는 다결정 실리콘으로 구성되는 전극층 WL을 적층체 ML1 상에 교대로 적층하여, 적층체 ML2를 형성한다.
다음으로, 도 14b에 도시된 바와 같이, 유전체층(64) 및 전극층 WL의 적층체 ML2를 관통하고, 그들의 적층 방향으로 연장되는 홀(67)을, RIE에 의해 형성한다. 홀(67)은 하층의 적층체 ML1의 실리콘 필러 SP 바로 위에, 그 실리콘 필러 SP까지 도달하도록 형성된다.
다음으로, 홀(67) 내부의 접하고 있는 유전체층(64)을 습식 에칭한다. 이때 사용한 에칭액에 있어서, 유전체층(64)은 가용성이지만, 전극층 WL은 불용성이다. 따라서, 도 15a에 도시된 바와 같이, 유전체층(64)만이 홀(67)의 중심축으로부터 이격되어 후퇴된다. 즉, 홀(67)에 접하는 유전체층(64)의 노출면은, 홀(67)에 접하는 전극층 WL의 노출면에 대해 홀(67)의 중심축으로부터 더 이격한 제1 위치로 후퇴된다(도 15a에 나타냄). 이러한 에칭은 등방성이면 되고, 습식 에칭 이외에도, CDE(화학적 건식 에칭)도 가능하다는 점에 주목한다.
상기 공정에서의 유전체층(64)의 후퇴에 의해, 전극층 WL은 홀(67)을 향해 유전체층(64)으로부터 돌출된다. 다음으로, 전극층 WL의 돌출부에 열 질화 처리가 행해진다. 따라서, 도 15b에 도시된 바와 같이, 홀(67)에 노출되는 전극층 WL의 부분에, 전하 축적층으로서 기능하는 실리콘 질화막(76)이 형성된다. 질소(N)를 포함하는 질화성 가스 분위기에서, 도 15a까지의 상기 공정을 완료한 웨이퍼를 가열함으로써, 실리콘의 노출된 부분에만 실리콘 질화막(76)이 형성된다. 즉, 전극층 WL에만 전하 축적층(실리콘 질화막)(76)이 형성되고, 유전체층(64)에는 형성되지 않는다.
다음으로, 상기 제1 위치에서의 홀(67) 내부에서 접하고 있는 유전체층(64)을 다시 습식 에칭한다. 이때 사용된 에칭액에 있어서, 유전체층(64)은 가용성이며, 전극층 WL 및 실리콘 질화막(76)은 불용성이다. 따라서, 유전체층(64)만이, 도 15a 및 도 15b에 도시된 제1 위치로부터 도 16a에 도시된 제2 위치까지, 홀(67)의 중심축으로부터 이격되어 더 후퇴된다. 이러한 에칭도 등방성이면 되고, 습식 에칭 이외에도 CDE도 가능하다는 점에 주목한다.
도 16a에 도시된 바와 같이, 유전체층(64)의 상기 제2 위치까지의 후퇴에 의해, 실리콘 질화막(76)이 형성된 부분과 상기 유전체층(64)의 제2 위치 사이의 전극층 WL의 상면 및 하면이 노출된다.
그 후, 전극층 WL에서의 실리콘의 노출된 부분에 열산화 처리를 행한다. 즉, 도 16a까지의 상기 공정을 완료한 웨이퍼를 가열함으로써, 산소(O)를 포함하는 산화성 가스 분위기에서, 전극층 WL에서의 실리콘의 노출 부분으로부터 산화막의 성장이 진행된다.
실리콘 질화막(76) 및 유전체층(64)으로 덮혀 있지 않고, 그 사이에 위치하는 전극층 WL의 상면 및 하면으로부터, 막 두께 방향의 중앙부를 향하여 산화가 진행된다. 따라서, 도 16b에 도시된 바와 같이, 새부리 구조(bird's beak structure)를 갖는 제1 유전체막(실리콘 산화막)(75)이 전극층 WL에서의 실리콘 질화막(76)의 이측(backside)(홀(67)에 접하는 부분의 반대측)에 형성된다.
다음으로, 예를 들어, CVD법에 의해, 홀(67)에 접하는 상기 적층체 ML2의 측벽 부분 전체에 제2 유전체막(실리콘 산화막)(77)을 형성한다. 따라서, 도 17에 도시된 바와 같이, 전하 축적층(실리콘 질화막))(76)은 제2 유전체막(실리콘 산화막)(77)으로 덮혀, 홀(67)에 대향하는 전극층 WL의 부분에 ONO막이 형성된다.
다음으로, 홀(67)의 저면에 형성된 실리콘 산화막 등을 제거하여, 하층의 적층체 ML1의 실리콘 필러 SP의 상면을 홀(67) 내에 노출시킨다. 그 후, 예를 들어, CVD법에 의해, 홀(67)의 내부에 실리콘을 매립한다. 따라서, 도 11 내지 도 13에 도시된 바와 같이, 적층체 ML2에 실리콘 필러 SP가 형성되고, 그 실리콘 필러 SP와 전극층 WL 사이의 교차 부분에 메모리 셀이 형성된다. 적층체 ML2의 실리콘 필러 SP의 하단부는 하층의 적층체 ML1의 실리콘 필러 SP의 상단부와 접촉되어 있다.
다음으로, 도 11 및 도 12에 도시된 바와 같이, 적층체 ML2 상에 유전체층(65)을 형성하고, 그 위에 상부 선택 게이트 USG로서 기능하는 실리콘층을 형성하며, 그 위에 유전체층(66)을 또한 형성한다. 따라서, 유전체층(65), 상부 선택 게이트 USG 및 유전체층(66)으로 구성되는 적층체 ML3이 형성된다.
다음으로, Z 방향(적층 방향)으로 연장되어 적층체 ML2의 실리콘 필러 SP까지 도달하는 관통 홀을, 에칭에 의해 적층체 ML3에 형성한다. 그 후, 실리콘 산화막 또는 실리콘 질화막과 같은 유전체막을 적층체 ML3 위에 전체적으로 성막한다. 이 유전체막은 적층체 ML3의 상면뿐만 아니라, 관통 홀의 저면 및 측면 상에도 성막된다.
다음으로, 예를 들어, RIE에 의해, 적층체 ML3의 상면 및 관통 홀의 저면에 형성된 유전체막을 제거한다. 따라서, 관통 홀의 측면에 유전체막이 남아 게이트 유전체막 GD로서 기능한다.
다음으로, 적층체 ML2의 실리콘 필러 SP를 관통 홀의 저면에 노출시킨 후, 관통 홀의 내부에 실리콘을 매립하여, 적층체 ML3에 실리콘 필러 SP를 형성한다. 따라서, 상부 선택 트랜지스터 UST가 형성된다. 적층체 ML3의 실리콘 필러 SP의 하단부는 하층의 적층체 ML2의 실리콘 필러 SP의 상단부와 접촉되어 있다.
다음으로, 유전체층(68)을 적층체 ML3 위에 형성한 후, 유전체층(68)에 비아(68a)를 형성한다. 다음으로, 금속막을 전체적으로 형성하고 패터닝하여, 비트선 BL을 형성한다.
적층체 ML3에 홀을 형성하기 전에, 적층체 ML3 위에 유전체층(68)을 형성한 후, 그들을 관통하는 홀(유전체층(68)에서의 비아(68a))을 형성할 수 있다는 점에 주목한다. 유전체층(68) 및 적층체 ML3에 홀을 형성한 후, 적층체 ML3의 홀 측면에 게이트 유전체막 GD를 형성하고, 게이트 유전체막 GD의 내측에 실리콘 필러 SP를 매립한다. 이때, 유전체층(68)의 비아(68a)에도 실리콘 필러 SP가 매립된다. 비아(68a) 내의 실리콘 필러 SP를 에칭으로 제거한 후, 비아(68a)를 매립하도록 유전체층(68) 상에 금속 재료를 형성하고 패터닝하여, 비트선 BL을 형성한다.
또한, 상부 선택 게이트 배선 USL, 워드선 WLL, 하부 선택 게이트 배선 LSL 및 셀 소스 배선 CSL을 형성한다. 따라서, 도 9에 도시된 구조가 얻어진다.
본 발명의 실시예에 따르면, 도 13에 도시된 바와 같이, 전하 축적층(76)은, 전극층 WL과 턴온 동안 채널로서 기능하는 실리콘 필러 SP 사이에만 존재하고, 유전체층(64)과 실리콘 필러 SP 사이에는 존재하지 않는다. 즉, 전하 축적층(76)은 메모리 셀이 적층 방향으로 직렬 접속된 방향으로 분단된다.
따라서, 전하 축적층(76)에 축적된 전하가 다른 메모리 셀의 전하 축적층(76)으로 확산되는 것을 방지할 수 있다. 이는, 각각의 메모리 셀이 축적 전하를 안정되게 유지하도록 하고, 축적 전하의 확산으로 인한 다른 메모리 셀의 기입 동작에의 영향을 방지하는 기능을 한다.
전극층들 WL 사이의 유전체층(64)이 전하 축적층(실리콘 질화막)(76)을 갖지 않는 구조를 얻기 위한 상기 공정의 맥락에서, 도 13에 도시된 바와 같이, 본 실시예는 실리콘 필러 SP가 전하 축적층(76)의 코너부를 따라 유전체층(64)에 대하여 옆으로(laterally) 들어간 구조가 되기 쉽다. 또한, 실리콘 필러 SP의 들어간 부분과, 제1 유전체막(75)과의 계면 부근의 전극층 WL의 두께 방향 단부 사이에는, 산화막만이 존재하고 질화막은 없다. 따라서, 여기에 전계가 집중되면, 이 부분에서 게이트 누설이 발생할 수 있다.
그러나 본 실시예에서는, 상술한 바와 같이, 먼저 형성된 실리콘 질화막(76)을 마스크로 사용하여 열산화 처리를 행하고, 그에 의해 새부리 구조를 갖는 제1 유전체막(75)이 얻어진다. 따라서, 제1 유전체막(75)은 전극층 WL의 두께 방향의 중앙부(75b)보다도 유전체층(64)과 접촉하는 단부(75a)에서 더 두껍다. 이는, 유전체층(64)으로 들어간 실리콘 필러 SP의 상기 부분과, 전극층 WL 사이의 누설을 방지하는 기능을 한다.
다음으로, 본 발명의 제7 실시예에 대하여 설명한다.
도 11 및 도 12에 도시된 바와 같이, 상기 제5 실시예에 예시된 구조에서, 메모리 셀을 포함하는 적층체 ML2의 상하에 각각, 상부 선택 게이트 USG 및 하부 선택 게이트 LSG가 배치된다. 또한, 비트선 BL은 상부 선택 게이트 USG 위에 배치되고, 셀 소스 CS는 하부 선택 게이트 LSG 아래에 배치된다. 즉, 비트선 BL과 셀 소스 CS 사이에 I자 형상의 실리콘 필러 SP가 제공된다.
이에 반해, 도 18에 도시된 바와 같이, 본 실시예의 구조에서는, 비트선 BL과 소스선 SL 사이에 U자 형상의 실리콘 필러 SP가 제공된다.
도 18은 본 실시예에 따른 반도체 기억 장치를 나타내고, 상기 제5 실시예에 대한 도 12에 대응하는 YZ 방향의 모식 단면도이다.
비트선 BL과 메모리 셀 사이의 접속을 턴온/턴오프하는 제1 선택 트랜지스터 ST1 및 소스선 SL과 메모리 셀 사이의 접속을 턴온/턴오프하는 제2 선택 트랜지스터 ST2가, 메모리 셀을 포함하는 적층체 ML2 상에 제공된다. 제1 선택 트랜지스터 ST1에서, 제1 선택 게이트 SG1는 게이트 유전체막 GD를 개재하여 실리콘 필러 SP에 대향하고 있다. 마찬가지로, 제2 선택 트랜지스터 ST2에서, 제2 선택 게이트 SG2는 게이트 유전체막 GD를 개재하여 실리콘 필러 SP에 대향하고 있다.
이들 선택 트랜지스터 ST1, ST2 상에 비트선 BL 및 소스선 SL이 제공된다. 상이한 높이에 비트선 BL 및 소스선 SL이 제공된다. 도 18에 도시된 예에서는, 비트선 BL이 더 높게 위치하고 있다. 적층체 ML2의 실리콘 필러 SP의 하단부는 도전층(81)을 통하여 접속된다. 도전층(81)은 유전체막(82)에 의해 다른 도전 부분과 절연된다.
본 발명은 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이들 실시예에 한정되는 것은 아니며, 본 발명의 사상 내에서 다양하게 변경될 수 있다. 예를 들어, 본 발명의 기술자들은, 구성 요소의 추가, 삭제 및 설계 변경, 또는, 공정의 추가, 생략 및 조건 변경에 의해 상기 실시예들을 적절히 수정할 수 있고, 그러한 수정은 본 발명의 사상 내에 있는 한, 본 발명의 범위에도 포함된다. 구체적으로, 충전층의 재료는 실리콘 질화물 및 실리콘을 포함하는 금속 산화물로 한정되지 않는다. 또한, 터널층 및 블록층의 재료도 실리콘 산화물에 한정되지 않는다. 또한, 도전체 및 실리콘층의 형상은 원기둥 형상에 한정되지 않고, 예를 들어, 각기둥(prism) 형상일 수도 있다. 또한, 본 발명은 관통 홀 내에 전체적으로 반도체층을 매립하는 것에 한정되지 않고, 반도체층은 원통 형상과 같은 형상일 수 있다. 즉, 반도체층은 제2 유전체막(77)에 접촉하는 부분에만 관 형상으로 형성될 수 있고, 유전체가 반도체층의 내부에 매립될 수 있다.
본 발명은 신뢰성이 높은 불휘발성 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
1, 31, 101: 플래시 메모리
2: 실리콘 기판
3: 유전체막
4: 전극막
5: 적층체
6: 상층 유전체막
7: 관통 홀
8: 비트선
11: 터널층
12, 32: 충전층
13: 블록층
14: ONO막
16: 도전체
21: 레지스트 패턴
21a: 개구부
22: 실리콘 질화물층
23: 실리콘 산화물층
41: 금속막
61: 반도체 기판
64: 유전체층
67: 홀
75: 제1 유전체막
76: 전하 축적층
77: 제2 유전체막
e: 전자
SP: 반도체층
WL: 전극층
WLL: 워드선
BL: 비트선
LSG: 하부 선택 게이트
USG: 상부 선택 게이트

Claims (10)

  1. 반도체 기억 장치로서,
    기판;
    상기 기판 상에 교대로 적층되고, 적층 방향으로 연장되는 관통 홀을 갖는 복수의 유전체막 및 전극막;
    상기 관통 홀의 내측면 상에 형성되고, 유전 재료로 구성되는 터널층;
    상기 터널층과 상기 전극막 사이에 형성되고, 상기 터널층과는 상이한 재료로 구성되는 충전층;
    상기 충전층과 상기 전극막 사이에 형성되고, 상기 충전층과는 상이한 유전 재료로 구성되는 블록층; 및
    상기 관통 홀의 내부에 매립되는 도전체
    를 포함하고,
    상기 충전층은 상기 전극막마다 분단되어 있는, 반도체 기억 장치.
  2. 반도체 기억 장치의 제조 방법으로서,
    기판 상에 복수의 유전체막과 전극막이 교대로 적층되고, 적층 방향으로 연장되는 관통 홀을 갖는 적층체를 형성하는 단계;
    상기 전극막에 대응하는 상기 관통 홀의 내면의 영역에 선택적으로 충전층을 형성하는 단계;
    상기 충전층과 상기 전극막 사이에, 상기 충전층과는 상이한 유전 재료로 구성되는 블록층을 형성하는 단계;
    상기 관통 홀의 내측면 상에, 상기 충전층과는 상이한 유전 재료로 구성되는 터널층을 형성하는 단계; 및
    상기 관통 홀의 내부에 도전체를 매립하는 단계
    를 포함하는, 반도체 기억 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 적층체를 형성하는 단계는 실리콘으로 상기 전극막을 형성하는 단계를 포함하고,
    상기 충전층을 형성하는 단계는 상기 영역에 노출된 실리콘을 선택적으로 질화하는 단계를 포함하고,
    상기 블록층을 형성하는 단계는 상기 충전층과 접촉하고 있는 상기 전극막의 부분을 산화시키는 단계를 포함하며,
    상기 터널층을 형성하는 단계는 상기 관통 홀의 내면 상에 실리콘 산화물층을 형성하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 실리콘을 선택적으로 질화하는 단계는 압력이 0.5 Torr 이상인 질소 가스에 노출시킴으로써 행해지고,
    상기 충전층과 접촉하고 있는 부분을 산화시키는 단계는 압력이 2기압 이상인 수증기(H2O)에 노출시킴으로써 행해지는, 반도체 기억 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 적층체를 형성하는 단계는 실리콘으로 상기 전극막을 형성하는 단계를 포함하고,
    상기 충전층을 형성하는 단계는,
    상기 관통 홀의 내측면 상에 금속막을 전체적으로 형성하는 단계;
    상기 금속막을 형성하는 금속을 상기 전극막을 형성하는 실리콘과 반응시켜 상기 전극막과 접촉하고 있는 상기 금속막의 부분을 실리사이드화하는 단계;
    상기 금속막의 실리사이드화되지 않은 부분을 제거하는 단계; 및
    상기 충전층을 형성하도록 상기 금속막의 실리사이드화된 부분을 산화시키는 단계를 포함하고,
    상기 블록층을 형성하는 단계는 상기 충전층에 확산된 산소에 의해 상기 충전층과 접촉하고 있는 상기 전극막의 부분을 산화시키는 단계를 포함하며,
    상기 터널층을 형성하는 단계는 상기 관통 홀의 내면 상에 실리콘 산화물층을 형성하는 단계
    를 포함하는, 반도체 기억 장치의 제조 방법.
  6. 반도체 기억 장치로서,
    반도체 기판;
    상기 반도체 기판 상에 제공되고, 복수의 전극층 및 복수의 유전체층이 교대로 적층되는 적층체;
    상기 적층체를 관통하여 형성되는 홀의 내부에 제공되고, 상기 전극층과 상기 유전체층의 적층 방향으로 연장되는 반도체층; 및
    상기 전극층과 상기 반도체층 사이에만 제공되고, 상기 적층 방향으로 분단되는 전하 축적층
    을 포함하는, 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 전하 축적층은 전하 트랩을 포함하는 유전체막인, 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 전하 축적층은 실리콘 질화막인, 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 전극층과 상기 전하 축적층 사이에 제공되는 제1 유전체막; 및
    상기 전하 축적층과 상기 반도체층 사이에 제공되는 제2 유전체막
    을 더 포함하고,
    상기 제1 유전체막은 상기 전극층의 두께 방향의 중앙부보다 상기 유전체층과 접촉하고 있는 단부에서 더 두꺼운, 반도체 기억 장치.
  10. 반도체 기억 장치의 제조 방법으로서,
    복수의 전극층과 복수의 유전체층을 반도체 기판 상에 교대로 적층시켜 적층체를 형성하는 단계;
    상기 적층체를 관통하고, 상기 전극층과 상기 유전체층의 적층 방향으로 연장되는 홀을 형성하는 단계;
    상기 홀에 접하는 상기 유전체층의 노출면을, 상기 홀에 접하는 상기 전극층의 노출면에 대해 상기 홀로부터 이격되어 배치되는 제1 위치로 후퇴시키는 단계;
    상기 유전체층의 후퇴의 결과로서 상기 홀을 향하여 돌출한 상기 전극층의 돌출부에 열 질화 처리(thermal nitridation)를 행하여 질화막을 형성하는 단계;
    상기 유전체층을 상기 제1 위치로부터 제2 위치까지 더 후퇴시키는 단계; 및
    상기 질화막이 형성된 부분과 상기 제2 위치 사이의 상기 전극층의 부분에 대해 열 산화 처리를 행하여 산화막을 형성하는 단계
    를 포함하는, 반도체 기억 장치의 제조 방법.
KR1020107014105A 2007-12-27 2008-12-25 반도체 기억 장치 및 그 제조 방법 KR101091454B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2007-336612 2007-12-27
JP2007336612A JP2009158775A (ja) 2007-12-27 2007-12-27 不揮発性半導体記憶装置及びその製造方法
JPJP-P-2008-177988 2008-07-08
JP2008177988A JP2010021191A (ja) 2008-07-08 2008-07-08 半導体記憶装置及びその製造方法
PCT/JP2008/003968 WO2009084206A1 (en) 2007-12-27 2008-12-25 Semiconductor memory device and method for manufacturing same

Publications (2)

Publication Number Publication Date
KR20100084192A KR20100084192A (ko) 2010-07-23
KR101091454B1 true KR101091454B1 (ko) 2011-12-07

Family

ID=40823942

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107014105A KR101091454B1 (ko) 2007-12-27 2008-12-25 반도체 기억 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US8198667B2 (ko)
EP (1) EP2225774A4 (ko)
KR (1) KR101091454B1 (ko)
CN (1) CN101911287B (ko)
TW (1) TWI380435B (ko)
WO (1) WO2009084206A1 (ko)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
KR101616089B1 (ko) * 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101549690B1 (ko) * 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110120661A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 제조 방법
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US20130341701A1 (en) * 2010-10-18 2013-12-26 Imec Vertical Semiconductor Memory Device and Manufacturing Method Thereof
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP5364743B2 (ja) * 2011-03-01 2013-12-11 株式会社東芝 半導体装置
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101965709B1 (ko) * 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072523A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조방법
US8946808B2 (en) 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20130130480A (ko) 2012-05-22 2013-12-02 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 형성 방법
KR102045851B1 (ko) * 2012-08-27 2019-12-04 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US8841649B2 (en) * 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US20140077285A1 (en) * 2012-09-19 2014-03-20 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9105737B2 (en) * 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
JP2014135435A (ja) * 2013-01-11 2014-07-24 Toshiba Corp 半導体装置の製造方法
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
KR20140145427A (ko) * 2013-06-13 2014-12-23 삼성전기주식회사 압전 소자용 내부 전극, 이를 포함하는 압전 소자 및 압전 소자 제조 방법
KR20150001999A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9508736B2 (en) 2013-10-17 2016-11-29 Cypress Semiconductor Corporation Three-dimensional charge trapping NAND cell with discrete charge trapping film
KR102101841B1 (ko) 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
TWI583035B (zh) * 2014-06-06 2017-05-11 旺宏電子股份有限公司 多層記憶體陣列及其製作方法
US9257443B1 (en) * 2014-09-09 2016-02-09 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102321739B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9825052B2 (en) * 2015-07-09 2017-11-21 Macronix International Co., Ltd. Memory device and method of forming the same
US10056400B2 (en) 2015-09-08 2018-08-21 Toshiba Memory Corporation Stacked semiconductor device
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10249641B2 (en) 2016-02-17 2019-04-02 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
TWI765122B (zh) * 2016-08-18 2022-05-21 日商鎧俠股份有限公司 半導體裝置
US10062653B2 (en) 2016-09-29 2018-08-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018078160A (ja) * 2016-11-08 2018-05-17 東芝メモリ株式会社 半導体記憶装置
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10083981B2 (en) * 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US9985049B1 (en) * 2017-04-28 2018-05-29 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays
KR102484303B1 (ko) * 2017-05-31 2023-01-02 어플라이드 머티어리얼스, 인코포레이티드 3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들
US10950498B2 (en) 2017-05-31 2021-03-16 Applied Materials, Inc. Selective and self-limiting tungsten etch process
JP2019041054A (ja) * 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
US10804287B2 (en) * 2017-08-28 2020-10-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US10461125B2 (en) 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
JP2019165089A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
US10840254B2 (en) * 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same
US20230128441A1 (en) * 2021-10-21 2023-04-27 Sandisk Technologies Llc Three-dimensional memory device with discrete charge storage elements and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032269A (ja) 1996-07-17 1998-02-03 Toshiba Microelectron Corp 半導体装置
JPH1093083A (ja) 1996-09-18 1998-04-10 Toshiba Corp 半導体装置の製造方法
JP2007317874A (ja) 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
JP2004179387A (ja) 2002-11-27 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法
JP2005093808A (ja) * 2003-09-18 2005-04-07 Fujio Masuoka メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法
JP2005235987A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
CN100372101C (zh) * 2005-04-25 2008-02-27 联华电子股份有限公司 非挥发性存储单元及其制造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5100080B2 (ja) 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008140912A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
US7910979B2 (en) * 2008-07-08 2011-03-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032269A (ja) 1996-07-17 1998-02-03 Toshiba Microelectron Corp 半導体装置
JPH1093083A (ja) 1996-09-18 1998-04-10 Toshiba Corp 半導体装置の製造方法
JP2007317874A (ja) 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
EP2225774A4 (en) 2013-04-24
CN101911287B (zh) 2013-05-15
CN101911287A (zh) 2010-12-08
TWI380435B (en) 2012-12-21
US8198667B2 (en) 2012-06-12
KR20100084192A (ko) 2010-07-23
US20100276743A1 (en) 2010-11-04
EP2225774A1 (en) 2010-09-08
WO2009084206A1 (en) 2009-07-09
TW200945564A (en) 2009-11-01

Similar Documents

Publication Publication Date Title
KR101091454B1 (ko) 반도체 기억 장치 및 그 제조 방법
EP3613079B1 (en) Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10319635B2 (en) Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
TWI663715B (zh) 立體垂直通道nand記憶體之串列選擇閘極的氧化方法
US9595535B1 (en) Integration of word line switches with word line contact via structures
US9716062B2 (en) Multilevel interconnect structure and methods of manufacturing the same
TWI452678B (zh) 半導體記憶裝置
US8273628B2 (en) Semiconductor device manufacturing method including exposing electrode layers into a hole
US11139237B2 (en) Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
JP2010010596A (ja) 不揮発性半導体記憶装置及びその製造方法
KR20140078233A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2012234980A (ja) 不揮発性半導体記憶装置とその製造方法
US11133252B2 (en) Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
US11631690B2 (en) Three-dimensional memory device including trench-isolated memory planes and method of making the same
WO2021066875A1 (en) Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same
US20110001182A1 (en) Semiconductor device and method for manufacturing same
JP2012244008A (ja) 半導体装置およびその製造方法
JP2010021191A (ja) 半導体記憶装置及びその製造方法
US20190081057A1 (en) Semiconductor device and manufacturing method therefor
US9455269B1 (en) Semiconductor memory device
US10886366B2 (en) Semiconductor structures for peripheral circuitry having hydrogen diffusion barriers and method of making the same
US20220271053A1 (en) Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
KR100771553B1 (ko) 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
WO2024035487A1 (en) Three-dimensional memory device including trench bridges and methods of forming the same
JP2023124667A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191029

Year of fee payment: 9