KR102484303B1 - 3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들 - Google Patents

3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들 Download PDF

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Abstract

반도체 디바이스들(예컨대, 3D-NAND)에서의 워드라인 분리의 방법들이 설명된다. 금속 막이 워드라인들 내에 그리고 이격된 옥사이드 층들의 스택의 표면 상에 증착된다. 금속 막은, 단분자층 방식으로 표면을 산화시키고 옥사이드를 에칭함으로써, 고온 산화, 및 옥사이드의 에칭 또는 저온 원자 층 에칭에 의해 제거된다. 금속 오버버든의 제거 후에, 워드라인들은 금속 막으로 충전된다.

Description

3D-NAND 디바이스들에서의 워드라인 분리를 위한 방법들{METHODS FOR WORDLINE SEPARATION IN 3D-NAND DEVCIES}
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스에서의 갭 또는 피처(feature)를 충전(fill)하는 방법들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 텅스텐을 사용하는, 3차원 반도체 디바이스에서의 갭 충전의 방법들에 관한 것이다.
[0002] 반도체 및 전자기기 프로세싱 업계들은 더 큰 표면적들을 갖는 기판들 상에 증착되는 층들의 균일성을 증가시키면서 생산 수율들을 더 높이기 위해 계속 노력하고 있다. 이들 동일한 요인들은 또한, 새로운 재료들과 조합되어, 기판의 면적당 회로들의 더 높은 집적을 제공한다. 회로 집적이 증가됨에 따라, 층 두께에 관한 더 우수한 균일성 및 프로세스 제어에 대한 필요성이 증가되고 있다. 결과로서, 층의 특성들에 대한 제어를 유지하면서, 비용-효율적인 방식으로 기판들 상에 층들을 증착하기 위한 다양한 기술들이 개발되었다.
[0003] V-NAND 또는 3D-NAND 구조들은 플래시 메모리 애플리케이션들에서 사용된다. V-NAND 디바이스들은 다수의 셀들이 블록들로 배열되어 있는 수직 스택 NAND 구조들이다. 게이트-라스트 워드라인(gate-last wordline) 형성은 현재, 3D-NAND 제조에서의 메인스트림 프로세스 플로우이다. 워드라인 형성 전에, 기판은 메모리 스트링에 의해 지지된 층상 옥사이드 스택이다. 갭 공간은 CVD 또는 ALD를 사용하여 텅스텐으로 충전된다. 메모리 스택의 최상부/측벽이 또한 텅스텐으로 코팅된다. 텅스텐은 에칭 프로세스(예컨대, 반응성-이온 에칭(RIE) 프로세스 또는 라디칼-기반 에칭 프로세스)에 의해 스택의 최상부/측벽으로부터 제거되고, 그에 따라, 갭 공간 내부에만 텅스텐이 존재하게 되고, 각각의 텅스텐 충전물은 다른 텅스텐 충전물들로부터 완전히 분리된다. 그러나, 에칭 프로세스의 로딩 효과(loading effect)로 인해, 분리 에칭은 종종, 스택의 최상부에서 최하부와 상이한 워드라인 리세스(recess)를 발생시킨다. 이 차이는 옥사이드 스택 층들이 증가됨에 따라 더 두드러지게 된다.
[0004] 따라서, 3차원 구조 디바이스들에서의 워드라인 분리를 위한 방법들이 본 기술분야에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 기판을 프로세싱하는 방법들에 관한 것이다. 이격된 옥사이드 층들의 스택을 갖는 기판이 제공되며, 옥사이드 층들 사이에 갭들이 있다. 스택은 최상부 및 측부들을 가지며, 각각의 갭은 워드라인을 형성할 수 있다. 금속이 갭들을 충전하고, 금속 오버버든(overburden)의 두께로 스택의 최상부 및 측부들을 덮도록, 금속이 스택 상에 증착된다. 스택의 최상부 및 측부들 상에 금속 옥사이드를 형성하고, 워드라인들로서 갭들에 금속을 남기기 위해, 대략 오버버든의 두께의 깊이까지 금속이 산화된다. 금속 옥사이드는 워드라인들에 금속을 남기면서 스택의 최상부 및 측부들로부터 에칭된다.
[0006] 본 개시내용의 부가적인 실시예들은 기판을 프로세싱하는 방법들에 관한 것이다. 이격된 옥사이드 층들의 스택을 갖는 기판이 제공되며, 옥사이드 층들 사이에 갭들이 있다. 스택은 최상부 및 측부들을 가지며, 각각의 갭은 워드라인을 형성할 수 있다. 금속이 갭들을 충전하고, 금속 오버버든의 두께로 스택의 최상부 및 측부들을 덮도록, 금속이 스택 상에 증착된다. 워드라인들로서 갭들에 금속을 남기면서, 금속 오버버든이 제거될 때까지, 반복적으로, 금속의 표면이 산화되어 금속 옥사이드가 형성되고, 스택으로부터 금속 옥사이드가 에칭된다.
[0007] 본 개시내용의 추가적인 실시예들은 기판을 프로세싱하는 방법들에 관한 것이다. 이격된 옥사이드 층들의 스택을 갖는 기판이 제공되며, 옥사이드 층들 사이에 갭들이 있다. 스택은 최상부 및 측부들을 가지며, 각각의 갭은 워드라인을 형성할 수 있다. 이격된 옥사이드 층들 상에 배리어 층이 선택적으로 형성된다. 배리어 층은 약 20 Å 내지 약 50 Å의 범위의 두께를 갖는 TiN을 포함한다. 텅스텐이 갭들을 충전하고, 텅스텐 오버버든의 두께로 스택의 최상부 및 측부들을 덮도록, 텅스텐이 스택 상에 증착된다. 반복적으로, 텅스텐의 표면이 산화되어 텅스텐 옥사이드가 형성되고, 에칭되어 텅스텐 오버버든이 제거된다. 갭들 내의 텅스텐은 스택의 측부들과 실질적으로 동일한 높이(even)에 있도록 남겨진다. 표면을 산화시키는 것은 O2에 대한 노출을 포함하며, 텅스텐 옥사이드를 에칭하는 것은 WCl5 또는 WCl6 중 하나 이상에 대한 노출을 포함한다. 텅스텐의 증착, 텅스텐의 산화, 및 텅스텐 옥사이드의 에칭은 약 400 ℃ 이하의 온도로 발생된다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은, 본 개시내용의 하나 이상의 실시예에 따라 워드라인들이 형성될, 옥사이드 층들의 스택을 예시한다.
[0010] 도 2는 도 1의 옥사이드 층들의 스택 상에 형성된 금속 막을 예시한다.
[0011] 도 3a 및 도 3b는 본 개시내용의 하나 이상의 실시예들에 따른 고온 산화 및 에칭 프로세스를 예시한다.
[0012] 도 4a 내지 도 4d는 본 개시내용의 하나 이상의 실시예에 따른, 저온 산화 및 에칭 프로세스를 예시한다.
[0013] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용에 대해 다른 실시예들이 이루어질 수 있고, 본 개시내용은 다양한 방식들로 실시 또는 수행될 수 있다.
[0014] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱하고, 에칭하고, 환원시키고, 산화하고, 수산화하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고, 그리고/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 그 자체의 표면에 대한 직접적인 막 프로세싱에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수 있고, "기판 표면"이라는 용어는, 문맥상 표시되는 바와 같이, 그러한 하층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0015] 본 개시내용의 하나 이상의 실시예들은 유리하게, 3차원 구조의 갭들에 텅스텐 막을 증착하는 방법들을 제공한다. 본 개시내용의 일부 실시예들은 유리하게, 등각 텅스텐 옥사이드 막들의 증착 및 선택적인 텅스텐 옥사이드 제거의 방법들을 제공한다. 일부 실시예들은 유리하게, 옥사이드 스택의 최상부로부터 최하부까지 균일한 두께를 갖는 고품질 텅스텐 막들로 V-NAND의 측면 피처들을 충전하기 위한 방법들을 제공한다.
[0016] 본 개시내용의 하나 이상의 실시예들은, 고도로 등각적인 금속(예컨대, 텅스텐) 산화 및 고도로 선택적인 금속 옥사이드(예컨대, 텅스텐 옥사이드) 제거에 기초한, 워드라인 분리를 위한 방법들에 관한 것이다. 방법들은 고온 또는 저온 프로세스들을 사용할 수 있다.
[0017] 도 1을 참조하면, 기판(10)은 그 기판(10) 상에 층들의 스택(12)을 갖는다. 기판(10)은 임의의 적합한 기판 재료일 수 있고, 개별 층들 중 임의의 층과 동일한 재료인 것으로 제한되지 않는다. 예컨대, 일부 실시예들에서, 기판은 옥사이드, 나이트라이드, 또는 금속 층이다. 스택(12)은 복수의 옥사이드 층들(14)을 가지며, 그 복수의 옥사이드 층들(14)은 옥사이드 층들(14) 사이에 갭들(16)을 형성하도록 서로 이격되고, 그에 따라, 각각의 갭이 워드라인, 또는 워드라인이 형성되기 위한 셸을 형성한다. 스택(12)은 최상부(13) 및 측부들(15)을 갖는다.
[0018] 스택(12)은 임의의 적합한 수의 옥사이드 층들(14) 또는 갭들(16)을 가질 수 있다. 일부 실시예들에서, 스택(12)에 약 10개, 20개, 30개, 40개, 50개, 60개, 70개, 80개, 90개, 또는 100개 이상의 갭들(16)이 형성되며, 이 갭들(16)은 동일한 수의 워드라인들을 형성하기 위해 사용될 수 있다. 갭들(16)의 수는 모든 개별 옥사이드 층들(14)을 연결하는 메모리 스트링(11)의 어느 하나의 측에서 측정된다. 일부 실시예들에서, 갭들(16)의 수는 2의 배수이다. 일부 실시예들에서, 갭들의 수는 2n과 동일하며, 여기서, n은 임의의 양의 정수이다. 일부 실시예들에서, 갭들(16)의 수는 약 96개이다.
[0019] 도 2에 예시된 바와 같이, 스택(12) 상에 금속(20)이 증착된다. 금속(20)은 갭들(16)을 충전하여 워드라인들(19)을 형성한다. 금속(20)이 금속 오버버든(22)의 두께로 스택(12)의 최상부(13) 및 측부들(15)을 덮도록, 금속(20)이 스택(12)의 주위 일대에 형성된다. 오버버든(22)은 갭들(16) 외부에 증착된 재료이다. 오버버든은 금속(20)을 증착하는 데 사용되는 프로세스에 따라 임의의 적합한 두께로 이루어질 수 있다. 일부 실시예들에서, 오버버든(22)은 약 1 Å 내지 약 1000 Å의 범위의 두께를 갖는다. 일부 실시예들에서, 오버버든(22)은 약 5 Å, 10 Å, 15 Å, 20 Å, 25 Å, 30 Å, 35 Å, 40 Å, 45 Å, 또는 50 Å 이상의 두께를 갖는다.
[0020] 금속(20)은 워드라인 애플리케이션들에서 사용되는 임의의 적합한 금속일 수 있다. 일부 특정 실시예들에서, 금속 막은 텅스텐을 포함한다. 일부 특정 실시예들에서, 금속 막은 텅스텐을 배제한다. 일부 특정 실시예들에서, 금속 막은 텅스텐을 필수적으로 포함한다. 이와 관련하여 사용되는 바와 같이, "필수적으로 포함하는"이라는 용어는 벌크 금속 막의 조성이 약 95%, 98%, 또는 99% 이상(원자 기초)의 텅스텐인 것을 의미한다. 벌크 금속 막은, 다른 표면(예컨대, 옥사이드 표면)과 접촉할 수 있거나 추가적인 프로세싱을 위해 개방된, 금속(20)의 표면 부분들을 배제하는데, 이는 이들 영역들이 인접 재료와의 약간의 소량의 원자 확산을 가질 수 있거나, 또는 하이드라이드 종결과 같은 일부 표면 모이어티(moiety)를 가질 수 있기 때문이다.
[0021] 금속(20)은, 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 기법에 의해 증착될 수 있다. 금속(20)은 메모리 스택의 최상부/측벽 및 갭 공간 내부에 증착된다.
[0022] 도 3a 및 도 3b를 참조하면, 고온 산화 및 저온 에칭 프로세스가 예시된다. 도 3a에서, 금속(20)은 대략 오버버든(22)의 두께의 깊이까지 금속 옥사이드(25)로 산화된다. 실질적으로 모든 오버버든(22)이 단일-단계 산화 프로세스에서 산화될 수 있다. 오버버든의 산화는, 금속 오버버든(22)의 고도로 등각적인 산화를 형성하기 위해, 예컨대, 산화 가스 유동, 산화 가스 부분 압력, 웨이퍼 온도, 및 프로세스 시간에 의해 영향을 받을 수 있다.
[0023] 산화 가스는 증착된 금속(20)과 반응할 수 있는 임의의 적합한 산화 가스일 수 있다. 적합한 산화 가스들은 O2, O3, H2O, H2O2, NO, NO2, 또는 이들의 조합들을 포함한다(그러나 이에 제한되지는 않음). 일부 실시예들에서, 산화 가스는 O2 또는 O3 중 하나 이상을 포함한다. 일부 실시예들에서, 산화 가스는 O2 또는 O3 중 하나 이상을 필수적으로 포함한다. 이러한 방식으로 사용되는 바와 같이, "필수적으로 포함하는"이라는 용어는 산화 가스의 산화 성분이 약 95%, 98%, 또는 99% 이상의 명시된 종인 것을 의미한다. 산화 가스는 불활성, 희석제, 또는 캐리어 가스를 포함할 수 있다. 예컨대, 산화 가스는, Ar, He, 또는 N2 중 하나 이상과 함께 공동-유동될 수 있거나, 또는 Ar, He, 또는 N2 중 하나 이상에서 희석될 수 있다.
[0024] 일부 실시예들의 금속 옥사이드(25)는 텅스텐 옥사이드(WOx)를 포함한다. 일부 실시예들에서, 금속 옥사이드(25)는, 산소를 포함할 수 있거나 또는 산소를 포함하지 않을 수 있는 금속(20)의 유도체이다. 금속 막의 적합한 유도체들은 나이트라이드, 보라이드, 카바이드, 옥시나이트라이드, 옥시보라이드, 옥시카바이드, 카보나이트라이드, 보로카바이드, 보로나이트라이드, 보로카보나이트라이드, 보로옥시카보나이트라이드, 옥시카보나이트라이드, 보로옥시카바이드, 및 보로옥시나이트라이드를 포함한다(그러나 이에 제한되지는 않음). 당업자는 증착된 금속 막이 금속 막에서 비-화학량론적 양의 원자들을 가질 수 있음을 이해할 것이다. 예컨대, WO로서 지정된 막은 상이한 양들의 텅스텐 및 산소를 가질 수 있다. 예컨대, WO 막은 90 원자%의 텅스텐일 수 있다. 텅스텐 옥사이드 막을 설명하기 위한 WO의 사용은 막이 텅스텐 및 산소 원자들을 포함하는 것을 의미하며, 막을 특정 조성으로 제한하는 것으로 이해되지 않아야 한다. 일부 실시예들에서, 막은 지정된 원자들을 필수적으로 포함한다. 예컨대, WO를 필수적으로 포함하는 막은 막의 조성이 약 95%, 98%, 또는 99% 이상의 텅스텐 및 산소 원자들인 것을 의미한다.
[0025] 도 3a 및 도 3b에 의해 예시된 프로세스에서, 산화 프로세스는 고온에서 발생된다. 이와 관련하여 사용되는 바와 같이, "고온"이라는 용어는, 약 400 ℃, 450 ℃, 500 ℃, 550 ℃, 600 ℃, 650 ℃, 700 ℃, 750 ℃, 800 ℃, 또는 850 ℃ 이상의 온도를 의미한다. 일부 실시예들에서, 산화 프로세스의 온도는 약 400 ℃ 내지 약 950 ℃의 범위, 또는 약 450 ℃ 내지 약 900 ℃의 범위, 또는 약 500 ℃ 내지 약 850 ℃의 범위이다.
[0026] 산화 프로세스 동안의 압력은 약 0.1 Torr 내지 약 760 Torr의 범위일 수 있다. 프로세스 시간(노출 시간)은 약 0.1초 내지 12시간의 범위일 수 있다. 압력 및 프로세스 시간은 산화 프로세스 동안의 온도에 의해 영향을 받을 수 있다.
[0027] 일부 실시예들에서, 오버버든(22)의 금속(20)이 산화되어, 스택(12)의 최상부(13) 및 측부들(15) 상에 금속 옥사이드(25)가 형성되는 한편, 갭들(16)에 금속(20)이 남게 되어, 워드라인들(19)이 형성된다. 일부 실시예들에서, 산화 후에, 갭(16) 내의 실질적으로 모든 금속(20)이 유지된다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 모든"이라는 용어는 금속(20)이 스택(12)의 측부(15)의 ±1 Å 이내까지 산화된다는 것을 의미한다.
[0028] 도 3b를 참조하면, 오버버든(22)으로부터 형성된 금속 옥사이드(25)가 스택(12)의 최상부(13) 및 측부들(15)로부터 에칭되어, 갭들(14)에 금속(20)이 워드라인들(19)로서 남게 된다. 일부 실시예들의 에칭 프로세스는, 금속(20)에 실질적으로 영향을 미치지 않으면서 금속 옥사이드(25)를 제거하게 될 선택적인 에칭 프로세스이다.
[0029] 일부 실시예들에서, 에천트는 금속 할라이드 에천트를 포함한다. 일부 실시예들의 에천트는 금속 할라이드 에천트를 필수적으로 포함한다. 이와 관련하여 사용되는 바와 같이, "금속 할라이드 에천트를 필수적으로 포함하는"이라는 용어는 특정 금속 할라이드 에천트 종이 총 금속 할라이드 에천트 종의 95%, 98%, 또는 99%(불활성, 희석제, 또는 캐리어 가스를 포함하지 않음)를 구성하는 것을 의미한다. 금속 할라이드 에천트는 금속 옥사이드(25)와 동일한 금속 종 또는 상이한 금속 종을 가질 수 있다. 일부 실시예들에서, 금속 할라이드 에천트는 금속 옥사이드(25)와 동일한 금속 종을 포함한다.
[0030] 일부 실시예들에서, 금속 할라이드 에천트는 염소를 필수적으로 포함하는 할로겐 원자들을 포함한다. 이와 관련하여 사용되는 바와 같이, "염소를 필수적으로 포함하는"이라는 용어는 염소가 금속 할라이드 에천트에서의 할로겐 원자들의 약 95%, 98%, 또는 99% 이상(원자 기초)을 구성하는 것을 의미한다.
[0031] 일부 실시예들에서, 금속 할라이드 에천트는 WCl5 또는 WCl6 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 할라이드 에천트는 WCl5 또는 WCl6 중 하나 이상을 필수적으로 포함한다. 이와 관련하여 사용되는 바와 같이, "필수적으로 포함하는"이라는 용어는 명시된 종이 금속 할라이드의 약 95%, 98%, 또는 99% 이상(몰 기초)을 구성하는 것을 의미한다.
[0032] 일부 실시예들의 에칭 온도는 산화 동안의 온도보다 더 낮다. 일부 실시예들에서, 에칭 온도는 약 300 ℃ 내지 약 600 ℃의 범위 또는 약 400 ℃ 내지 약 500 ℃의 범위이다. 일부 실시예들에서, 에칭 온도는 약 600 ℃, 550 ℃, 500 ℃, 450 ℃, 400 ℃, 또는 350 ℃ 이하이다. 일부 실시예들에서, 에칭 동안의 온도는 산화 동안의 온도보다 약 50 ℃, 75 ℃, 100 ℃, 125 ℃, 또는 150 ℃ 이상 더 낮다. 일부 실시예들에서, 산화와 에칭 둘 모두는 약 400 ℃ 이상의 온도로 발생된다.
[0033] 금속 옥사이드(25)를 에칭한 후에, 금속 오버버든(22)이 제거되고, 그리고 워드라인들(19)로서 갭들(14)에 남은 금속(20)은 스택(12)의 측부들(15)과 실질적으로 동일한 높이에 있다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 동일한 높이에 있는"이라는 용어는 갭들(16) 내의 워드라인들(19)이 스택(12)의 측부(15)의 ±1 Å 이내에 있는 것을 의미한다.
[0034] 도 3a 및 도 3b에 예시된 실시예는 고온 산화-저온 에칭 프로세스를 도시한다. 도 4a 내지 도 4d에 예시된 실시예는 저온 산화 및 에칭 프로세스를 도시한다. 프로세스들 사이의 일부 차이들은 오버버든의 더 낮은 온도의 산화 및 더 느린 제거를 포함한다(그러나 이에 제한되지는 않음).
[0035] (도 2에서와 같이) 오버버든(22)이 형성된 금속(20)을 스택(12)이 갖게 된 후에, 원자 층 에칭 타입 프로세스에 의해 오버버든의 제거가 수행될 수 있다. 원자 층 에칭 프로세스는, 에칭될 표면을 개질한 후에 개질된 표면을 휘발 또는 제거하여 아래의 새로운 표면을 노출시키는 다수의 반복 프로세스들을 포함할 수 있다.
[0036] 도 4a를 참조하면, 오버버든(22)이 산화되어, 오버버든(22)의 표면 상에 금속 옥사이드(25)가 형성된다. 산화 프로세스는 도 3a에 예시된 실시예와 동일한 시약들 및 파라미터들을 사용할 수 있으며, 원자 층 에칭(ALE) 프로세스가 발생될 수 있게 하도록 일부 변경된다. 일부 실시예들의 산화 프로세스는 약 300 ℃ 내지 약 500 ℃의 범위의 온도로 발생된다. 일부 실시예들에서, 산화는 약 500 ℃, 450 ℃, 400 ℃, 또는 350 ℃ 이하의 온도로 발생된다. 저온 산화 프로세스 동안의 압력은 약 0.1 Torr 내지 약 760 Torr의 범위일 수 있다. 프로세스 또는 노출 시간은 약 0.001초 내지 약 60초의 범위일 수 있다. 원자 층 에칭 프로세스에서, 각각의 산화 및 에칭 프로세스는, 활성 표면 부위들이 반응되었으면 프로세스가 중단되는 점에서 자기-제한적이다. 예컨대, 금속(20)의 모든 활성 표면 부위들이 산화제에 노출되어 산화제와 반응됨으로써 금속 옥사이드(25) 막이 형성되면, 추가적인 산화가 발생하는 것은 쉽지 않을 수 있다. 유사하게, 에천트가 옥사이드 막을 제거하여 아래의 프레시(fresh) 금속(20)을 노출시켰으면, 에천트는 더 이상 제거할 옥사이드가 없게 된다.
[0037] 도 4b를 참조하면, 금속(20) 상에 금속 옥사이드(25)를 형성한 후에, 스택(12)은 에천트에 노출된다. 에천트 및 에칭 조건들은 도 3b에 대하여 예시 및 설명된 것들과 동일할 수 있다. 금속(20) 상의 금속 옥사이드(25) 층은 도 3a 및 도 3b에 예시된 실시예보다 더 얇고, 그에 따라, 에칭 프로세스는 시간이 덜 걸리게 될 것이다. 일부 실시예들에서, 에천트 프로세스 시간은 약 0.1초 내지 약 60초의 범위이다.
[0038] 일부 실시예들에서, 산화 및 에칭 프로세스들 동안의 온도는 약 400 ℃ 이하의 온도로 이루어진다. 도 4b에 도시된 에칭 프로세스의 온도는 도 4a의 산화 프로세스와 동일할 수 있고, 그에 따라, 스택(12)을 포함하는 기판은, 산화 및 에칭 조건들에 순차적으로 기판을 노출시키기 위해, 프로세싱 챔버의 하나의 프로세스 구역으로부터 프로세싱 챔버의 다른 프로세스 구역으로 신속하게 이동될 수 있다.
[0039] 이러한 타입의 ALE 프로세스는 공간적 ALE로서 지칭될 수 있으며, 공간적 ALE에서, 다양한 반응성 가스들(예컨대, 산화제 및 에천트)이 프로세싱 챔버의 별개의 구역들 내로 유동되고, 기판은 그 구역들 사이 및 간에서 이동된다. 상이한 프로세스 구역들은, 산화제와 에천트가 가스 상으로 혼합되는 것을 방지하기 위해, 퍼지 가스 스트림들 및/또는 진공 스트림들 중 하나 이상을 포함하는 가스 커튼에 의해 분리된다. ALE 프로세스는 또한, 시간-도메인 프로세스에 의해 수행될 수 있으며, 시간-도메인 프로세스에서, 프로세싱 챔버는 산화제로 충전되고, 과도한 산화제 및 반응 생성물들 또는 부산물들을 제거하기 위해 퍼징되고, 에천트로 충전된 후에, 과도한 에천트 및 반응 생성물들 또는 부산물들을 제거하기 위해 퍼징된다. 시간-도메인 프로세스에서, 기판은 정지된 상태로 유지될 수 있다.
[0040] 도 4c 및 도 4d는 각각, 금속 옥사이드(25)를 형성하기 위한 산화제에 대한 노출, 및 금속 옥사이드를 제거하기 위한 에천트에 대한 노출의 반복을 도시한다. 프로세스가 2개의 사이클들을 사용하는 것으로 예시되어 있지만, 당업자는 이것이 단지 대표적인 표현일 뿐이며, 오버버든(22)을 제거하고 갭들(16)에 금속(20)을 워드라인들(19)로서 남기기 위해 2개 초과의 사이클들이 사용될 수 있음을 이해할 것이다.
[0041] 일부 실시예들에서, 금속(20)의 증착 전에, 옥사이드 층들(14) 상에 배리어 층이 형성된다. 배리어 층은 임의의 적합한 배리어 재료일 수 있다. 일부 실시예들에서, 배리어 층은 티타늄 나이트라이드를 포함한다. 일부 실시예들에서, 배리어 층은 티타늄 나이트라이드를 필수적으로 포함한다. 이러한 방식으로 사용되는 바와 같이, "티타늄 나이트라이드를 필수적으로 포함하는"이라는 용어는 배리어 층의 조성이 약 95%, 98%, 또는 99% 이상(원자 기초)의 티타늄 및 질소 원자들인 것을 의미한다. 배리어 층의 두께는 임의의 적합한 두께일 수 있다. 일부 실시예들에서, 배리어 층은 약 20 Å 내지 약 50 Å의 범위의 두께를 갖는다.
[0042] 본 명세서의 전체에 걸친 "일 실시예", "특정 실시예들", "하나 이상의 실시예들", 또는 "실시예"에 대한 언급은, 그 실시예에 관하여 설명되는 특정한 피처, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 전체에 걸친 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서", 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 피처들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0043] 본원의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지, 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것이 이해될 것이다. 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서, 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변화들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 따라서, 본 개시내용이 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 변형들 및 변화들을 포함하도록 의도된다.

Claims (13)

  1. 이격된 옥사이드 층들의 스택을 갖는 기판을 제공하는 단계 ― 상기 옥사이드 층들 사이에 갭들이 있고, 상기 스택은 최상부 및 측부들을 갖고, 각각의 갭은 워드라인을 형성할 수 있음 ―;
    금속이 상기 갭들을 충전하고, 그리고 금속 오버버든(overburden)의 두께로 상기 스택의 최상부 및 측부들을 덮도록, 상기 금속을 상기 스택 상에 증착하는 단계;
    상기 스택의 최상부 및 측부들 상에 금속 옥사이드를 형성하고, 그리고 워드라인들로서 상기 갭들에 상기 금속을 남기기 위해, 상기 스택의 측부의 ±1 Å 이내의 깊이까지 상기 금속을 산화시키는 단계; 및
    상기 워드라인들에 상기 금속을 남기면서, 상기 스택의 최상부 및 측부들로부터 상기 금속 옥사이드를 에칭하는 단계
    를 포함하는,
    기판을 프로세싱하는 방법.
  2. 제1 항에 있어서,
    상기 금속은 텅스텐을 포함하며, 상기 금속 옥사이드는 텅스텐 옥사이드를 포함하는,
    기판을 프로세싱하는 방법.
  3. 제1 항에 있어서,
    상기 금속은 텅스텐을 필수적으로 포함하는,
    기판을 프로세싱하는 방법.
  4. 제1 항에 있어서,
    상기 옥사이드 층들 상에 배리어 층을 형성하는 단계를 더 포함하며,
    상기 배리어 층 상에 상기 금속이 증착되는,
    기판을 프로세싱하는 방법.
  5. 제4 항에 있어서,
    상기 배리어 층은 20 Å 내지 50 Å의 범위의 두께를 갖는 TiN을 포함하는,
    기판을 프로세싱하는 방법.
  6. 제1 항에 있어서,
    상기 워드라인들은 50개 초과인,
    기판을 프로세싱하는 방법.
  7. 제1 항에 있어서,
    상기 금속 옥사이드를 에칭한 후에, 상기 금속 오버버든이 제거되고, 상기 워드라인들을 형성하는 상기 갭들 내의 금속은 상기 스택의 측부들과 실질적으로 동일한 높이(even)에 있는,
    기판을 프로세싱하는 방법.
  8. 제1 항에 있어서,
    상기 산화 및 상기 에칭은 400 ℃ 이상의 온도로 발생되는,
    기판을 프로세싱하는 방법.
  9. 제1 항에 있어서,
    상기 금속 옥사이드를 에칭하는 단계는 금속 할라이드 에천트에 상기 금속 옥사이드를 노출시키는 단계를 포함하는,
    기판을 프로세싱하는 방법.
  10. 제9 항에 있어서,
    상기 금속 할라이드 에천트는 상기 금속 옥사이드와 동일한 금속 종을 포함하는,
    기판을 프로세싱하는 방법.
  11. 제9 항에 있어서,
    상기 금속 할라이드 에천트는 상기 금속 옥사이드의 금속 종과 상이한 금속 종을 포함하는,
    기판을 프로세싱하는 방법.
  12. 제1 항에 있어서,
    상기 금속을 산화시키는 단계는 O2에 상기 금속을 노출시키는 단계를 포함하는,
    기판을 프로세싱하는 방법.
  13. 제1 항에 있어서,
    상기 금속 오버버든의 두께는 5 Å 이상인,
    기판을 프로세싱하는 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950498B2 (en) 2017-05-31 2021-03-16 Applied Materials, Inc. Selective and self-limiting tungsten etch process
KR102484303B1 (ko) 2017-05-31 2023-01-02 어플라이드 머티어리얼스, 인코포레이티드 3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들
WO2019118684A1 (en) 2017-12-14 2019-06-20 Applied Materials, Inc. Methods of etching metal oxides with less etch residue
CN110914985B (zh) 2019-03-29 2021-04-27 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110914986B (zh) 2019-03-29 2021-05-14 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896670B (zh) 2019-03-29 2021-06-08 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896671B (zh) 2019-03-29 2021-07-30 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896672B (zh) 2019-03-29 2021-05-25 长江存储科技有限责任公司 三维存储器件及其制造方法
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
TW202115827A (zh) * 2019-09-26 2021-04-16 美商應用材料股份有限公司 選擇性和自我限制性之鎢蝕刻製程
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US20230232624A1 (en) * 2022-01-18 2023-07-20 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned isolation strips and methods for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100276743A1 (en) 2007-12-27 2010-11-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160343718A1 (en) 2015-05-20 2016-11-24 Sandisk Technologies Inc. Memory Hole Last Boxim

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3649512A (en) 1970-06-25 1972-03-14 Varian Associates Large area sputtering target electrode structure
DE3613018A1 (de) 1986-04-17 1987-10-22 Santos Pereira Ribeiro Car Dos Magnetron-zerstaeubungskathode
US6235632B1 (en) * 1998-01-13 2001-05-22 Advanced Micro Devices, Inc. Tungsten plug formation
KR100291330B1 (ko) 1998-07-02 2001-07-12 윤종용 반도체장치제조용스퍼터링설비및이를이용한스퍼터링방법
US6840427B2 (en) 2000-09-11 2005-01-11 Tosoh Smd, Inc. Method of manufacturing sputter targets with internal cooling channels
JP2002220661A (ja) 2001-01-29 2002-08-09 Sharp Corp スパッタリング装置に用いられるバッキングプレートおよびスパッタリング方法
TW200710243A (en) 2005-05-02 2007-03-16 Honeywell Int Inc Target assemblies, targets, backing plates, and methods of target cooling
US20070045108A1 (en) 2005-08-26 2007-03-01 Demaray Richard E Monolithic sputter target backing plate with integrated cooling passages
KR20090020210A (ko) * 2007-08-23 2009-02-26 삼성전자주식회사 반도체 소자의 게이트 구조물 형성 방법
JP2009158775A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
FR2933802B1 (fr) * 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
TWI427744B (zh) * 2010-09-01 2014-02-21 Macronix Int Co Ltd 具有二極體於記憶串列中的三維陣列記憶體架構
US8659944B2 (en) * 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
CN102569203A (zh) * 2010-12-20 2012-07-11 中国科学院微电子研究所 一种三维多值非挥发存储器的制备方法
US8865594B2 (en) * 2011-03-10 2014-10-21 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
KR20130024303A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8946082B2 (en) * 2011-09-16 2015-02-03 GlobalFoundries, Inc. Methods for forming semiconductor devices
JP2013065777A (ja) 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
KR20130066950A (ko) 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US20140061039A1 (en) 2012-09-05 2014-03-06 Applied Materials, Inc. Target cooling for physical vapor deposition (pvd) processing systems
KR102031179B1 (ko) * 2012-09-11 2019-11-08 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9252151B2 (en) * 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
KR102161814B1 (ko) * 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP6478813B2 (ja) * 2015-05-28 2019-03-06 東京エレクトロン株式会社 金属膜の成膜方法
US9449843B1 (en) * 2015-06-09 2016-09-20 Applied Materials, Inc. Selectively etching metals and metal nitrides conformally
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
WO2016172740A2 (en) * 2015-11-10 2016-10-27 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Etching reactants and plasma-free oxide etching processes using the same
SG11201803887SA (en) 2015-11-12 2018-06-28 Honeywell Int Inc Sputter target backing plate assemblies with cooling structures
TWI651787B (zh) 2016-04-07 2019-02-21 旺宏電子股份有限公司 半導體結構與其製造方法
US10325763B2 (en) 2017-01-20 2019-06-18 Applied Materials, Inc. Physical vapor deposition processing systems target cooling
KR102484303B1 (ko) 2017-05-31 2023-01-02 어플라이드 머티어리얼스, 인코포레이티드 3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들
KR20190104902A (ko) 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100276743A1 (en) 2007-12-27 2010-11-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160343718A1 (en) 2015-05-20 2016-11-24 Sandisk Technologies Inc. Memory Hole Last Boxim

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