KR102590436B1 - 선택적 및 자기-제한적 텅스텐 에칭 프로세스 - Google Patents

선택적 및 자기-제한적 텅스텐 에칭 프로세스 Download PDF

Info

Publication number
KR102590436B1
KR102590436B1 KR1020227013710A KR20227013710A KR102590436B1 KR 102590436 B1 KR102590436 B1 KR 102590436B1 KR 1020227013710 A KR1020227013710 A KR 1020227013710A KR 20227013710 A KR20227013710 A KR 20227013710A KR 102590436 B1 KR102590436 B1 KR 102590436B1
Authority
KR
South Korea
Prior art keywords
metal
layer
processing method
metal oxide
oxide layer
Prior art date
Application number
KR1020227013710A
Other languages
English (en)
Other versions
KR20220066391A (ko
Inventor
서스밋 싱하 로이
스리니바스 간디코타
프라밋 만나
아비짓 바수 말릭
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/583,749 external-priority patent/US10950498B2/en
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220066391A publication Critical patent/KR20220066391A/ko
Application granted granted Critical
Publication of KR102590436B1 publication Critical patent/KR102590436B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 디바이스들(예컨대, V-NAND)에서의 딥-에칭 방법들이 설명된다. 금속 층이 피처에 증착된다. 금속 층의 표면을 산화시키고 층별 방식으로 옥사이드를 에칭함으로써, 금속 층이 저온 원자 층 에칭에 의해 제거된다. 금속 층의 제거 후에, 피처들은 금속으로 충전된다.

Description

선택적 및 자기-제한적 텅스텐 에칭 프로세스
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스에서 갭 또는 피처(feature)를 충전하는 방법들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 텅스텐을 사용하여 3차원 반도체 디바이스들을 갭 충전(gap fill)하는 방법들에 관한 것이다.
[0002] 반도체 디바이스들이 설계 및 재료 컴포넌트 복잡성이 계속 증가함에 따라, 재료들의 선택적 제거는 반도체 디바이스들의 지속적인 스케일링 및 개선을 위해 중요해졌다. 선택적 원자 층 에칭(ALE; atomic layer etching)은 자기-제한적(self-limiting) 표면 반응들을 이용하는 정밀한 에칭 방법으로서 등장했다. 금속 옥사이드들(MOx)의 선택적 ALE는 다수의 반도체 기술들에 대해 특히 중요하지만, 이들 옥사이드 재료들의 고유한 안정성으로 인해 달성하기 어려울 수 있다.
[0003] V-NAND 또는 3D-NAND 구조들은 플래시 메모리 애플리케이션들에서 사용된다. V-NAND 디바이스들은 블록들로 배열된 많은 수의 셀들을 갖는 수직으로 적층된 NAND 구조들이다. 게이트-라스트(gate-last) 워드 라인 형성은 현재, 3D-NAND 제조하는 데 있어 메인스트림 프로세스 흐름이다. 워드 라인 형성 전에, 기판은 메모리 스트링에 의해 지지되는 층상(layered) 옥사이드 스택이다. 갭 공간은 CVD 또는 ALD를 사용하여 텅스텐에 의해 충전된다. 메모리 스택의 최상부/측벽은 또한 텅스텐으로 코팅된다. 텅스텐이 갭 공간의 내부에만 존재하고 각각의 텅스텐 충전물이 다른 텅스텐 충전물들과 완전히 분리되도록, 텅스텐은 에칭 프로세스(예컨대, 반응성 이온 에칭(RIE; reactive-ion etch) 프로세스 또는 라디칼-기반 에칭 프로세스)에 의해 스택의 최상부/측벽으로부터 제거된다. 그러나, 에칭 프로세스의 로딩 효과(loading effect)로 인해, 분리 에칭은 대개, 스택의 최상부에서부터 최하부에서 상이한 워드 라인 리세스를 초래한다. 이러한 차이는 옥사이드 스택 층들이 증가함에 따라 더욱 두드러진다.
[0004] 멀티-티어(multi-tier) VNAND 텅스텐 충전에서, 특히 매립된 워드 라인들에 텅스텐을 충전하는 데 난제들이 있다. 더 우수한 갭 충전을 생성하기 위해 증착-에칭 순환 기법들이 추구되고 있다. 그러나, 현재, 효과적인 텅스텐 갭 충전을 생성하는 어떠한 순환 증착-에칭 프로세스들도 이용가능하지 않다.
[0005] 이에 따라서, 특히 NAND 애플리케이션들에서, 텅스텐을 에칭하는 개선된 방법들이 필요하다.
[0006] 본 개시내용의 하나 이상의 실시예들은 기판을 프로세싱하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 프로세싱 방법은, 기판 상의 적어도 하나의 피처(feature)에 금속 층을 증착하는 단계; 금속 층 상에 금속 옥사이드 층을 형성하기 위해 제1 깊이까지 금속을 산화시키는 단계; 및 금속 옥사이드 층을 선택적으로 제거하기 위해 금속 옥사이드 층을 에칭하는 단계를 포함한다.
[0007] 본 개시내용의 부가적인 실시예들은 기판을 프로세싱하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 프로세싱 방법은, 기판 표면 상에 금속 층을 증착하는 단계 ―기판 표면은 기판 표면 상에 적어도 하나의 피처를 갖고, 적어도 하나의 피처는 기판 표면으로부터 최하부 표면까지의 피처 깊이로 연장되고, 적어도 하나의 피처는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가지며, 금속 층은 적어도 하나의 피처의 최하부 표면, 제1 측벽, 제2 측벽 및 기판 표면 상에 증착됨―; 및 금속 층 상에 금속 옥사이드 층을 형성하기 위해 제1 깊이까지 금속 층을 산화시키는 것 및 금속 옥사이드 층을 선택적으로 제거하기 위해 금속 옥사이드 층을 에칭하는 것을 포함하는 프로세스 사이클을 수행하는 단계를 포함한다.
[0008] 본 개시내용의 추가적인 실시예들은 기판을 프로세싱하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 기판을 프로세싱하는 방법은, 기판 상에 막 스택을 형성하는 단계 ―막 스택은 옥사이드 재료와 나이트라이드 재료의 복수의 교번하는 층들을 포함하고, 막 스택은 스택 두께를 가짐―; 막 스택 표면의 최상부로부터 최하부 표면까지의 깊이로 연장되는 개구를 형성하는 단계 ―개구는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가짐―; 선택적으로, 막 스택 표면 상에, 그리고 개구의 최하부 표면, 제1 측벽 및 제2 측벽 상에 장벽 층을 형성하는 단계 ―장벽 층은 약 20 Å 내지 약 50 Å 범위의 두께를 갖는 TiN을 포함함―; 금속 층이 개구를 충전하고 금속 층 두께로 막 스택의 최상부를 덮도록, 막 스택 상에 금속 층을 증착하는 단계; 및 반복적으로, 금속 옥사이드 층을 형성하기 위해 금속 층의 표면을 산화시키며 그리고 금속 층이 제거될 때까지 적어도 하나의 피처로부터 금속 옥사이드 층을 에칭하는 단계를 포함하며, 표면을 산화시키는 것은 O2에 대한 노출을 포함하고, 금속 옥사이드 층을 에칭하는 것은 할라이드 에천트에 대한 노출을 포함한다.
[0009] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 보다 상세한 설명은 실시예들을 참조로 하여 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하므로 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본 개시내용의 하나 이상의 실시예에 따른, 워드 라인들이 형성될 옥사이드 층들의 스택을 예시하고;
[0011] 도 2는 도 1의 옥사이드 층들의 스택 상에 형성된 금속 막을 예시하고;
[0012] 도 3a 및 도 3b는 본 개시내용의 하나 이상의 실시예에 따른 고온 산화 및 에칭 프로세스를 예시하고;
[0013] 도 4a 내지 도 4d는 본 개시내용의 하나 이상의 실시예에 따른 저온 산화 및 에칭 프로세스를 예시하며; 그리고
[0014] 도 5a 내지 도 5d는 본 개시내용의 하나 이상의 실시예에 따른 기판 피처의 단면도들을 예시한다.
[0015] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들을 가능하게 하고, 다양한 방식들로 실시 또는 수행될 수 있다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판" 및 "웨이퍼"라는 용어는 상호교환 가능하게 사용되며, 둘 모두는 프로세스가 작용하는 표면 또는 표면의 부분을 지칭한다. 또한, 문맥이 명확하게 달리 표시하지 않는 한, 기판에 대한 언급은 또한, 기판의 일부분만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어(bare) 기판, 그리고 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0017] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라 실리콘, 실리콘 옥사이드, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함(이에 제한되지 않음)한다. 기판들은 기판 표면을 연마(polish), 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 표면 자체에 대해 직접 막 프로세싱하는 것에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(underlayer)에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0018] 반도체 제작 프로세스들은 대개, 콘택들 또는 상호연결부들을 형성하기 위해 피처들, 이를테면, 비아들 또는 트렌치들(그러나, 이에 제한되지 않음) 내로의 금속들, 예컨대, 텅스텐(W)의 증착을 수반하였다. 금속들, 예컨대, 텅스텐(W)은 대개, CVD(chemical vapor deposition)를 사용하여 피처들 내로 증착되며, 이 CVD에서는 충전될 적어도 하나의 피처를 갖는 기판이 금속-함유 전구체 및 환원제에 노출되어 피처 내로 금속이 증착된다. 그러나, 디바이스들이 축소됨에 따라, 특히 진보된 로직 및 메모리 애플리케이션들에서, 피처들이 더 작아졌고 CVD에 의해 충전되기가 더 난제가 되었다.
[0019] 본 개시내용의 하나 이상의 실시예들은 유리하게, 3차원 구조의 갭들에 텅스텐 막을 증착하는 방법들을 제공한다. 본 개시내용의 일부 실시예들은 유리하게, 컨포멀(conformal) 텅스텐 옥사이드 막들을 증착하는 방법들 및 선택적 텅스텐 옥사이드 제거를 제공한다. 일부 실시예들은 유리하게, 옥사이드 스택의 최상부로부터 최하부까지 균일한 두께를 갖는 고품질 텅스텐 막들로 V-NAND의 측방향 피처들을 충전하기 위한 방법들을 제공한다. 하나 이상의 실시예들에서, 프로세싱 방법들은 유리하게, 플라즈마를 사용하지 않는다. 부가적으로, 하나 이상의 실시예들의 프로세싱 방법은 유리하게, 다른 딥-에칭(dep-etch) 기법들보다 더 제어된 레이트로 텅스텐을 선택적으로 제거한다.
[0020] 본 개시내용의 하나 이상의 실시예들은 고도로 컨포멀한 금속(예컨대, 텅스텐) 산화 및 고도로 선택적인 금속 옥사이드(예컨대, 텅스텐 옥사이드) 제거에 기반한 워드 라인 분리를 위한 방법들에 관한 것이다. 방법들은 고온 또는 저온 프로세스들을 사용할 수 있다.
[0021] 본 개시내용의 하나 이상의 실시예들은 더 우수한 갭 충전(gapfill)을 생성하기 위한 증착-에칭("딥-에칭") 순환 기법들에 관한 것이다. 하나 이상의 실시예들의 방법은 그러한 딥-에칭 순환 프로세스를 가능하게 한다. 부가적으로, 하나 이상의 실시예들에서, 금속, 예컨대, 텅스텐의 표면으로부터 자연 옥사이드가 제거되기 때문에, 반도체 디바이스들의 접촉 저항이 개선된다.
[0022] 도 1을 참조하면, 기판(10)은 기판(10) 상에 층들의 스택(12)을 갖는다. 기판(10)은 임의의 적절한 기판 재료일 수 있으며, 개별적인 층들 중 임의의 층과 동일한 재료인 것으로 제한되지 않는다. 예컨대, 일부 실시예들에서, 기판은 옥사이드, 나이트라이드 또는 금속 층이다. 스택(12)은 복수의 옥사이드 층들(14)을 가지며, 복수의 옥사이드 층들(14)은, 각각의 갭이 워드 라인을 형성하거나 또는 형성될 워드 라인을 위한 쉘(shell)을 형성하도록, 옥사이드 층들(14) 사이에 갭들(16)을 형성하기 위해 서로 이격된다. 스택(12)은 최상부(13) 및 측부들(15)을 갖는다.
[0023] 스택(12)은 임의의 적절한 수의 옥사이드 층들(14) 또는 갭들(16)을 가질 수 있다. 일부 실시예들에서, 동일한 수의 워드 라인들을 형성하기 위해 사용될 수 있는 약 10개, 20개, 30개, 40개, 50개, 60개, 70개, 80개, 90개 또는 100개 이상의 갭들(16)이 스택(12)에 형성된다. 갭들(16)의 수는 개별적인 옥사이드 층들(14) 모두를 연결하는 메모리 스트링(11)의 양측에서 측정된다. 일부 실시예들에서, 갭들(16)의 수는 2의 배수이다. 일부 실시예들에서, 갭들의 수는 2n과 동일하며, 여기서, n은 임의의 양의 정수이다. 일부 실시예들에서, 갭들(16)의 수는 약 96개이다.
[0024] 도 2에 예시된 바와 같이, 금속(20)이 스택(12) 상에 증착된다. 금속(20)은 워드 라인들(19)을 형성하도록 갭들(16)을 충전한다. 금속(20)이 금속 오버버든(overburden)(22)의 두께로 스택(12)의 최상부(13) 및 측부들(15)을 커버하도록, 금속(20)이 스택(12)의 모든 둘레에 형성된다. 오버버든(22)은 갭들(16) 외부에 증착되는 재료이다. 오버버든은 금속(20)을 증착하기 위해 사용되는 프로세스에 따라 임의의 적절한 두께로 이루어질 수 있다. 일부 실시예들에서, 오버버든(22)은 약 1 Å 내지 약 1000 Å 범위의 두께를 갖는다. 일부 실시예들에서, 오버버든(22)은 약 5 Å, 10 Å, 15 Å, 20 Å, 25 Å, 30 Å, 35 Å, 40 Å, 45 Å 또는 50 Å 이상의 두께를 갖는다.
[0025] 금속(20)은 워드 라인 애플리케이션들에서 사용되는 임의의 적절한 금속일 수 있다. 일부 특정 실시예들에서, 금속 막은 텅스텐을 포함한다. 일부 특정 실시예들에서, 금속 막은 텅스텐을 제외한다. 일부 특정 실시예들에서, 금속 막은 텅스텐을 필수적 요소로 하여 구성된다(consist essentially of). 이와 관련하여 사용되는 바와 같이, "텅스텐을 필수적 요소로 하여 구성된다"라는 용어는 원자 기준으로 벌크 금속 막의 조성(composition)의 약 95%, 98% 또는 99% 이상이 텅스텐임을 의미한다. 벌크 금속 막은, 다른 표면(예컨대, 옥사이드 표면)과 접촉할 수 있거나 또는 추가적인 프로세싱을 위해 개방된, 금속(20)의 표면 부분들을 제외하는데, 그 이유는 이들 영역들이 인접 재료와 어떤 소량의 원자 확산을 갖거나 또는 수소화물 말단(termination)과 같은 어떤 표면 모이어티를 가질 수 있기 때문이다.
[0026] 금속(20)은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 기법에 의해 증착될 수 있다. 금속(20)은 갭 공간 내부에 그리고 메모리 스택의 최상부/측벽에 증착된다.
[0027] 도 3a 및 도 3b를 참조하면, 저온 에칭 프로세스를 이용한 고온 산화가 예시된다. 도 3a에서, 금속(20)은 오버버든(22)의 두께 정도의 깊이까지 금속 옥사이드(25)로 산화된다. 실질적으로 모든 오버버든(22)이 1-단계 산화 프로세스에서 산화될 수 있다. 오버버든의 산화는 금속 오버버든(22)의 고도로 컨포멀한 산화를 형성하도록 예컨대 산화 가스 유동, 산화 가스 분압, 웨이퍼 온도, 및 프로세스 시간에 의해 영향을 받을 수 있다.
[0028] 산화 가스는 증착된 금속(20)과 반응할 수 있는 임의의 적절한 산화 가스일 수 있다. 적절한 산화 가스들은 O2, O3, H2O, H2O2, NO, NO2 또는 이들의 조합들을 포함(그러나, 이에 제한되지 않음)한다. 일부 실시예들에서, 산화 가스는 O2 또는 O3 중 하나 이상을 포함한다. 일부 실시예들에서, 산화 가스는 O2 또는 O3 중 하나 이상을 필수적 요소로 하여 구성된다. 이러한 방식으로 사용되는 바와 같이, "필수적 요소로 하여 구성된다"라는 용어는 산화 가스의 산화 성분의 약 95%, 98% 또는 99% 이상이 명시된 종(species)임을 의미한다. 산화 가스는 불활성, 희석제 또는 캐리어 가스를 포함할 수 있다. 예컨대, 산화 가스는 Ar, He 또는 N2 중 하나 이상과 공동-유동되거나 또는 이에 희석될 수 있다.
[0029] 일부 실시예들의 금속 옥사이드(25)는 텅스텐 옥사이드(WOx)를 포함한다. 일부 실시예들에서, 금속 옥사이드(25)는 산소를 포함할 수 있거나 또는 산소를 포함하지 않을 수 있는, 금속(20)의 유도체이다. 금속 막의 적절한 유도체들은 나이트라이드, 보라이드, 카바이드, 옥시나이트라이드, 옥시보라이드, 옥시카바이드, 카보나이트라이드, 보로카바이드, 보로나이트라이드, 보로카보나이트라이드, 보로옥시카보나이트라이드, 옥시카보나이트라이드, 보로옥시카바이드 및 보로옥시나이트라이드를 포함(그러나, 이에 제한되지 않음)한다. 당업자들은 증착된 금속 막이 금속 막에 대해 비-화학양론적인 양(non-stoichiometric amount)의 원자들을 가질 수 있다는 것을 이해할 것이다. 예컨대, WO로서 지정된 막은 상이한 양들의 텅스텐 및 산소를 가질 수 있다. WO 막은 예컨대 90 원자% 텅스텐일 수 있다. 텅스텐 옥사이드 막을 설명하기 위한 WO의 사용은, 막이 텅스텐 및 산소 원자들을 포함하며 그리고 막을 특정 조성으로 제한하는 것으로 간주되지 않아야 한다는 것을 의미한다. 일부 실시예들에서, 막은 지정된 원자들을 필수적 요소로 하여 구성된다. 예컨대, WO를 필수적 요소로 하여 구성된 막은 막의 조성의 약 95%, 98% 또는 99% 이상이 텅스텐 및 산소 원자들임을 의미한다.
[0030] 도 3a 및 도 3b에 의해 예시된 프로세스에서, 산화 프로세스는 고온에서 발생한다. 이와 관련하여 사용되는 바와 같이, "고온"이라는 용어는 약 400 ℃, 450 ℃, 500 ℃, 550 ℃, 600 ℃, 650 ℃, 700 ℃, 750 ℃, 800 ℃ 또는 850 ℃ 이상의 온도를 의미한다. 일부 실시예들에서, 산화 프로세스의 온도는 약 400 ℃ 내지 약 950 ℃ 범위, 또는 약 450 ℃ 내지 약 900 ℃ 범위, 또는 약 500 ℃ 내지 약 850 ℃ 범위이다.
[0031] 산화 프로세스 동안의 압력은 약 0.1 Torr 내지 약 760 Torr 범위일 수 있다. 프로세스 시간(노출 시간)은 약 0.1초 내지 12시간 범위일 수 있다. 압력 및 프로세스 시간은 산화 프로세스 동안의 온도에 의해 영향을 받을 수 있다.
[0032] 일부 실시예들에서, 오버버든(22)의 금속(20)은, 워드 라인들(19)을 형성하도록 금속(20)을 갭들(16)에 남겨 두면서, 스택(12)의 최상부(13) 및 측부들(15) 상에 금속 옥사이드(25)를 형성하도록 산화된다. 일부 실시예들에서, 갭(16) 내의 실질적으로 모든 금속(20)이 산화 후에 남아 있다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 모든"이라는 용어는 금속(20)이 스택(12)의 측부(15)의 ± 1 Å 이내로 산화되는 것을 의미한다.
[0033] 도 3b를 참조하면, 오버버든(22)으로부터 형성된 금속 옥사이드(25)는, 워드 라인들(19)로서 금속(20)을 갭들(14)에 남겨 두도록 스택(12)의 최상부(13) 및 측부들(15)로부터 에칭된다. 일부 실시예들의 에칭 프로세스는 금속(20)에 실질적으로 영향을 미치지 않으면서 금속 옥사이드(25)를 제거할 선택적 에칭 프로세스이다.
[0034] 일부 실시예들에서, 에천트는 금속 할라이드 에천트를 포함한다. 일부 실시예들의 에천트는 금속 할라이드 에천트를 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "금속 할라이드 에천트를 필수적 요소로 하여 구성된다"라는 용어는 특정된 금속 할라이드 에천트 종이 총 금속 할라이드 에천트 종의 95%, 98% 또는 99%(불활성, 희석제 또는 캐리어 가스를 포함하지 않음)를 구성함을 의미한다. 금속 할라이드 에천트는 금속 옥사이드(25)와 동일한 금속 종 또는 상이한 금속 종을 가질 수 있다. 일부 실시예들에서, 금속 할라이드 에천트는 금속 옥사이드(25)와 동일한 금속 종을 포함한다.
[0035] 일부 실시예들에서, 금속 할라이드 에천트는 염소를 필수적 요소로 하여 구성된 할로겐 원자들을 포함한다. 이와 관련하여 사용되는 바와 같이, "염소를 필수적 요소로 하여 구성된다"라는 용어는 원자 기준으로 염소가 금속 할라이드 에천트 내의 할로겐 원자들의 약 95%, 98% 또는 99% 이상을 구성한다는 것을 의미한다. 일부 실시예들에서, 금속 할라이드 에천트는 불소를 필수적 요소로 하여 구성된 할로겐 원자들을 포함한다. 이와 관련하여 사용되는 바와 같이, "불소를 필수적 요소로 하여 구성된다"라는 용어는 원자 기준으로 불소가 금속 할라이드 에천트 내의 할로겐 원자들의 약 95%, 98% 또는 99% 이상을 구성한다는 것을 의미한다.
[0036] 일부 실시예들에서, 금속 할라이드 에천트는 WF6, WCl5, WCl6 또는 텅스텐 옥시할라이드 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 할라이드 에천트는 WF6, WCl5 또는 WCl6 중 하나 이상을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "필수적 요소로 하여 구성된다"라는 용어는 명시된 종들이 몰 기준으로 금속 할라이드의 약 95%, 98% 또는 99% 이상을 구성한다는 것을 의미한다.
[0037] 일부 실시예들의 에칭 온도는 산화 동안의 온도보다 더 낮다. 일부 실시예들에서, 에칭 온도는 약 300 ℃ 내지 약 600 ℃ 범위, 또는 약 400 ℃ 내지 약 500 ℃ 범위이다. 일부 실시예들에서, 에칭 온도는 약 600 ℃, 550 ℃, 500 ℃, 450 ℃, 400 ℃ 또는 350 ℃ 이하이다. 일부 실시예들에서, 에칭 동안의 온도는 산화 동안의 온도보다 약 50 ℃, 75 ℃, 100 ℃, 125 ℃ 또는 150 ℃ 이상 더 낮다. 일부 실시예들에서, 산화 및 에칭 둘 모두는 약 300 ℃ 이상의 온도에서 발생한다.
[0038] 금속 옥사이드(25)를 에칭한 후에, 금속 오버버든(22)이 제거되고, 갭들(14)에 워드 라인들(19)로서 남아 있는 금속(20)은 스택(12)의 측부들(15)과 실질적으로 평평하다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 평평하다"라는 용어는 갭들(16) 내의 워드 라인들(19)이 스택(12)의 측부(15)의 ± 1 Å 내에 있음을 의미한다.
[0039] 도 3a 및 도 3b에 예시된 실시예는 고온 산화 ― 저온 에칭 프로세스를 도시한다. 도 4a 내지 도 4d에 예시된 실시예는 저온 산화 및 에칭 프로세스를 도시한다. 프로세스들 사이의 일부 차이들은 더 낮은 온도 산화 및 오버버든의 더 느린 제거를 포함(그러나, 이에 제한되지 않음)한다.
[0040] 스택(12)이 (도 2에서와 같이) 오버버든(22)이 형성되어 있는 상태로 금속(20)을 가진 후에, 오버버든의 제거는 원자 층 에칭 타입 프로세스에 의해 수행될 수 있다. 원자 층 에칭 프로세스는, 에칭될 표면을 개질(modify)한 다음 개질된 표면을 휘발시키거나 또는 제거하여서 아래의 새로운(new) 표면을 노출시키는 다수의 반복 프로세스들을 포함할 수 있다.
[0041] 도 4a를 참조하면, 오버버든(22)이 산화되어 오버버든(22)의 표면 상에 금속 옥사이드(25)를 형성한다. 산화 프로세스는, ALE(atomic layer etch) 프로세스가 발생할 수 있게 하기 위해 일부 변화들과 함께, 도 3a에 예시된 실시예와 동일한 시약들 및 파라미터들을 사용할 수 있다. 일부 실시예들의 산화 프로세스는 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 발생한다. 일부 실시예들에서, 산화는 약 500 ℃, 450 ℃, 400 ℃ 또는 350 ℃ 이하의 온도에서 발생한다. 저온 산화 프로세스 동안의 압력은 약 0.1 Torr 내지 약 760 Torr 범위일 수 있다. 프로세스 또는 노출 시간은 약 0.001초 내지 약 60초 범위일 수 있다. 원자 층 에칭 프로세스에서, 각각의 산화 및 에칭 프로세스는, 일단 활성 표면 사이트(active surface site)들이 반응되었다면, 프로세스가 정지(stop)된다는 점에서 자기-제한적이다. 예컨대, 일단 금속(20)의 활성 표면 사이트들 전부가 산화제에 노출되고 산화제와 반응하여 금속 옥사이드(25) 막을 형성하면, 어떠한 추가적인 산화도 쉽게 발생하지 않을 수 있다. 유사하게, 일단 에천트가 옥사이드 막을 제거하여 아래의 프레시(fresh) 금속(20)을 노출시켰다면, 에천트는 제거할 추가적인 옥사이드를 갖지 않는다.
[0042] 도 4b를 참조하면, 금속(20) 상의 금속 옥사이드(25)의 형성 후에, 스택(12)은 에천트에 노출된다. 에천트 및 에칭 조건들은, 도 3b와 관련하여 예시되고 설명된 것들과 동일할 수 있다. 금속(20) 상의 금속 옥사이드(25) 층은 도 3a 및 도 3b에 예시된 실시예보다 더 얇으므로, 에칭 프로세스는 더 적은 시간이 걸릴 것이다. 일부 실시예들에서, 에천트 프로세스 시간은 약 0.1초 내지 약 60초 범위이다.
[0043] 일부 실시예들에서, 산화 및 에칭 프로세스들 동안의 온도는 약 400 ℃ 이하의 온도에서 발생한다. 도 4b에 도시된 에칭 프로세스의 온도는, 스택(12)을 포함하는 기판이 프로세싱 챔버의 하나의 프로세스 구역으로부터 프로세싱 챔버의 다른 프로세스 구역으로 신속하게 이동되어 기판이 산화 및 에칭 조건들에 순차적으로 노출될 수 있도록, 도 4a의 산화 프로세스와 동일할 수 있다.
[0044] 이러한 타입의 ALE 프로세스는, 다양한 반응성 가스들(예컨대, 산화제 및 에천트)이 프로세싱 챔버의 별개의 구역들 내로 유동되고 기판이 구역들 사이에서 그리고 구역들 중에서 이동되는 공간적 ALE로 지칭될 수 있다. 상이한 프로세스 구역들은, 가스 상(gas phase)의 에천트와 산화제의 혼합을 방지하기 위해, 퍼지 가스 스트림들 및/또는 진공 스트림들 중 하나 이상을 포함하는 가스 커튼에 의해 분리된다. ALE 프로세스는 또한, 프로세싱 챔버가 산화제로 충전되고, 과잉 산화제 및 반응 생성물들 또는 부산물들을 제거하기 위해 퍼징되고, 에천트로 충전된 다음, 과잉 에천트 및 반응 생성물들 또는 부산물들을 제거하기 위해 퍼징되는 시간-도메인 프로세스에 의해 수행될 수 있다. 시간-도메인 프로세스에서, 기판은 정지 상태로 유지될 수 있다.
[0045] 도 4c 및 도 4d는, 각각, 금속 옥사이드(25)를 형성하기 위한 산화제 및 금속 옥사이드를 제거하기 위한 에천트에 대한 노출의 반복을 도시한다. 프로세스가 2개의 사이클들을 사용하는 것으로서 예시되지만, 당업자들은, 이것이 단지 표현일 뿐이며, 오버버든(22)을 제거하고 워드 라인들(19)로서 금속(20)을 갭들(16)에 남겨 두기 위해 2개 초과의 사이클들이 사용될 수 있다는 것을 이해할 것이다.
[0046] 일부 실시예들에서, 장벽 층이 금속(20)의 증착 전에 옥사이드 층들(14) 상에 형성된다. 장벽 층은 임의의 적절한 장벽 재료일 수 있다. 일부 실시예들에서, 장벽 층은 티타늄 나이트라이드를 포함한다. 일부 실시예들에서, 장벽 층은 티타늄 나이트라이드를 필수적 요소로 하여 구성된다. 이러한 방식으로 사용되는 바와 같이, "티타늄 나이트라이드를 필수적 요소로 하여 구성된다"라는 용어는 장벽 층의 조성이 원자 기준으로 약 95%, 98% 또는 99% 이상의 티타늄 및 질소 원자들임을 의미한다. 장벽 층의 두께는 임의의 적절한 두께일 수 있다. 일부 실시예들에서, 장벽 층은 약 20 Å 내지 약 50 Å 범위의 두께를 갖는다.
[0047] 도 5a 내지 도 5d는 피처(110)를 갖는 기판(100)의 부분 단면도들을 도시하고, 본 개시내용의 하나 이상의 실시예들에 따른 원자 층 에칭 프로세스를 상세화한다. 도면들은 예시 목적들을 위해 단일 피처를 갖는 기판들을 도시하지만, 당업자들은 하나 초과의 피처가 있을 수 있다는 것을 이해할 것이다. 피처(110)의 형상은 트렌치들 및 원통형 비아들을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, "피처"라는 용어는 임의의 의도적인 표면 불규칙성을 의미한다. 피처들의 적절한 예들은, 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들, 최상부 및 2개의 측벽들을 갖는 피크들을 포함(그러나, 이에 제한되지 않음)한다. 피처들은 임의의 적절한 종횡비(피처의 깊이 대 피처의 폭의 비)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1 또는 40:1 이상이다.
[0048] 기판(100)은 기판 표면(120)을 갖는다. 적어도 하나의 피처(110)는 기판 표면(120)에 개구를 형성한다. 적어도 하나의 피처(110)는 기판 표면(120)으로부터 최하부 표면(112)까지의 피처 깊이(Df)로 연장된다. 적어도 하나의 피처(110)는, 적어도 하나의 피처(110)의 폭(W)을 정의하는, 제1 측벽(114) 및 제2 측벽(116)을 갖는다. 측벽들(114, 116) 및 최하부(112)에 의해 형성된 개방 영역은 또한, 갭으로 지칭된다. 하나 이상의 실시예들에서, 폭(W)은 적어도 하나의 피처(110)의 깊이(D1)를 따라 균질하다. 다른 실시예들에서, 폭(W)은 적어도 하나의 피처(110)의 최하부 표면(112)에서의 폭(W)보다 적어도 하나의 피처(110)의 최상부에서 더 크다.
[0049] 하나 이상의 실시예들에서, 기판(100)은 반도체 기판(102) 상에 증착된 나이트라이드 재료(104) 및 옥사이드 재료(106)의 복수의 교번하는 층들을 포함하는 막 스택이다.
[0050] 반도체 기판(102)은 임의의 적절한 기판 재료일 수 있다. 하나 이상의 실시예들에서, 반도체 기판(102)은 반도체 재료, 예컨대, 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 인듐 인산염(InP), 인듐 갈륨 비소(InGaAs), 인듐 알루미늄 비소(InAlAs), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 구리 인듐 갈륨 셀레나이드(CIGS), 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 반도체 기판(102)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As), 인듐(In), 인(P), 구리(Cu) 또는 셀레늄(Se) 중 하나 이상을 포함한다. 기판(102)이 형성될 수 있는 재료들의 몇몇 예들이 본원에서 설명되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 구축될 수 있는 기초(foundation) 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0051] 하나 이상의 실시예들에서, 적어도 하나의 피처(110)는 메모리 홀 또는 워드 라인 슬릿을 포함한다. 이에 따라서, 하나 이상의 실시예들에서, 기판(100)은 메모리 디바이스 또는 로직 디바이스, 예컨대, NAND, V-NAND, DRAM 등을 포함한다.
[0052] 본원에서 사용되는 바와 같이, "3D NAND"라는 용어는 메모리 셀들이 다수의 층들로 적층된 일종의 전자(솔리드-스테이트) 비-휘발성 컴퓨터 저장 메모리를 지칭한다. 3D NAND 메모리는 일반적으로, 플로팅-게이트 트랜지스터들을 포함하는 복수의 메모리 셀들을 포함한다. 통상적으로, 3D NAND 메모리 셀들은 비트 라인 주위에 3차원으로 배열된 복수의 NAND 메모리 구조들을 포함한다.
[0053] 본원에서 사용되는 바와 같이, "동적 랜덤 액세스 메모리" 또는 "DRAM"이라는 용어는 커패시터 상에 전하 없음(즉, 이진 0) 또는 전하 패킷(즉, 이진 1)을 저장함으로써 데이텀 비트(datum bit)를 저장하는 메모리 셀을 지칭한다. 전하는 액세스 트랜지스터를 통해 커패시터 상에 게이팅되고, 동일한 트랜지스터를 턴 온함으로써 그리고 트랜지스터 출력 상의 상호연결 라인 상에서 전하 패킷을 덤핑하여 생성된 전압 섭동을 관찰함으로써 감지된다. 따라서, 단일 DRAM 셀은 하나의 트랜지스터와 하나의 커패시터로 만들어진다.
[0054] 도 5b를 참조하면, 금속 층(124)이 적어도 하나의 피처(110)에 증착된다. 하나 이상의 실시예들에서, 금속 층(124)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 코발트(Co) 또는 몰리브데넘(Mo) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 금속 층(124)은 텅스텐(W) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 금속 층(124)은 오버버든(126)을 갖게 증착된다. 일부 실시예들에서, 컨포멀 라이너(122)가 금속 층(124)의 증착 전에 적어도 하나의 피처(110)에 증착된다. 컨포멀 라이너(122)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 컨포멀 라이너(122)는 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN) 중 하나 이상을 포함한다.
[0055] 도 5c를 참조하면, 오버버든(126)을 갖는 금속 층(124) 및 선택적으로 컨포멀 라이너(122)가 증착된 후에, 오버버든(126)의 제거는 원자 층 에칭 타입 프로세스에 의해 수행될 수 있다. 원자 층 에칭 프로세스는, 에칭될 표면을 개질한 다음 개질된 표면을 휘발시키거나 또는 제거하여서 아래의 새로운 표면을 노출시키는 다수의 반복 프로세스들을 포함할 수 있다.
[0056] 도 5c를 참조하면, 오버버든(126)이 산화되어 오버버든(126)의 표면 상에 금속 옥사이드 층(128)이 형성된다. 하나 이상의 실시예들에서, 금속 층(122)은 오버버든(126)의 두께 정도의 깊이까지 금속 옥사이드 층(128)으로 산화된다. 실질적으로 모든 오버버든(126)이 1-단계 산화 프로세스에서 산화될 수 있다. 오버버든(126)의 산화는 금속 오버버든(126)의 고도로 컨포멀한 산화를 형성하도록 예컨대 산화 가스 유동, 산화 가스 분압, 웨이퍼 온도, 및 프로세스 시간에 의해 영향을 받을 수 있다.
[0057] 하나 이상의 실시예들에서, 산화 가스는 증착된 금속 층(122)과 반응할 수 있는 임의의 적절한 산화 가스이다. 적절한 산화 가스들은 O2, O3, H2O, H2O2, NO, NO2 또는 이들의 조합들을 포함(그러나, 이에 제한되지 않음)한다. 일부 실시예들에서, 산화 가스는 O2 또는 O3 중 하나 이상을 포함한다. 일부 실시예들에서, 산화 가스는 O2 또는 O3 중 하나 이상을 필수적 요소로 하여 구성된다. 이러한 방식으로 사용되는 바와 같이, "필수적 요소로 하여 구성된다"라는 용어는 산화 가스의 산화 성분의 약 95%, 98% 또는 99% 이상이 명시된 종임을 의미한다. 산화 가스는 불활성, 희석제 또는 캐리어 가스를 포함할 수 있다. 예컨대, 산화 가스는 Ar, He 또는 N2 중 하나 이상과 공동-유동되거나 또는 이에 희석될 수 있다.
[0058] 일부 실시예들의 금속 옥사이드 층(128)은 텅스텐 옥사이드(WOx)를 포함한다. 일부 실시예들에서, 금속 옥사이드 층(128)은 산소를 포함할 수 있거나 또는 산소를 포함하지 않을 수 있는, 금속 층(122)의 유도체이다. 금속 층(122)의 적절한 유도체들은 나이트라이드, 보라이드, 카바이드, 옥시나이트라이드, 옥시보라이드, 옥시카바이드, 카보나이트라이드, 보로카바이드, 보로나이트라이드, 보로카보나이트라이드, 보로옥시카보나이트라이드, 옥시카보나이트라이드, 보로옥시카바이드 및 보로옥시나이트라이드를 포함(그러나, 이에 제한되지 않음)한다. 당업자들은 증착된 금속 층(122)이 금속 막에 대해 비-화학양론적인 양의 원자들을 가질 수 있다는 것을 이해할 것이다. 예컨대, WO로서 지정된 금속 층(122)은 상이한 양들의 텅스텐 및 산소를 가질 수 있다. WO 막은 예컨대 90 원자% 텅스텐일 수 있다. 텅스텐 옥사이드 막을 설명하기 위한 WO의 사용은, 막이 텅스텐 및 산소 원자들을 포함하며 그리고 막을 특정 조성으로 제한하는 것으로 간주되지 않아야 한다는 것을 의미한다. 일부 실시예들에서, 막은 지정된 원자들을 필수적 요소로 하여 구성된다. 예컨대, WO를 필수적 요소로 하여 구성된 막은 막의 조성의 약 95%, 98% 또는 99% 이상이 텅스텐 및 산소 원자들임을 의미한다.
[0059] 도 5a 내지 도 5d에 의해 예시된 프로세스에서, 산화 프로세스가 고온에서 발생하여서, 산화는 열 산화 또는 급속 열 산화 또는 스파이크 어닐링 프로세스이다. 이와 관련하여 사용되는 바와 같이, "고온"이라는 용어는 약 400 ℃, 450 ℃, 500 ℃, 550 ℃, 600 ℃, 650 ℃, 700 ℃, 750 ℃, 800 ℃ 또는 850 ℃ 이상의 온도를 의미한다. 일부 실시예들에서, 산화 프로세스의 온도는 약 400 ℃ 내지 약 950 ℃ 범위, 또는 약 450 ℃ 내지 약 900 ℃ 범위, 또는 약 500 ℃ 내지 약 850 ℃ 범위이다.
[0060] 하나 이상의 실시예들에서, 산화 프로세스 동안의 압력은 약 0.1 Torr 내지 약 760 Torr 범위이다. 프로세스 시간(노출 시간)은 약 0.1초 내지 12시간 범위일 수 있다. 압력 및 프로세스 시간은 산화 프로세스 동안의 온도에 의해 영향을 받을 수 있다.
[0061] 일부 실시예들에서, 오버버든(126)의 금속 층(124)은, 적어도 하나의 피처(110)에 금속 층(124)을 남겨 두면서, 적어도 하나의 피처(110)의 최상부(130) 및 측부들(132) 상에 금속 옥사이드 층(128)을 형성하도록 산화된다. 일부 실시예들에서, 적어도 하나의 피처(110) 내의 실질적으로 모든 금속 층(124)은 산화 후에 남아 있다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 모든"이라는 용어는 금속 층(124)이 적어도 하나의 피처(110)의 측부(132)의 ± 1 Å 이내로 산화되는 것을 의미한다.
[0062] 도 5d를 참조하면, 오버버든(126)으로부터 형성된 금속 옥사이드 층(128)은 금속 층(124)을 남겨 두도록 최상부(130) 및 측부들(132)로부터 에칭된다. 일부 실시예들의 에칭 프로세스는 금속 층(124)에 실질적으로 영향을 미치지 않으면서 금속 옥사이드 층(128)을 제거할 선택적 에칭 프로세스이다.
[0063] 일부 실시예들에서, 에천트는 금속 할라이드 에천트를 포함한다. 일부 실시예들의 에천트는 금속 할라이드 에천트를 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "금속 할라이드 에천트를 필수적 요소로 하여 구성된다"라는 용어는 특정된 금속 할라이드 에천트 종이 총 금속 할라이드 에천트 종의 95%, 98% 또는 99%(불활성, 희석제 또는 캐리어 가스를 포함하지 않음)를 구성함을 의미한다. 금속 할라이드 에천트는 금속 옥사이드 층(128)과 동일한 금속 종 또는 상이한 금속 종을 가질 수 있다. 일부 실시예들에서, 금속 할라이드 에천트는 금속 옥사이드 층(128)과 동일한 금속 종을 포함한다.
[0064] 일부 실시예들에서, 금속 할라이드 에천트는 염소를 필수적 요소로 하여 구성된 할로겐 원자들을 포함한다. 다른 실시예들에서, 금속 할라이드 에천트는 불소를 필수적 요소로 하여 구성된 할로겐 원자들을 포함한다. 이와 관련하여 사용되는 바와 같이, "불소를 필수적 요소로 하여 구성된다"라는 용어는 원자 기준으로 불소가 금속 할라이드 에천트 내의 할로겐 원자들의 약 95%, 98% 또는 99% 이상을 구성한다는 것을 의미한다.
[0065] 일부 실시예들에서, 금속 할라이드 에천트는 WF6, WCl5, WCl6 또는 텅스텐 옥시할라이드 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 할라이드 에천트는 WF6, WCl5, WCl6 또는 텅스텐 옥시할라이드 중 하나 이상을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "필수적 요소로 하여 구성된다"라는 용어는 명시된 종들이 몰 기준으로 금속 할라이드의 약 95%, 98% 또는 99% 이상을 구성한다는 것을 의미한다.
[0066] 일부 실시예들의 에칭 온도는 산화 동안의 온도보다 더 낮다. 일부 실시예들에서, 에칭 온도는 약 100 ℃ 내지 약 600 ℃ 범위, 또는 약 100 ℃ 내지 약 500 ℃ 범위이다. 일부 실시예들에서, 에칭 온도는 약 600 ℃, 550 ℃, 500 ℃, 450 ℃, 400 ℃ 또는 350 ℃ 이하이다. 일부 실시예들에서, 에칭 동안의 온도는 산화 동안의 온도보다 약 50 ℃, 75 ℃, 100 ℃, 125 ℃ 또는 150 ℃ 이상 더 낮다. 일부 실시예들에서, 에칭은 약 300 ℃에서 발생한다. 일부 실시예들에서, 산화 및 에칭 둘 모두는 약 400 ℃ 이상의 온도에서 발생한다.
[0067] 일부 실시예들의 산화 프로세스는 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 발생한다. 일부 실시예들에서, 산화는 약 500 ℃, 450 ℃, 400 ℃ 또는 350 ℃ 이하의 온도에서 발생한다. 저온 산화 프로세스 동안의 압력은 약 0.1 Torr 내지 약 760 Torr 범위일 수 있다. 프로세스 또는 노출 시간은 약 0.001초 내지 약 60초 범위일 수 있다. 원자 층 에칭 프로세스에서, 각각의 산화 및 에칭 프로세스는, 일단 활성 표면 사이트들이 반응되었다면, 프로세스가 정지된다는 점에서 자기-제한적이다. 예컨대, 일단 금속 층(124)의 활성 표면 사이트들 전부가 산화제에 노출되고 산화제와 반응하여 금속 옥사이드 층(128)을 형성하면, 어떠한 추가적인 산화도 쉽게 발생하지 않을 수 있다. 유사하게, 일단 에천트가 금속 옥사이드 층(128)을 제거하여 아래의 프레시 금속 층(124)을 노출시켰다면, 에천트는 제거할 추가적인 옥사이드를 갖지 않는다.
[0068] 도 5d를 참조하면, 금속 층(124) 상의 금속 옥사이드 층(128)의 형성 후에, 기판(102)은 에천트에 노출된다. 에천트 및 에칭 조건들은, 위에서 예시되고 설명된 것들과 동일할 수 있다. 일부 실시예들에서, 에천트 프로세스 시간은 약 0.1초 내지 약 60초 범위이다.
[0069] 하나 이상의 실시예들에서, 이러한 타입의 ALE 프로세스는, 다양한 반응성 가스들(예컨대, 산화제 및 에천트)이 프로세싱 챔버의 별개의 구역들 내로 유동되고 기판이 구역들 사이에서 그리고 구역들 중에서 이동되는 공간적 ALE로 지칭될 수 있다. 상이한 프로세스 구역들은, 가스 상의 에천트와 산화제의 혼합을 방지하기 위해, 퍼지 가스 스트림들 및/또는 진공 스트림들 중 하나 이상을 포함하는 가스 커튼에 의해 분리된다. ALE 프로세스는 또한, 프로세싱 챔버가 산화제로 충전되고, 과잉 산화제 및 반응 생성물들 또는 부산물들을 제거하기 위해 퍼징되고, 에천트로 충전된 다음, 과잉 에천트 및 반응 생성물들 또는 부산물들을 제거하기 위해 퍼징되는 시간-도메인 프로세스에 의해 수행될 수 있다. 시간-도메인 프로세스에서, 기판은 정지 상태로 유지될 수 있다.
[0070] 금속 옥사이드(128)를 에칭한 후에, 프로세스는 반복되는데, 금속 층(124)이 산화되어 금속 옥사이드 층(128)이 형성되고, 그런 다음, 이러한 금속 옥사이드 층(128)이 에칭되어 옥사이드 층이 제거된다. 프로세스가 단일 사이클을 사용하는 것으로서 예시되지만, 당업자들은, 이것이 단지 표현일 뿐이며, 금속 층(124)을 제거하기 위해 2개 초과의 많은 사이클들이 사용될 수 있다는 것을 이해할 것이다. 하나 이상의 실시예들에서, 프로세스는 n 회의 프로세스 사이클들로 반복된다. 하나 이상의 실시예들에서, n은 약 2 내지 약 2000 범위의 수이다. 다른 실시예들에서, n은 약 10 초과, 약 25 초과, 약 50 초과, 약 75 초과 또는 약 100 초과의 수이다.
[0071] 도 5d에 예시된 바와 같이, 금속 층(124)이 적어도 하나의 피처(110)로부터 선택적으로 제거될 때까지, 프로세스는 층별-형 방법(layer-by-layer-like method)으로 완료된다. 일부 실시예들에서, 예시된 바와 같이, 컨포멀 라이너(122)는 남아 있다. 예시되지 않은 다른 실시예들에서, 컨포멀 라이너(122)가 적어도 하나의 피처로부터 부분적으로 또는 완전히 제거되도록 컨포멀 라이너(122)는 에칭된다. 하나 이상의 실시예들에서, 금속 층(124)은 유전체 재료들(예컨대, 실리콘 옥사이드, 실리콘 나이트라이드 층들(104, 106))이 영향을 받지 않도록 선택적으로 제거된다.
[0072] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0073] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (18)

  1. 기판 상의 적어도 하나의 피처(feature)에 컨포멀 라이너(conformal liner)를 증착하는 단계 ―상기 컨포멀 라이너는 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN) 중 하나 이상을 포함함―;
    상기 적어도 하나의 피처 내의 상기 컨포멀 라이너 상에 금속 층을 증착하는 단계 ―상기 금속 층은 금속을 포함함―;
    상기 금속 층 상에 금속 옥사이드 층을 형성하기 위해 제1 깊이까지 상기 금속을 산화시키는 단계; 및
    상기 금속 옥사이드 층을 선택적으로 제거하기 위해 상기 금속 옥사이드 층을 에칭하는 단계
    를 포함하는,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 금속은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 코발트(Co) 또는 몰리브데넘(Mo) 중 하나 이상을 포함하는,
    프로세싱 방법.
  3. 제2 항에 있어서,
    상기 금속은 텅스텐(W)을 포함하는,
    프로세싱 방법.
  4. 제1 항에 있어서,
    상기 금속 옥사이드 층은 텅스텐 옥사이드(WO)를 포함하는,
    프로세싱 방법.
  5. 제1 항에 있어서,
    상기 금속을 산화시키는 단계는 400 ℃ 이상의 온도에서 발생하는,
    프로세싱 방법.
  6. 제1 항에 있어서,
    상기 금속 옥사이드 층을 에칭하는 단계는 약 100 ℃ 내지 약 500 ℃ 범위의 온도에서 발생하는,
    프로세싱 방법.
  7. 제1 항에 있어서,
    상기 금속 옥사이드 층을 에칭하는 단계는 상기 금속 옥사이드 층을 금속 할라이드 에천트에 노출시키는 단계를 포함하는,
    프로세싱 방법.
  8. 제7 항에 있어서,
    상기 금속 할라이드 에천트는 WF6, WCl5, WCl6 또는 텅스텐 옥시할라이드 중 하나 이상을 포함하는,
    프로세싱 방법.
  9. 기판 상의 적어도 하나의 피처에 컨포멀 라이너를 증착하는 단계 ―상기 컨포멀 라이너는 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN) 중 하나 이상을 포함함―;
    상기 적어도 하나의 피처의 상기 컨포멀 라이너 상에 금속 층을 증착하는 단계 ―상기 적어도 하나의 피처는 상기 기판 표면으로부터 최하부 표면까지의 피처 깊이로 연장되고, 상기 적어도 하나의 피처는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가지며, 상기 금속 층은 상기 적어도 하나의 피처의 상기 최하부 표면, 상기 제1 측벽, 상기 제2 측벽 및 상기 기판 표면 상에 증착됨―; 및
    상기 금속 층 상에 금속 옥사이드 층을 형성하기 위해 제1 깊이까지 상기 금속 층을 산화시키는 것 및 상기 금속 옥사이드 층을 선택적으로 제거하기 위해 상기 금속 옥사이드 층을 에칭하는 것을 포함하는 프로세스 사이클을 수행하는 단계
    를 포함하는,
    프로세싱 방법.
  10. 제9 항에 있어서,
    상기 금속 층은 텅스텐(W)을 포함하고, 상기 금속 옥사이드 층은 텅스텐 옥사이드(WO)를 포함하는,
    프로세싱 방법.
  11. 제9 항에 있어서,
    상기 금속 층을 증착하는 단계 전에 상기 적어도 하나의 피처에 컨포멀 라이너를 증착하는 단계를 더 포함하며, 상기 컨포멀 라이너는 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN) 중 하나 이상을 포함하는,
    프로세싱 방법.
  12. 제9 항에 있어서,
    상기 금속 층을 산화시키는 단계는 400 ℃ 이상의 온도에서 발생하는,
    프로세싱 방법.
  13. 제9 항에 있어서,
    상기 금속 옥사이드 층을 에칭하는 단계는 약 100 ℃ 내지 약 500 ℃ 범위의 온도에서 발생하는,
    프로세싱 방법.
  14. 제9 항에 있어서,
    상기 금속 옥사이드 층을 에칭하는 단계는, WF6, WCl5, WCl6 또는 텅스텐 옥시할라이드 중 하나 이상을 포함하는 금속 할라이드 에천트에 상기 금속 옥사이드 층을 노출시키는 단계를 포함하는,
    프로세싱 방법.
  15. 제9 항에 있어서,
    상기 프로세스 사이클을 n 회 반복하는 단계를 더 포함하는,
    프로세싱 방법.
  16. 제9 항에 있어서,
    상기 금속 층을 산화시키는 것은 상기 금속 층의 표면을 산소(O2)에 노출시키는 것을 포함하는,
    프로세싱 방법.
  17. 제9 항에 있어서,
    상기 기판은 복수의 교번하는 옥사이드 및 나이트라이드 층들을 포함하는,
    프로세싱 방법.
  18. 기판을 프로세싱하는 방법으로서,
    기판 상에 막 스택을 형성하는 단계 ―상기 막 스택은 옥사이드 재료와 나이트라이드 재료의 복수의 교번하는 층들을 포함하고, 상기 막 스택은 스택 두께를 가짐―;
    막 스택 표면의 최상부로부터 최하부 표면까지의 깊이로 연장되는 개구를 형성하는 단계 ―상기 개구는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가짐―;
    상기 막 스택 표면 상에, 그리고 상기 개구의 상기 최하부 표면, 상기 제1 측벽 및 상기 제2 측벽 상에 컨포멀 라이너를 증착하는 단계 ―상기 컨포멀 라이너는 TiN 또는 TaN 중 하나 이상을 포함함―;
    금속 층이 상기 개구를 충전(fill)하고 금속 층 두께로 상기 막 스택의 상기 최상부를 덮도록, 상기 컨포멀 라이너 상에 상기 금속 층을 증착하는 단계; 및
    반복적으로, 금속 옥사이드 층을 형성하기 위해 상기 금속 층의 표면을 산화시키며 그리고 상기 금속 층이 제거될 때까지 적어도 하나의 피처로부터 상기 금속 옥사이드 층을 에칭하는 단계
    를 포함하며,
    상기 표면을 산화시키는 것은 O2에 대한 노출을 포함하고, 상기 금속 옥사이드 층을 에칭하는 것은 할라이드 에천트에 대한 노출을 포함하는,
    기판을 프로세싱하는 방법.
KR1020227013710A 2019-09-26 2020-09-25 선택적 및 자기-제한적 텅스텐 에칭 프로세스 KR102590436B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/583,749 2019-09-26
US16/583,749 US10950498B2 (en) 2017-05-31 2019-09-26 Selective and self-limiting tungsten etch process
PCT/US2020/052703 WO2021062145A1 (en) 2019-09-26 2020-09-25 Selective and self-limiting tungsten etch process

Publications (2)

Publication Number Publication Date
KR20220066391A KR20220066391A (ko) 2022-05-24
KR102590436B1 true KR102590436B1 (ko) 2023-10-16

Family

ID=75166445

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227013710A KR102590436B1 (ko) 2019-09-26 2020-09-25 선택적 및 자기-제한적 텅스텐 에칭 프로세스

Country Status (4)

Country Link
JP (1) JP7362911B2 (ko)
KR (1) KR102590436B1 (ko)
TW (1) TW202115827A (ko)
WO (1) WO2021062145A1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018222443A1 (en) * 2017-05-31 2018-12-06 Applied Materials, Inc. Methods for wordline separation in 3d-nand devices
KR102474184B1 (ko) 2017-09-05 2022-12-02 어플라이드 머티어리얼스, 인코포레이티드 서브-옥사이드들로부터의 자기-정렬 구조들

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176857B2 (ja) * 1996-12-04 2001-06-18 芝浦メカトロニクス株式会社 半導体装置の製造方法
JP2004128395A (ja) * 2002-10-07 2004-04-22 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US8980763B2 (en) * 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
KR102592325B1 (ko) * 2016-07-14 2023-10-20 삼성전자주식회사 알루미늄 화합물과 이를 이용한 박막 형성 방법 및 집적회로 소자의 제조 방법
US20180033798A1 (en) * 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-volatile memory with reduced variations in gate resistance
KR20190047139A (ko) * 2016-09-30 2019-05-07 어플라이드 머티어리얼스, 인코포레이티드 자가-정렬 비아들을 형성하는 방법들
US10229826B2 (en) * 2016-10-21 2019-03-12 Lam Research Corporation Systems and methods for forming low resistivity metal contacts and interconnects by reducing and removing metallic oxide
US10770349B2 (en) * 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US11315943B2 (en) * 2017-09-05 2022-04-26 Applied Materials, Inc. Bottom-up approach to high aspect ratio hole formation in 3D memory structures
CN111566786B (zh) * 2017-12-14 2024-03-15 应用材料公司 蚀刻金属氧化物而蚀刻残留物较少的方法
KR20190104902A (ko) * 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018222443A1 (en) * 2017-05-31 2018-12-06 Applied Materials, Inc. Methods for wordline separation in 3d-nand devices
KR102474184B1 (ko) 2017-09-05 2022-12-02 어플라이드 머티어리얼스, 인코포레이티드 서브-옥사이드들로부터의 자기-정렬 구조들

Also Published As

Publication number Publication date
KR20220066391A (ko) 2022-05-24
TW202115827A (zh) 2021-04-16
JP2022548979A (ja) 2022-11-22
WO2021062145A1 (en) 2021-04-01
JP7362911B2 (ja) 2023-10-17

Similar Documents

Publication Publication Date Title
US20220328318A1 (en) Deposition method
US10886172B2 (en) Methods for wordline separation in 3D-NAND devices
US11217532B2 (en) Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
KR102526836B1 (ko) 코발트계 인터커넥트 및 그의 제조 방법
KR101631783B1 (ko) 컨포멀한 금속 실리사이드 막들을 형성하는 방법
US20090032949A1 (en) Method of depositing Tungsten using plasma-treated tungsten nitride
TWI784036B (zh) 層形成方法
KR101169395B1 (ko) 상변화층의 표면처리공정을 포함하는 상변화 메모리 소자의제조방법
US10950498B2 (en) Selective and self-limiting tungsten etch process
KR102590436B1 (ko) 선택적 및 자기-제한적 텅스텐 에칭 프로세스
US7704878B2 (en) Contact spacer formation using atomic layer deposition
CN112103296A (zh) 半导体结构的制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant