KR102474184B1 - 서브-옥사이드들로부터의 자기-정렬 구조들 - Google Patents

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Abstract

자기-정렬 구조를 생성하는 방법들이 설명된다. 방법들은, 기판 피처에 금속 서브-옥사이드 막을 형성하고, 서브-옥사이드 막을 산화시켜서, 금속 옥사이드를 포함하는 자기-정렬 구조를 형성하는 단계를 포함한다. 일부 실시예들에서, 금속 막이 증착된 후에 처리되어 금속 서브-옥사이드 막이 형성된다. 일부 실시예들에서, 금속 서브-옥사이드 막을 형성하기 위한 금속 막의 처리 및 증착의 프로세스는 미리 결정된 깊이의 금속 서브-옥사이드 막이 기판 피처 내에 형성될 때까지 반복된다.

Description

서브-옥사이드들로부터의 자기-정렬 구조들
[0001] 본 개시내용은 일반적으로, 박막들을 증착 및 프로세싱하는 방법들에 관한 것이다. 특히, 본 개시내용은 자기-정렬 구조들을 생성하기 위한 프로세스들에 관한 것이다.
[0002] 자기-정렬 금속 옥사이드 필러(pillar)들은 갭-충전된 금속 막들의 산화를 통해 형성될 수 있다. ALD에 의해 트렌치들 또는 홀들의 구조 상에 금속이 증착된 후에, 금속이 산화되어 금속 옥사이드들이 형성되며, 산화 동안의 부피 팽창은 홀들 또는 트렌치들 밖으로 필러를 밀어낸다. 필러들은 상향식으로 선택적으로 금속으로부터만 성장된다.
[0003] 그러나, 금속 옥사이드 컬럼(column)들을 형성하기 위한 금속의 급속한 부피 팽창으로 인해, 이 프로세스를 사용하는 데 있어서 일부 난제들이 있다. 첫 번째로, 응력의 급속한 변화들은 때때로 고유 구조의 열화를 초래한다. 이는 CD가 작은 경우 때때로 높은 컬럼들의 휨을 초래할 수 있다. 두 번째로, 부피의 급속한 변화는 때때로 금속 옥사이드 필러와 기판 사이의 접착 문제들을 초래한다. 세 번째로, 잔여의 산화되지 않은 금속이 종종 트렌치의 최하부에 남아 있다.
[0004] 자기-정렬 컬럼들 및 구조들을 생성하기 위한 대안적인 방법들이 본 기술 분야에 필요하다. 더 구체적으로, 더 느린 형성 레이트를 제공하는, 자기-정렬 컬럼들 및 구조들을 생성하기 위한 대안적인 방법들이 본 기술 분야에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 자기-정렬 구조를 생성하는 방법들에 관한 것이다. 방법들은 적어도 하나의 피처(feature)를 갖는 기판 표면을 갖는 기판을 제공하는 단계를 포함한다. 피처는 표면으로부터 기판 내로 일정 거리만큼 연장되고, 측벽 및 최하부를 갖는다. 적어도 하나의 피처에 그리고 기판 표면 상에 금속 서브-옥사이드(metal sub-oxide) 막이 형성된다. 금속 서브-옥사이드 막은 적어도 하나의 피처 외부에서 기판 표면으로부터 제거된다. 금속 서브-옥사이드 막은 피처로부터 팽창하는 금속 옥사이드의 자기-정렬 구조를 형성하기 위해 산화된다. 금속 서브-옥사이드 막은 0 초과 내지 금속 옥사이드의 평균 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는다.
[0006] 본 개시내용의 부가적인 실시예들은 자기-정렬 구조를 생성하는 방법들에 관한 것이다. 방법들은 적어도 하나의 피처를 갖는 기판 표면을 갖는 기판을 제공하는 단계를 포함한다. 피처는 기판 표면으로부터 기판 내로 일정 거리만큼 연장되고, 측벽 및 최하부를 갖는다. 피처에 그리고 기판 표면 상에 금속 막이 형성된다. 피처에 그리고 기판 표면 상에 금속 서브-옥사이드 막을 형성하기 위해 금속 막이 처리된다. 금속 서브-옥사이드 막은 피처 외부에서 기판 표면으로부터 제거된다. 금속 서브-옥사이드 막은 피처로부터 팽창하는 금속 옥사이드의 자기-정렬 구조를 형성하기 위해 산화된다. 금속 서브-옥사이드 막은 0 초과 내지 금속 옥사이드의 평균 금속 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는다.
[0007] 본 개시내용의 추가적인 실시예들은 자기-정렬 구조를 생성하는 방법에 관한 것이다. 방법은 적어도 하나의 피처를 갖는 기판 표면을 갖는 기판을 제공하는 단계를 포함한다. 피처는 기판 표면으로부터 기판 내로 일정 거리만큼 연장되고, 측벽 및 최하부를 갖는다. 피처를 부분적으로 충전하는 금속 막이 기판 표면 상에 형성된다. 금속 막은 금속 서브-옥사이드 막을 형성하기 위해 처리된다. 금속 막의 형성 및 처리는 피처의 미리 결정된 부피가 충전될 때까지 반복된다. 금속 서브-옥사이드 막은 피처 외부에서 기판 표면으로부터 제거된다. 금속 서브-옥사이드 막은 피처로부터 팽창하는 금속 옥사이드의 자기-정렬 구조를 형성하기 위해 산화된다. 금속 서브-옥사이드 막은 0 초과 내지 금속 옥사이드의 평균 금속 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 여기서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 기판 피처의 단면도를 도시한다.
[0010] 도 2a 내지 도 2c는 본 개시내용의 하나 이상의 실시예들에 따른 자기-정렬 구조 형성 프로세스의 개략적인 단면도를 도시한다.
[0011] 도 3a 내지 도 3d는 본 개시내용의 하나 이상의 실시예들에 따른 자기-정렬 구조 형성 프로세스의 개략적인 단면도를 도시한다.
[0012] 도 4a 내지 도 4d는 본 개시내용의 하나 이상의 실시예들에 따른 자기-정렬 구조 형성 프로세스의 개략적인 단면도를 도시한다.
[0013] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들로 이루어질 수 있고, 그리고 다양한 방식들로 실시 또는 수행될 수 있다.
[0014] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화, 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 그 자체의 표면에 대한 직접적인 막 프로세싱에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수 있고, "기판 표면"이라는 용어는, 문맥상 표시되는 바와 같이, 그러한 하층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0015] 본 개시내용의 하나 이상의 실시예들은, 임의의 등각, 비등각, 및/또는 저 종횡비에서 고 종횡비까지의 갭/트렌치/공극 충전 애플리케이션들을 위해, 금속 서브-옥사이드 막들을 증착하기 위한 방법들에 관한 것이다. 본 개시내용의 실시예들은 유리하게, 작은 치수들을 갖는 고 종횡비(AR) 구조들에 막(예컨대, 금속 서브-옥사이드 막)을 증착하는 방법들을 제공한다. 본 개시내용의 일부 실시예들은 유리하게, 자기-정렬 구조들을 생성하기 위해 금속 서브-옥사이드 막을 산화시키는 방법들을 제공한다.
[0016] 본 개시내용의 하나 이상의 실시예들은 더 느리게 생성되는 자기-정렬 구조들을 생성하기 위한 방법들을 제공한다. 이론에 의해 구속되는 것은 아니지만, 더 느린 형성 레이트는, 자기-정렬 구조의 더 적은 열화 및 기판에 대한 더 우수한 접착을 나타내는, 금속 서브-옥사이드 막 및 구조들의 더 적은 부피 팽창을 제공한다.
[0017] 도 1은 피처(110)를 갖는 기판(100)의 부분 단면도를 도시한다. 도면들이 예시적인 목적들을 위해 단일 피처를 갖는 기판들을 도시하지만, 당업자는 하나 초과의 피처가 존재할 수 있다는 것을 이해할 것이다. 피처(110)의 형상은 트렌치들 및 원통형 비아(via)들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 형상일 수 있다. 특정 실시예들에서, 피처(110)는 트렌치이다. 이와 관련하여 사용되는 바와 같이, "피처"라는 용어는 임의의 의도적 표면 불규칙을 의미한다. 피처들의 적합한 예들은, 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들, 최상부 및 표면으로부터 상방으로 연장되는 2개의 측벽들을 갖는 피크(peak)들, 및 최하부가 개방되어 있고 표면으로부터 하방으로 연장되는 측벽들을 갖는 비아들을 포함한다(그러나 이에 제한되지는 않음). 피처들 또는 트렌치들은 임의의 적합한 종횡비(피처의 깊이 대 피처의 폭의 비율)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1, 또는 40:1 이상이다.
[0018] 기판(100)은 최상부 표면(120)을 갖는다. 적어도 하나의 피처(110)는 최상부 표면(120)에 개구를 형성한다. 피처(110)는 최상부 표면(120)으로부터 깊이(D)까지 최하부 표면(112)으로 연장된다. 피처(110)는 제1 측벽(114) 및 제2 측벽(116)을 가지며, 제1 측벽(111) 및 제2 측벽(112)은 피처(110)의 폭(W)을 정의한다. 측벽들과 최하부에 의해 형성된 개방 영역은 또한, 갭이라고 지칭된다.
[0019] 금속 옥사이드 필러들은 자기-정렬 구조들로서 피처들에 형성될 수 있다. 금속 서브-옥사이드 막이 트렌치를 충전하기 위해 사용될 수 있다. 트렌치를 충전한 후에, 금속 서브-옥사이드 라인들을 분리하기 위해, 화학-기계적 평탄화(CMP) 프로세스에 의해 오버-버든(over-burden)(즉, 트렌치들 외부에서 기판의 최상부 상에 증착된 금속 서브-옥사이드)이 제거된다. 결과적인 금속 서브-옥사이드 라인들은, 금속 옥사이드 필러들을 형성하기 위해, 산화 분위기로 어닐링될 수 있다.
[0020] 도 2a 내지 도 2c를 참조하면, 기판(200)이 프로세싱을 위해 제공된다. 기판(200)은 도 1에 도시된 기판(100)과 유사하다. 이와 관련하여 사용되는 바와 같이, "제공된다"라는 용어는 기판이 추가적인 프로세싱을 위한 포지션 또는 환경에 배치되는 것을 의미한다. 도 2a에 예시된 기판(200)은 제1 표면 재료(250) 및 제2 표면 재료(260)를 갖는다. 제1 표면 재료(250)와 제2 표면 재료(260)는 기판(200) 상의 동일하거나 또는 상이한 표면 재료들일 수 있다. 피처(210)가 형성되며, 최하부(212)는 제1 표면 재료(250)이고, 측벽들(214, 216) 및 최상부 표면(220)은 제2 표면 재료(260)이다.
[0021] 피처(210)의 최하부와 벽들 및 최상부 표면(220) 상에 막(230)이 형성된다. 막들(230)은, 화학 기상 증착, 플라즈마-강화 화학 기상 증착, 원자 층 증착, 플라즈마-강화 원자 층 증착, 및/또는 물리 기상 증착을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 프로세스에 의해 형성된 임의의 적합한 막일 수 있다. 일부 실시예들에서, 막(230)은 원자 층 증착 또는 플라즈마-강화 원자 층 증착에 의해 형성된다.
[0022] 일부 실시예들에서, 막(230)은 적어도 하나의 피처(210) 상에 등각적으로 형성된다. 본원에서 사용되는 바와 같이, "등각" 또는 "등각적으로"라는 용어는, 막의 평균 두께에 대하여 1% 미만의 변동을 갖는 두께로, 노출된 표면들에 접착되어 그 노출된 표면들을 균일하게 덮는 층을 지칭한다. 예컨대, 1,000 Å 두께의 막은 10 Å 미만의 두께 변동들을 가질 것이다. 이러한 두께 및 변동은 오목부들의 에지들, 코너들, 측면들, 및 최하부를 포함한다. 예컨대, 본 개시내용의 다양한 실시예들에서 ALD에 의해 증착된 등각 층은 복잡한 표면들 상에 본질적으로 균일한 두께의 증착 구역에 걸친 커버리지를 제공할 것이다.
[0023] 일부 실시예들에서, 막(230)은 약 25 Å 내지 약 200 Å의 범위, 또는 약 50 Å 내지 약 150 Å의 범위의 두께로 증착된다. 하나 이상의 실시예들에서, 막(230)은 약 50 Å의 두께로 증착되며, 막에 심(seam)이 실질적으로 형성되지 않는다. 피처가 막으로 충전되기 전에, 피처(210)의 최상부 부분 상에서 막의 두께가 닫히는 경우 심의 형성이 발생된다. 일부 실시예들에서, 기판 표면은 적어도 하나의 피처의 측벽들 사이에 심을 갖는 막을 갖는다. 이와 관련하여 사용되는 바와 같이, "사이"라는 용어는 피처의 측벽과 심 사이에서 심의 양 측에 일부 막이 있는 것을 의미한다. 심은 정확히 측벽들의 중앙에 있는 것으로 제한되지 않는다.
[0024] 일부 실시예들에서, 막(230)은 연속 막이다. 본원에서 사용되는 바와 같이, "연속"이라는 용어는, 증착된 층의 아래에 놓인 재료를 드러내는 갭들 또는 베어 스폿(bare spot)들 없이, 전체 노출된 표면을 덮는 층을 지칭한다. 연속 층은 막의 총 표면적의 약 1% 미만의 표면적을 갖는 갭들 또는 베어 스폿들을 가질 수 있다.
[0025] 일부 실시예들에서, 막(230)은 피처(210) 내에 실질적으로 심이 없이 형성된다. 일부 실시예들에서, 피처(210)의 폭 내에 심이 형성될 수 있다. 심은 피처(210)의 벽들(214, 216) 사이에 형성되는 임의의 갭, 공간, 또는 공극일 수 있다.
[0026] 막(230)은 완전한 옥사이드의 산화 상태 미만의 산화 상태를 갖는 임의의 적합한 재료일 수 있다. 일부 실시예들에서, 막(230)은 금속 서브-옥사이드 막이다.
[0027] 본원에서 사용되는 바와 같이, 서브-옥사이드는, 금속의 산화 상태가 0 초과이고 완전히 산화된 형태(즉, 최고 산화 상태)의 금속의 산화 상태 미만인 임의의 금속 착물이다. 예컨대, 텅스텐 옥사이드는 여러 형태들, 즉, W2O3, WO2, 또는 WO3로 존재할 수 있다. 이 경우, W2O3 및 WO2는 서브-옥사이드들로 간주될 것인데, 이는 이들이 각각 +3 및 +4의 산화 상태들에 대응하고, WO3는 +6의 산화 상태를 갖기 때문이다. 당업자는 서브-옥사이드들이 산소를 함유할 필요가 없다는 것을 인식할 것이다. 일부 실시예들에서, 적합한 서브-옥사이드들은, 산소, 보론, 질소, 탄소, 게르마늄, 또는 실리콘 중 하나 이상을 함유할 수 있다. 다르게 말하면, 일부 실시예들에서, 적합한 금속 서브-옥사이드들은 금속 옥사이드들, 금속 나이트라이드들, 금속 보라이드들, 금속 카바이드들, 금속 게르마나이드들, 금속 실리사이드들, 또는 이들의 조합들(즉, 금속 옥시나이트라이드들)을 포함할 수 있다. 일부 실시예들에서, 금속 서브-옥사이드는 금속 나이트라이드를 필수적으로 포함한다.
[0028] 당업자는 금속 서브-옥사이드 막이 원자들의 비-화학량론적 양을 가질 수 있다는 것을 이해할 것이다. 예컨대, WN으로서 지정된 막은 상이한 양들의 텅스텐 및 질소를 가질 수 있다. 예컨대, WN 막은 90 원자%의 텅스텐일 수 있다. 텅스텐 나이트라이드 막을 설명하기 위한 WN의 사용은 막이 텅스텐 및 질소 원자들을 포함하는 것을 의미하며, 막을 특정 조성으로 제한하는 것으로 이해되지 않아야 한다. 일부 실시예들에서, 막은 지정된 원자들을 필수적으로 포함한다. 예컨대, WN을 필수적으로 포함하는 막은 막의 조성이 약 95%, 98%, 또는 99% 이상의 텅스텐 및 질소 원자들인 것을 의미한다. 일부 실시예들에서, 막(230)은 텅스텐을 포함한다. 하나 이상의 실시예들에서, 막(230)은 티타늄을 포함한다.
[0029] 도 2b에서, 최상부 표면(220)으로부터 막(230)이 제거되고, 그에 따라, 막(230)은 전체적으로 피처(210) 내에 포함된다. 막(230)은 임의의 적합한 에칭 프로세스에 의해 제거될 수 있다. 일부 실시예들에서, 막(230)은 화학-기계적 평탄화(CMP) 프로세스에 의해 제거된다.
[0030] 일부 실시예들에서, 실질적으로 모든 막(230)이 피처(210) 내에 형성된다. 이와 관련하여 사용되는 바와 같이, "실질적으로 모든"이라는 용어는, 중량 기반으로, 막의 약 95%, 98%, 또는 99% 이상이 피처(210) 내에 형성되는 것을 의미한다.
[0031] 일부 실시예들에서, 막(230)은 피처(210) 내에 선택적으로 증착되고, 기판의 최상부 표면(220) 상에는 증착되지 않는다. 이들 실시예들에서, 기판(200)은 도 2a와 같이 나타나지 않고 도 1로부터 도 2b로 이어지게 되도록 프로세싱될 것이다. 제1 표면 재료(250) 및 제2 표면 재료(260)의 조성들은 다른 표면에 비하여 하나의 표면 상에 막(230)을 선택적으로 증착할 수 있게 하도록 선택될 수 있다.
[0032] 일부 실시예들에서, 방법은 피처(210)의 깊이 이하의 높이(H)까지 트렌치 내에 막(230)을 선택적으로 증착하는 단계를 포함한다. 일 실시예에서, 막(230)은 트렌치의 부피의 적어도 10%를 충전한다. 다른 실시예들에서, 막(230)은 트렌치의 부피의 적어도 15%, 20%, 25%, 30%, 35%, 40%, 45%, 50%, 55%, 60%, 65%, 70%, 75%, 80%, 85%, 90%, 95%, 또는 100%를 충전한다. 일부 실시예들에서, 피처(210)에 증착된 막(230)은 피처(210)의 깊이의 약 98%, 95%, 90%, 80%, 70%, 60%, 또는 50% 이하의 높이(H)를 갖는다.
[0033] 도 2c에 도시된 바와 같이, 프로세싱 방법은 막(230)을 처리하여 막 재료 부피를 팽창시켜서, 팽창된 막(240)을 제공하는 단계를 더 포함한다. 팽창된 막(240)은 기판의 최상부 표면(220)을 넘어서 연장된다. 팽창된 막(240)은 금속 옥사이드를 포함한다. 팽창된 막(240)은 자기-정렬 구조를 형성한다.
[0034] 막(230)은 0 초과 내지 팽창된 막(240)의 평균 금속 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는다. 일부 실시예들에서, 막(230)은 팽창된 막(240)의 금속 대 옥사이드 비율의 약 80% 이하의 금속 대 옥사이드 비율을 갖는다. 일부 실시예들에서, 팽창된 막(240)은 기판의 최상부 표면(220)에 실질적으로 직교한다.
[0035] 금속 또는 금속 서브-옥사이드 막들에 사용하는 데 적합한 금속들은, 2 초과, 2.25 초과, 또는 2.5 초과의 필링-베드워스 비(Pilling-Bedworth ratio)를 갖는 금속들을 포함한다(그러나 이에 제한되지는 않음). 필링-베드워스 비는 금속 옥사이드의 단위 셀(elementary cell)의 부피 대 대응하는 금속(이 금속으로부터 옥사이드가 형성됨)의 단위 셀의 부피의 비율을 지칭한다. 필링-베드워스 비는 V옥사이드/V금속으로서 정의되며, 여기서, V는 부피이다. 금속 옥사이드의 필링-베드워스 비를 결정하기 위해, V옥사이드는 금속 옥사이드의 분자 질량에 금속의 밀도를 곱한 것과 같고, V금속은 옥사이드의 하나의 분자당 금속의 원자들의 수에 금속의 원자 질량을 곱하고 옥사이드의 밀도를 곱한 것과 같다. 그러한 막들의 예들은, Co, Mo, W, Ta, Ti, Ru, Rh, Cu, Fe, Mn, V, Nb, Hf, Zr, Y, Al, Sn, Cr, Os, U, 및/또는 La 중 하나 이상을 포함한다. 일부 실시예들에서, 금속은, Co, Fe, Mn, Nb, Os, Ta, U, 및 V로 구성된 그룹으로부터 선택된다. 일부 실시예들에서, 금속은, 2 초과, 2.25 초과, 또는 2.5 초과의 필링-베드워스 비를 갖는다. 일부 실시예들에서, 금속은, Mo, Os, 및 V로 구성된 그룹으로부터 선택된다. 일부 특정 실시예들에서, 금속은 텅스텐을 포함한다. 일부 특정 실시예들에서, 금속은 텅스텐을 배제한다.
[0036] 막(230)은, Co, Cr, Fe, Mn, Nb, Os, Ta, U, W, 및 V를 포함하는 재료들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 재료일 수 있다. 일부 실시예들에서, 금속 서브-옥사이드 막의 금속은 텅스텐이다.
[0037] 일부 실시예들에서, 팽창된 금속 막은 WO3를 포함한다. 일부 실시예들에서, 막(230)은 약 1:2.8 이하의 텅스텐 대 산소 비율(부피비)을 갖는다. 일부 실시예들에서, 팽창된 막(240)은 약 1:2.85 이상의 텅스텐 대 산소 비율(부피비)을 갖는다.
[0038] 막(230)의 팽창은 약 10% 내지 약 1000%의 범위, 또는 약 50% 내지 약 800%의 범위, 또는 약 100% 내지 약 700%의 범위일 수 있다. 일부 실시예들에서, 막(230)은 약 150%, 200%, 250%, 300%, 또는 350% 이상의 양만큼 팽창한다. 일부 실시예들에서, 막(230)은 약 300% 내지 약 400%의 범위의 양으로 팽창한다. 하나 이상의 실시예들에서, 막을 처리하는 것은, 적어도 10%, 20%, 30%, 40%, 50%, 60%, 70%, 80%, 90%, 100%, 150%, 200%, 250%, 300%, 350%, 또는 400%만큼 막 부피가 증가되게 한다. 복수의 피처들이 막(230)으로 충전될 때, 복수의 팽창된 막들(240)이 자기-정렬 구조들을 제공하도록 형성될 수 있다. 일부 실시예들에서, 이들 자기-정렬 구조들은 마스크를 사용하지 않고 패턴으로서 작용할 수 있다.
[0039] 일 실시예에서, 막(230)을 처리하는 것은 산화 환경에 막을 노출시키는 것을 포함한다. 초기 막을 처리하는 것이 산화 환경에 초기 막을 노출시키는 것을 포함하는 실시예들에서, 팽창된 막(240)은, CoO, Fe2O3, Fe3O4, MnO2, Mn2O3, Mn3O4, MoO3, Nb2O5, Ta2O5, OsO2, UO2, 및 V2O5로 구성된 그룹으로부터 선택되는 재료를 포함할 수 있다.
[0040] 일부 실시예들에서, 막(230)을 처리하는 것은, O2, O3, N2O, H2O, H2O2, CO, CO2, NH3, N2/Ar, N2/He, 또는 N2/Ar/He 중 하나 이상을 포함하는 산화제에 초기 막을 노출시키는 것을 포함한다. 일부 실시예들에서, 산화 조건들은 열 산화, 플라즈마 강화 산화, 원격 플라즈마 산화, 마이크로파, 및 라디오-주파수(예컨대, ICP, CCP)를 포함한다.
[0041] 막(230)을 처리하는 것은, 예컨대, 팽창제 및 막의 조성에 따라, 임의의 적합한 온도로 발생할 수 있다. 일부 실시예들에서, 막 팽창은 약 25 ℃ 내지 약 1100 ℃의 범위의 온도로 발생한다. 일부 실시예들에서, 팽창은 약 250 ℃, 300 ℃, 350 ℃, 400 ℃, 450 ℃, 500 ℃, 또는 550 ℃ 이상의 온도로 발생한다.
[0042] 일부 실시예들에서, 막(230)을 처리하는 것은 약 450 ℃, 또는 400 ℃, 또는 350 ℃, 또는 300 ℃, 또는 250 ℃, 또는 200 ℃ 이하의 온도로 발생한다. 일부 실시예들에서, 막(230)은 텅스텐을 포함하고, 약 150 ℃ 내지 약 200 ℃의 범위의 온도로 형성된다.
[0043] 도 2c에 도시된 바와 같이, 팽창 동안, 막(230)이 피처(210)로부터 똑바로 위로(straight up) 성장되도록, 피처 형상의 충실도(fidelity)가 피처의 최상부 상에서 유지된다. 이와 관련하여 사용되는 바와 같이, "똑바로 위로"는 팽창된 막(240)의 측부들이 피처(210)의 측벽(214, 216)과 실질적으로 동일 평면에 있는 것을 의미한다. 측벽(214)과 표면의 접합부에 형성된 각도가 ±10°인 경우, 그 표면은 측벽(214)과 동일 평면에 있다. 이와 관련하여, 피처로부터 "똑바로 위로" 연장되는 팽창된 막은, 측벽들이 최상부 표면에 수직인 경우, 기판의 최상부 표면에 직교하는 것으로 설명될 수 있다.
[0044] 금속 옥사이드 필러들은 자기-정렬 구조들로서 피처들에 형성될 수 있다. 금속 막이 트렌치를 충전하기 위해 사용될 수 있다. 금속 막은 금속 서브-옥사이드 막을 형성하기 위해 처리될 수 있다. 금속 서브-옥사이드 라인들을 분리하기 위해, 화학-기계적 평탄화(CMP) 프로세스에 의해 임의의 오버-버든(즉, 트렌치들 외부에서 기판의 최상부 상에 또는 기판의 최상부 표면 위에 증착된 금속 또는 금속 서브-옥사이드)이 제거된다. 결과적인 금속 서브-옥사이드 라인들은, 금속 옥사이드 필러들을 형성하기 위해, 산화 분위기로 어닐링될 수 있다.
[0045] 도 3a 내지 도 3d를 참조하면, 기판(200)이 프로세싱을 위해 제공된다. 기판(200)은 도 1에 도시된 기판(100)과 유사하다. 이와 관련하여 사용되는 바와 같이, "제공된다"라는 용어는 기판이 추가적인 프로세싱을 위한 포지션 또는 환경에 배치되는 것을 의미한다. 도 3a에 예시된 기판(200)은 제1 표면 재료(250) 및 제2 표면 재료(260)를 갖는다. 제1 표면 재료(250)와 제2 표면 재료(260)는 기판(200) 상의 동일하거나 또는 상이한 표면 재료들일 수 있다. 피처(210)가 형성되며, 최하부(212)는 제1 표면 재료(250)이고, 측벽들(214, 216) 및 최상부 표면(220)은 제2 표면 재료(260)이다.
[0046] 피처(210)의 최하부와 벽들 및 최상부 표면(220) 상에 금속 막(225)이 형성된다. 금속 막들(225)은, 화학 기상 증착, 플라즈마-강화 화학 기상 증착, 원자 층 증착, 플라즈마-강화 원자 층 증착, 및/또는 물리 기상 증착을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 프로세스에 의해 형성된 임의의 적합한 막일 수 있다. 일부 실시예들에서, 금속 막(225)은 원자 층 증착 또는 플라즈마-강화 원자 층 증착에 의해 형성된다.
[0047] 일부 실시예들에서, 금속 막(225)은 적어도 하나의 피처(210) 상에 등각적으로 형성된다. 본원에서 사용되는 바와 같이, "등각" 또는 "등각적으로"라는 용어는, 막의 평균 두께에 대하여 1% 미만의 변동을 갖는 두께로, 노출된 표면들에 접착되어 그 노출된 표면들을 균일하게 덮는 층을 지칭한다. 예컨대, 1,000 Å 두께의 막은 10 Å 미만의 두께 변동들을 가질 것이다. 이러한 두께 및 변동은 오목부들의 에지들, 코너들, 측면들, 및 최하부를 포함한다. 예컨대, 본 개시내용의 다양한 실시예들에서 ALD에 의해 증착된 등각 층은 복잡한 표면들 상에 본질적으로 균일한 두께의 증착 구역에 걸친 커버리지를 제공할 것이다.
[0048] 일부 실시예들에서, 금속 막(225)은 약 25 Å 내지 약 200 Å의 범위, 또는 약 50 Å 내지 약 150 Å의 범위의 두께로 증착된다. 하나 이상의 실시예들에서, 금속 막(225)은 약 50 Å의 두께로 증착되며, 막에 심이 실질적으로 형성되지 않는다. 피처가 막으로 충전되기 전에, 피처(210)의 최상부 부분 상에서 막의 두께가 닫히는 경우 심의 형성이 발생된다. 일부 실시예들에서, 기판 표면은 적어도 하나의 피처의 측벽들 사이에 심을 갖는 막을 갖는다. 이와 관련하여 사용되는 바와 같이, "사이"라는 용어는 피처의 측벽과 심 사이에서 심의 양 측에 일부 막이 있는 것을 의미한다. 심은 정확히 측벽들의 중앙에 있는 것으로 제한되지 않는다.
[0049] 일부 실시예들에서, 금속 막(225)은 연속 막이다. 본원에서 사용되는 바와 같이, "연속"이라는 용어는, 증착된 층의 아래에 놓인 재료를 드러내는 갭들 또는 베어 스폿들 없이, 전체 노출된 표면을 덮는 층을 지칭한다. 연속 층은 막의 총 표면적의 약 1% 미만의 표면적을 갖는 갭들 또는 베어 스폿들을 가질 수 있다.
[0050] 일부 실시예들에서, 금속 막(225)은 피처(210) 내에 실질적으로 심이 없이 형성된다. 일부 실시예들에서, 피처(210)의 폭 내에 심이 형성될 수 있다. 심은 피처(210)의 벽들(214, 216) 사이에 형성되는 임의의 갭, 공간, 또는 공극일 수 있다.
[0051] 금속 막(225)은 +0의 평균 산화 상태를 갖는 임의의 적합한 금속 함유 막일 수 있다. 일부 실시예들에서, 막(225)은 금속 원자들을 필수적으로 포함한다.
[0052] 도 3b를 참조하면, 금속 막(225)이 부분적으로 산화되어 막(230)이 형성된다. 도 2a 내지 도 2c를 참조하여 설명된 방법과 마찬가지로, 막(230)은 완전한 옥사이드의 산화 상태 미만의 산화 상태를 갖는 임의의 적합한 재료일 수 있다. 일부 실시예들에서, 막(230)은 금속 서브-옥사이드 막이다. 금속 막(225)을 막(230)으로 변환시키는 산화 반응은 금속 막(225)에 존재하는 금속 원자들의 산화 상태를 증가시키는 임의의 반응일 수 있다. 적합한 반응들은 산화 반응들, 보로네이션(boronation) 반응들, 나이트라이드화(nitridation) 반응들, 실리사이드화(siliciding) 반응들, 또는 게르마니사이드화(germaniciding) 반응들을 포함한다(그러나 이에 제한되지는 않음). 당업자는 다른 프로세스들 및 반응들이 금속 막(225)을 처리하여 막(230)을 형성하기 위해 사용될 수 있다는 것을 이해할 것이다. 선택된 처리와 무관하게, 형성된 막(230)은 완전히 산화된 형태의 금속의 산화 상태 미만의 산화 상태를 갖는다.
[0053] 일부 실시예들에서, 금속 막(225)은 산화제 또는 산화 조건들에 대한 노출에 의해 팽창된다. 산화제는, O2, O3, N2O, H2O, H2O2, CO, CO2, NH3, N2/Ar, N2/He, N2/Ar/He, 및 이들의 조합들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 산화제일 수 있다. 일부 실시예들에서, 산화 조건들은 열 산화, 플라즈마 강화 산화, 원격 플라즈마 산화, 마이크로파, 및 라디오-주파수(예컨대, ICP, CCP)를 포함한다.
[0054] 일부 실시예들에서, 금속 막(225)은, 금속을 금속 나이트라이드 막으로 변환시키기 위해, 나이트라이드화제 또는 나이트라이드화 조건들에 대한 노출에 의해 팽창된다. 나이트라이드화제는, 암모니아, 히드라진, NO2, N2/Ar 플라즈마, N2/He 플라즈마, N2/Ar/He 플라즈마, 및 이들의 조합들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 나이트라이드화제일 수 있다. 일부 실시예들에서, 나이트라이드화 조건들은 열 나이트라이드화, 플라즈마 강화 나이트라이드화, 원격 플라즈마 나이트라이드화, 마이크로파, 및 라디오-주파수(예컨대, ICP, CCP)를 포함한다.
[0055] 일부 실시예들에서, 금속 막(225)은, 금속을 금속 실리사이드 막으로 변환시키기 위해, 실리사이드화제 또는 실리사이드화 조건들에 대한 노출에 의해 팽창된다. 실리사이드화제는, 실란, 디실란, 트리실란, 테트라실란, 펜타실란, 헥사실란, 트리메틸 실란, 트리메틸실릴 치환기들을 갖는 화합물들, 및 이들의 조합들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 실리사이드화제일 수 있다. 일부 실시예들에서, 실리사이드화 조건들은 열 실리사이드화, 플라즈마 강화 실리사이드화, 원격 플라즈마 실리사이드화, 마이크로파, 및 라디오-주파수(예컨대, ICP, CCP)를 포함한다.
[0056] 일부 실시예들에서, 금속 막(225)은, 금속을 금속 게르마니사이드 막으로 변환시키기 위해, 게르마니사이드화제 또는 게르마니사이드화 조건들에 대한 노출에 의해 팽창된다. 게르마니사이드화제는, 게르만, 디게르만, 트리게르만, 테트라게르만, 펜타게르만, 헥사게르만, 트리메틸 게르마늄, 트리메틸게르마닐 치환기들을 갖는 화합물들, 및 이들의 조합들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 게르마니사이드화제일 수 있다. 일부 실시예들에서, 게르마니사이드화 조건들은 열 게르마니사이드화, 플라즈마 강화 게르마니사이드화, 원격 플라즈마 게르마니사이드화, 마이크로파, 및 라디오-주파수(예컨대, ICP, CCP)를 포함한다.
[0057] 금속 막(225)을 처리하는 것은, 예컨대, 원하는 처리 및 금속 막의 조성에 따라, 임의의 적합한 온도로 발생할 수 있다. 일부 실시예들에서, 금속 막 처리는 약 25 ℃ 내지 약 1100 ℃의 범위의 온도로 발생한다. 일부 실시예들에서, 처리는 약 250 ℃, 300 ℃, 350 ℃, 400 ℃, 450 ℃, 500 ℃, 또는 550 ℃ 이상의 온도로 발생한다.
[0058] 도 3c에서, 최상부 표면(220)으로부터 막(230)이 제거되고, 그에 따라, 막(230)은 전체적으로 피처(210) 내에 포함된다. 막(230)은 임의의 적합한 에칭 프로세스에 의해 제거될 수 있다. 일부 실시예들에서, 막(230)은 화학-기계적 평탄화(CMP) 프로세스에 의해 제거된다.
[0059] 일부 실시예들에서, 실질적으로 모든 금속 막(225)이 피처(210) 내에 형성된다. 이와 관련하여 사용되는 바와 같이, "실질적으로 모든"이라는 용어는, 중량 기반으로, 막의 약 95%, 98%, 또는 99% 이상이 피처(210) 내에 형성되는 것을 의미한다.
[0060] 일부 실시예들에서, 금속 막(225)은 피처(210) 내에 선택적으로 증착되고, 기판의 최상부 표면(220) 상에는 증착되지 않는다. 이들 실시예들에서, 기판(200)은 피처(210) 내에 전체적으로 막(230)을 형성하도록 금속 막(225)이 증착 및 처리되게 하도록 프로세싱될 것이다. 기판은 도 3a 또는 도 3b와 같이 나타나지 않고 도 1로부터 도 3c로 이어질 것이다. 제1 표면 재료(250) 및 제2 표면 재료(260)의 조성들은 다른 표면에 비하여 하나의 표면 상에 금속 막(225)을 선택적으로 증착할 수 있게 하도록 선택될 수 있다.
[0061] 일부 실시예들에서, 방법은 피처(210)의 깊이 이하의 높이(H)까지 트렌치 내에 금속 막(225)을 선택적으로 증착하는 단계를 포함한다. 일 실시예에서, 금속 막(225)은 트렌치의 부피의 적어도 10%를 충전한다. 다른 실시예들에서, 막(225)은 트렌치의 부피의 적어도 15%, 20%, 25%, 30%, 35%, 40%, 45%, 50%, 55%, 60%, 65%, 70%, 75%, 80%, 85%, 90%, 95%, 또는 100%를 충전한다. 일부 실시예들에서, 피처(210)에 증착된 금속 막(225)은 피처(210)의 깊이의 약 98%, 95%, 90%, 80%, 70%, 60%, 또는 50% 이하의 높이(H)를 갖는다.
[0062] 도 3d에 도시된 바와 같이, 프로세싱 방법은 막(230)을 처리하여 막 재료 부피를 팽창시켜서, 팽창된 막(240)을 제공하는 단계를 더 포함한다. 팽창된 막(240)은 기판의 최상부 표면(220)을 넘어서 연장된다. 팽창된 막(240)은 금속 옥사이드를 포함한다. 팽창된 막(240)은 자기-정렬 구조를 형성한다. 모든 다른 측면들에서, 도 3d에 도시된 바와 같은, 팽창된 막(240)을 형성하기 위한 막(230)의 처리는, 도 2c에 대해 위에서 설명된 프로세스와 유사하다.
[0063] 금속 옥사이드 필러들은 자기-정렬 구조들로서 피처들에 형성될 수 있다. 금속 막이 트렌치를 라이닝하기 위해 사용될 수 있다. 금속 막은 트렌치를 라이닝하는 금속 서브-옥사이드 막을 형성하기 위해 처리될 수 있다. 금속 서브-옥사이드 막으로 미리 결정된 깊이까지 트렌치가 충전될 때까지, 금속 막이 반복적으로 증착 및 처리될 수 있다. 금속 서브-옥사이드 라인들을 분리하기 위해, 화학-기계적 평탄화(CMP) 프로세스에 의해 임의의 오버-버든(즉, 트렌치들 외부에서 기판의 최상부 상에 또는 기판의 최상부 표면 위에 증착된 금속 또는 금속 서브-옥사이드)이 제거된다. 결과적인 금속 서브-옥사이드 라인들은, 금속 옥사이드 필러들을 형성하기 위해, 산화 분위기로 어닐링될 수 있다.
[0064] 도 4a 내지 도 4d를 참조하면, 기판(200)이 프로세싱을 위해 제공된다. 기판(200)은 도 1에 도시된 기판(100)과 유사하다. 이와 관련하여 사용되는 바와 같이, "제공된다"라는 용어는 기판이 추가적인 프로세싱을 위한 포지션 또는 환경에 배치되는 것을 의미한다. 도 4a에 예시된 기판(200)은 제1 표면 재료(250) 및 제2 표면 재료(260)를 갖는다. 제1 표면 재료(250)와 제2 표면 재료(260)는 기판(200) 상의 동일하거나 또는 상이한 표면 재료들일 수 있다. 피처(210)가 형성되며, 이의 최하부(212)는 제1 표면 재료(250)이고, 측벽들(214, 216) 및 최상부 표면(220)은 제2 표면 재료(260)이다.
[0065] 피처(210)의 최하부와 벽들 및 최상부 표면(220) 상에 금속 막(225)이 형성된다. 금속 막들(225)은, 화학 기상 증착, 플라즈마-강화 화학 기상 증착, 원자 층 증착, 플라즈마-강화 원자 층 증착, 및/또는 물리 기상 증착을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 프로세스에 의해 형성된 임의의 적합한 막일 수 있다. 일부 실시예들에서, 금속 막(225)은 원자 층 증착 또는 플라즈마-강화 원자 층 증착에 의해 형성된다.
[0066] 일부 실시예들에서, 금속 막(225)은 적어도 하나의 피처(210) 상에 등각적으로 형성된다. 본원에서 사용되는 바와 같이, "등각" 또는 "등각적으로"라는 용어는, 막의 평균 두께에 대하여 1% 미만의 변동을 갖는 두께로, 노출된 표면들에 접착되어 그 노출된 표면들을 균일하게 덮는 층을 지칭한다. 예컨대, 1,000 Å 두께의 막은 10 Å 미만의 두께 변동들을 가질 것이다. 이러한 두께 및 변동은 오목부들의 에지들, 코너들, 측면들, 및 최하부를 포함한다. 예컨대, 본 개시내용의 다양한 실시예들에서 ALD에 의해 증착된 등각 층은 복잡한 표면들 상에 본질적으로 균일한 두께의 증착 구역에 걸친 커버리지를 제공할 것이다.
[0067] 일부 실시예들에서, 금속 막(225)은 약 25 Å 내지 약 200 Å의 범위, 또는 약 50 Å 내지 약 150 Å의 범위의 두께로 증착된다. 하나 이상의 실시예들에서, 금속 막(225)은 약 50 Å의 두께로 증착되며, 막에 심이 실질적으로 형성되지 않는다. 피처가 막으로 충전되기 전에, 피처(210)의 최상부 부분 상에서 막의 두께가 닫히는 경우 심의 형성이 발생된다. 일부 실시예들에서, 기판 표면은 적어도 하나의 피처의 측벽들 사이에 심을 갖는 막을 갖는다. 이와 관련하여 사용되는 바와 같이, "사이"라는 용어는 피처의 측벽과 심 사이에서 심의 양 측에 일부 막이 있는 것을 의미한다. 심은 정확히 측벽들의 중앙에 있는 것으로 제한되지 않는다.
[0068] 일부 실시예들에서, 금속 막(225)은 연속 막이다. 본원에서 사용되는 바와 같이, "연속"이라는 용어는, 증착된 층의 아래에 놓인 재료를 드러내는 갭들 또는 베어 스폿들 없이, 전체 노출된 표면을 덮는 층을 지칭한다. 연속 층은 막의 총 표면적의 약 1% 미만의 표면적을 갖는 갭들 또는 베어 스폿들을 가질 수 있다.
[0069] 일부 실시예들에서, 금속 막(225)은 피처(210) 내에 실질적으로 심이 없이 형성된다. 일부 실시예들에서, 피처(210)의 폭 내에 심이 형성될 수 있다. 심은 피처(210)의 벽들(214, 216) 사이에 형성되는 임의의 갭, 공간, 또는 공극일 수 있다.
[0070] 금속 막(225)은 +0의 평균 산화 상태를 갖는 임의의 적합한 금속 함유 막일 수 있다. 일부 실시예들에서, 막(225)은 금속 원자들을 필수적으로 포함한다.
[0071] 도 4b를 참조하면, 금속 막(225)이 부분적으로 산화되어 막(230)이 형성된다. 도 2a 내지 도 2c를 참조하여 설명된 방법과 마찬가지로, 막(230)은 완전한 옥사이드의 산화 상태 미만의 산화 상태를 갖는 임의의 적합한 재료일 수 있다. 일부 실시예들에서, 막(230)은 금속 서브-옥사이드 막이다. 금속 막(225)을 막(230)으로 변환시키는 산화 반응은 금속 막(225)에 존재하는 금속 원자들의 산화 상태를 증가시키는 임의의 반응일 수 있다. 적합한 반응들은 산화 반응들, 보라이드화(boridation) 반응들, 나이트라이드화 반응들, 실리사이드화 반응들, 또는 게르마니사이드화 반응들을 포함한다(그러나 이에 제한되지는 않음). 당업자는 다른 프로세스들 및 반응들이 금속 막(225)을 처리하여 막(230)을 형성하기 위해 사용될 수 있다는 것을 이해할 것이다. 선택된 처리와 무관하게, 형성된 막(230)은 완전히 산화된 형태의 금속의 산화 상태 미만의 산화 상태를 갖는다.
[0072] 도 4a 및 도 4b에 대해 예시된 프로세스는 금속 막(225)의 층을 증착한 후에, 증착된 금속 막을 처리하여 서브-옥사이드 막(230)을 형성하는 것을 포함한다. 이 프로세스는, 도 4c에 도시된 바와 같이, 서브-옥사이드 막으로 미리 결정된 깊이까지 피처(210)가 충전될 때까지 반복될 수 있다. 일부 실시예들에서, 기판의 최상부 표면(220) 상에 증착된 막의 깊이는 각각의 증착 및 처리 사이클마다 증가될 수 있다.
[0073] 도 4d에서, 최상부 표면(220)으로부터 막(230)이 제거되고, 그에 따라, 막(230)은 전체적으로 피처(210) 내에 포함된다. 막(230)은 임의의 적합한 에칭 프로세스에 의해 제거될 수 있다. 일부 실시예들에서, 막(230)은 화학-기계적 평탄화(CMP) 프로세스에 의해 제거된다.
[0074] 일부 실시예들에서, 실질적으로 모든 금속 막(225)이 피처(210) 내에 형성된다. 이와 관련하여 사용되는 바와 같이, "실질적으로 모든"이라는 용어는, 중량 기반으로, 막의 약 95%, 98%, 또는 99% 이상이 피처(210) 내에 형성되는 것을 의미한다.
[0075] 일부 실시예들에서, 금속 막(225)은 피처(210) 내에 선택적으로 증착되고, 기판의 최상부 표면(220) 상에는 증착되지 않는다. 이들 실시예들에서, 기판(200)은 피처(210) 내에 전체적으로 막(230)을 형성하도록 금속 막(225)이 증착 및 처리되게 하도록 프로세싱될 것이다. 기판은 도 4a, 도 4b, 또는 도 4c와 같이 나타나지 않고 도 1로부터 도 4d로 이어질 것이다. 제1 표면 재료(250) 및 제2 표면 재료(260)의 조성들은 다른 표면에 비하여 하나의 표면 상에 금속 막(225)을 선택적으로 증착할 수 있게 하도록 선택될 수 있다.
[0076] 일부 실시예들에서, 방법은 트렌치 내에 금속 막(225)을 선택적으로 증착한 후에, 트렌치 내의 금속 막(225)을 처리하여 막(230)을 형성하는 단계를 포함한다. 이러한 증착 및 처리 프로세스는 피처(210)의 깊이 이하의 높이(H)를 갖는 막(230)이 형성될 때까지 반복될 수 있다. 일 실시예에서, 증착 및 처리의 반복된 사이클들 후에, 막(230)은 트렌치의 부피의 적어도 10%를 충전한다. 다른 실시예들에서, 막(230)은 트렌치의 부피의 적어도 15%, 20%, 25%, 30%, 35%, 40%, 45%, 50%, 55%, 60%, 65%, 70%, 75%, 80%, 85%, 90%, 95%, 또는 100%를 충전한다. 일부 실시예들에서, 반복된 증착 및 처리 사이클들 후에 피처(210)에 형성된 막(230)은 피처(210)의 깊이의 약 98%, 95%, 90%, 80%, 70%, 60%, 또는 50% 이하의 높이(H)를 갖는다.
[0077] 예시되어 있지 않지만, 프로세싱 방법은, 도 2c 또는 도 3d에 도시된 프로세스와 유사하게, 막(230)을 처리하여 막 재료 부피를 팽창시켜서, 팽창된 막(240)을 제공하는 단계를 더 포함한다. 팽창된 막(240)은 기판의 최상부 표면(220)을 넘어서 연장된다. 팽창된 막(240)은 금속 옥사이드를 포함한다. 팽창된 막(240)은 자기-정렬 구조를 형성한다. 모든 다른 측면들에서, 팽창된 막(240)을 형성하기 위한 막(230)의 처리는, 도 2c에 대해 위에서 설명된 프로세스와 유사하다.
[0078] 일부 실시예들은 선택적인 처리 프로세스를 포함한다. 처리 프로세스는 막의 일부 파라미터를 개선하기 위해 막(230)을 처리한다. 일부 실시예들에서, 처리 프로세스는 막을 어닐링하는 것을 포함한다. 일부 실시예들에서, 처리는 증착 및/또는 산화를 위해 사용된 프로세스 챔버와 동일한 프로세스 챔버에서 인-시튜 어닐링에 의해 수행될 수 있다. 적합한 어닐링 프로세스들은 급속 열 프로세싱(RTP) 또는 급속 열 어닐링(RTA), 스파이크 어닐링, 또는 UV 경화, 또는 e-빔 경화, 및/또는 레이저 어닐링을 포함한다(그러나 이에 제한되지는 않음). 어닐링 온도는 약 500 ℃ 내지 900 ℃의 범위일 수 있다. 어닐링 동안의 환경의 조성은, H2, Ar, He, N2, NH3, SiH4 등 중 하나 이상을 포함할 수 있다. 어닐링 동안의 압력은 약 100 mTorr 내지 약 1 atm의 범위일 수 있다.
[0079] 하나 이상의 실시예들에 따르면, 층(230) 또는 팽창된 층(240)을 형성하기 전에 그리고/또는 층(230) 또는 팽창된 층(240)을 형성한 후에, 기판이 프로세싱을 거친다. 이러한 프로세싱은 동일한 챔버에서, 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 후에 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등이라고 지칭될 수 있다.
[0080] 일반적으로, 클러스터 툴은, 기판 중심-발견 및 배향, 탈기, 어닐링, 증착, 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 프로세싱 챔버들과 로드 락 챔버들 사이에 그리고 이들 간에 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건에서 유지되고, 하나의 챔버로부터 다른 챔버로, 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드 락 챔버로 기판들을 셔틀링하기 위한 중간 스테이지를 제공한다. 본 발명에 대해 적응될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 화학 세정, 열 처리, 이를테면 RTP, 플라즈마 나이트라이드화, 탈기, 배향, 수산화, 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지는 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전의 산화 없이도, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0081] 하나 이상의 실시예들에 따르면, 기판은 계속 진공 또는 "로드 락" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동되는 경우 주변 공기에 노출되지 않는다. 그에 따라, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위해 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버로 그리고/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0082] 기판은, 단일 기판이 로딩되고, 프로세싱되고, 다른 기판이 프로세싱되기 전에 언로딩되는 단일 기판 증착 챔버들에서 프로세싱될 수 있다. 기판은 또한, 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있고, 여기서, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 연관된 컨베이어 시스템의 형상은 직진 경로 또는 휘어진 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로의 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0083] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지는 않는) 임의의 적합한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는, 기판 온도를 전도에 의해 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되고 있는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류에 의해 변화시키기 위해, 챔버 내에서 기판 표면 근처에 가열기/냉각기가 포지셔닝된다.
[0084] 기판은 또한, 프로세싱 동안 고정될 수 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 스텝들로 회전될 수 있다. 예컨대, 기판이 전체 프로세스의 전체에 걸쳐 회전될 수 있거나, 또는 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 기판이 소량 회전될 수 있다. (연속적으로 또는 스텝들로) 프로세싱 동안 기판을 회전시키는 것은, 예컨대, 가스 유동 기하형상들의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 발생시키는 것을 도울 수 있다.
[0085] 프로세스들이 산화로 지칭될 수 있지만, 당업자는 본 개시내용이 막을 팽창시키기 위한 산화 반응들로 제한되지 않는다는 것을 이해할 것이다. 다양한 실시예들을 설명하기 위한 산화 반응의 사용은 단지 편의를 위한 것이며, 본 개시내용의 범위를 제한하는 것은 아니다.
[0086] 본 명세서의 전체에 걸친 "일 실시예", "특정 실시예들", "하나 이상의 실시예들", 또는 "실시예"에 대한 언급은, 그 실시예에 관하여 설명되는 특정한 피처, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 전체에 걸친 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서", 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 피처들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0087] 본원의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지, 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것이 이해될 것이다. 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서, 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변화들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 따라서, 본 개시내용이 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 변형들 및 변화들을 포함하도록 의도된다.

Claims (15)

  1. 적어도 하나의 피처(feature)가 내부에 형성된 기판 표면을 갖는 기판을 제공하는 단계 ― 상기 적어도 하나의 피처는 상기 기판 표면으로부터 상기 기판 내로 일정 거리만큼 연장되고, 측벽 및 최하부를 가짐 ―;
    상기 적어도 하나의 피처에 그리고 상기 기판 표면 상에 금속 서브-옥사이드(metal sub-oxide) 막을 형성하는 단계;
    상기 적어도 하나의 피처 외부에서 상기 기판 표면으로부터 상기 금속 서브-옥사이드 막을 제거하는 단계; 및
    상기 적어도 하나의 피처로부터 팽창하는 금속 옥사이드의 자기-정렬 구조를 형성하기 위해, 상기 금속 서브-옥사이드 막을 산화시키는 단계
    를 포함하며,
    상기 금속 서브-옥사이드 막은 0 초과 내지 상기 금속 옥사이드의 평균 금속 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  2. 제1 항에 있어서,
    상기 금속 서브-옥사이드 막은 상기 금속 옥사이드의 평균 금속 산화 상태의 약 80% 이하의 평균 금속 산화 상태를 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  3. 제1 항에 있어서,
    상기 자기-정렬 구조는 상기 기판 표면에 실질적으로 직교하는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  4. 제1 항에 있어서,
    상기 금속 서브-옥사이드 막은, 금속 옥사이드, 금속 나이트라이드, 금속 카바이드, 또는 금속 실리사이드 중 하나 이상을 포함하는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  5. 제4 항에 있어서,
    상기 금속 서브-옥사이드 막은 금속 나이트라이드를 필수구성으로 포함하는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  6. 제1 항에 있어서,
    상기 금속 옥사이드의 금속은 텅스텐인,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  7. 제6 항에 있어서,
    상기 금속 옥사이드는 WO3인,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  8. 제7 항에 있어서,
    상기 금속 서브-옥사이드 막은 약 1:2.8 이하의 텅스텐 대 산소 비율(부피비)을 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  9. 제8 항에 있어서,
    상기 자기-정렬 구조는 약 1:2.85 이상의 텅스텐 대 산소 비율(부피비)을 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  10. 적어도 하나의 피처가 내부에 형성된 기판 표면을 갖는 기판을 제공하는 단계 ― 상기 적어도 하나의 피처는 상기 기판 표면으로부터 상기 기판 내로 일정 거리만큼 연장되고, 측벽 및 최하부를 가짐 ―;
    상기 적어도 하나의 피처에 그리고 상기 기판 표면 상에 금속 막을 형성하는 단계;
    상기 적어도 하나의 피처에 그리고 상기 기판 표면 상에 금속 서브-옥사이드 막을 형성하기 위해, 상기 금속 막을 처리하는 단계;
    상기 적어도 하나의 피처 외부에서 상기 기판 표면으로부터 상기 금속 서브-옥사이드 막을 제거하는 단계; 및
    상기 적어도 하나의 피처로부터 팽창하는 금속 옥사이드의 자기-정렬 구조를 형성하기 위해, 상기 금속 서브-옥사이드 막을 산화시키는 단계
    를 포함하며,
    상기 금속 서브-옥사이드 막은 0 초과 내지 상기 금속 옥사이드의 평균 금속 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  11. 제10 항에 있어서,
    상기 금속 서브-옥사이드 막은 상기 금속 옥사이드의 평균 금속 산화 상태의 약 80% 이하의 평균 금속 산화 상태를 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  12. 제10 항에 있어서,
    상기 자기-정렬 구조는 상기 기판 표면에 실질적으로 직교하는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  13. 제10 항에 있어서,
    상기 금속 막은, 상기 금속 서브-옥사이드 막을 형성하기 위해 상기 금속 막을 처리하기 전에, 상기 적어도 하나의 피처를 충전하는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  14. 제10 항에 있어서,
    상기 금속 막은 상기 적어도 하나의 피처를 부분적으로 충전하고,
    상기 금속 막은 금속 서브-옥사이드 막을 형성하기 위해 처리되며,
    상기 방법은,
    상기 금속 서브-옥사이드 막이 상기 적어도 하나의 피처를 충전할 때까지, 상기 금속 막의 형성, 및 상기 금속 서브-옥사이드 막을 형성하기 위한 상기 금속 막의 처리를 반복하는 단계를 더 포함하는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
  15. (A) 적어도 하나의 피처가 내부에 형성된 기판 표면을 갖는 기판을 제공하는 단계 ― 상기 적어도 하나의 피처는 상기 기판 표면으로부터 상기 기판 내로 일정 거리만큼 연장되고, 측벽 및 최하부를 가짐 ―;
    (B) 상기 적어도 하나의 피처를 부분적으로 충전하는 금속 막을 상기 기판 표면 상에 형성하는 단계;
    (C) 금속 서브-옥사이드 막을 형성하기 위해, 상기 금속 막을 처리하는 단계;
    (D) 상기 적어도 하나의 피처의 미리 결정된 부피가 충전될 때까지, 상기 단계 (B) 및 상기 단계 (C)를 반복하는 단계;
    (E) 상기 적어도 하나의 피처 외부에서 상기 기판 표면으로부터 상기 금속 서브-옥사이드 막을 제거하는 단계; 및
    (F) 상기 적어도 하나의 피처로부터 팽창하는 금속 옥사이드의 자기-정렬 구조를 형성하기 위해, 상기 금속 서브-옥사이드 막을 산화시키는 단계
    를 포함하며,
    상기 금속 서브-옥사이드 막은 0 초과 내지 상기 금속 옥사이드의 평균 금속 산화 상태 미만의 범위의 평균 금속 산화 상태를 갖는,
    금속 옥사이드의 자기-정렬 구조를 생성하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220066391A (ko) * 2019-09-26 2022-05-24 어플라이드 머티어리얼스, 인코포레이티드 선택적 및 자기-제한적 텅스텐 에칭 프로세스

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7249930B2 (ja) * 2019-11-20 2023-03-31 東京エレクトロン株式会社 成膜方法および成膜装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0982772B1 (en) * 1994-11-30 2003-06-25 Micron Technology, Inc. A semiconductor non-planar storage capacitor
KR20000026588A (ko) * 1998-10-21 2000-05-15 윤종용 콘택홀을 갖는 반도체 장치 및 그 제조방법
KR100469913B1 (ko) * 2003-04-02 2005-02-02 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100980059B1 (ko) * 2008-04-23 2010-09-03 주식회사 하이닉스반도체 반도체 소자의 텅스텐 질화물층 증착 방법
JP5133852B2 (ja) * 2008-11-13 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
US8435830B2 (en) * 2009-03-18 2013-05-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR101595488B1 (ko) * 2009-03-18 2016-02-18 삼성전자주식회사 반도체 소자 및 그 형성 방법
US8575753B2 (en) * 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
JP2011034995A (ja) * 2009-07-29 2011-02-17 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
US8274065B2 (en) 2009-10-19 2012-09-25 Macronix International Co., Ltd. Memory and method of fabricating the same
JP5775288B2 (ja) * 2009-11-17 2015-09-09 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置
JP2012119631A (ja) * 2010-12-03 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
US8399363B1 (en) 2011-02-28 2013-03-19 Samsung Electronics Co., Ltd. Methods of forming oxide-filled trenches in substrates using multiple-temperature oxide deposition techniques
US8933507B2 (en) * 2012-07-10 2015-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Metal/polysilicon gate trench power mosfet
CN103811406B (zh) * 2012-11-05 2016-12-21 上海华虹宏力半导体制造有限公司 改善sonos器件自对准接触孔漏电的方法
US9252053B2 (en) * 2014-01-16 2016-02-02 International Business Machines Corporation Self-aligned contact structure
US9299745B2 (en) * 2014-05-08 2016-03-29 GlobalFoundries, Inc. Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US20170358658A1 (en) * 2014-09-26 2017-12-14 Intel Corporation Metal oxide metal field effect transistors (momfets)
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10083834B2 (en) 2016-09-30 2018-09-25 Applied Materials, Inc. Methods of forming self-aligned vias
TWI719262B (zh) * 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
JP2020501344A (ja) * 2016-11-08 2020-01-16 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ パターニング用途のためのボトムアップ柱状体の形状制御
TW201833991A (zh) * 2016-11-08 2018-09-16 美商應用材料股份有限公司 自對準圖案化之方法
TWI760540B (zh) * 2017-08-13 2022-04-11 美商應用材料股份有限公司 自對準高深寬比結構及製作方法
KR102227347B1 (ko) * 2017-09-05 2021-03-11 어플라이드 머티어리얼스, 인코포레이티드 3d 메모리 구조들에서의 고종횡비 홀 형성에 대한 상향식 접근법
TWI794363B (zh) * 2017-12-20 2023-03-01 美商應用材料股份有限公司 金屬薄膜之高壓氧化

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220066391A (ko) * 2019-09-26 2022-05-24 어플라이드 머티어리얼스, 인코포레이티드 선택적 및 자기-제한적 텅스텐 에칭 프로세스
KR102590436B1 (ko) 2019-09-26 2023-10-16 어플라이드 머티어리얼스, 인코포레이티드 선택적 및 자기-제한적 텅스텐 에칭 프로세스

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