TWI760540B - 自對準高深寬比結構及製作方法 - Google Patents

自對準高深寬比結構及製作方法 Download PDF

Info

Publication number
TWI760540B
TWI760540B TW107126799A TW107126799A TWI760540B TW I760540 B TWI760540 B TW I760540B TW 107126799 A TW107126799 A TW 107126799A TW 107126799 A TW107126799 A TW 107126799A TW I760540 B TWI760540 B TW I760540B
Authority
TW
Taiwan
Prior art keywords
film
metal
metal oxide
tungsten
pillars
Prior art date
Application number
TW107126799A
Other languages
English (en)
Other versions
TW201911378A (zh
Inventor
蘇史密辛哈 羅伊
普拉布蘭姆 茍帕爾拉賈
亞伯希吉特巴蘇 馬禮克
史林尼維斯 干德可塔
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201911378A publication Critical patent/TW201911378A/zh
Application granted granted Critical
Publication of TWI760540B publication Critical patent/TWI760540B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

說明形成自對準高深寬比特徵的處理方法。此方法包括在結構化基板上沉積金屬膜、容積地擴張金屬膜、在擴張的柱體之間沉積第二膜、與可選地使柱體凹陷及重覆此處理以形成高深寬比結構。

Description

自對準高深寬比結構及製作方法
本發明大體上關於形成高深寬比結構的方法。尤其，本發明關於形成自對準高深寬比結構的方法。
半導體產業迅速地發展具有越來越小電晶體尺度的晶片以獲得每單位面積更多的功能性。由於裝置的尺度持續縮減，裝置間的間隙/空間也持續縮減，增加將裝置與另一裝置實體地隔離的困難度。
創造高深寬比(HAR)結構是裝置圖案化領域中的一種挑戰。邏輯與記憶體中的數種結構由高深寬比得益。為了持續裝置縮放，需要克服現行處理流程的基本限制。
因此，本領域中需要新方法以形成高深寬比結構。
本發明的一或多個具體例關於形成超高深寬比結構的方法。此方法包含在結構化基板的特徵中沉積金屬膜。結構化基板包含從基板的表面延伸進入基板一深度的複數個特徵。金屬膜容積地擴張以形成筆直延伸出特徵的金屬氧化物柱體。第二膜沉積在柱體之間，使得第二膜的頂部約相等於柱體的頂部。移除柱體的一部分，使得柱體的頂部低於第二膜的頂部。重覆以下步驟：沉積金屬膜、容積地擴張金屬膜、沉積第二膜並可選地移除柱體的一部分，以成長預定高度的高深寬比特徵。從特徵移除柱體以形成高深寬比特徵。
本發明的額外具體例關於形成超高深寬比結構的方法。此方法包含在結構化基板的特徵中沉積金屬膜與形成金屬膜的蓋層(overburden)。結構化基板包含從基板的表面延伸進入基板一深度的複數個特徵。金屬膜包含鎢。移除金屬膜的蓋層。金屬膜容積地擴張以形成筆直地延伸出特徵的金屬氧化物柱體。金屬氧化物柱體包含氧化鎢。第二膜沉積在柱體之間並形成第二膜的蓋層。移除第二膜的蓋層，使得第二膜的頂部約相等於柱體的頂部。可選地移除柱體的一部分，使得柱體的頂部低於第二膜的頂部。重覆以下步驟：沉積金屬膜、容積地擴張金屬膜、沉積第二膜與可選地移除柱體的一部分，以成長預定高度的高深寬比特徵。從特徵移除柱體，以形成高深寬比特徵。
本發明的其他具體例關於形成超高深寬比結構的方法。此方法包含：(a)在結構化基板的特徵中沉積鎢膜，結構化基板包含從基板的表面延伸進入基板一深度的複數個特徵，鎢膜形成鎢蓋層；(b)藉由CMP移除鎢蓋層；(c)容積地擴張鎢膜以形成筆直地延伸出特徵的氧化鎢柱體；(d)在氧化鎢柱體之間沉積第二膜，使得第二膜蓋層形成；(e)藉由CMP移除第二膜蓋層；(f)可選地移除氧化鎢柱體的一部分，使得柱體的頂部低於第二膜的頂部並重覆(a)至(e)的步驟以成長預定高度的高深寬比特徵；及(g)從特徵移除所有柱體。
在說明本發明的數個範例具體例之前，將理解到本發明並不侷限於在接下來的說明書中所說明的建構或處理步驟的細節。本發明可為其他具體例且可以各種方式實現或執行。
本文使用的「基板」指稱任何基板或形成在基板上的材料表面，於其上在製造處理期間執行膜處理。例如，其上可執行處理的基板表面包括材料，諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及任何其他材料，諸如金屬、金屬氮化物、金屬合金、及其他導電材料，取決於應用。基板包括而不侷限於半導體晶圓。基板可暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤基板表面。除了直接在基板本身的表面上的膜處理，在本發明中，揭示的任何膜處理步驟也可執行在形成在基板上的下層上，如之後更詳細揭示的，而用語「基板表面」意於包括如文中所指示的此下層。因此例如，在膜/層或部分膜/層已經沉積在基板表面上時，新沉積的膜/層的暴露表面成為基板表面。
本發明的具體例關於形成自對準高深寬比結構的方法。本發明的某些具體例有利地提供使用鎢的容積擴張於自對準特徵的方法。例如，鎢可藉由ALD沉積在孔洞或溝槽的結構上，接著氧化以形成WOx 及在氧化期間的容積擴張促使柱體成長出孔洞或溝槽。這些柱體為由下往上的柱體，選擇性地由鎢所成長。
本發明的某些具體例有利地提供選擇性地移除柱體的方法，使用針對於柱體材料的蝕刻化學品。例如，可選擇性地移除WOx 的柱體，藉由使用WCl5 、WCl6 、WOCl4 、或其他蝕刻劑的蝕刻。本發明的某些具體例有利地提供使用重覆的柱體成長與選擇性移除的方法以形成高深寬比結構。
在某些具體例中，結構化基板作為用於建立高深寬比結構的模板。一個循環包含：共形金屬沉積；金屬CMP或選擇性金屬凹陷；柱體形成；柱結構之間的可流動間隙填充；介電CMP或選擇性介電凹陷及柱體移除被重覆。在已經重覆若干循環以形成高深寬比結構之後，移除柱體以留下高深寬比特徵(例如，溝槽或通孔)。
圖1A至1M顯示此方法的範例具體例。儘管參照所繪示的具體例而說明此方法，本領域的熟習技藝者將認知到某些處理或次序可被移動或省略且其他處理或次序可被包括，而不背離本發明的範疇。
圖1A顯示基板100，基板100作為用於形成高深寬比特徵的結構化模板。基板100也稱為結構化基板。在所繪示的部分剖面視圖中，基板100包括至少一特徵110。圖式顯示基板100，基板100具有三個特徵110以用於說明；然而，本領域的熟習技藝者將理解到可以有著多於或少於三個特徵。特徵110的形態可為任何合適形態，包括但不限於溝槽與通孔。通孔可為形態的三維變體，其帶有剖面表示為圓形、三角形、方形、矩形、五邊形、六邊形、七邊形、八邊形、九邊形、十邊形、十一邊形、十二邊形或更高階的多邊形。例如，圓形的三維變體可為圓柱體，而八邊形的三維變體可為八角稜柱。
在此使用時，用語「特徵」意指任何有意的表面不規則。特徵的合適實例包括但不限於具有頂部、兩側壁及底部的溝槽、具有頂部與從一表面向上延伸的兩側壁的尖峰、及具有從一表面向下延伸的側壁之帶有開放底部的通孔。特徵可具有任何合適深寬比(特徵的深度對於特徵的寬度的比率)。在某些具體例中，深寬比大於或等於約0.5：1、1：1、2：1、3：1、4：1、5：1、10：1、15：1、20：1、25：1、30：1、35：1或40：1。
基板100具有基板表面102，帶有在基板表面102中形成開口的至少一特徵110。特徵110從基板表面102延伸深度D至底部116。特徵110具有第一側壁112與第二側壁114，其界定特徵110的寬度W。藉由側壁112、114與底部116所形成的開放區域也稱為間隙或溝槽。
繪示的具體例顯示形成在一元材料中的特徵110。在某些具體例中，特徵110形成在二元材料中，其中特徵110的側壁112、114與特徵的底部116為不同材料。例如，基板100可具有形成特徵110的底部的氧化物材料與從氧化物材料延伸之氮化物材料以形成特徵110的側壁112、114。
提供基板100或二元材料基板用於處理。在此使用時，用語「提供」意指基板被放置進入一位置或環境以進一步處理。
參照圖1B，金屬膜120形成在基板100上，使得金屬膜120填充特徵110。金屬膜120可為任何合適膜，藉由任何合適處理而形成，包括但不限於化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積及/或物理氣相沉積。在某些具體例中，金屬膜120藉由原子層沉積或電漿增強原子層沉積而形成。
某些具體例的金屬膜120為藉由原子層沉積而沉積的共形膜。在此使用時，用語「共形」或「共形地」指稱依附並均勻地覆蓋於暴露表面的層，帶有具有相對於膜的平均厚度小於1%的變動的厚度。例如，1000Å厚的膜會具有小於10Å的厚度變動。此厚度與變動包括凹部的邊緣、角落、側邊、及底部。例如，在本發明的各種具體例中藉由ALD沉積的共形膜會提供沉積區上方的覆蓋，覆蓋在複雜表面上有基本上均勻的厚度。
金屬膜120可包括可以筆直向上的方式容積地擴張的任何合適金屬。合適金屬膜包括但不限於包括以下一或多者的膜：Co、Mo、W、Ta、Ti、Ru、Rh、Cu、Fe、Mn、V、Nb、Hf、Zr、Y、Al、Sn、Cr及/或La。在某些具體例中，金屬膜120包含鎢。在某些具體例中，金屬膜120基本上由鎢構成。在本說明書與隨附申請專利範圍中使用時，用語「基本上由鎢構成」意指膜的塊體部分–不包括界面區域–是大於或等於約95%、98%或99%鎢，於原子基礎上。
在某些具體例中，金屬膜120實質上無縫地形成在特徵110內。在某些具體例中，縫隙可形成在特徵110的寬度W內。縫隙可為形成在特徵110的壁之間的任何間隙、空間或孔隙。
繪示在圖1B中的具體例包括形成在結構化基板100的表面102上的蓋層122。蓋層122是形成在特徵110的外面的材料。在某些具體例中，移除蓋層122，使得金屬膜120的頂表面124實質上共面於或低於基板100的表面102，如圖1C所示。以此方式使用時，用語「實質上共面」意指藉由金屬膜120形成的平面是在藉由基板100的表面102形成的平面的±5°、4°、3°、2°或1°內。在某些具體例中，頂表面124低於基板的表面102。在某些具體例中，金屬膜120的頂表面124是在大於或等於特徵110的深度D的約40%、50%、60%、70%、80%或90%的高度。在某些具體例中，形成金屬膜120，使得沒有蓋層122。
蓋層122的移除可藉由熟習技藝者所知的任何合適技術而完成。在某些具體例中，可藉由化學機械平坦化(CMP)處理移除蓋層122。例如，可使用金屬CMP處理。在某些具體例中，藉由選擇性蝕刻處理移除蓋層122，選擇性蝕刻處理移除金屬膜120而不影響基板100。
如圖1D所示，金屬膜120接著藉由暴露於氧化劑或氧化情況而氧化以將金屬膜120轉變為金屬氧化物柱體130。金屬膜120至金屬氧化物柱體130的轉變是由於容積擴張處理，其容積地擴張金屬膜120。金屬膜120的容積擴張可在範圍為約10%至約1000%，或在範圍為約50%至約800%，或在範圍為約100%至約700%。在某些具體例中，金屬膜120的容積擴張使得金屬氧化物柱體130的頂表面132的高度大於或等於在擴張前金屬膜120的高度之約150%、200%、250%、300%或350%。在某些具體例中，金屬膜120形成在特徵110中帶有縫隙(未示出)並容積擴張以形成金屬氧化物柱體130填充此縫隙。
氧化劑可為任何合適氧化劑，包括但不限於O2 、O3 、N2 O、H2 O、H2 O2 、CO、CO2 、NH3 、N2 /Ar、N2 /He、N2 /Ar/He及前述物的組合。在某些具體例中，氧化情況包含熱氧化、電漿增強氧化、遠端電漿氧化、微波與射頻(例如，ICP、CCP)。
金屬膜120的氧化可發生在任何合適溫度，例如取決於膜的組成與氧化劑。在某些具體例中，氧化發生在範圍為約25°C至約1100°C的溫度。在某些具體例中，氧化發生在大於或等於約250°C、300°C、350°C、400°C、450°C、500°C或550°C的溫度。
合適的含金屬膜包括金屬膜的衍生物。金屬膜的合適衍生物包括但不限於氮化物、硼化物、碳化物、氧氮化物、氧硼化物、氧碳化物、碳氮化物、硼碳化物、硼氮化物、硼碳氮化物、硼氧碳氮化物、氧碳氮化物、硼氧碳化物及硼氧氮化物。本領域的熟習技藝者會理解到沉積的金屬膜可具有金屬膜內非化學計量之數量的原子。例如，指稱為WN的膜可具有不同數量的鎢與氮，而非使用「WN」所建議的化學計量1：1。此WN膜可例如為90原子%的鎢。使用WN以說明氮化鎢膜意指此膜包含鎢與氮原子，且不應當作限制此膜於特定組成。在某些具體例中，此膜基本上由指定的原子構成。例如，基本上由WN構成的膜意指此膜的組成為大於或等於約95%、98%或99%的鎢與氮原子。
如圖1D所示，在擴張期間，特徵形狀的保真度(fidelity)維持在特徵的頂部上，使得金屬膜120從特徵110筆直地向上成長，以形成金屬氧化物柱體130。在此使用時，「筆直地向上」意指此膜形成一表面且鄰近於特徵側壁112、114的表面的部分實質上與側壁112、114共面。表面與側壁為共面時，形成在側壁與表面的接合處的角度為±10º。
如圖1E所示，間隙填充處理在基板100的柱體130之間沉積第二膜140。基板100的表面102被第二膜140所覆蓋。在某些具體例中，間隙填充第二膜140為可流動膜。在某些具體例中，間隙填充第二膜140藉由原子層沉積或化學氣相沉積或其之任一者的電漿增強變體的一或多者而沉積。在某些具體例中，間隙填充第二膜140實質上無縫地形成在柱體130之間的空間內。
圖1E所繪示的具體例包括形成在柱體130的頂表面132上的蓋層142。在某些具體例中，移除蓋層142，使得第二膜140的頂表面144實質上共面或低於柱體130的頂表面132，如圖1F所示。以此方式使用時，用語「實質上共面」意指藉由第二膜140形成的平面是在藉由柱體130的頂表面132形成的平面的±5°、4°、3°、2°或1°之內。在某些具體例中，頂表面144低於柱體130的頂表面132。在某些具體例中，第二膜140的頂表面144低於柱體130的頂表面132一量，此量大於或等於柱體130的頂表面132與基板100的表面102之間的高度差異的約5%、10%、20%、30%、40%、50%、60%或70%。在某些具體例中，形成第二膜140而沒有蓋層142。
蓋層142的移除可藉由熟習技藝者所知的任何合適技術而完成。在某些具體例中，蓋層142可藉由化學機械平坦化(CMP)處理而移除。例如，可使用金屬CMP處理。在某些具體例中，蓋層142藉由選擇性蝕刻處理而移除，此處理移除第二膜140而不影響基板100、柱體130或在第二膜140下的任一層。
參照圖1G，柱體130被凹陷以形成第二膜140之間的間隙150。柱體130的頂表面132被凹陷一量，此量大於或等於第二膜140的高度的約10%、20%、30%、40%、50%或60%。間隙150暴露第二膜140的側壁152、154。
從圖1G可知，側壁152、154與凹陷的柱體130的頂表面132相似於圖1A所示的最初特徵110。以如特徵110的相同方式使用間隙150以持續成長自對準高深寬比結構，藉由重覆由圖1B至1F所示的處理。
蝕刻或移除處理對於柱體130可為選擇性的。柱體130的蝕刻可藉由任何合適技術而完成。在某些具體例中，蝕刻柱體130包含將柱體130暴露至金屬鹵化物化合物。在某些具體例中，金屬鹵化物化合物具有不同於柱體130的金屬。在某些具體例中，金屬鹵化物化合物具有與柱體130相同的金屬。
在某些具體例中，蝕刻柱體130包含暴露於含金屬與鹵素前驅物(例如，WCl6 )，也稱為金屬鹵化物前驅物。金屬鹵化物前驅物可與柱體130反應。在某些具體例中，暴露於金屬鹵化物前驅物致使與柱體130的放熱反應且無電漿存在於基板處理區中。根據一或多個具體例，在進入基板處理區之前，無電漿激發金屬鹵化物前驅物。
在範例非限制處理中，柱體130包含鎢且由與氧的反應而擴張以形成氧化鎢，其可為WO3 的形式。WO3 至WCl6 (或可能為WCl5 )的暴露形成揮發性WOCl4 及/或WO2 Cl2 ，其留在表面直到移除所有氧化鎢。
在某些具體例中，金屬鹵化物前驅物包括含有金屬元素與鹵素元素的兩個或更多個或僅兩個不同的元素。金屬鹵化物前驅物可包括金屬元素的僅單一原子但有相同鹵素元素的多個原子(如WCl6 及WCl5 的情況)。在具體例中，金屬鹵化物的金屬元素可包括鈦、鉿、鋯、釩、鈮、鉭、鉻、鉬、鎢、錳、錸、鎝、鐵、鋁及鎵的一或多者。在某些具體例中，金屬鹵化物的金屬元素具有原子序為22、23、24、40、41、42、72、73或74。在一或多個具體例中，金屬元素包含週期表的4族、5族或6族的元素或可為過渡金屬。根據一或多個具體例，鹵素元素可為F與Cl的一者。在某些具體例中，鹵素元素可為F、Cl、Br及/或I的一或多者。在某些具體例中，含金屬與鹵素前驅物為無氟的。合適的金屬鹵化物前驅物的某些實例包括但不限於五鹵化釩、五鹵化鉭、六鹵化鉻、五鹵化鉬、六鹵化鉬、五鹵化鈮、五鹵化鎢、六鹵化鎢、及四鹵化錳。在某些具體例中，金屬鹵化前驅物包括但不限於釩鹵化物、鉭鹵化物、鉻鹵化物、鉬鹵化物、鈮鹵化物、鎢鹵化物及/或錳鹵化物，其中金屬元素的氧化態可為任何合適的氧化態。
某些具體例的蝕刻處理具有關於柱體130材料相對於第二膜140的選擇性為大於或等於約10：1、大於或等於約15：1、大於或等於約20：1或大於或等於約25：1。
在某些具體例中，很少或沒有局部電漿使用在蝕刻處理以使得蝕刻處理更加選擇性、靈敏及等向性。用語「無電漿」會在本文中使用以說明在沒有或基本上沒有電漿功率施加於基板處理區期間的基板處理區。所說明的蝕刻劑(含金屬與鹵素前驅物)具有高效偏好蝕刻反應路徑，其使得基板處理區在本文的蝕刻含金屬材料的操作期間將為無電漿的。換言之，根據一或多個具體例，基板處理區中的電子溫度可為小於0.5eV、小於0.45eV、小於0.4eV、或小於0.35eV。再者，在具體例中，在進入基板處理區之前，含金屬與鹵素前驅物可不被任何遠端電漿所激發。例如，若存在遠端電漿區或分開的腔室區並用於引導含鹵素前驅物朝向基板處理區，分開的腔室區或遠端電漿區可為本文所界定的無電漿。
根據一或多個具體例，含金屬與鹵素前驅物所通過的基板處理區與任何遠端區可為「無氫」的。氫與-OH基圑在具體例中會添加材料至金屬及金屬氮化物，使得妨礙蝕刻處理。金屬膜或金屬氮化物膜會變得更厚而非更薄。在基板處理區中氫的存在會降低有效的蝕刻選擇性。
在某些具體例中，含金屬與鹵素前驅物(例如，WCl6 )以載體氣體供應，載體氣體的流率為在約5 sccm與500 sccm的範圍、在約10 sccm與300 sccm的範圍、在約25 sccm與200 sccm的範圍、在約50 sccm與150 sccm的範圍或在約75 sccm與125 sccm的範圍。
根據一或多個具體例，反應可溫熱地進行，僅藉由基板本身的溫度所激發。在使用基板的溫度以造成蝕刻反應的具體例中，用語「無電漿」可在此用於說明在應用期間沒有使用或基本上沒有電漿功率的基板處理區。電漿功率也可保持在低於小閥值量以能夠進行適當反應。在各種具體例中，施加於基板處理區的電漿功率可小於100瓦、小於50瓦、小於30瓦、小於10瓦及可為0瓦。在具體例中，基板處理區內的壓力可為在約0.1托與50托的範圍、在約0.2托與30托的範圍、在約0.5托與20托的範圍、在約1托與10托的範圍。
圖1H顯示帶有蓋層122之金屬膜120的形成，類似於圖1B所示。金屬膜120形成在間隙150中並覆蓋第二膜140的頂表面144與柱體130的頂表面132。金屬膜120可為與圖1B中沉積的相同金屬膜120，或為不同金屬膜。在某些具體例中，金屬膜120在整個高深寬比特徵的形成中具有相同金屬。
在圖1I中，移除蓋層122，使得金屬膜120的頂表面124實質上與第二膜140的頂表面144共面。此類似於繪示並說明在圖1C的處理。在某些具體例中，沒有形成蓋層122。蓋層可藉由CMP或選擇性蝕刻處理移除。
在圖1J中，氧化金屬膜120以形成金屬氧化物柱體130，使得金屬氧化物柱體130的頂表面132延伸超過第二膜140的頂表面144。金屬氧化物柱體130可為如圖1D所示的相同金屬氧化物，或不同金屬氧化物。例如，金屬氧化物可交替在氧化物與氮化物之間，或可為混合的氮氧化物膜。
在圖1K中，可流動第二膜140形成在柱體130之間的間隙中，使得蓋層142形成在柱體130的頂表面132之上。在某些具體例中，沒有形成蓋層142。此處理類似於圖1E所繪示與說明的處理。在圖1L中，藉由CMP或選擇性移除處理而移除蓋層142，類似於圖1F所顯示與說明的處理。
為了持續成長自對準高深寬比結構的高度，柱體130可被凹陷，類似於圖1G所示，接著重覆以下循環：金屬沉積(圖1B)、可選的蓋層移除(圖1C)、容積擴張(圖1D)、可流動膜沉積(圖1E)與可選的蓋層移除(圖1F)。若接著另一個循環，柱體130的凹陷(圖1G)也可發生在重覆此循環之前。
一旦自對準結構的高度已經達到預定高度，完成循環。柱體130可接著藉由選擇性蝕刻處理而移除，像是用於凹陷柱體130的處理。在柱體130的移除中，如圖1M所示，持續蝕刻處理直到所有的柱體130已經從第二膜140之間的間隙移除，以形成高深寬比特徵160。
根據一或多個具體例，在形成層之前及/或之後，基板經受處理。此處理可執行在相同腔室中或在一或多個分開的處理腔室中。在某些具體例中，基板從第一腔室移動至分開的第二腔室用以進一步處理。基板可直接從第一腔室移動至分開的處理腔室，或可從第一腔室移動至一或多個移送腔室，接著移動至分開的處理腔室。因此，處理設備可包含與移送站連通的多個腔室。此種的設備可稱為「群集工具」或「群集系統」，及類似物。
通常，群集工具是包含多個腔室的模組系統，其執行各種功能，包括基板中心找尋及定位、除氣、退火、沉積及/或蝕刻。根據一或多個具體例，群集工具包括至少一第一腔室與一中央移送腔室。中央移送腔室可容納機器人，其可在處理腔室與裝載閘腔室之間與之中移送基板。移送腔室通常維持在真空狀態並提供中間階段用於將基板從一腔室移送至另一腔室及/或至定位在群集工具的前端的裝載閘腔室。可採用於本發明的兩個廣為人知的群集工具為Centura®及Endura®，兩者可由加州聖克拉拉的應用材料公司獲得。然而，腔室的確切佈置與組合可改變以用於執行本文所述處理的特定步驟。可使用的其他處理腔室包括但不限於循環層沉積(CLD)、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、預清洗、化學清洗、諸如RTP的熱處理、電漿氮化、除氣、定位、羥基化及其他基板處理。藉由在群集工具的腔室中執行處理，可避免大氣雜質之基板的表面污染，而沒有在沉積後續膜之前的氧化。
根據一或多個具體例，基板持續地在真空或「裝載閘」情況下，且當從一腔室移動至下一腔室時不暴露於周圍空氣。移送腔室因而在真空下且被「泵回(pump down)」至真空壓力下。惰性氣體可存在於處理腔室或移送腔室中。在某些具體例中，惰性氣體用於作為淨化氣體以移除一些或所有的反應物。根據一或多個具體例，淨化氣體注射在沉積腔室的出口處以防止反應物從沉積腔室移動至移送腔室及/或額外的處理腔室。因此，惰性氣體的流動於腔室的出口處形成簾幕。
基板可在單一基板沉積腔室中處理，其中單一基板被載入，處理並在另一基板處理之前被載出。基板也可以連續方式處理，類似於輸送帶系統，其中多個基板單獨地載入腔室的第一部分，移動通過腔室並從腔室的第二部分載出。腔室與相關的輸送帶系統的形態可形成直線路徑或彎曲路徑。此外，處理腔室可為旋轉料架，其中多個基板移動圍繞中央軸並在貫穿旋轉料架路徑時暴露於沉積、蝕刻、退火、清洗、等等的處理。
在處理期間，可加熱或冷卻基板。此加熱或冷卻可藉由任何合適方式而達成，包括但不限於改變基板支撐件的溫度與流動加熱或冷卻的氣體至基板表面。在某些具體例中，基板支撐件包括加熱器/冷卻器，其可被控制以傳導地改變基板溫度。在一或多個具體例中，使用的氣體(反應氣體或惰性氣體)可被加熱或冷卻以局部地改變基板溫度。在某些具體例中，加熱器/冷卻器定位在腔室內鄰近於基板表面以對流地改變基板溫度。
基板在處理期間也可為固定或旋轉的。旋轉基板可連續地旋轉或分段地旋轉。例如，基板可貫穿整個處理旋轉，或基板可在暴露於不同反應氣體或淨化氣體之間小量地旋轉。在處理期間旋轉基板(連續或分段地)可助於產生更均勻的沉積或蝕刻，藉由最小化例如氣體流動幾何中的局部變動的效應。
本說明書中的參照「一具體例(one embodiment)」、「某些具體例」、「一或多個具體例」、或「一具體例(an embodiment)」意指關於此具體例說明的特定特徵、結構、材料、或特性被包括在本發明的至少一個具體例中。因此，在本說明書中的各種地方出現的詞語，諸如「在一或多個具體例中」、「在某些具體例中」、「在一具體例(one embodiment)中」或「在一具體例(an embodiment)中」並不必然指稱本發明的相同具體例。再者，特定特徵、結構、材料、或特性可以任何合適方式組合在一或多個具體例中。
儘管本發明在此已參照特定具體例而說明，將理解到這些具體例僅為本發明的原理與應用的示例。在不背離本發明的精神與範疇下，本領域的熟習技藝者明顯地可對本發明的方法與設備進行各種修改與變化。因此，意於本發明包括在隨附申請專利範圍的範疇內的修改與變化及其等效物。
D‧‧‧深度W‧‧‧寬度100‧‧‧基板102‧‧‧基板表面110‧‧‧特徵112‧‧‧側壁114‧‧‧側壁116‧‧‧底部120‧‧‧金屬膜122‧‧‧蓋層124‧‧‧頂表面130‧‧‧柱體132‧‧‧頂表面140‧‧‧第二膜142‧‧‧蓋層144‧‧‧頂表面150‧‧‧間隙152‧‧‧側壁154‧‧‧側壁160‧‧‧特徵
藉由參照具體例，某些具體例繪示在隨附圖式中，可獲得簡短總結於上之本發明更明確的說明，以此方式可詳細地理解本發明的上述特徵。然而，將注意到隨附圖式僅繪示本發明的典型具體例且因而不視為限制本發明的範疇，由於本發明可容許其他相等有效的具體例。
圖1A至1M顯示根據本發明的一或多個具體例的用於形成高深寬比結構的方法的圖解表示。
在隨附圖式中，類似的部件及/或特徵會具有相同的元件符號。再者，相同類型的各種部件可藉由依附於元件符號的用以區別類似部件的破折號與第二符號而加以區分。若在說明書中僅使用第一元件符號，此說明可應用於具有相同第一元件符號的類似部件的任一者，而無關於第二元件符號。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100‧‧‧基板
130‧‧‧柱體
132‧‧‧頂表面
140‧‧‧第二膜
144‧‧‧頂表面
150‧‧‧間隙
152‧‧‧側壁
154‧‧‧側壁

Claims (20)

  1. 一種形成超高深寬比結構的方法，該方法包含以下步驟：沉積包含一第一柱體材料的一金屬膜於一結構化基板上，該結構化基板包含複數個特徵，該等複數個特徵從該結構化基板的一表面延伸進入該結構化基板一深度；容積地擴張該第一柱體材料以形成一金屬氧化物柱體，該金屬氧化物柱體筆直地延伸出該特徵；在該金屬氧化物柱體之間沉積一第二膜，使得該第二膜的一頂部約相等於該金屬氧化物柱體的一頂部；移除該金屬氧化物柱體的一部分，使得該金屬氧化物柱體的該頂部低於該第二膜的該頂部；重覆沉積包含第一柱體材料的一金屬膜、容積地擴張該第一柱體材料、沉積該第二膜及可選地重覆移除該金屬氧化物柱體的一部分以成長一預定高度的一高深寬比特徵；及從該等特徵移除所有的該金屬氧化物柱體。
  2. 如請求項1所述之方法，其中沉積該金屬膜包含形成該金屬膜的一蓋層(overburden)，及該方法進一步包含在容積地擴張該金屬膜之前，移除該金屬膜的該蓋層。
  3. 如請求項2所述之方法，其中移除該蓋層包含化學機械平坦化。
  4. 如請求項1所述之方法，其中擴張該第一柱體材料包含將該第一柱體材料氧化或氮化的一者或多者。
  5. 如請求項1所述之方法，其中在該金屬氧化物柱體之間沉積該第二膜包含形成該第二膜的一蓋層，及該方法進一步包含移除該第二膜的該蓋層。
  6. 如請求項5所述之方法，其中移除該蓋層包含化學機械平坦化。
  7. 如請求項1所述之方法，其中移除該金屬氧化物柱體的部分包含蝕刻該金屬氧化物柱體。
  8. 如請求項7所述之方法，其中蝕刻該第一柱體材料包含將該金屬氧化物柱體暴露於一金屬鹵化物化合物。
  9. 如請求項8所述之方法，其中該金屬鹵化物化合物具有不同於該金屬氧化物柱體的一金屬。
  10. 如請求項1所述之方法，其中移除所有的該金屬氧化物柱體包含將該金屬氧化物柱體暴露於一金屬鹵化物蝕刻劑。
  11. 如請求項1所述之方法，其中該金屬膜包含鎢。
  12. 如請求項11所述之方法，其中該金屬氧化物柱體包含氧化鎢。
  13. 如請求項12所述之方法，其中移除該金屬氧化物柱體的一部分包含將該氧化鎢暴露於一鎢鹵化物蝕刻劑。
  14. 如請求項13所述之方法，其中移除所有的該金屬氧化物柱體包含將該氧化鎢暴露於一鎢鹵化物蝕刻劑。
  15. 一種形成超高深寬比結構的方法，該方法包含以下步驟：沉積包含一第一柱體材料的一金屬膜於一結構化基板上並形成該金屬膜的一蓋層，該結構化基板包含複數個特徵，該等複數個特徵從該結構化基板的一表面延伸進入該結構化基板一深度，該金屬膜包含鎢；移除該金屬膜的該蓋層；容積地擴張該金屬膜以形成一金屬氧化物柱體，該金屬氧化物柱體筆直地延伸出該特徵，該金屬氧化物柱體包含氧化鎢；在該金屬氧化物柱體之間沉積一第二膜並形成該第二膜的一蓋層，移除該第二膜的該蓋層，使得該第二膜的一頂部約相等於該金屬氧化物柱體的一頂部； 可選地移除該金屬氧化物柱體的一部分，使得該金屬氧化物柱體的該頂部低於該第二膜的該頂部；重覆沉積一金屬膜、容積地擴張該金屬膜、沉積該第二膜及可選地重覆移除該金屬氧化物柱體的一部分以成長一預定高度的一高深寬比特徵；及從該等特徵移除所有的該金屬氧化物柱體。
  16. 如請求項15所述之方法，其中移除該金屬膜的該蓋層包含化學機械平坦化。
  17. 如請求項15所述之方法，其中擴張該第一柱體材料包含將該第一柱體材料氧化或氮化的一者或多者。
  18. 如請求項15所述之方法，其中移除該第二膜的該蓋層包含化學機械平坦化。
  19. 如請求項1所述之方法，其中移除該金屬氧化物柱體的部分包含藉由將該金屬氧化物柱體暴露於一金屬鹵化物化合物而蝕刻該金屬氧化物柱體。
  20. 一種形成超高深寬比結構的方法，該方法包含以下步驟：(a)沉積一鎢膜於一結構化基板的特徵中，該結構化基板包含複數個特徵，該等複數個特徵從該結構化基板的一表面延伸進入該結構化基板一深度，該鎢膜形成一鎢蓋層； (b)藉由CMP移除該鎢蓋層；(c)容積地擴張該鎢膜以形成一氧化鎢柱體，該氧化鎢柱體筆直地延伸出該特徵；(d)在該氧化鎢柱體之間沉積一第二膜，使得形成一第二膜蓋層；(e)藉由CMP移除該第二膜蓋層；(f)可選地移除該氧化鎢柱體的一部分，使得該氧化鎢柱體的該頂部低於該第二膜的該頂部，及重覆(a)至(e)步驟以成長一預定高度的一高深寬比特徵；及(g)從該等特徵移除所有的該氧化鎢柱體。
TW107126799A 2017-08-13 2018-08-02 自對準高深寬比結構及製作方法 TWI760540B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762544891P 2017-08-13 2017-08-13
US62/544,891 2017-08-13

Publications (2)

Publication Number Publication Date
TW201911378A TW201911378A (zh) 2019-03-16
TWI760540B true TWI760540B (zh) 2022-04-11

Family

ID=65362704

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107126799A TWI760540B (zh) 2017-08-13 2018-08-02 自對準高深寬比結構及製作方法

Country Status (7)

Country Link
US (1) US11177164B2 (zh)
JP (1) JP7228568B2 (zh)
KR (1) KR102444063B1 (zh)
CN (1) CN111052346B (zh)
SG (1) SG11202001125XA (zh)
TW (1) TWI760540B (zh)
WO (1) WO2019036214A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778118B (zh) * 2017-09-05 2022-09-21 美商應用材料股份有限公司 來自次氧化物的自對準結構
TWI723282B (zh) * 2017-09-16 2021-04-01 美商應用材料股份有限公司 藉由矽化法之含金屬薄膜體積膨脹
WO2019118684A1 (en) 2017-12-14 2019-06-20 Applied Materials, Inc. Methods of etching metal oxides with less etch residue
WO2019210234A1 (en) * 2018-04-27 2019-10-31 Tokyo Electron Limited Area selective deposition for cap layer formation in advanced contacts
FR3091032B1 (fr) * 2018-12-20 2020-12-11 Soitec Silicon On Insulator Procédé de transfert d’une couche superficielle sur des cavités
US20240105509A1 (en) * 2022-09-23 2024-03-28 Applied Materials, Inc. Middle of line dielectric layer engineering for via void prevention

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049427A1 (en) * 2014-08-18 2016-02-18 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
TW201724254A (zh) * 2015-09-01 2017-07-01 蘭姆研究公司 用於高深寬比介電蝕刻之遮罩收縮層

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283537A (ja) * 1992-04-03 1993-10-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0837145A (ja) * 1994-07-26 1996-02-06 Hitachi Ltd 半導体集積回路装置の製造方法
TW359016B (en) * 1996-04-29 1999-05-21 Applied Materials Inc Selective aluminum chemical vapor deposition via fill using a sacrificial layer
JPH09312336A (ja) * 1996-05-20 1997-12-02 Yamaha Corp 接続孔形成法
JPH10112499A (ja) * 1996-08-12 1998-04-28 Sony Corp 金属プラグおよび／または金属配線の形成方法
JP2001093978A (ja) * 1999-09-27 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2002252281A (ja) 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US7211844B2 (en) * 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
KR101534678B1 (ko) 2009-02-12 2015-07-08 삼성전자주식회사 텅스텐 콘택 플러그를 산소 분위기에서 ｒｔａ 처리하고, ｒｔｏ 처리된 텅스텐 플러그를 수소 분위기에서 환원시키는 반도체 소자의 제조방법
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
JP5775288B2 (ja) 2009-11-17 2015-09-09 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置
KR20130046664A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
CN105185738B (zh) * 2014-06-20 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件以及制备方法、电子装置
US9349594B1 (en) 2014-11-05 2016-05-24 International Business Machines Corporation Non-planar semiconductor device with aspect ratio trapping
US9865706B2 (en) 2015-11-09 2018-01-09 Applied Materials, Inc. Integrated process and structure to form III-V channel for sub-7nm CMOS devices
TWI729457B (zh) * 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
EP3520136A4 (en) 2016-09-30 2020-05-06 Applied Materials, Inc. METHODS OF FORMING SELF-ALIGNED INTERCONNECT HOLES
KR20190067939A (ko) 2016-11-08 2019-06-17 어플라이드 머티어리얼스, 인코포레이티드 패터닝 응용들을 위한 상향식 필러들의 기하형상 제어

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049427A1 (en) * 2014-08-18 2016-02-18 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
TW201724254A (zh) * 2015-09-01 2017-07-01 蘭姆研究公司 用於高深寬比介電蝕刻之遮罩收縮層

Also Published As

Publication number Publication date
JP7228568B2 (ja) 2023-02-24
US20200194304A1 (en) 2020-06-18
WO2019036214A1 (en) 2019-02-21
CN111052346A (zh) 2020-04-21
CN111052346B (zh) 2023-10-17
US11177164B2 (en) 2021-11-16
KR102444063B1 (ko) 2022-09-15
KR20200030628A (ko) 2020-03-20
SG11202001125XA (en) 2020-03-30
TW201911378A (zh) 2019-03-16
JP2020530663A (ja) 2020-10-22

Similar Documents

Publication Publication Date Title
US11094544B2 (en) Methods of forming self-aligned vias
TWI760540B (zh) 自對準高深寬比結構及製作方法
US10319604B2 (en) Methods for self-aligned patterning
TWI680535B (zh) 金屬及含金屬化合物之氧化體積膨脹
TWI687978B (zh) 用於圖案化應用之由下而上的柱體之幾何控制
TW201829822A (zh) 用於圖案化之薄膜的沉積與處理
US10770349B2 (en) Critical dimension control for self-aligned contact patterning
TWI778118B (zh) 來自次氧化物的自對準結構