JP2001093978A

JP2001093978A - 半導体装置およびその製造方法

Info

Publication number: JP2001093978A
Application number: JP27165999A
Authority: JP
Inventors: Yuichi Kitamura; 裕一北村
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-09-27
Filing date: 1999-09-27
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】下層配線に対して位置ずれなくビアホールを
自己整合的に形成する。【解決手段】ビアホールの位置および形状を規定する
ダミービア２０をＡｌ合金層９上に形成する。次に、ダ
ミービア２０を覆うようにシリコン酸化膜１４を基板全
面に堆積した後、ダミービア２０の上面が露出するまで
シリコン酸化膜１４をエッチングする。その後、露出し
たダミービア２０を選択的に除去して、ビアホール２１
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、多層配線構造を備
えた半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路はますます微細化
の度合いを増している。半導体集積回路の集積度を向上
させるための多層配線構造においても微細化が図られて
おり、多層配線の配線幅やビアホール径も一層小さくな
ってきている。径の小さいビアホールを配線幅の狭い下
層配線に到達するように形成するためには、高い位置合
せ精度が要求される。それゆえ、下層配線に対して位置
ずれなくビアホールを形成できる半導体装置の製造方法
が切望されている。

【０００３】以下、図９および図１０を参照しながら、
従来の半導体装置の製造方法を説明する。図９（ａ）〜
（ｄ）および図１０（ａ）〜（ｄ）は製造されつつある
半導体装置の断面を示し、図９（ｅ）〜（ｈ）および図
１０（ｅ）〜（ｈ）はその平面レイアウトを示す。図９
および図１０に示す断面は、平面図の一点鎖線Ｌ−Ｌで
切断した面である。

【０００４】図９（ａ）および（ｅ）には、多層配線構
造の下層配線となるアルミニウム合金膜２が半導体基板
（不図示）の上に形成された構造が示されている。より
詳細には、半導体素子等が形成されている半導体基板
（不図示）の上に絶縁膜１が形成されており、絶縁膜１
の上にアルミニウム合金膜１０２が堆積され、その上に
フォトレジストパターン３が形成されている。フォトレ
ジストパターン３は下層配線のパターンを規定する。

【０００５】図１１は、下層配線の領域１００を拡大し
た図である。領域１００の上に確実にビアホールを形成
するため、領域１００にはマスクの合わせ余裕として寸
法Ｍの位置合わせマージン部５０が設けられる。

【０００６】次に、アルミニウム合金膜１０２のうちフ
ォトレジストパターン３で覆われていない部分をドライ
エッチングによって除去し、図９（ｂ）および（ｆ）に
示すように、アルミニウム合金膜１０２から下層配線２
を形成する。

【０００７】次に、図９（ｃ）に示すように、下部配線
２を覆うように層間絶縁膜４を絶縁膜１上に成長させ
る。基板表面は、図９（ｇ）に示すように、その全面が
層間絶縁膜４によって覆われる。

【０００８】次に、図９（ｄ）および（ｈ）に示すよう
に、層間絶縁膜４の上にフォトレジストパターン５を形
成する。フォトレジストパターン５には、形成すべきビ
アホールの形状および位置を規定する開口部５ａが形成
される。開口部５ａは、領域１００の上方に位置するよ
うにパターニングされる。図９（ｈ）に示すように、開
口部５ａの底部には層間絶縁膜４が露出する。

【０００９】次に、層間絶縁膜４のうちフォトレジスト
パターン５で覆われていない部分をドライエッチングに
よって除去し、図１０（ａ）および（ｅ）に示すよう
に、層間絶縁膜４にビアホール４ａを形成した後、フォ
トレジストパターン５を除去する。こうしてビアホール
４ａの底部に下層配線２を露出させる。

【００１０】次に、図１０（ｂ）および（ｆ）に示すよ
うに、上層配線となるアルミニウム合金膜１０６を下層
配線２および層間絶縁膜４上に堆積する。この堆積によ
って、ビアホール４ａはアルミニウム膜１０６で充填さ
れる。基板表面は、図１０（ｆ）に示すように、その全
面がアルミニウム合金膜１０６で覆われる。

【００１１】次に、図１０（ｃ）および（ｇ）に示すよ
うに、アルミニウム合金膜１０６上にフォトレジストパ
ターン７を形成する。フォトレジストパターン７は上層
配線のパターンを規定する。

【００１２】次に、図１０（ｄ）および（ｈ）に示すよ
うに、アルミニウム合金膜１０６のうちフォトレジスト
パターン７で覆われていない部分をドライエッチングに
よって除去し、アルミニウム合金膜１０６から上層配線
６を形成する。このようにして、図１０（ｄ）および
（ｈ）に示す構造を持つ半導体装置が製造される。

【００１３】

【発明が解決しようとする課題】従来の半導体装置の製
造方法には、下層配線２に対するビアホール４ａの位置
が設計位置からずれるという問題がある。これは、ビア
ホール４ａの位置を規定するフォトレジストパターン５
を形成するフォトリソグラフィ工程の際に、フォトレジ
ストパターン５と下層配線２との間に合わせずれが生じ
るためである。

【００１４】この合わせずれによって開口部５ａの底面
を構成する辺が下層配線２のエッジを越えて外側にはみ
出ると、フォトレジストパターン５を用いて形成したビ
アホール４ａが下層配線２を踏み外すことになる。下層
配線２を踏み外した状態のビアホール４ａが層間絶縁膜
４に形成された場合、下層配線２の下に位置する絶縁膜
１までもエッチングしてしまう。絶縁膜１のエッチング
は、他の層の配線との短絡などを引き起し得るため、半
導体装置の歩留まりを低下させる。また、ビアホール４
ａが下層配線２を踏み外すと、ビアホール４ａと下層配
線２との間におけるコンタクト面積が減少するため、コ
ンタクト抵抗が増大してしまう。

【００１５】設計ルールが約０．５μｍの半導体装置を
製造する場合、下層配線２に対するビアホール４ａの位
置合せ精度は、フォトリソグラフィ工程で使用する露光
装置の位置合せ精度と同じく０．１μｍ程度である。従
って、下層配線２上に確実にビアホール４ａを形成する
ためには、図１１に示す位置合わせマージン部５０の寸
法Ｍを０．１μｍ程度以上にする必要がある。

【００１６】上述した従来の製造方法によれば、位置合
わせマージン部５０の存在によって配線の微細化を図る
のが困難である。

【００１７】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、下層配線に対して位置ずれな
くビアホールを自己整合的に形成することができる半導
体装置の製造方法を提供することにある。

【００１８】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、層間絶縁膜によって分離された下層配線
および上層配線と、前記層間絶縁膜中に形成され、前記
下層配線と前記上層配線とを電気的に相互接続するため
のビアホールとを備えた半導体装置の製造方法であっ
て、前記下層配線のための導電膜を形成する工程と、前
記層間絶縁膜に対して選択的に除去可能な膜を前記導電
膜上に形成する工程と、リソグラフィ技術およびエッチ
ング技術を用いて前記膜および前記導電膜をパターニン
グし、それによって前記導電膜から前記下層配線を形成
し、かつ、前記下層配線の上面と同一形状の下面を持つ
ビア層を前記膜から形成する工程と、前記ビア層の選択
された部分を除去し、前記ビア層の一部をダミービアと
して前記下層配線の前記上面の上に残す工程と、前記下
層配線の上面のうち前記ダミービアが残されていない領
域の上面を覆い、かつ、前記ダミービアの上面を露出さ
せるように前記層間絶縁膜を形成する工程と、選択的エ
ッチング技術によって前記ダミービアを除去し、それに
よって前記ビアホールとして機能する開口部を前記層間
絶縁膜中に形成する工程とを包含する。

【００１９】好ましい実施形態においては、前記ビア層
の前記選択された部分を除去する工程は、前記ビア層の
前記選択された部分を露出させる開口部を有するマスク
で前記ビア層の前記一部を覆う工程と、前記ビア層のう
ち前記マスクで覆われてない部分をエッチングする工程
とを包含する。

【００２０】配線の幅方向に測定した前記開口部の寸法
は、前記下層配線の幅より大きいことが好ましい。

【００２１】好ましい実施形態においては、前記層間絶
縁膜を形成する工程は、前記ダミービアおよび前記下層
配線を覆う絶縁膜を形成する工程と、前記絶縁膜の上部
をエッチングすることによって前記ダミービアの前記上
面を露出させる工程とを包含する。

【００２２】前記ダミービアの前記上面を露出させる工
程は、前記絶縁膜の上面と前記ダミービアの前記上面と
を平坦にするように実行されることが好ましい。

【００２３】好ましい実施形態においては、前記ビアホ
ールを形成した後、他の導電層を前記層間絶縁膜上に形
成し、それによって前記他の導電膜の一部を前記ビアホ
ールを介して前記下層配線に接触させる工程と、前記他
の導電膜をパターニングすることによって、前記上層配
線を形成する工程とを包含する。

【００２４】好ましい実施形態においては、前記ビアホ
ールを形成した後、前記下層配線に接触する金属部材を
前記ビアホールの内部に形成する工程と、前記金属部材
を介して下層配線に接続される上層配線を前記層間絶縁
膜上に形成する工程とを包含する。

【００２５】前記ビア層としてシリコン窒化層を用いる
ことが好ましい。

【００２６】本発明による半導体装置は、層間絶縁膜に
よって分離された下層配線および上層配線と、前記層間
絶縁膜中に形成され、前記下層配線と前記上層配線とを
電気的に相互接続するためのビアホールであって、前記
ビアホールの底面が前記下層配線の上面に接触し、前記
底面を構成する辺の一部が前記上面の第１側面側エッジ
から第２側面側エッジまでのびているビアホールとを備
えていることを特徴とする。

【００２７】本明細書において「下層配線」とは、多層
配線構造における上層配線に対して相対的に下方に位置
する配線をいう。従って、例えば３層からなる層間配線
構造の場合、第２層配線を上層配線としたときには第１
層配線が下層配線となり、第３層配線を上層配線とした
場合、第２層配線および／または第１層配線が下層配線
となる。

【００２８】また、本明細書において「ダミービア」と
は、下層配線と上層配線とを電気的に相互接続するため
に用いるビアホールの位置および形状を規定する部材で
ある。ダミービアは除去可能な部材であり、ダミービア
を除去することによって、ダミービアの形状と同一形状
のビアホールをダミービアの存在した位置に自己整合的
に形成することができる。

【００２９】本明細書において「ビア層」とは、下層配
線の上面と同一形状の下面を持つ層を意味する。ビア層
は、ダミービアを作製するために使用され、層間絶縁膜
に対して選択的にエッチングすることができる膜から形
成される。

【００３０】

【発明の実施の形態】（第１の実施形態）図１〜図３を
参照しながら、本発明による半導体装置の製造方法の第
１の実施形態を説明する。本実施形態にかかる製造方法
は、例えば０．２５μｍ以下の設計ルールの下で半導体
装置を製造する場合に好適である。

【００３１】図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）
および図３（ａ）〜（ｂ）は製造されつつある半導体装
置の断面を示し、図１（ｅ）〜（ｈ）、図２（ｅ）〜
（ｈ）および図３（ｃ）および（ｄ）はその平面レイア
ウトを示す。図１から図３の断面は、平面図の一点鎖線
Ｌ−Ｌで切断した面である。

【００３２】図１（ａ）および（ｅ）には、多層配線構
造の下層配線となるアルミニウム合金膜１０９の上にシ
リコン窒化膜１１０、次いでフォトレジストパターン１
１を積層した構造が示されている。この構造は次のよう
にして作製される。まず、公知の技術を用いて半導体素
子等を形成した半導体基板を用意する。次に、この半導
体基板（不図示）の上に絶縁膜（厚さ：例えば５００〜
１０００ｎｍ程度）８を形成し、次いで絶縁膜８上に下
層配線となる第１アルミニウム合金膜（厚さ：例えば４
００〜１０００ｎｍ程度）１０９を堆積する。絶縁膜８
としては、例えばシリコン酸化膜を形成する。

【００３３】次に、公知の技術を用いて、シリコン窒化
膜（厚さ：例えば３００〜８００ｎｍ程度）１１０を第
１アルミニウム合金膜１０９上に形成する。次いで、シ
リコン窒化膜１１０上にフォトレジストを塗布した後、
公知のフォトリソグラフィ技術を用いてフォトレジスト
パターン１１（厚さ：例えば５００〜２０００ｎｍ程
度）を形成する。

【００３４】図１（ｅ）および図１（ｆ）に示すよう
に、フォトレジストパターン１１は下層配線のパターン
を規定する。下層配線の長さｘは適宜設定すればよい。
下層配線の幅ｙは、例えば設計ルール等に応じて決定さ
れ、設計ルールが０．２５μｍの場合には例えば０．３
〜０．６μｍ程度である。なお、本実施形態の場合、下
層配線に位置合わせマージン部５０を設ける必要はな
い。

【００３５】次に、シリコン窒化膜１１０のうちフォト
レジストパターン１１で覆われていない部分をドライエ
ッチングによって除去し、ビア層としてシリコン窒化層
１０をシリコン窒化膜１１０から形成する。このドライ
エッチングは、フッ素系ガスを用いて、例えば、シリコ
ン窒化膜１１０のエッチング速度が８００〜１０００ｎ
ｍ／分となる条件で３０〜９０秒間行われる。なお、こ
の条件下で第１アルミニウム合金膜９のエッチング速度
は４０〜１００ｎｍ／分程度である。シリコン窒化膜の
ドライエッチングに使用するフッ素系ガスとしては、例
えばＣＨＦ₃＋ＣＦ₄＋Ｏ₂が挙げられる。

【００３６】次に、第１アルミニウム合金膜１０９のう
ちフォトレジストパターン１１で覆われていない部分を
ドライエッチングによって除去する。このドライエッチ
ングは、塩素系ガスおよび臭素系ガスを用いて、例え
ば、第１アルミニウム合金膜９のエッチング速度が４０
０〜６００ｎｍ／分、絶縁膜８のエッチング速度が３０
〜６０ｎｍ／分となる条件で５０〜２００秒間行われ
る。絶縁膜８をエッチングしないように、第１アルミニ
ウム合金膜９の絶縁膜８に対するエッチング選択比を１
０〜２０の範囲内にすることが好ましい。アルミニウム
合金膜のドライエッチングに使用する塩素系および臭素
系ガスとしては、例えば、ＢＣｌ₃＋Ｃｌ₂が挙げられ
る。

【００３７】上記ドライエッチングによって、図１
（ｂ）および（ｆ）に示すように、第１アルミニウム合
金層９とシリコン窒化層１０との２層から構成される下
層配線がパターニングされた後、フォトレジストパター
ン１１を除去する。フォトレジストパターン１１の除去
は、例えば、酸素プラズマのアッシングなどによって行
う。

【００３８】図１（ｂ）および（ｆ）からわかるよう
に、シリコン窒化層１０の下面と第１アルミニウム合金
層９の上面とは同一形状であり、シリコン窒化層１０に
おける下面のエッジａは、第１アルミニウム合金層９に
おける上面のエッジＡ上に位置している。

【００３９】次に、図１（ｃ）および（ｇ）に示すよう
に、シリコン窒化層１０の一部を覆うように絶縁膜８上
にフォトレジストパターン１２を形成する。フォトレジ
ストパターン１２の形成は、図１（ｂ）および（ｆ）に
示すシリコン窒化層１０を覆うようにフォトレジストを
絶縁膜８上に塗布した後、露光・現像工程によってフォ
トレジストに開口部１２ａを形成することにより行う。
フォトレジストの厚さは例えば５００〜２０００ｎｍで
ある。

【００４０】フォトレジストパターン１２は、第１アル
ミニウム合金層９の上面のうち、のちに形成するビアホ
ール２１（図２（ｃ）参照）の底面と接する領域の上方
に位置するシリコン窒化層１０をマスキングするように
パターニングされる。フォトレジストパターン１２中の
開口部１２ａは、第１アルミニウム合金層９の上面のう
ち層間絶縁膜１４と接するべき領域の上方に位置するシ
リコン窒化層１０を露出するように形成される。

【００４１】フォトレジストパターン１２に合わせずれ
が生じても下層配線の幅全体を露出するように、配線の
幅方向Ｙに測定した開口部１２ａの寸法Ａは下層配線の
幅ｙよりも大きい。本実施形態で用いる開口部１２ａの
寸法Ａは、下層配線の幅ｙが０．６μｍである場合、例
えば１．０μｍである。

【００４２】次に、図１（ｄ）および（ｈ）に示すよう
に、第１アルミニウム合金層９のうちフォトレジストパ
ターン１２で覆われていない部分をドライエッチングに
よって除去すると、第１アルミニウム合金層９の上面の
うち、のちに形成するビアホール２１（図２（ｃ）参
照）の底面と接する領域の上方に位置するシリコン窒化
層１０のみが残存する。このシリコン窒化膜１０をダミ
ービア２０と呼ぶ。このドライエッチングは、フッ素系
ガスを用いて、例えば、シリコン窒化層１０のエッチン
グ速度が８００〜１０００ｎｍ／分、第１アルミニウム
合金層９のエッチング速度が４０〜１００ｎｍ／分とな
る条件で３０〜９０秒間行われる。第１アルミニウム合
金層９をエッチングしないように、シリコン窒化層１０
の第１アルミニウム合金層９に対するエッチング選択比
を１０〜２０の範囲内にすることが好ましい。その後、
フォトレジストパターン１２を除去する。

【００４３】次に、図２（ａ）および（ｅ）に示すよう
に、ダミービア２０および第１アルミニウム合金層９を
覆うように層間絶縁膜１４を絶縁膜８の上に成長させ
る。層間絶縁膜１４は、ダミービア２０の上面を越える
まで厚く成長させる。本実施形態では、層間絶縁膜１４
としてシリコン酸化膜を用いる。シリコン酸化膜の厚さ
は例えば１２００〜２５００ｎｍ程度である。図２
（ｅ）に示すように、基板表面はシリコン酸化膜１４で
覆われる。

【００４４】次に、図２（ｂ）に示すように、ダミービ
ア２０の上面が露出するまで例えば化学機械研磨（ＣＭ
Ｐ）を行い、それによってダミービア２０の上面とシリ
コン酸化膜１４の上面とをほとんど平坦にする。この平
坦化処理によって、ダミービア２０の上面とシリコン酸
化膜１４の上面の凹凸をなくすことができ、上層配線と
なるアルミニウム合金膜の被覆性を向上させることがで
きる。また、リソグラフィ工程時の照射表面となる上層
配線のアルミニウム合金膜１１６を凹凸なく形成するこ
とができるため、高密度パターンの上層配線を形成させ
ることが可能になる。平坦化処理を行った後は、図２
（ｆ）に示すように、ダミービア２０の上面が露出す
る。

【００４５】次に、図２（ｃ）および（ｇ）に示すよう
に、シリコン酸化膜１４の表面に露出したダミービア２
０のみをエッチングによって選択的に除去し、シリコン
酸化膜１４にビアホール２１を形成する。このエッチン
グは、例えばドライエッチングによって行われる。ドラ
イエッチングは、例えば、フッ素系ガスを用いて、ダミ
ービア２０のエッチング速度が８００〜１０００ｎｍ／
分、シリコン酸化膜１４のエッチング速度が１００〜３
００ｎｍ／分、第１アルミニウム合金層９のエッチング
速度が４０〜１００ｎｍ／分となる条件で３０〜９０秒
間行われる。ダミービア２０のみを選択的にエッチング
するため、ダミービア２０のシリコン酸化膜１４に対す
るエッチング選択比が５〜１０の範囲内、ダミービア２
０の第１アルミニウム合金層９に対するエッチング選択
比が１０〜２０の範囲内となるようにするのが好まし
い。

【００４６】次に、図２（ｄ）および（ｈ）に示すよう
に、上層配線となる第２アルミニウム合金膜１１６を第
１アルミニウム合金層９およびシリコン酸化膜１４の上
に堆積すると、ビアホール２１に第２アルミニウム合金
膜１１６が充填される。これによって下層配線と上層配
線とが電気的に接続できるようになる。第２アルミニウ
ム合金膜１１６の厚さは例えば６００〜１０００ｎｍ程
度である。

【００４７】次に、図３（ａ）および（ｃ）に示すよう
に、第２アルミニウム合金膜１１６の上にフォトレジス
トを塗布した後、公知のフォトリソグラフィ技術を用い
てフォトレジストパターン１７を形成する。図３（ｃ）
および図３（ｄ）に示すように、フォトレジストパター
ン１７は上層配線のパターンを規定する。

【００４８】次に、図３（ｂ）および（ｄ）に示すよう
に、第２アルミニウム合金膜１１６のうちフォトレジス
トパターン１７で覆われていない部分をドライエッチン
グによって除去し、第２アルミニウム合金膜１１６から
上層配線１６を形成する。

【００４９】こうして、図３（ｂ）および（ｄ）に示す
構造を持つ半導体装置が製造される。この後、必要に応
じて他の層間絶縁膜や、さらに上層の配線層を形成して
もよい。

【００５０】以下、図４および図５を参照しながら、本
実施形態にかかる製造方法によって得られる半導体装置
と従来技術によって得られる半導体装置との違いを詳細
に説明する。図４および図５は、下層配線の上面とビア
ホールの底面との配置関係を示している。

【００５１】本実施形態によれば、図４（ａ）から
（ｃ）に示すように、ダミービア２０がシリコン酸化膜
１４の堆積後にエッチングされることによって、ビアホ
ール２１が形成される。図４（ａ）および（ｂ）からわ
かるように、第１アルミウム合金層９とダミービア２０
とは同じ幅ｙを有するので、ダミービア２０をエッチン
グすれば、図４（ｃ）に示すように、幅ｙのビアホール
２１を下層配線に対して位置ずれなく自己整合的に形成
することができる。

【００５２】ビアホール２１の底面は下層配線９の上面
に接触し、ビアホール２１の底面を構成する辺の一部で
ある辺ｃは、下層配線９の第１側面側エッジＡから第２
側面側エッジＢまでのびている。辺ａは下層配線９の第
１側面側エッジＡ上に位置し、辺ｂは下層配線９の第２
側面側エッジＢ上に位置する。

【００５３】一方、従来の技術では、下層配線に対する
マスクの合わせずれが生じるため、下層配線に位置合わ
せマージン部５０を設けないと、図５（ａ）に示すよう
に、マスクの合わせずれＥによって下層配線２を踏み外
したビアホール４ａが形成されてしまう。その結果、絶
縁膜１のエッチングを引き起こすことになる。

【００５４】図５（ｂ）および（ｃ）は、下層配線２の
上面とビアホール４ａの底面との配置関係を示す。下層
配線の上面と第１側面Ｓ１とから形成されるエッジを第
１側面側エッジＡとして太線で表し、下層配線の上面と
第２側面Ｓ２とから形成されるエッジを第２側面側エッ
ジＢとして太線で表す。第１側面Ｓ１および第２側面Ｓ
２には、位置合わせマージン部５０の側面も含まれる。

【００５５】絶縁膜１のエッチングを防止するため、図
５（ｂ）に示すように、従来の技術では寸法Ｍの位置合
わせマージン部５０を下層配線２に設けると、位置合わ
せマージン部５０の存在によって、ビアホール４ａの辺
ｃおよびｄは第１側面側エッジＡから第２側面側エッジ
Ｂまでのびない。図５（ｃ）に示すように、マスクの合
わせずれＥによって辺ａが第１側面側エッジＡ上に偶然
位置する場合でも、第１側面側エッジＢと辺ｂとの間に
寸法２Ｍの間隔が生じるため、辺ｃおよびｄは第１側面
側エッジＡから第２側面側エッジＢまでのびない。この
点、本実施形態にかかる半導体装置と、従来の半導体装
置とは大きく異なる。

【００５６】本発明の製造方法によれば、下層配線に対
して位置ずれなくビアホールを自己整合的に形成できる
ため、下層配線のパターンに位置合わせマージン部５０
を設ける必要がない。その結果、配線の微細化を図るこ
とができ、より高密度のパターン形成を行うことが可能
となる。また、ビアホールの底面を自己整合的に下層配
線の上面に形成できるため、ビアホールと下層配線との
間のコンタクト面積を大きくとることができる。その結
果、コンタクト不良の防止およびコンタクト抵抗の低減
などの効果も得られる。

【００５７】なお、ダミービアの幅と下層配線の幅とが
常に正確に一致している必要はなく、図１２（ｃ）に示
すように、下層配線の幅ｙよりも小さい幅ｙ’を有する
ダミービア２０’を下層配線上に形成してもよい。この
場合、ビアホールと下層配線の間のコンタクト面積が小
さくなるが、下層配線を踏み外すことなくビアホールを
形成できるという本発明の効果は得られる。このような
ダミービア２０’は、図１２（ａ）から（ｃ）に示すよ
うに、幅ｙのシリコン窒化層１０の表面に対して選択的
エッチングを施して幅ｙ’のシリコン窒化層１０’を形
成した後、シリコン窒化層１０’の不要部分を除去する
ことによって形成することができる。（第２の実施形
態）図６および図７を参照しながら、本発明による半導
体装置の製造方法の第２の実施形態を説明する。本実施
形態と第１の実施形態との差異は、ダミービア２０を形
成した後に行う層間絶縁膜の堆積方法が異なる点にあ
る。以下では、第１の実施形態と異なる工程を主に説明
し、第１の実施形態と同様の工程の説明は省略する。本
実施形態にかかる製造方法は、例えば０．６μｍ〜０．
３５μｍ程度の設計ルールの下で半導体装置を製造する
場合に好適である。

【００５８】図６（ａ）〜（ｄ）および図７（ａ）〜
（ｅ）は製造されつつある半導体装置の断面を示し、図
６（ｅ）〜（ｈ）および図７（ｅ）〜（ｊ）はその平面
レイアウトを示す。図６および図７の断面は、平面図の
一点鎖線Ｌ−Ｌで切断した面を示す。

【００５９】まず、第１の実施形態で用いた工程に従っ
て、図１（ｄ）および（ｈ）に示すように、ダミービア
２０を備えた下層配線を形成する。その後、フォトレジ
ストパターン１２を除去する。

【００６０】次に、図６（ａ）および（ｅ）に示すよう
に、ダミービア２０および第１アルミニウム合金層９を
覆うようにシリコン酸化膜１３を絶縁膜８の上に成長さ
せる。図６（ａ）に示すように、第１アルミニウム合金
層９の上面の高さ程度までシリコン酸化膜（厚さ：例え
ば４００〜１０００ｎｍ程度）１３を成長させる。

【００６１】次に、図６（ｂ）および（ｆ）に示すよう
に、シリコン酸化膜１３に対してエッチバックを行い、
それによってシリコン酸化膜１３からなるサイドウオー
ルを下層配線の周囲に形成する。シリコン酸化膜１３の
エッチバックは、例えば、ＣＨＦ₃＋ＣＦ₄＋Ｏ₂を用い
て、例えば、シリコン酸化膜１３のエッチング速度が３
００〜５００ｎｍ／分となる条件で６０〜２００秒間行
われる。

【００６２】次に、図６（ｃ）および（ｇ）に示すよう
に、上記サイドウオールを備えた下層配線を覆うように
層間絶縁膜（厚さ：例えば４００〜１２００ｎｍ程度）
１４を絶縁膜８の上に成長させる。本実施形態では、層
間絶縁膜１４として例えばシリコン酸化膜を用いる。

【００６３】次に、図６（ｄ）および（ｈ）に示すよう
に、シリコン酸化膜１４の上にフォトレジスト（厚さ：
例えば５００〜２０００ｎｍ程度）１５を塗布する。図
６（ｈ）に示すように、フォトレジスト１５の塗布によ
って基板表面は平坦となる。

【００６４】次に、図７（ａ）および（ｆ）に示すよう
に、フッ素系ガスを用いてダミービア２０の上面が露出
するまで平坦化ドライエッチングを行う。平坦化ドライ
エッチングは、シリコン酸化膜１４とフォトレジスト１
５とのエッチング速度がほぼ等しくなる条件で行われ
る。例えば、シリコン酸化膜１４およびフォトレジスト
１５のエッチング速度が３００〜５００ｎｍ／分となる
条件で１５０〜３００秒間行われる。平坦化ドライエッ
チングを行うときのフッ素系ガスとしては、例えば、Ｃ
ＨＦ₃＋ＣＦ₄＋Ｏ₂を用いる。平坦化ドライエッチング
を行った後は、図７（ｆ）に示すように、ダミービア２
０の上面が露出する。

【００６５】次に、図７（ｂ）および（ｇ）に示すよう
に、フォトレジスト１５を残したまま、露出しているダ
ミービア２０をエッチングによって選択的に除去し、そ
れによってビアホール２１を形成する。このエッチング
は、例えばドライエッチングによって行われる。ドライ
エッチングは、例えば、フッ素系ガスを用いて、ダミー
ビア２０のエッチング速度が８００〜１０００ｎｍ／
分、シリコン酸化膜１４のエッチング速度が１００〜３
００ｎｍ／分、第１アルミニウム合金層９のエッチング
速度が４０〜１００ｎｍ／分となる条件で３０〜９０秒
間行われる。ダミービア２０のみを選択的にエッチング
するため、ダミービア２０のシリコン酸化膜１４に対す
るエッチング選択比が５〜１０の範囲内、ダミービア２
０の第１アルミニウム合金層９に対するエッチング選択
比が１０〜２０の範囲内となるようにするのが好まし
い。その後、フォトレジスト１５を除去する。

【００６６】次に、図７（ｃ）および（ｈ）に示すよう
に、第１アルミニウム合金層９を覆うように上層配線と
なる第２アルミニウム合金膜１１６をシリコン酸化膜１
４を堆積すると、ビアホール２１に第２アルミニウム合
金膜１１６が充填される。これによって下層配線と上層
配線とが電気的に接続できるようになる。第２アルミニ
ウム合金膜１１６の厚さは例えば６００〜１０００ｎｍ
程度である。

【００６７】次に、図７（ｄ）および（ｉ）に示すよう
に、第２アルミニウム合金膜１１６の上にフォトレジス
トパターン１７を形成する。図７（ｉ）および図７
（ｊ）からわかるように、フォトレジストパターン１７
は上層配線のパターンを規定する。

【００６８】次に、図７（ｅ）および（ｊ）に示すよう
に、第２アルミニウム合金膜１１６のうちフォトレジス
トパターン１７で覆われていない部分をドライエッチン
グによって除去し、第２アルミニウム合金膜１１６から
上層配線１６を形成する。

【００６９】本実施形態にかかる製造方法によっても、
下層配線に対して位置ずれなくビアホール２１を自己整
合的に形成することできる。（他の実施形態）上記第１のおよび第２の実施形態にか
かる製造方法とも、下層配線の端部に位置する領域１０
０にビアホール２１を形成した。本発明による半導体装
置の製造方法によれば、領域１００に限らず、所望の位
置にビアホール２１を形成することができる。以下、図
８（ａ）〜（ｈ）を参照しながら、本発明の他の実施形
態を説明する。

【００７０】図８（ａ）〜（ｄ）は製造されつつある半
導体装置の断面を示し、図８（ｅ）〜（ｈ）はその平面
レイアウトを示す。図８の断面は、平面図の一点鎖線Ｌ
−Ｌで切断した面である。

【００７１】まず、第１の実施形態と同様に、半導体基
板（不図示）の上に絶縁膜８を形成した後、絶縁膜８上
に下層配線となる第１アルミニウム合金膜１０９、次い
でシリコン窒化膜１１０を堆積する。次に、公知のフォ
トリソグラフィ技術を用いて、図８（ａ）および（ｅ）
に示すように、シリコン窒化膜１１０の上にフォトレジ
ストパターン３０を形成する。フォトレジストパターン
３０は下層配線のパターンを規定する。本実施形態で
は、ビアホールを形成すべき位置を、領域（Ｉ）、（I
I）および（III）とする。

【００７２】次に、シリコン窒化膜１１０のうちフォト
レジストパターン３０で覆われていない部分をドライエ
ッチングによって除去し、図８（ｂ）および（ｆ）に示
すようにシリコン窒化層１０を備えた下層配線を形成し
た後、フォトレジストパターン３０を除去する。

【００７３】次に、図８（ｃ）および（ｇ）に示すよう
に、シリコン窒化層１０の上にフォトレジストパターン
３１を形成する。フォトレジストパターン３１は、図８
（ｇ）に示すように、領域（Ｉ）〜（III）をマスキン
グするようにパターニングされる。シリコン窒化層１０
のうち領域（Ｉ）〜（III）を除く部分を露出させるた
めに、フォトレジストパターン３１には、配線の幅方向
に測定した下層配線の幅よりも広い寸法の開口部３１ａ
が形成される。

【００７４】また、フォトレジストパターン３１に代え
て、図８（ｄ）および（ｈ）に示すように広い開口部３
１ａのを有するフォトレジストパターン３３を用いるこ
ともできる。フォトレジストパターン３３は、下層配線
との間に合わせにずれが生じても領域（Ｉ）〜（III）
をマスキングできるように、配線の幅方向に測定した配
線の幅よりも広くパターニングされる。

【００７５】次に、シリコン窒化層１０のうちフォトレ
ジストパターン３１または３３で覆われていない部分を
ドライエッチングによって除去し、それによって領域
（Ｉ）〜（III）にダミービア２０を形成する。その
後、第１または第２の実施形態の製造方法で使用した工
程を用いて、領域（Ｉ）〜（III）おける層間絶縁膜に
ビアホールを形成する。このように本実施形態によれ
ば、所望の位置にビアホールを形成することできる。

【００７６】なお、上記いずれの実施形態においても、
下層配線として第１アルミニウム合金層９を用いたが、
本発明の半導体装置の製造方法はこの層に限定されな
い。例えば、バリアメタル合金層およびアルミニウム合
金層の２層から下層配線を構成してもよい。バリアメタ
ル合金としては、チタン合金、タングステン合金、モリ
ブデン合金などを用いることができる。

【００７７】上記いずれの実施形態においても、上層配
線として第２アルミニウム合金層１６を用いたが、本発
明の半導体装置の製造方法はこの層に限定されない。上
層配線を例えばバリアメタル合金層およびアルミニウム
合金膜の２層から構成してもよい。また、ビアホール２
１にタングステンプラグを埋め込み、次いで表面を平坦
化した後、その表面に上層配線を形成させる方法も好適
である。

【００７８】また、上記いずれの実施形態においても、
ビア層としてシリコン窒化層１０を用いたが、本発明の
半導体装置の製造方法はこの層に限定されない。ビア層
の層間絶縁膜１４に対する選択比が大きくなるようにエ
ッチング処理を行えば、ビア層のみを選択的にエッチン
グすることができる。従って、層間絶縁膜１４に対して
選択的にエッチングすることができる層であれば、この
層をビア層として用いることができる。また、層間絶縁
膜１４に対して選択的にエッチングすることができる膜
から構成されるならば、ビア層は２層またはそれ以上の
層からなっていてもよい。上記実施形態のように、ビア
層としてシリコン窒化層１０を用いた場合は、シリコン
窒化層１０の層間絶縁膜１４に対する選択比が５〜１０
と比較的大きくなるため好適である。

【００７９】さらに、層間絶縁膜１４としてシリコン酸
化膜を用いているが、本発明の半導体装置の製造方法は
この膜に限定されない。層間絶縁膜としては、シリコン
酸化膜の他、リンおよび／またはボロンを含有したシリ
コン酸化膜、フッ素を含有したシリコン酸化膜、または
これらの膜とシリコン酸化膜とシリコン酸化膜とから構
成される複合絶縁膜、あるいはシリコン酸化膜とＰＳＧ
とから構成される複合絶縁膜など等を用いてもよい。層
間絶縁膜としてシリコン酸化膜以外の膜を用いる場合に
は、層間絶縁膜１４からシリコン酸化層を選択的にエッ
チングできるのであれば、ビア層としてシリコン酸化層
を使用することも可能である。

【００８０】また、上記いずれの実施形態においても、
絶縁膜８が形成される被加工基板として半導体基板を使
用しているが、他の基板（例えばガラス基板）を用いて
もよい。ガラス基板やその他の基板上に薄膜トランジス
タを形成した半導体装置も、今後、ますます集積化され
る可能性がある。そのような半導体装置の製造に本発明
を適用することは非常に好ましい効果をもたらすと期待
される。本明細書における「半導体装置」は、半導体基
板を不可欠の要素として有するものに限定されない。

【００８１】

【発明の効果】本発明による半導体装置の製造方法によ
れば、下層配線に対して位置ずれなくビアホールを自己
整合的に形成することができる。従って、下層配線を踏
み外すことなくビアホールを形成することができるた
め、他の配線層同士の短絡を防止することができ、半導
体装置の歩留まりを向上させることができる。また、下
層配線に位置合わせマージン部を設ける必要がないた
め、配線の微細化を図ることができる。さらに、ビアホ
ールの面積を大きくとることができるため、コンタクト
不良の防止およびコンタクト抵抗の低減なども図ること
ができる。

【００８２】下層配線の幅よりも広い寸法の開口部を備
えたマスクを用いた場合、マスクと下層配線との間に合
わせずれが生じても、下層配線に対して位置ずれのなく
ビアホールを形成できる。ビア層の上面と層間絶縁膜の
上面とを平坦化した場合、層間絶縁膜に対する上層配線
の被覆性を向上させることができるとともに、高密度パ
ターンの上層配線を形成させることができる。ビア層と
してシリコン窒化層を用いた場合、層間絶縁膜に対する
膜のエッチング選択比が大きくなるため、ビアホールを
容易に形成することができる。

【００８３】本発明による半導体装置によれば、下層配
線の幅を小さくしながら、ビアホールと下層配線との間
におけるコンタクト面積を大きくすることができる。こ
のため、コンタクト不良の防止およびコンタクト抵抗の
低減などを図ることができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の製造方法の第１の実
施形態を説明するための図であって、（ａ）〜（ｄ）は
製造されつつある半導体装置の断面図であり、（ｅ）〜
（ｈ）はその平面レイアウトを示す図である。

【図２】本発明による半導体装置の製造方法の第１の実
施形態を説明するための図であって、（ａ）〜（ｄ）は
製造されつつある半導体装置の断面図であり、（ｅ）〜
（ｈ）はその平面レイアウトを示す図である。

【図３】本発明による半導体装置の製造方法の第１の実
施形態を説明するための図であって、（ａ）〜（ｂ）は
製造されつつある半導体装置の断面図であり、（ｃ）〜
（ｄ）はその平面レイアウトを示す図である。

【図４】本発明による半導体装置の製造方法の第１の実
施形態を説明するための図であって、（ａ）〜（ｃ）
は、図１（ｄ）および（ｈ）に示す構造、図２（ｂ）お
よび（ｆ）に示す構造、ならびに図２（ｃ）および
（ｇ）に示す構造の斜視図であり、下層配線の端面Ｔを
正面にしている。

【図５】従来の半導体装置の製造方法を説明するための
図であって、（ａ）は下層配線２に位置合わせマージン
部５０を設けていない場合の図１０（ａ）および（ｅ）
に示す構造の斜視図である。（ｂ）および（ｃ）は、下
層配線２の上面とビアホール４ａの底面との配置関係を
説明するための平面レイアウトを示す図である。

【図６】本発明による半導体装置の製造方法の第２の実
施形態を説明するための図であって、（ａ）〜（ｄ）は
製造されつつある半導体装置の断面図であり、（ｅ）〜
（ｈ）はその平面レイアウトを示す図である。

【図７】本発明による半導体装置の製造方法の第２の実
施形態を説明するための図であって、（ａ）〜（ｅ）は
製造されつつある半導体装置の断面図であり、（ｆ）〜
（ｊ）はその平面レイアウトを示す図である。

【図８】本発明による半導体装置の製造方法の他の実施
形態を説明するための図であって、（ａ）〜（ｄ）は製
造されつつある半導体装置の断面図であり、（ｅ）〜
（ｈ）はその平面レイアウトを示す図である。

【図９】従来の半導体装置の製造方法を説明するための
図であって、（ａ）〜（ｄ）は製造されつつある半導体
装置の断面図であり、（ｅ）〜（ｈ）はその平面レイア
ウトを示す図である。

【図１０】従来の半導体装置の製造方法を説明するため
の図であって、（ａ）〜（ｄ）は製造されつつある半導
体装置の断面図であり、（ｅ）〜（ｈ）はその平面レイ
アウトを示す図である。

【図１１】従来の半導体装置の製造方法で用いる下層配
線パターンの領域１００を拡大した図である。

【図１２】本発明による半導体装置の製造方法の第１の
実施形態の改変例を説明するための図であって、（ａ）
〜（ｃ）は、下層配線の端面Ｔを正面にした斜視図であ
る。（ａ）は、図１（ｂ）および（ｆ）に示す構造の斜
視図である。

【符号の説明】

１絶縁膜１０２第１アルミニウム合金膜２下層配線３フォトレジストパターン４層間絶縁膜（シリコン酸化膜）４ａビアホール５フォトレジストパターン５ａ開口部６上層配線（第２アルミニウム合金層）１０６第２アルミニウム合金膜７フォトレジストパターン８絶縁膜９第１アルミニウム合金層１０９第１アルミニウム合金膜１０、１０’ シリコン窒化層（ビア層）１１０シリコン窒化膜１１フォトレジストパターン１２フォトレジストパターン１２ａ開口部１３シリコン酸化膜１４層間絶縁膜（シリコン酸化膜）１５フォトレジスト１６上層配線（第２アルミニウム合金層）１１６第２アルミニウム合金膜１７フォトレジストパターン２０、２０’ ダミービア２１ビアホール３０フォトレジストパターン３１フォトレジストパターン３１ａ開口部３３フォトレジストパターン５０位置合わせマージン部１００領域Ｓ１第１側面Ｓ２第２側面Ｔ端面

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 GG04 HH09 HH18 HH19 HH20 HH22 HH23 JJ01 JJ09 JJ19 KK09 KK18 KK19 KK20 KK22 KK23 MM05 MM13 QQ08 QQ09 QQ11 QQ31 QQ35 QQ37 QQ48 RR04 RR11 RR13 RR14 RR15 TT02 TT06 XX01 XX09 XX15 XX31 5F058 BA09 BC02 BC08 BJ01 BJ02

Claims

【特許請求の範囲】

【請求項１】層間絶縁膜によって分離された下層配線
および上層配線と、前記層間絶縁膜中に形成され、前記
下層配線と前記上層配線とを電気的に相互接続するため
のビアホールとを備えた半導体装置の製造方法であっ
て、前記下層配線のための導電膜を形成する工程と、前記層間絶縁膜に対して選択的に除去可能な膜を前記導
電膜上に形成する工程と、リソグラフィ技術およびエッチング技術を用いて前記膜
および前記導電膜をパターニングし、それによって前記
導電膜から前記下層配線を形成し、かつ、前記下層配線
の上面と同一形状の下面を持つビア層を前記膜から形成
する工程と、前記ビア層の選択された部分を除去し、前記ビア層の一
部をダミービアとして前記下層配線の前記上面の上に残
す工程と、前記下層配線の上面のうち前記ダミービアが残されてい
ない領域の上面を覆い、かつ、前記ダミービアの上面を
露出させるように前記層間絶縁膜を形成する工程と、選択的エッチング技術によって前記ダミービアを除去
し、それによって前記ビアホールとして機能する開口部
を前記層間絶縁膜中に形成する工程とを包含する半導体
装置の製造方法。
【請求項２】前記ビア層の前記選択された部分を除去
する工程は、前記ビア層の前記選択された部分を露出させる開口部を
有するマスクで前記ビア層の前記一部を覆う工程と、前記ビア層のうち前記マスクで覆われてない部分をエッ
チングする工程とを包含することを特徴とする請求項１
に記載の半導体装置の製造方法。
【請求項３】配線の幅方向に測定した前記開口部の寸
法は、前記下層配線の幅より大きいことを特徴とする請
求項２に記載の半導体装置の製造方法。
【請求項４】前記層間絶縁膜を形成する工程は、前記
ダミービアおよび前記下層配線を覆う絶縁膜を形成する
工程と、前記絶縁膜の上部をエッチングすることによって前記ダ
ミービアの前記上面を露出させる工程とを包含すること
を特徴とする請求項１から３の何れかひとつに記載の半
導体装置の製造方法。
【請求項５】前記ダミービアの前記上面を露出させる
工程は、前記絶縁膜の上面と前記ダミービアの前記上面
とを平坦にするように実行されることを特徴とする請求
項４に記載の半導体装置の製造方法。
【請求項６】前記ビアホールを形成した後、他の導電
層を前記層間絶縁膜上に形成し、それによって前記他の
導電膜の一部を前記ビアホールを介して前記下層配線に
接触させる工程と、前記他の導電膜をパターニングすることによって、前記
上層配線を形成する工程とを包含することを特徴とする
請求項１から５の何れかひとつに記載の半導体装置の製
造方法。
【請求項７】前記ビアホールを形成した後、前記下層
配線に接触する金属部材を前記ビアホールの内部に形成
する工程と、前記金属部材を介して下層配線に接続される上層配線を
前記層間絶縁膜上に形成する工程とを包含することを特
徴とする請求項１から５の何れかひとつに記載の半導体
装置の製造方法。
【請求項８】前記ビア層としてシリコン窒化層を用い
ることを特徴とする請求項１から７の何れかひとつに記
載の半導体装置の製造方法。
【請求項９】層間絶縁膜によって分離された下層配線
および上層配線と、前記層間絶縁膜中に形成され、前記下層配線と前記上層
配線とを電気的に相互接続するためのビアホールであっ
て、前記ビアホールの底面が前記下層配線の上面に接触
し、前記底面を構成する辺の一部が前記上面の第１側面
側エッジから第２側面側エッジまでのびているビアホー
ルとを備える半導体装置。