JP7228568B2 - 自己整合高アスペクト比構造及びその作製方法 - Google Patents

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Description

[0001] 本開示は、広くは、高アスペクト比構造を形成する方法に関する。特に、本開示は、自己整合高アスペクト比構造を形成するための方法に関する。
[0002] 半導体産業は、単位面積当たりの機能性をより高くするために、より小型化したトランジスタ寸法を有するチップを急速に開発している。デバイスの寸法が縮小し続けると、デバイス間の間隙/空間も縮小するため、デバイスを互いから物理的に分離することがますます困難になる。
[0003] 高アスペクト比(HAR)構造を生成することは、デバイスパターニングの分野における難題の1つである。論理及びメモリ内の幾つかの構造にとって、高アスペクト比は有益である。デバイスのスケーリングを継続するために、現在のプロセスフローの基本的な制限が克服されなければならない。
[0004] したがって、当該技術分野において、高アスペクト比構造を形成するための新しい方法が必要とされている。
[0005] 本開示の1以上の実施形態は、超高アスペクト比構造を形成する方法を対象とする。該方法は、構造化された基板の特徴内に金属膜を堆積させることを含む。構造化された基板は、基板の表面からある深さだけ基板の中に延在する複数の特徴を備える。金属膜は、特徴から真っすぐに延在する金属酸化物の柱(pillar)を形成するように体積膨張される。第2の膜の上端が柱の上端に略等しくなるように、柱の間に第2の膜が堆積される。柱の上端が第2の膜の上端の下方となるように、柱の一部分が除去される。所定の高さの高アスペクト比特徴を成長させるために、金属膜を堆積させること、金属膜を体積膨張させること、第2の膜を堆積させること、及び任意選択的に柱の一部分を除去することが、繰り返される。高アスペクト比特徴を形成するために、特徴から柱が除去される。
[0006] 本開示の更なる実施形態は、超高アスペクト比構造を形成する方法を対象とする。該方法は、構造化された基板の特徴内に金属膜を堆積させること、及び金属膜の過積層(overburden)を形成することを含む。構造化された基板は、基板の表面からある深さだけ基板の中に延在する複数の特徴を備える。金属膜は、タングステンを含む。金属膜の過積層が、除去される。特徴から真っすぐに延在する金属酸化物の柱を形成するために、金属膜を体積膨張させる。金属酸化物の柱は、酸化タングステンを含む。柱の間に第2の膜を堆積させて、第2の膜の過積層を形成する。第2の膜の上端が柱の上端に略等しくなるように、第2の膜の過積層が除去される。柱の上端が第2の膜の上端の下方となるように、任意選択的に柱の一部分を除去する。所定の高さの高アスペクト比特徴を成長させるために、金属膜を堆積させること、金属膜を体積膨張させること、第2の膜を堆積させること、及び任意選択的に柱の一部分を除去することは、繰り返される。高アスペクト比特徴を形成するために、特徴から柱が除去される。
[0007] 更に、本開示の更なる実施形態は、超高アスペクト比構造を形成する方法を対象とする。方法は、(a)構造化された基板の特徴内にタングステン膜を堆積させることであって、構造化された基板が、基板の表面からある深さだけ基板の中に延在する複数の特徴を備え、タングステン膜が、タングステンの過積層を形成する、タングステン膜を堆積させること、(b)タングステンの過積層をCMPによって除去すること、(c)特徴から真っすぐに延在する酸化タングステンの柱を形成するために、タングステン膜を体積膨張させること、(d)第2の膜の過積層が形成されるように、酸化タングステンの柱の間に第2の膜を堆積させること、(e)第2の膜の過積層をCMPによって除去すること、(f)所定の高さの高アスペクト比特徴を成長させるために、任意選択的に、柱の上端が第2の膜の上端の下方となるように酸化タングステンの柱の一部分を除去し、(a)から(e)を繰り返すこと、及び(g)特徴から柱の全てを除去することを含む。
[0008] 本発明の上述の特徴を詳細に理解し得るように、上記で簡単に要約されている本発明のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかし、本発明は他の等しく有効な実施形態も許容し得ることから、付随する図面は、この発明の典型的な実施形態のみを示しており、従って、発明の範囲を限定していると見なすべきではないことに、留意されたい。
[0009] 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。 図1Aから図1Mは、本開示の1以上の実施形態による、高アスペクト比構造を形成するための方法の概略的な表現を示している。
[0010] 添付の図面では、類似の構成要素及び/又は特徴は、同じ参照符号を有し得る。更に、同じ種類の様々な構成要素は、参照符号の後にダッシュを付けること、及び、類似の構成要素同士を区別する第2符号によって、区別され得る。本明細書において第1参照符号のみが使用される場合、その説明は、第2参照符号に関わりなく、同じ第1参照符号を有する類似の構成要素のうちの任意の1つに適用可能である。
[0011] 本発明の幾つかの例示的な実施形態を説明する前に、本発明は下記の説明において明記される構成又はプロセスステップの詳細事項に限定されないということを、理解されたい。本発明は、他の実施形態が可能であり、且つ、様々な方法で実践又は実行され得る。
[0012] 本明細書で使用される「基板」とは、その上で製造処理中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、その上で処理が実行され得るところの基板表面には、用途に応じて、シリコン、酸化シリコン、歪シリコン、シリコン・オン・インシュレータ(SOI)、炭素がドープされた酸化シリコン、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電材料などの任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるものではない。基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム(eビーム)硬化、且つ/又はベークするために、基板を前処理プロセスに曝すことができる。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される任意の膜処理ステップが、以下でより詳細に開示されるように基板上に形成された下層上で実行されてもよい。「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図されている。ゆえに、例えば、膜/層又は部分的な膜/層が基板表面上に堆積されていれば、新たに堆積される膜/層の露出面が基板表面となる。
[0013] 本開示の実施形態は、自己整合高アスペクト比構造を形成する方法を対象とする。本開示のある実施例は、有利なことに、特徴を自己整合させるためにタングステンの体積膨張を利用する方法を提供する。例えば、タングステンは、ALDによって孔又はトレンチの構造上に堆積されてよく、その後に酸化が行われてWOxを形成し、酸化中の体積膨張が、柱を孔又はトレンチの外に成長させるように押し出す。これらの柱は、タングステンから選択的に成長したボトムアップされた柱である。
[0014] 本開示のある実施形態は、有利なことに、柱の材料に特有のエッチング化学を選択的に使用して柱を除去するための方法を提供する。例えば、WOxの柱は、WCl5、WCl6、WOCl4、又は他のエッチャントを使用するエッチングによって、選択的に除去されてよい。本開示のある実施形態は、有利なことに、高アスペクト比構造を形成するために、繰り返される柱の成長及び選択的な除去を利用する方法を提供する。
[0015] ある実施形態では、構造化された基板が、高アスペクト比構造を構築するためのテンプレートとして作用する。コンフォーマルな金属堆積、金属CMP又は選択的に金属を引っ込ませること、柱の形成、柱状物構造の間を流動性物質で充填すること、誘電体CMP又は選択的に誘電体を引っ込ませること、及び柱の除去を含む、サイクルが繰り返される。高アスペクト比構造を形成するために、幾つかのサイクルが繰り返された後で、高アスペクト比特徴(例えば、トレンチ又はバイア)を残すように柱が除去される。
[0016] 図1Aから図1Mは、該方法の例示的な一実施形態を示している。該方法は、図示されている実施形態に関して説明されるが、本開示の範囲から逸脱することなく、特定のプロセス又はシーケンスが移動され又は省略されてよく、他のプロセス又はシーケンスが含まれてよいことを、当業者は認識するだろう。
[0017] 図1Aは、高アスペクト比特徴の形成のための構造化されたテンプレートとして作用する基板100を示している。基板100は、構造化された基板とも称される。示されている部分的な断面図では、基板100が、少なくとも1つの特徴110を含む。図面に、例示目的で3つの特徴110を有する基板100を示したが、3つより多い又は少ない特徴があってよいことを、当業者は理解するだろう。特徴110の形状は、トレンチやバイアを含む、任意の適切な形状であってよいが、それらに限定されるものではない。バイアは、円形、三角形、正方形、矩形、五角形、六角形、七角形、八角形、九角形、十角形、十一角形、十二角形、又はより高次の多角形によって表される断面を有する形状の、三次元変形例であってよい。例えば、円形の三次元変形例は円柱であってよく、一方、八角形の三次元変形例は八角柱であってよい。
[0018] これに関して使用される際に、「特徴」という用語は、任意の意図的な表面の不規則性を意味する。特徴の適切な例には、非限定的に、上部、2つの側壁、及び底部を有するトレンチ、上部と、表面から上向きに延びている2つの側壁とを有する先端部、並びに、表面から下向きに延び、空いた底部を有する側壁を有するバイアが含まれる。特徴は、任意の好適なアスペクト比(特徴の幅に対する特徴の深さの比率)を有し得る。ある実施形態では、アスペクト比が、約0.5:1、1:1、2:1、3:1、4:1、5:1、10:1、15:1、20:1、25:1、30:1、35:1、又は40:1以上である。
[0019] 基板100は、基板表面102内に開口部を形成する少なくとも1つの特徴110を有する基板表面102を有する。特徴110は、基板表面102から底面116までの深さDだけ延在する。特徴110は、特徴110の幅Wを画定する第1の側壁112及び第2の側壁114を有する。側壁112、114、及び底部116によって形成されるオープンエリアは、間隙又はトレンチとも称される。
[0020] 図示されている実施形態は、単一の材料内に形成された特徴110を示している。ある実施形態において、特徴110は、特徴110の側壁112、114が、特徴の底部116とは異なる材料である、バイナリ材料内に形成されている。例えば、基板100は、特徴110の底部を形成する酸化物材料、及び、特徴110の側壁112、114を形成するために、酸化物材料から延在する窒化材料を有してよい。
[0021] 基板100又はバイナリ材料基板が、処理のために提供される。これに関連して使用する「提供される(provide)」という用語は、更なる処理のために、基板がある位置又は環境に置かれることを意味する。
[0022] 図1Bを参照すると、金属膜120が特徴110を満たすように、金属膜120が基板100上に形成されている。金属膜120は、限定しないが、化学気相堆積、プラズマ化学気相堆積、原子層堆積、プラズマ強化原子層堆積、及び/又は物理的気相堆積を含む、任意の適切なプロセスによって形成された任意の適切な膜であってよい。ある実施形態では、金属膜120が、原子層堆積又はプラズマ強化原子層堆積によって形成される。
[0023] ある実施形態の金属膜120は、原子層堆積によって堆積されるコンフォーマルな膜である。本明細書で使用する「コンフォーマルな」又は「コンフォーマルに」という用語は、膜の平均的な厚みに対して、1%未満の変動を有する厚みで露出面に付着して、その露出面を均一に覆う層のことを指す。例えば、1000Åの厚さの膜は、厚さにおいて10Å未満の変動を有することになる。この厚み及び変動は、凹部の端部、角部、側部、及び底部を含む。例えば、本開示の様々な実施形態において、ALDによって堆積されたコンフォーマルな膜は、複雑な表面上において、本質的に均一な厚さの堆積領域の被覆を提供するであろう。
[0024] 金属膜120は、真っすぐに上がるやり方で体積膨張し得る、任意の適切な金属を含んでよい。適切な金属膜は、Co、Mo、W、Ta、Ti、Ru、Rh、Cu、Fe、Mn、V、Nb、Hf、Zr、Y、Al、Sn、Cr、及び/又はLaのうちの1以上を含む膜を含むが、それらに限定されるものではない。ある実施形態では、金属膜120がタングステンを含む。ある実施形態では、金属膜120が、本質的にタングステンから成る。本明細書及び添付の特許請求の範囲で使用される際に、「本質的にタングステンから成る」という用語は、(1以上の)インタフェース領域を含まない、膜のバルク部分が、原子ベースで、約95%、98%、又は99%以上タングステンであることを意味する。
[0025] ある実施形態では、金属膜120が、特徴110内で実質的に継目なしに形成される。ある実施形態では、特徴110の幅W内に継目が形成されてよい。継目は、特徴110の壁の間に形成される何らかの間隙、空間、又はボイドであってよい。
[0026] 図1Bで示されている実施形態は、構造化された基板100の表面102上に形成された過積層122を含む。過積層122は、特徴110の外側に形成された材料である。ある実施形態では、図1Cで示されているように、材料膜120の上面124が、基板100の表面102と実質的に同一平面上にあるか又は表面102の下方となるように、過積層122が除去される。このやり方で使用される際に、「実質的に同一平面上にある」という用語は、金属膜120によって形成される平面が、基板100の表面102によって形成される平面の±5°、4°、3°、2°、又は1°の範囲内にあることを意味する。ある実施形態では、上面124が、基板の表面102の下方にある。ある実施形態では、金属膜120の上面124は、特徴110の深さDの約40%、50%、60%、70%、80%、又は90%以上の高さにある。ある実施形態では、金属120が、過積層122がないように形成される。
[0027] 過積層122の除去は、当業者に知られている任意の適切な技法によって実現されてよい。ある実施形態では、過積層122が、化学機械平坦化(CMP)プロセスによって除去されてよい。例えば、金属CMPプロセスが使用されてよい。ある実施形態では、過積層122が、基板100に影響を与えることなしに金属膜120を除去する、選択的なエッチングプロセスによって除去される。
[0028] 図1Dで示されているように、次いで、金属膜120は、酸化剤又は酸化条件に曝露されることによって酸化されて、金属膜120を金属酸化物の柱130に変換する。金属膜120の金属酸化物の柱130への変換は、金属膜120を体積膨張させる体積膨張プロセスの結果である。金属膜120の体積膨張は、約10%から約1000%の範囲内、又は約50%から約800%の範囲内、又は約100%から約700%の範囲内であってよい。ある実施形態では、金属膜120の体積膨張は、金属酸化物の柱130の上面132の高さを、膨張前の金属膜120の高さの約150%、200%、250%、300%、又は350%以上にさせる。ある実施形態では、金属膜120が、継目(図示せず)を有する特徴110内に形成され、金属酸化物の柱130を形成するための体積膨張が、その継目を満たす。
[0029] 酸化剤は、非限定的に、O2、O3、N2O、H2O、H2O2、CO、CO2、NH3、N2/Ar、N2/He、N2/Ar/He、及びこれらの組合せを含む、何らかの好適な酸化剤であってよい。ある実施形態では、酸化条件には、熱酸化、プラズマ酸化、遠隔プラズマ酸化、マイクロ波及び高周波(例えば、ICP、CCP)が含まれる。
[0030] 金属膜120の酸化は、例えば、膜の組成及び酸化剤に応じて、何らかの好適な温度で行われてよい。ある実施形態では、酸化は、約25°Cから約1100°Cの範囲内の温度で行われる。ある実施形態では、酸化が、約250°C、300°C、350°C、400°C、450°C、約500°C、又は550°C以上の温度で行われる。
[0031] 適切な金属含有膜は、金属膜の誘導体を含む。適切な金属膜の誘導体は、非限定的に、窒化物、ホウ化物、炭化物、酸素窒化物、酸化ホウ化物、オキシカーバイド、炭窒化物、炭化ホウ素、窒化ホウ素、炭窒化ホウ素、酸炭窒化ホウ素、酸炭窒化物、酸炭化ホウ素、及び酸窒化ホウ素を含む。当業者は、堆積された金属膜が、金属膜の範囲内に不定比量の原子を有し得ることを理解するだろう。例えば、WNと指定された膜は、「WN」の使用によって示唆される1:1の化学量論とは異なる量のタングステンと窒素を有してよい。WN膜は例えば、90原子%タングステンであってよい。タングステン窒化膜を表すのにWNを使用するのは、膜がタングステンと窒素原子を含み、膜が特定の組成物に限定されると見なすべきでないことを意味する。ある実施形態では、膜は、本質的に記号表示された原子から成る。例えば、本質的にWNから成る膜とは、膜の組成が約95%、98%、又は99%以上、タングステン及び窒素原子であることを意味する。
[0032] 図1Dで示されているように、膨張中は、金属酸化物の柱130を形成するために、金属膜120が特徴110から真っすぐに成長するように、特徴上部の特徴形状の忠実度が維持される。これに関連して使用される「真っすぐ」という用語は、膜が表面を形成し、特徴の側壁112、114に隣接する表面の一部分が、側壁112、114と実質的に同一平面上にあることを意味する。表面は側壁と同一平面上にあり、側壁と表面の接合部で形成される角度は、±10°である。
[0033] 図1Eで示されているように、間隙充填プロセスは、基板100上の柱130の間に第2の膜140を堆積させる。基板100の表面102は、第2の膜140によってカバーされる。ある実施形態では、間隙充填用・第2の膜140が、流動可能な膜である。ある実施形態では、間隙充填用・第2の膜140が、原子層堆積若しくは化学気相堆積又はプラズマ強化された様々な何れかのうちの1以上によって堆積される。ある実施形態では、間隙充填用・第2の膜140が、柱130の間の空間内で実質的に継目なしで形成される。
[0034] 図1Eで示されている実施形態は、柱130の上面132上に形成された過積層142を含む。ある実施形態では、図1Fで示されているように、第2の膜140の上面144が、柱130の上面132と実質的に同一平面上にあるか又は上面132の下方となるように、過積層142が除去される。このやり方で使用される際に、「実質的に同一平面上にある」という用語は、第2の膜140によって形成される平面が、柱130の表面132によって形成される平面の±5°、4°、3°、2°、又は1°の範囲内にあることを意味する。ある実施形態では、上面144が、柱130の表面132の下方にある。ある実施形態では、第2の膜140の上面144が、柱130の上面132と基板100の表面102の間の高さにおける差の約5%、10%、20%、30%、40%、50%、60%、又は70%以上の量だけ、柱130の上面132の下方にある。ある実施形態では、第2の膜140が、過積層142がないように形成される。
[0035] 過積層142の除去は、当業者に知られている任意の適切な技法によって実現されてよい。ある実施形態では、過積層142が、化学機械平坦化(CMP)プロセスによって除去されてよい。例えば、金属CMPプロセスが使用されてよい。ある実施形態では、過積層142が、基板100、柱130、又は第2の膜140の下の任意の層に影響を与えることなしに第2の膜140を除去する、選択的なエッチングプロセスによって除去される。
[0036] 図1Gを参照すると、膜140の間に間隙150を形成するように、柱130が引っ込まされる。柱130の上面132は、第2の膜140の高さの約10%、20%、30%、40%、50%、又は60%以上の量だけ、引っ込まされる。間隙150は、第2の膜140の側壁152、154を露出させる。
[0037] 図1Gで見られ得るように、側壁152、154及び引っ込まされた柱130の上面132は、図1Aで示された元々の特徴110に似ている。間隙150は、特徴110と同じやり方で使用されて、図1Bから図1Fに関して示されたプロセスを繰り返すことによって、自己整合高アスペクト比構造を成長させることが継続される。
[0038] エッチング又は除去プロセスは、柱130向けに選択的であってよい。柱130のエッチングは、任意の適切な技法によって行われてよい。ある実施形態では、柱130をエッチングすることが、柱130を金属ハロゲン化物化合物に曝露することを含む。ある実施形態では、金属ハロゲン化物化合物が、柱130とは異なる金属を有する。ある実施形態では、金属ハロゲン化物化合物が、柱130と同じ金属を有する。
[0039] ある実施形態では、柱130をエッチングすることが、金属ハロゲン化物前駆体とも称される、金属及びハロゲン含有前駆体(例えば、WCl6)への曝露を含む。金属ハロゲン化物前駆体は、柱130と反応してよい。ある実施形態では、金属ハロゲン化物前駆体への曝露が、柱130との発熱反応をもたらし、基板処理領域内にプラズマは存在しない。1以上の実施形態によれば、基板処理領域に入る前に金属ハロゲン化物前駆体を励起するプラズマはない。
[0040] 例示的で非限定的な1つのプロセスでは、柱130が、タングステンを含み、酸素との反応によって膨張して、WO3の形態を採り得る酸化タングステンを形成する。WO3をWCl6(又は可能性としてはWCl5)に曝露することによって、全ての酸化タングステンが除去されるまで基板を離れる、揮発性のWOCl4及び/又はWO2Cl2が形成される。
[0041] ある実施形態では、金属ハロゲン化物前駆体が、金属元素とハロゲン元素を含む、2つ以上又は2つだけの異なる元素を含む。金属ハロゲン化物前駆体は、金属元素の単一の原子だけを含んでよく、同じハロゲン元素(WCl6及びWCl5の場合のような)の複数の原子を含まなくてよい。実施例では、金属ハロゲン化物の金属元素が、チタン、ハフニウム、ジルコニウム、バナジウム、ニオビウム、タンタル、クロム、モリブデン、タングステン、マンガン、ルテニウム、テクネチウム、鉄、アルミニウム、及びガリウムのうちの1以上を含んでよい。ある実施形態では、金属ハロゲン化物の金属元素が、22、23、24、40、41、42、72、73、又は74の原子番号を有する。1以上の実施形態では、金属元素が、周期表の4族、5族、又は6族の元素を含み、又は遷移金属であってよい。1以上の実施形態によれば、ハロゲン元素が、FとClのうちの一方であってよい。ある実施形態では、ハロゲン元素が、F、Cl、Br、及び/又はIのうちの1以上であってよい。ある実施形態では、金属及びハロゲン含有前駆体が、フッ素を含まなくてよい。適切な金属ハロゲン化物前駆体の幾つかの例は、バナジウム五ハロゲン化物、タンタル五ハロゲン化物、クロム六ハロゲン化物、モリブデン五ハロゲン化物、モリブデン六ハロゲン化物、ニオビウム五ハロゲン化物、タングステン五ハロゲン化物、タングステン六ハロゲン化物、及びマンガン四ハロゲン化物を含むが、それらに限定されるものではない。ある実施形態では、金属ハロゲン化物前駆体が、バナジウムハロゲン化物(ハロゲン化バナジウム)、タンタルハロゲン化物(ハロゲン化タンタル)、クロムハロゲン化物(ハロゲン化クロム)、モリブデンハロゲン化物(ハロゲン化モリブデン)、ニオビウムハロゲン化物(ハロゲン化ニオビウム)、タングステンハロゲン化物(ハロゲン化タングステン)、及び/又はマンガンハロゲン化物(ハロゲン化マンガン)を含むが、それらに限定されるものではない。その場合、金属元素の酸化状態は、任意の適切な酸化状態であってよい。
[0042] ある実施形態のエッチングプロセスは、第2の膜140に対して、約10:1以上、約15:1以上、約20:1以上、又は約25:1以上の、柱130の選択性を有する。
[0043] ある実施形態では、エッチングプロセスをより選択的、繊細、及び等方性(isotropic)にするために、エッチングプロセスにおいて使用される局所的なプラズマが、ほとんどないか又は全くない。「プラズマフリー」という用語は、基板処理領域にプラズマ出力を印加しないか又は本質的に印加しない最中の、基板処理領域について説明するために、本明細書では使用されることになる。説明されたエッチャント(金属及びハロゲン含有前駆体)は、本明細書の金属含有材料のエッチング操作中に、基板処理領域がプラズマフリーになることを可能にする、エネルギー的に好ましいエッチング反応経路を有する。別の言い方をすれば、1以上の実施形態によれば、基板処理領域内の電子温度は、0.5eV未満、0.45eV未満、0.4eV未満、又は0.35eV未満であってよい。更に、実施形態では、金属及びハロゲン含有前駆体が、基板処理領域に入る前に如何なる遠隔プラズマにおいても励起されなくてよい。例えば、遠隔プラズマ領域又は分離チャンバ領域が存在し、ハロゲン含有前駆体を基板処理領域に向けて導くために使用される場合、分離チャンバ領域又は遠隔プラズマ領域は、本明細書で定義されるプラズマフリーであってよい。
[0044] 1以上の実施形態によれば、基板処理領域、及びそこを通って金属及びハロゲン含有前駆体が通過するところの任意の遠隔領域は、「水素フリー」であってよい。実施形態では、水素及び‐OHグループが、エッチングプロセスが妨げられるように、金属及び金属窒化物に材料を加えてよい。金属膜又は金属窒化物膜は、より薄くなるよりも、その代わりにより厚くなってよい。基板処理領域内に水素が存在することによって、効果的なエッチングの選択性を低減させる恐れがある。
[0045] ある実施形態では、金属及びハロゲン含有前駆体(例えば、WCl6)に、約5sccmと500sccmの範囲内、約10sccmと300sccmの範囲内、約25sccmと200sccmの範囲内、約50sccmと150sccmの範囲内、又は約75sccmと125sccmの範囲内の流量で、キャリアガスが供給される。
[0046] 1以上の実施形態によれば、基板自体の温度によってのみ励起される反応が、熱的に進行してよい。基板の温度に依拠してエッチング反応をもたらす実施形態では、「プラズマフリー(plasma-free)」という用語が、プラズマ出力を使用しないか又は本質的に使用しない最中の基板処理領域を説明するために、本明細書では使用され得る。プラズマ出力は、適切な反応の進行を可能にするために、小閾値量未満に保たれることもある。様々な実施形態では、基板処理領域に印加されるプラズマ出力が、100ワット未満、50ワット未満、30ワット未満、10ワット未満であってよく、0ワットであってよい。実施形態では、基板処理領域内の圧力は、約0.1Torrと50Torrの範囲内、約0.2Torrと30Torrの範囲内、約0.5Torrと20Torrの範囲内、約1Torrと10Torrの範囲内であってよい。
[0047] 図1Hは、図1Bのものに類似した過積層122を有する金属膜120の形成を示している。金属膜120は、間隙150内で形成され、第2の膜140の上面144及び柱130の上面132をカバーする。金属膜120は、図1Bで堆積されたのと同じ金属膜120であってよく、又は異なる金属膜であってよい。ある実施形態では、金属膜120が、高アスペクト比特徴の形成の全体を通じて同じ金属を有する。
[0048] 図1Iでは、金属膜120の上面124が、第2の膜140の上面144と実質的に同一平面上にあるように、過積層122が除去される。これは、図1Cに関して示され説明されたプロセスと同様である。ある実施形態では、過積層122が形成されない。過積層は、CMP又は選択的なエッチングプロセスによって除去されてよい。
[0049] 図1Jでは、金属酸化物130の上面132が、第2の膜140の上面144の上方に延在するように、金属酸化物の柱130を形成するために、金属膜120が酸化される。金属酸化物の柱130は、図1Dで示されたのと同じ金属酸化物、又は異なる金属酸化物であってよい。例えば、金属酸化物は、酸化物と窒化物の間で交互にされてよく、又は混合された酸窒化物の膜であってよい。
[0050] 図1Kでは、過積層142が、柱130の上面132上に形成されるように、流動可能な第2の膜140が、柱130の間の間隙内に形成される。ある実施形態では、過積層142が形成されない。このプロセスは、図1Eに関して示され説明されたものと同様である。図1Lでは、過積層142が、図1Fに関して示され説明されたものと類似した、CMP又は選択的な除去プロセスによって除去される。
[0051] 自己整合高アスペクト比構造の高さを継続的に成長させるために、図1Gで示されたように、柱130が引っ込まされてよく、その後に、金属堆積(図1B)、任意選択的な過積層の除去(図1C)、体積膨張(図1D)、流動可能な膜の堆積(図1E)、及び任意選択的な過積層の除去(図1F)のサイクルが、繰り返されてよい。もう1つのサイクルが行われる場合、柱130を引っ込ませること(図1G)は、そのサイクルを繰り返す前にも行われてよい。
[0052] 自己整合構造の高さが所定の高さに到達すると、サイクルは完了する。次いで、柱130は、柱130を引っ込ませるために使用されるプロセスのような、選択的なエッチングプロセスによって除去されてよい。図1Mで示されているように、柱130の除去では、高アスペクト比特徴160を形成するために、柱130の全てが膜140の間の間隙から除去されてしまうまで、エッチングプロセスが継続する。
[0053] 1以上の実施形態によれば、基板は、層を形成する前及び/又は後に処理を受ける。この処理は、同じチャンバ内又は1以上の別個の処理チャンバ内で実行されてよい。ある実施形態では、基板が、第1のチャンバから、更なる処理のために別の分離した第2のチャンバに移される。基板は、第1のチャンバから別の処理チャンバへ直接的に移動されてよく、又は第1のチャンバから1以上の移送チャンバへ移動されてよく、次いで、別の処理チャンバへ移動されてよい。したがって、処理装置は、移送ステーションと連通する複数のチャンバを備えてよい。この種の装置は、「クラスタツール」又は「クラスタシステム」などと呼ばれ得る。
[0054] クラスタツールは概して、基板の中心検出及び配向、ガス抜き、アニール処理、堆積、及び/又はエッチングを含む様々な機能を実行する、複数のチャンバを備えるモジュールシステムである。1以上の実施形態によれば、クラスタツールは、少なくとも第1のチャンバ及び中央移送チャンバを含む。中央移送チャンバは、処理チャンバとロードロックチャンバとの間で基板を往復搬送することができる、ロボットを収容し得る。移送チャンバは、通常、真空状態に維持され、基板を、あるチャンバからクラスタツールの前端に配置された別のチャンバ及び/又はロードロックチャンバへ往復搬送するための中間段階を設ける。本開示に適合し得る2つのよく知られたクラスタツールは、両方ともサンタクララ州カリフにあるアプライドマテリアルズ社から購入可能なCentura(登録商標)とEndura(登録商標)である。しかし、チャンバの正確な配置及び組み合わせは、本明細書で説明される処理の特定のステップを実行する目的で変更され得る。使用され得る他の処理チャンバは、周期的層堆積(CLD)、原子層堆積(ALD)、化学気相堆積(CVD)、物理的気相堆積(PVD)、エッチング、予洗浄、化学洗浄、RTPなどの熱処理、プラズマ窒化、脱ガス、配向決め、ヒドロキシル化、及びその他の基板処理を含むが、それらに限定されるわけではない。クラスタツール上でチャンバ内の処理を実施することにより、後続膜を堆積する前に、酸化を伴わずに、空気中の不純物による基板の表面汚染を回避することができる。
[0055] 1以上の実施形態によると、基板は、継続的に真空条件又は「ロードロック」条件の下にあり、あるチャンバから次のチャンバへと移動されるときに周囲空気に曝露されない。したがって、移送チャンバは、真空下にあり、真空圧力下で「ポンプダウン」される。処理チャンバ又は移送チャンバ内に不活性ガスが存在し得る。ある実施形態では、反応物の一部又は全部を除去するために、パージガスとして不活性ガスが使用される。1以上の実施形態によれば、パージガスを堆積チャンバの出口で注入して、反応物質が、堆積チャンバから移送チャンバ及び/又は追加の処理チャンバへ移動することを妨げる。したがって、不活性ガスの流れが、チャンバの出口でカーテンを形成する。
[0056] 基板は、単一の基板堆積チャンバ内で処理されてよく、この単一の基板堆積チャンバでは、別の基板が処理される前に単一の基板がローディングされ、処理され、アンローディングされる。基板は、複数の基板が個々に、チャンバの第一部分の中へとローディングされ、チャンバを通って移動し、かつ、チャンバの第二部分からアンローディングされる、コンベヤシステムに類似した連続的な様態で処理されることも可能である。チャンバ及び関連したコンベヤシステムの形状は、直線経路又は曲線経路を形成することができる。付加的に、処理チャンバは、複数の基板が、中心軸の周りを移動し、カルーセル経路の間中、堆積、エッチング、アニーリング、洗浄、その他の処理に晒される、カルーセルであってもよい。
[0057] 処理中、基板は加熱又は冷却されてもよい。そうした加熱又は冷却は、限定されないが、基板支持体の温度を変化させること、及び、基板表面へ加熱された又は冷却されたガスを流すことを含む、任意の適切な手段によって達成することができる。ある実施形態では、基板支持体が、伝導的に基板温度を変化させるように制御することができるヒータ/クーラを含む。1以上の実施形態では、基板温度を局所的に変化させるため、使用するガス(反応性ガス又は不活性ガスの何れか)が加熱又は冷却される。ある実施形態では、基板温度を対流によって変化させるため、ヒータ/クーラが、チャンバ内部で基板表面に隣接するように配置される。
[0058] 基板はまた、処理中に、静止状態であり得るか又は回転され得る。回転する基板は、連続的に、又は非連続に段階的に回転し得る。例えば、基板は、処理全体を通して、回転させてもよいし、又は、基板は、様々な反応性ガス又はパージガスへの曝露の間に、少量ずつ回転させることができる。処理中に基板を(連続的に又は段階的に)回転させることにより、例えば、ガス流形状の局所的可変性の影響が最小限に抑えられ、より均一な堆積又はエッチングの生成に役立つことができる。
[0059] この明細書全体を通じての、「一実施形態(one embodiment)」、「ある種の実施形態(certain embodiments)」、「1以上の実施形態(one or more embodiments)」、又は、「実施形態(an embodiment)」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも1つの実施形態に含まれることを意味する。ゆえに、この明細書全体の様々な箇所での「1以上の実施形態で」、「ある種の実施形態で」、「一実施形態で」、又は「実施形態において」などの文言の表出は、必ずしも、本発明の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特質は、1つ以上の実施形態において、任意の適切な方法で組み合わされてよい。
[0060] 本発明は本明細書で詳細な実施形態を参照して説明されているが、これらの実施形態は本発明の原理及び用途の例示にすぎないことを理解されたい。本発明の本質及び範囲から逸脱することなく、本発明の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。ゆえに、本発明は、付随する特許請求の範囲及びその均等物に含まれる改変例及び変形例を含むことが意図されている。

Claims (15)

  1. 超高アスペクト比構造を形成する方法であって、
    構造化された基板の特徴内に金属膜を堆積させることであって、前記構造化された基板が、前記基板の表面からある深さだけ前記基板の中に延在する複数の特徴を備える、金属膜を堆積させること、
    前記特徴から真っすぐに延在する金属酸化物の柱を形成するために、前記金属膜を体積膨張させること、
    第2の膜の上端が前記柱の上端と略等しくなるように、前記柱の間に前記第2の膜を堆積させること、
    前記柱の前記上端が前記第2の膜の前記上端の下方となるように、前記柱の一部分を除去すること、
    所定の高さの高アスペクト比特徴を成長させるために、金属膜を堆積させること、前記金属膜を体積膨張させること、前記第2の膜を堆積させること、ならびに任意選択的に前記柱の一部分を除去することを、繰り返すこと、及び
    前記特徴から前記柱の全てを除去することを含む、方法。
  2. 前記金属膜を堆積させることが、前記金属膜の過積層を形成することを含み、前記方法が、前記金属膜を体積膨張させる前に、前記金属膜の前記過積層を除去することを更に含む、請求項1に記載の方法。
  3. 前記過積層を除去することが、化学機械平坦化を含む、請求項2に記載の方法。
  4. 前記金属膜を膨張させることが、前記金属膜を酸化させること又は窒化させることのうちの1以上を含む、請求項1に記載の方法。
  5. 前記柱の間に前記第2の膜を堆積させることが、前記第2の膜の過積層を形成することを含み、前記方法が、前記第2の膜の前記過積層を除去することを更に含む、請求項1に記載の方法。
  6. 前記過積層を除去することが、化学機械平坦化を含む、請求項5に記載の方法。
  7. 前記柱の部分を除去することが、前記柱をエッチングすることを含む、請求項1に記載の方法。
  8. 前記をエッチングすることが、前記柱を金属ハロゲン化物化合物に曝露することを含む、請求項7に記載の方法。
  9. 前記金属ハロゲン化物化合物が、前記柱とは異なる金属を有する、請求項8に記載の方法。
  10. 前記柱の全てを除去することが、前記柱を金属ハロゲン化物のエッチャントに曝露することを含む、請求項1に記載の方法。
  11. 前記金属膜が、タングステンを含む、請求項1に記載の方法。
  12. 前記金属酸化物の柱が、酸化タングステンを含む、請求項11に記載の方法。
  13. 前記柱の一部分を除去することが、前記酸化タングステンをハロゲン化タングステンのエッチャントに曝露することを含む、請求項12に記載の方法。
  14. 前記柱の全てを除去することが、前記酸化タングステンをハロゲン化タングステンのエッチャントに曝露することを含む、請求項13に記載の方法。
  15. 超高アスペクト比構造を形成する方法であって、
    (a)構造化された基板の特徴内にタングステン膜を堆積させることであって、前記構造化された基板が、前記基板の表面からある深さだけ前記基板の中に延在する複数の特徴を備え、前記タングステン膜が、タングステンの過積層を形成する、タングステン膜を堆積させること、
    (b)前記タングステンの過積層をCMPによって除去すること、
    (c)前記特徴から真っすぐに延在する酸化タングステンの柱を形成するために、前記タングステン膜を体積膨張させること、
    (d)第2の膜の過積層が形成されるように、前記酸化タングステンの柱の間に前記第2の膜を堆積させること、
    (e)前記第2の膜の過積層をCMPによって除去すること、
    (f)所定の高さの高アスペクト比特徴を成長させるために、任意選択的に、前記柱の上端が前記第2の膜の上端の下方となるように前記酸化タングステンの柱の一部分を除去し、(a)から(e)を繰り返すこと、及び
    (g)前記特徴から前記柱の全てを除去することを含む、方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778118B (zh) * 2017-09-05 2022-09-21 美商應用材料股份有限公司 來自次氧化物的自對準結構
TWI723282B (zh) * 2017-09-16 2021-04-01 美商應用材料股份有限公司 藉由矽化法之含金屬薄膜體積膨脹
US10622221B2 (en) 2017-12-14 2020-04-14 Applied Materials, Inc. Methods of etching metal oxides with less etch residue
TW201946113A (zh) * 2018-04-27 2019-12-01 日商東京威力科創股份有限公司 用於先進接觸件中之覆蓋層形成的區域選擇性沉積
US20240105505A1 (en) * 2022-09-23 2024-03-28 Applied Materials, Inc. Middle of line dielectric layer engineering for via void prevention

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093978A (ja) 1999-09-27 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2011109099A (ja) 2009-11-17 2011-06-02 Samsung Electronics Co Ltd 導電構造物を含む半導体装置及びその製造方法
US20160204117A1 (en) 2013-03-12 2016-07-14 Sandisk Technologies Inc. Vertical nand and method of making thereof using sequential stack etching and self-aligned landing pad
JP2019521518A (ja) 2016-06-14 2019-07-25 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 金属及び金属含有化合物の酸化体積膨張

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283537A (ja) * 1992-04-03 1993-10-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0837145A (ja) * 1994-07-26 1996-02-06 Hitachi Ltd 半導体集積回路装置の製造方法
TW359016B (en) * 1996-04-29 1999-05-21 Applied Materials Inc Selective aluminum chemical vapor deposition via fill using a sacrificial layer
JPH09312336A (ja) * 1996-05-20 1997-12-02 Yamaha Corp 接続孔形成法
JPH10112499A (ja) * 1996-08-12 1998-04-28 Sony Corp 金属プラグおよび/または金属配線の形成方法
JP2002252281A (ja) * 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US7211844B2 (en) * 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
KR101534678B1 (ko) * 2009-02-12 2015-07-08 삼성전자주식회사 텅스텐 콘택 플러그를 산소 분위기에서 rta 처리하고, rto 처리된 텅스텐 플러그를 수소 분위기에서 환원시키는 반도체 소자의 제조방법
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
KR20130046664A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN105185738B (zh) * 2014-06-20 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件以及制备方法、电子装置
US9356047B2 (en) * 2014-08-18 2016-05-31 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
US9349594B1 (en) 2014-11-05 2016-05-24 International Business Machines Corporation Non-planar semiconductor device with aspect ratio trapping
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9865706B2 (en) 2015-11-09 2018-01-09 Applied Materials, Inc. Integrated process and structure to form III-V channel for sub-7nm CMOS devices
EP3520136A4 (en) 2016-09-30 2020-05-06 Applied Materials, Inc. METHODS OF FORMING SELF-ALIGNED INTERCONNECT HOLES
JP2020501344A (ja) 2016-11-08 2020-01-16 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated パターニング用途のためのボトムアップ柱状体の形状制御

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093978A (ja) 1999-09-27 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2011109099A (ja) 2009-11-17 2011-06-02 Samsung Electronics Co Ltd 導電構造物を含む半導体装置及びその製造方法
US20160204117A1 (en) 2013-03-12 2016-07-14 Sandisk Technologies Inc. Vertical nand and method of making thereof using sequential stack etching and self-aligned landing pad
JP2019521518A (ja) 2016-06-14 2019-07-25 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 金属及び金属含有化合物の酸化体積膨張

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