KR20200030628A - 자체 정렬된 고종횡비 구조물들 및 제작 방법들 - Google Patents

자체 정렬된 고종횡비 구조물들 및 제작 방법들 Download PDF

Info

Publication number
KR20200030628A
KR20200030628A KR1020207007227A KR20207007227A KR20200030628A KR 20200030628 A KR20200030628 A KR 20200030628A KR 1020207007227 A KR1020207007227 A KR 1020207007227A KR 20207007227 A KR20207007227 A KR 20207007227A KR 20200030628 A KR20200030628 A KR 20200030628A
Authority
KR
South Korea
Prior art keywords
pillars
film
aspect ratio
high aspect
metal
Prior art date
Application number
KR1020207007227A
Other languages
English (en)
Other versions
KR102444063B1 (ko
Inventor
서스밋 싱하 로이
프라부람 고파라자
아비지트 바수 말릭
스리니바스 간디코타
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20200030628A publication Critical patent/KR20200030628A/ko
Application granted granted Critical
Publication of KR102444063B1 publication Critical patent/KR102444063B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

자체 정렬된 고종횡비 피처들을 형성하기 위한 처리 방법들이 설명된다. 이 방법들은 구조화된 기판 상에 금속 막을 증착하는 단계, 금속 막을 체적 팽창시키는 단계, 팽창된 기둥들 사이에 제2 막을 증착하는 단계, 및 선택적으로 기둥들을 리세스하는 단계, 및 고종횡비 피처들을 형성하도록 프로세스를 반복하는 단계를 포함한다.

Description

자체 정렬된 고종횡비 구조물들 및 제작 방법들
[0001] 본 개시내용은 일반적으로 고종횡비 구조물들을 형성하는 방법들에 관한 것이다. 특히, 본 개시내용은 자체 정렬된 고종횡비 구조물들을 형성하기 위한 방법들에 관한 것이다.
[0002] 반도체 산업은 단위 면적당 더 많은 기능을 얻기 위해 점점 더 작은 트랜지스터 치수들로 칩들을 빠르게 개발하고 있다. 디바이스의 치수들이 계속 줄어들게 됨에 따라 디바이스들 간의 간격/공간도 줄어들어, 디바이스들을 물리적으로 서로 분리하는 어려움이 증가된다.
[0003] 고종횡비(HAR: high aspect ratio) 구조물을 생성하는 것은 디바이스 패터닝 분야의 과제들 중 하나이다. 로직 및 메모리의 여러 구조물들은 고종횡비들로부터 이익을 얻는다. 디바이스 스케일링을 계속하려면, 현재 프로세스 흐름의 근본적인 제한들이 극복될 필요가 있다.
[0004] 따라서 고종횡비 구조물들을 형성하기 위한 새로운 방법들이 당해 기술분야에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 초-고종횡비(ultra-high aspect ratio) 구조물들을 형성하는 방법들에 관한 것이다. 이 방법들은 구조화된 기판의 피처들 내에 금속 막을 증착하는 단계를 포함한다. 구조화된 기판은 기판의 표면으로부터 기판 내로 일정 깊이 연장되는 복수의 피처들을 포함한다. 금속 막이 체적 팽창되어, 피처로부터 곧장 연장되는 금속 산화물 기둥(pillar)을 형성한다. 제2 막의 최상부가 기둥들의 최상부와 대략 동일하도록 기둥들 사이에 제2 막이 증착된다. 기둥들의 최상부가 제2 막의 최상부 아래에 있도록 기둥들의 일부가 제거된다. 금속 막을 증착하는 단계, 금속 막을 체적 팽창시키는 단계, 제2 막을 증착하는 단계, 및 선택적으로 기둥들의 일부를 제거하는 단계가 반복되어, 미리 결정된 높이의 고종횡비 피처를 성장시킨다. 기둥들이 피처들로부터 제거되어 고종횡비 피처들을 형성한다.
[0006] 본 개시내용의 추가 실시예들은 초-고종횡비 구조물들을 형성하는 방법들에 관한 것이다. 이 방법들은 구조화된 기판의 피처들 내에 금속 막을 증착하는 단계, 및 금속 막의 오버버든(overburden)을 형성하는 단계를 포함한다. 구조화된 기판은 기판의 표면으로부터 기판 내로 일정 깊이 연장되는 복수의 피처들을 포함한다. 금속 막은 텅스텐을 포함한다. 금속 막의 오버버든이 제거된다. 금속 막은 체적이 팽창되어, 피처로부터 곧장 연장되는 금속 산화물 기둥을 형성한다. 금속 산화물 기둥은 텅스텐 산화물을 포함한다. 제2 막은 기둥들 사이에 증착되어 제2 막의 오버버든을 형성한다. 제2 막의 최상부가 기둥들의 최상부와 대략 동일하도록 제2 막의 오버버든이 제거된다. 기둥들의 최상부가 제2 막의 최상부 아래에 있도록 기둥들의 일부가 선택적으로 제거된다. 금속 막을 증착하는 단계, 금속 막을 체적 팽창시키는 단계, 제2 막을 증착하는 단계, 및 선택적으로 기둥들의 일부를 제거하는 단계가 반복되어, 미리 결정된 높이의 고종횡비 피처를 성장시킨다. 기둥들이 피처들로부터 제거되어 고종횡비 피처들을 형성한다.
[0007] 본 개시내용의 추가 실시예들은 초-고종횡비 구조물들을 형성하는 방법들에 관한 것이다. 이 방법들은: (a) 구조화된 기판의 피처들 내에 텅스텐 막을 증착하는 단계 ― 구조화된 기판은 기판의 표면으로부터 기판 내로 일정 깊이 연장되는 복수의 피처들을 포함하고, 텅스텐 막은 텅스텐 오버버든을 형성함 ―; (b) CMP에 의해 텅스텐 오버버든을 제거하는 단계; (c) 피처로부터 곧장 연장되는 텅스텐 산화물 기둥을 형성하도록 텅스텐 막을 체적 팽창시키는 단계; (d) 제2 막 오버버든이 형성되도록 텅스텐 산화물 기둥들 사이에 제2 막을 증착하는 단계; (e) CMP에 의해 제2 막 오버버든을 제거하는 단계; (f) 기둥들의 최상부가 제2 막의 최상부 아래에 있도록 텅스텐 산화물 기둥들의 일부를 선택적으로 제거하고, 미리 결정된 높이의 고종횡비 피처를 성장시키도록 (a) 내지 (e)를 반복하는 단계; 및 (g) 피처들로부터 모든 기둥들을 제거하는 단계를 포함한다.
[0008] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1a 내지 도 1m은 본 개시내용의 하나 이상의 실시예들에 따라 고종횡비 구조물들을 형성하기 위한 방법의 개략적인 표현을 도시한다.
[0010] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 부호를 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 참조 부호 다음에 대시기호 및 유사한 컴포넌트들 사이를 구별하는 제2 부호에 의해 구별될 수 있다. 명세서에서 제1 참조 부호만 사용된다면, 설명은 제2 참조 부호와 관계없이 동일한 제1 참조 부호를 갖는 유사한 컴포넌트들 중 임의의 한 컴포넌트에 적용 가능하다.
[0011] 본 발명의 여러 예시적인 실시예들을 설명하기 전에, 본 발명은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 발명은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0012] 본 명세서에서 사용되는 "기판"은 제작 프로세스 중에 막 처리가 수행되는 기판 상에 형성된 재료 표면 또는 임의의 기판을 의미한다. 예를 들어, 처리가 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함할 수 있다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 발명에서는, 기판 자체의 표면에 대해 직접 막을 처리하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 처리 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0013] 본 개시내용의 실시예들은 자체 정렬된 고종횡비 구조물들을 형성하는 방법들에 관한 것이다. 본 개시내용의 일부 실시예들은 텅스텐의 체적 팽창을 이용하여 피처들을 자체 정렬하는 방법들을 유리하게 제공한다. 예를 들어, ALD에 의해 홀들 또는 트렌치들의 구조물 상에 텅스텐이 증착되고, 산화가 이어져 WOx가 형성되며, 산화 중의 체적 팽창은 홀들 또는 트렌치들로부터 성장하는 기둥을 밀어낸다. 이러한 기둥들은 텅스텐으로부터 선택적으로 성장되는 상향식(bottom-up) 기둥들이다.
[0014] 본 개시내용의 일부 실시예들은 기둥 재료에 특정한 에칭 화학 반응을 사용하여 선택적으로 기둥들을 제거하기 위한 방법들을 유리하게 제공한다. 예를 들어, WOx의 기둥들은 WCl5, WCl6, WOCl4, 또는 다른 에칭제들을 사용하여 에칭함으로써 선택적으로 제거될 수 있다. 본 개시내용의 일부 실시예들은 반복된 기둥 성장 및 선택적 제거를 이용하여 고종횡비 구조물들을 형성하는 방법들을 유리하게 제공한다.
[0015] 일부 실시예들에서, 구조화된 기판은 고종횡비 구조물들을 구축하기 위한 템플릿으로 작용한다. 등각 금속 증착; 금속 CMP 또는 선택적 금속 리세스; 기둥 형성; 기둥 구조물들 사이의 유동성 갭필; 유전체 CMP 또는 선택적 유전체 리세스 및 기둥 제거를 포함하는 사이클이 반복된다. 다수의 사이클들이 반복되어 고종횡비 구조물을 형성한 후, 기둥들이 제거되어 고종횡비 피처들(예컨대, 트렌치들 또는 비아들)을 남긴다.
[0016] 도 1a 내지 도 1m은 본 방법의 예시적인 실시예를 도시한다. 본 방법은 예시되는 실시예와 관련하여 설명되지만, 당해 기술분야에서 통상의 지식을 가진 자들은 특정 프로세스들 또는 시퀀스들이 이동 또는 생략될 수 있고 본 개시내용의 범위를 벗어나지 않으면서 다른 프로세스들 또는 시퀀스들이 포함될 수 있다고 인식할 것이다.
[0017] 도 1a는 고종횡비 피처들의 형성을 위한 구조화된 템플릿 구조로서 작용하는 기판(100)을 도시한다. 기판(100)은 또한 구조화된 기판으로도 지칭된다. 예시된 부분 단면도에서, 기판(100)은 적어도 하나의 피처(110)를 포함한다. 도면들은 예시 목적들로 3개의 피처들(110)을 갖는 기판들(100)을 도시하지만; 당해 기술분야에서 통상의 지식을 가진 자들은 3개보다 더 많거나 더 적은 피처들이 있을 수 있다고 이해할 것이다. 피처(110)의 형상은 트렌치들 및 비아들을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 형상일 수 있다. 비아들은 원형, 삼각형, 정사각형, 직사각형, 오각형, 육각형, 칠각형, 팔각형, 구각형, 10각형, 11각형, 12각형 또는 더 고차 다각형으로 표현되는 단면을 갖는 형상들의 3차원 변형들일 수 있다. 예를 들어, 원형의 3차원 변형은 원통형이 되는 반면, 팔각형의 3차원 변형은 팔각형 프리즘이 될 것이다.
[0018] 이와 관련하여 사용되는 바와 같이, "피처"라는 용어는 임의의 의도적인 표면 불균일을 의미한다. 피처들의 적합한 예들은 최상부, 2개의 측벽들 및 바닥을 갖는 트렌치들, 최상부 및 표면으로부터 위쪽으로 연장되는 2개의 측벽들을 갖는 피크들, 및 개방된 바닥을 갖는 표면으로부터 아래로 연장되는 측벽들을 갖는 비아들을 포함한다(그러나 이에 제한되지 않음). 피처들은 임의의 적합한 종횡비(피처의 깊이 대 피처의 폭의 비)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 0.5:1, 1:1, 2:1, 3:1, 4:1, 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1 또는 40:1 이상이다.
[0019] 기판(100)은 기판 표면(102)을 갖는데, 적어도 하나의 피처(110)가 기판 표면(102)에 개구를 형성한다. 피처(110)는 기판 표면(102)으로부터 바닥 표면(116)까지 깊이(D)로 연장된다. 피처(110)는 피처(110)의 폭(W)을 한정하는 제1 측벽(112)과 제2 측벽(114)을 갖는다. 측벽들(112, 114) 및 바닥(116)에 의해 형성된 개방 영역은 또한 갭 또는 트렌치로 지칭된다.
[0020] 예시된 실시예들은 단일 재료로 형성된 피처들(110)을 도시한다. 일부 실시예들에서, 피처들(110)은 이진 재료로 형성되는데, 여기서 피처들(110)의 측벽들(112, 114)은 피처들의 바닥(116)과는 다른 재료이다. 예를 들어, 기판(100)은 피처들(110)의 바닥을 형성하는 산화물 재료 및 산화물 재료로부터 연장되어 피처들(110)의 측벽들(112, 114)을 형성하는 질화물 재료를 가질 수 있다.
[0021] 기판(100) 또는 이진 재료 기판이 처리를 위해 제공된다. 이와 관련하여 사용되는 바와 같이, "제공되는"이라는 용어는 기판이 추가 처리를 위한 포지션 또는 환경에 배치됨을 의미한다.
[0022] 도 1b를 참조하면, 금속 막(120)이 피처들(110)을 채우도록 기판(100) 상에 금속 막(120)이 형성된다. 금속 막(120)은 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 원자 층 증착, 플라즈마 강화 원자 층 증착 및/또는 물리 기상 증착을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 프로세스에 의해 형성되는 임의의 적합한 막일 수 있다. 일부 실시예들에서, 금속 막(120)은 원자 층 증착 또는 플라즈마 강화 원자 층 증착에 의해 형성된다.
[0023] 일부 실시예들의 금속 막(120)은 원자 층 증착에 의해 증착되는 등각 막이다. 본 명세서에서 사용되는 바와 같이, "등각" 또는 "등각으로"라는 용어는 막의 평균 두께에 대해 1% 미만의 변형을 갖는 두께로, 노출된 표면들에 부착되고 이러한 표면들을 균일하게 커버하는 층을 의미한다. 예를 들어, 1,000Å 두께의 막은 10Å 미만의 두께 변형들을 가질 것이다. 이 두께 및 변형은 리세스들의 가장자리들, 모서리들, 측면들 및 바닥을 포함한다. 예를 들어, 본 개시내용의 다양한 실시예들에서 ALD에 의해 증착된 등각 막은 복잡한 표면들 상에 본질적으로 균일한 두께의 증착된 영역에 걸친 커버리지를 제공할 것이다.
[0024] 금속 막(120)은 수직(straight-up) 방식으로 체적 팽창될 수 있는 임의의 적합한 금속을 포함할 수 있다. 적합한 금속 막들은 Co, Mo, W, Ta, Ti, Ru, Rh, Cu, Fe, Mn, V, Nb, Hf, Zr, Y, Al, Sn, Cr 및/또는 La 중 하나 이상을 포함하는 막들을 포함한다(그러나 이에 제한되지 않음). 일부 실시예들에서, 금속 막(120)은 텅스텐을 포함한다. 일부 실시예들에서, 금속 막(120)은 텅스텐을 필수적으로 포함한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "텅스텐을 필수적으로 포함한다"라는 용어는 막― 계면 영역(들)을 포함하지 않는 ―의 벌크 부분이 원자 단위로 약 95%, 98% 또는 99% 이상의 텅스텐임을 의미한다.
[0025] 일부 실시예들에서, 금속 막(120)은 피처(110) 내에 실질적으로 이음매 없이 형성된다. 일부 실시예들에서, 피처(110)의 폭(W) 내에 이음매가 형성될 수 있다. 이음매는 피처(110)의 벽들 사이에 형성되는 임의의 갭, 공간 또는 공동일 수 있다.
[0026] 도 1b에 예시된 실시예는 구조화된 기판(100)의 표면(102) 상에 형성되는 오버버든(122)을 포함한다. 오버버든(122)은 피처들(110) 외부에 형성되는 재료이다. 일부 실시예들에서, 도 1c에 예시된 바와 같이, 금속 막(120)의 최상부 표면(124)이 기판(100)의 표면(102)과 실질적으로 동일 평면에 있거나 그 아래에 있도록 오버버든(122)이 제거된다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 동일 평면"이라는 용어는 금속 막(120)에 의해 형성되는 평면이 기판(100)의 표면(102)에 의해 형성되는 평면의 ±5°, 4°, 3°, 2° 또는 1° 이내임을 의미한다. 일부 실시예들에서, 최상부 표면(124)은 기판의 표면(102) 아래에 있다. 일부 실시예들에서, 금속 막(120)의 최상부 표면(124)은 피처(110)의 깊이(D)의 약 40%, 50%, 60%, 70%, 80% 또는 90% 이상의 높이에 있다. 일부 실시예들에서, 금속 막(120)은 오버버든(122)이 없도록 형성된다.
[0027] 오버버든(122)의 제거는 당해 기술분야에서 통상의 지식을 가진 자들에게 공지된 임의의 적합한 기술에 의해 달성될 수 있다. 일부 실시예들에서, 오버버든(122)은 화학-기계적 평탄화(CMP: chemical-mechanical planarization) 프로세스에 의해 제거될 수 있다. 예를 들어, 금속 CMP 프로세스가 사용될 수 있다. 일부 실시예들에서, 오버버든(122)은 기판(100)에 영향을 미치지 않고 금속 막(120)을 제거하는 선택적 에칭 프로세스에 의해 제거된다.
[0028] 도 1d에 도시된 바와 같이, 금속 막(120)은 다음에, 산화제 또는 산화 조건들에 대한 노출에 의해 산화되어 금속 막(120)을 금속 산화물 기둥(130)으로 변환한다. 금속 산화물 기둥(130)으로의 금속 막(120)의 변환은 금속 막(120)을 체적 팽창시키는 체적 팽창 프로세스의 결과이다. 금속 막(120)의 체적 팽창은 약 10% 내지 약 1000%의 범위 내, 또는 약 50% 내지 약 800%의 범위 내, 또는 약 100% 내지 약 700%의 범위 내일 수 있다. 일부 실시예들에서, 금속 막(120)의 체적 팽창은 금속 산화물 기둥(130)의 최상부 표면(132)의 높이가 팽창 이전 금속 막(120)의 높이의 약 150%, 200%, 250%, 300% 또는 350% 이상이 되게 한다. 일부 실시예들에서, 금속 막(120)은 (도시되지 않은) 이음매를 갖고 피처들(110)에 형성되며, 금속 산화물 기둥(130)을 형성하기 위한 체적 팽창이 이음매를 채운다.
[0029] 산화제는 O2, O3, N2O, H2O, H2O2, CO, CO2, NH3, N2/Ar, N2/He, N2/Ar/He 및 이들의 조합들을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 산화제일 수 있다. 일부 실시예들에서, 산화 조건들은 열 산화, 플라즈마 강화 산화, 원격 플라즈마 산화, 마이크로파 및 무선 주파수(예컨대, ICP, CCP)를 포함한다.
[0030] 금속 막(120)의 산화는 예를 들어, 막의 조성 및 산화제에 따라 임의의 적합한 온도에서 발생할 수 있다. 일부 실시예들에서, 산화는 약 25℃ 내지 약 1100℃ 범위의 온도에서 발생한다. 일부 실시예들에서, 산화는 약 250℃, 300℃, 350℃, 400℃, 450℃, 500℃ 또는 550℃ 이상의 온도에서 발생한다.
[0031] 적합한 금속 함유 막들은 금속 막의 유도체들을 포함한다. 금속 막의 적합한 유도체들은 질화물, 붕소화물, 탄화물, 산질화물, 산붕소화물, 산탄화물, 탄질화물, 붕소화탄화물, 붕소화질화물, 붕소화탄질화물, 붕소화산탄질화물, 산탄질화물, 붕소화산탄화물 및 붕소화산질화물을 포함한다(그러나 이에 제한되지 않음). 당해 기술분야에서 통상의 지식을 가진 자들은 증착된 금속 막이 금속 막 내에 비-화학양론적(non-stoichiometric) 양의 원자들을 가질 수 있다고 이해할 것이다. 예를 들어, WN으로 지정된 막은 "WN"의 사용에 의해 제안된 1:1 화학량론과 상이한 양들의 텅스텐 및 질소를 가질 수 있다. WN 막은 예를 들어, 90 원자% 텅스텐일 수 있다. 텅스텐 질화물 막을 기술하기 위한 WN의 사용은, 막이 텅스텐 및 질소 원자들을 포함하고 막을 특정 조성으로 제한하는 것으로 여겨지지 않아야 한다는 것을 의미한다. 일부 실시예들에서, 막은 지정된 원자들을 필수적으로 포함한다. 예를 들어, WN을 필수적으로 포함하는 막은 막의 조성이 약 95%, 98% 또는 99% 텅스텐 및 질소 원자들 이상임을 의미한다.
[0032] 도 1d에 도시된 바와 같이, 팽창 중에, 금속 막(120)이 피처(110)로부터 수직으로 성장하여 금속 산화물 기둥(130)을 형성하도록 피처의 최상부에서 피처 형상의 충실도가 유지된다. 이와 관련하여 사용되는 바와 같이, "수직"은 막이 표면을 형성하고 피처 측벽(112, 114)에 인접한 표면의 일부가 측벽(112, 114)과 실질적으로 동일 평면에 있다는 것을 의미한다. 표면은 측벽과 동일 평면에 있는데, 여기서 측벽과 표면의 접합부에서 형성된 각도는 ±10°이다.
[0033] 도 1e에 도시된 바와 같이, 갭필 프로세스가 기판(100) 상의 기둥들(130) 사이에 제2 막(140)을 증착한다. 기판(100)의 표면(102)은 제2 막(140)에 의해 커버된다. 일부 실시예들에서, 갭필 제2 막(140)은 유동성 막이다. 일부 실시예들에서, 갭필 제2 막(140)은 원자 층 증착 또는 화학 기상 증착 또는 이들 중 어느 하나의 플라즈마 강화 변형 중 하나 이상에 의해 증착된다. 일부 실시예들에서, 갭필 제2 막(140)은 기둥들(130) 사이의 공간들 내에 실질적으로 이음매 없이 형성된다.
[0034] 도 1e에 예시된 실시예는 기둥들(130)의 최상부 표면(132) 상에 형성되는 오버버든(142)을 포함한다. 일부 실시예들에서, 도 1f에 도시된 바와 같이, 제2 막(140)의 최상부 표면(144)이 기둥들(130)의 최상부 표면(132)과 실질적으로 동일 평면에 있거나 그 아래에 있도록 오버버든(142)이 제거된다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 동일 평면"이라는 용어는 제2 막(140)에 의해 형성되는 평면이 기둥들(130)의 표면(132)에 의해 형성되는 평면의 ±5°, 4°, 3°, 2° 또는 1° 이내임을 의미한다. 일부 실시예들에서, 최상부 표면(144)은 기둥들(130)의 표면(132) 아래에 있다. 일부 실시예들에서, 제2 막(140)의 최상부 표면(144)은 기둥들(130)의 최상부 표면(132)과 기판(100)의 표면(102) 사이의 높이 차이의 약 5%, 10%, 20%, 30%, 40%, 50%, 60% 또는 70% 이상의 양만큼 기둥들(130)의 최상부 표면(132) 아래에 있다. 일부 실시예들에서, 제2 막(140)은 오버버든(142)이 없도록 형성된다.
[0035] 오버버든(142)의 제거는 당해 기술분야에서 통상의 지식을 가진 자들에게 공지된 임의의 적합한 기술에 의해 달성될 수 있다. 일부 실시예들에서, 오버버든(142)은 화학-기계적 평탄화(CMP) 프로세스에 의해 제거될 수 있다. 예를 들어, 금속 CMP 프로세스가 사용될 수 있다. 일부 실시예들에서, 오버버든(142)은 기판(100), 기둥들(130) 또는 제2 막(140) 아래의 어떠한 층에도 영향을 미치지 않고 제2 막(140)을 제거하는 선택적 에칭 프로세스에 의해 제거된다.
[0036] 도 1g를 참조하면, 기둥들(130)은 리세스되어 막들(140) 사이에 갭들(150)을 형성한다. 기둥들(130)의 최상부 표면(132)은 제2 막(140)의 높이의 약 10%, 20%, 30%, 40%, 50% 또는 60% 이상의 양만큼 리세스된다. 갭들(150)은 제2 막(140)의 측벽들(152, 154)을 노출시킨다.
[0037] 도 1g에서 확인될 수 있는 바와 같이, 측벽들(152, 154) 및 리세스된 기둥들(130)의 최상부 표면(132)은 도 1a에 예시된 원래의 피처들(110)과 유사하다. 도 1b 내지 도 1f와 관련하여 예시되는 프로세스를 반복함으로써 자체 정렬된 고종횡비 구조물을 계속 성장시키도록, 갭들(150)이 피처들(110)과 동일한 방식으로 사용된다.
[0038] 에칭 또는 제거 프로세스는 기둥들(130)에 대해 선택적일 수 있다. 기둥들(130)의 에칭은 임의의 적절한 기술에 의해 이루어질 수 있다. 일부 실시예들에서, 기둥들(130)을 에칭하는 것은 기둥들(130)을 금속 할로겐화물 화합물에 노출시키는 것을 포함한다. 일부 실시예들에서, 금속 할로겐화물 화합물은 기둥들(130)과는 다른 금속을 갖는다. 일부 실시예들에서, 금속 할로겐화물 화합물은 기둥들(130)과 동일한 금속을 갖는다.
[0039] 일부 실시예들에서, 기둥들(130)을 에칭하는 것은 금속 할로겐화물 전구체로도 또한 지칭되는 금속 및 할로겐 함유 전구체(예컨대, WCl6)에 대한 노출을 포함한다. 금속 할로겐화물 전구체는 기둥들(130)과 반응할 수 있다. 일부 실시예들에서, 금속 할로겐화물 전구체에 대한 노출은 기둥들(130)과 발열 반응을 일으키고, 기판 처리 영역에는 플라즈마가 존재하지 않는다. 하나 이상의 실시예들에 따라 기판 프로세싱 영역으로 들어가기 전에 어떠한 플라즈마도 금속-할로겐화물 전구체를 여기시키지 않는다.
[0040] 예시적인 비제한적인 프로세스에서, 기둥(130)은 텅스텐을 포함하고 산소와의 반응에 의해 팽창되어, WO3의 형태를 취할 수 있는 텅스텐 산화물을 형성한다. WCl6(또는 가능하게는 WCl5)에 대한 WO3의 노출은 모든 텅스텐 산화물이 제거될 때까지 표면에 잔류하는 휘발성 WOCl4 및/또는 WO2Cl2를 형성한다.
[0041] 일부 실시예들에서, 금속 할로겐화물 전구체는 금속 원소와 할로겐 원소를 포함하는 2개 이상의 또는 단지 2개의 서로 다른 원소들만을 포함한다. 금속 할로겐화물 전구체는 (WCl6 및 WCl5에 대한 경우와 같이) 금속 원소의 단일 원자만을, 그러나 동일한 할로겐 원소의 다수의 원자들을 포함할 수 있다. 금속 할로겐화물의 금속 원소는 실시예들에서 티타늄, 하프늄, 지르코늄, 바나듐, 니오븀, 탄탈륨, 크롬, 몰리브덴, 텅스텐, 망간, 레늄, 테크네튬, 철, 알루미늄 및 갈륨 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 금속 할로겐화물의 금속 원소는 22, 23, 24, 40, 41, 42, 72, 73 또는 74의 원자 번호를 갖는다. 하나 이상의 실시예들에서, 금속 원소는 주기율표의 4 족, 5 족 또는 6 족 원소를 포함하거나 전이 금속일 수 있다. 할로겐 원소는 하나 이상의 실시예들에 따라 F 및 Cl 중 하나일 수 있다. 할로겐 원소는 일부 실시예들에서 F, Cl, Br 및/또는 I 중 하나 이상일 수 있다. 일부 실시예들에서, 금속 및 할로겐 함유 전구체는 불소-부재(fluorine-free)이다. 적합한 금속 할로겐화물 전구체들의 일부 예들은 바나듐 5할로겐화물들, 탄탈륨 5할로겐화물들, 크롬 6할로겐화물들, 몰리브덴 5할로겐화물들, 몰리브덴 6할로겐화물들, 니오븀 5할로겐화물들, 텅스텐 5할로겐화물들, 텅스텐 6할로겐화물들 및 망간 4할로겐화물들을 포함한다(그러나 이에 제한되지 않음). 일부 실시예들에서, 금속 할로겐화물 전구체들은 바나듐 할로겐화물들, 탄탈륨 할로겐화물들, 크롬 할로겐화물들, 몰리브덴 할로겐화물들, 니오븀 할로겐화물들, 텅스텐 할로겐화물들 및/또는 망간 할로겐화물들을 포함하며(그러나 이에 제한되지 않음), 여기서 금속 원소의 산화 상태는 임의의 적합한 산화 상태일 수 있다.
[0042] 일부 실시예들의 에칭 프로세스들은 제2 막(140)에 대한 기둥(130) 재료의 선택성을 갖는데, 이는 약 10:1 이상, 약 15:1, 약 20:1 이상, 또는 약 25:1 이상이다.
[0043] 일부 실시예들에서, 에칭 프로세스들을 보다 선택적이고, 섬세하며, 등방성으로 만들도록 에칭 프로세스에 사용되는 국소 플라즈마가 거의 또는 전혀 없다. "플라즈마-부재(plasma-free)"라는 용어는 본 명세서에서 기판 처리 영역에 대한 플라즈마-부재 전력 또는 본질적으로 플라즈마-부재 전력의 인가 동안 기판 처리 영역을 설명하기 위해 사용될 것이다. 설명된 에칭제들(금속 및 할로겐 함유 전구체)은 본 명세서에서 금속 함유 재료들을 에칭하는 동작들 동안 기판 처리 영역은 플라즈마-부재가 될 수 있게 하는 활동적으로 유리한 에칭 반응 경로들을 갖는다. 달리 말하면, 기판 처리 영역에서의 전자 온도는 하나 이상의 실시예들에 따라 0.5eV 미만, 0.45eV 미만, 0.4eV 미만, 또는 0.35eV 미만일 수 있다. 더욱이, 금속 및 할로겐 함유 전구체는 실시예들에서 기판 처리 영역으로 들어가기 전에 임의의 원격 플라즈마에서 여기되지 않았을 수 있다. 예를 들어, 원격 플라즈마 영역 또는 별도의 챔버 영역이 존재하며 할로겐 함유 전구체를 기판 처리 영역을 향해 전도시키는 데 사용된다면, 별도의 챔버 영역 또는 원격 플라즈마 영역은 본 명세서에 정의된 바와 같이 플라즈마-부재일 수 있다.
[0044] 기판 처리 영역 그리고 금속 및 할로겐 함유 전구체들이 통과하는 임의의 원격 영역들은 하나 이상의 실시예들에 따라 "수소-부재(hydrogen-free)"일 수 있다. 실시예들에서, 수소 및 -OH 족들은 에칭 프로세스가 저지되도록 금속들 및 금속 질화물들에 재료를 첨가할 수 있다. 금속 막 또는 금속 질화물 막은 더 얇아지는 것이 아니라 더 두꺼워질 수 있다. 기판 처리 영역에서 수소의 존재는 효과적인 에칭 선택성을 감소시킬 수 있다.
[0045] 일부 실시예들에서, 금속 및 할로겐 함유 전구체(예컨대, WCl6)에는 약 5sccm 내지 500sccm 범위, 약 10sccm 내지 300sccm 범위, 약 25sccm 내지 200sccm 범위, 약 50sccm 내지 150sccm 범위 또는 약 75sccm 내지 125sccm 범위의 유량으로 캐리어 가스가 공급된다.
[0046] 반응들은 하나 이상의 실시예들에 따라, 열적으로 진행하여, 단지 기판 자체의 온도에 의해 여기 될 수 있다. 에칭 반응에 영향을 주기 위해 기판의 온도를 사용하는 실시예들에서, "플라즈마-부재"라는 용어는 본 명세서에서 플라즈마-부재 전력 또는 본질적으로 플라즈마-부재 전력을 이용한 인가 동안 기판 처리 영역을 설명하기 위해 사용될 수 있다. 플라즈마 전력은 또한 적절한 반응들이 진행될 수 있게 하도록 작은 임계량들 미만으로 유지될 수 있다. 기판 처리 영역에 인가되는 플라즈마 전력은 다양한 실시예들에서 100 와트 미만, 50 와트 미만, 30 와트 미만, 10 와트 미만일 수 있고 0 와트일 수 있다. 기판 처리 영역 내의 압력은 실시예들에서 약 0.1Torr 내지 50Torr의 범위, 약 0.2Torr 내지 30Torr의 범위, 약 0.5Torr 내지 20Torr의 범위, 약 1Torr 내지 10Torr의 범위 내에 있을 수 있다.
[0047] 도 1h는 도 1b와 유사한 오버버든(122)을 갖는 금속 막(120)의 형성을 도시한다. 금속 막(120)은 갭들(150)에 형성되고 제2 막(140)의 최상부 표면(144) 및 기둥들(130)의 최상부 표면(132)을 커버한다. 금속 막(120)은 도 1b에서 증착된 것과 동일한 금속 막(120) 또는 다른 금속 막일 수 있다. 일부 실시예들에서, 금속 막(120)은 고종횡비 피처들의 형성 전반에 걸쳐 동일한 금속을 갖는다.
[0048] 도 1i에서, 금속 막(120)의 최상부 표면(124)이 제2 막(140)의 최상부 표면(144)과 실질적으로 동일 평면에 있도록 오버버든(122)이 제거된다. 이는 도 1c와 관련하여 예시 및 설명된 프로세스와 유사하다. 일부 실시예들에서는, 오버버든(122)이 형성되지 않는다. 오버버든은 CMP 또는 선택적 에칭 프로세스들에 의해 제거될 수 있다.
[0049] 도 1j에서, 금속 산화물 기둥들(130)의 최상부 표면(132)이 제2 막(140)의 최상부 표면(144) 위로 연장되도록 금속 막(120)이 산화되어 금속 산화물 기둥들(130)을 형성한다. 금속 산화물 기둥들(130)은 도 1d에 예시된 것과 동일한 금속 산화물 또는 다른 금속 산화물일 수 있다. 예를 들어, 금속 산화물은 산화물들과 질화물들 사이에서 교대될 수 있거나, 혼합된 산질화물 막들일 수 있다.
[0050] 도 1k에서, 기둥들(130)의 최상부 표면(132) 상에 오버버든(142)이 형성되도록 기둥들(130) 사이의 갭들에 유동성 제2 막(140)이 형성된다. 일부 실시예들에서는, 오버버든(142)이 형성되지 않는다. 이 프로세스는 도 1e와 관련하여 예시 및 설명된 것과 유사하다. 도 1l에서, 오버버든(142)은 도 1f와 관련하여 도시 및 설명된 것과 유사하게 CMP 또는 선택적 제거 프로세스에 의해 제거된다.
[0051] 자체 정렬된 고종횡비 구조물들의 높이를 계속해서 성장시키기 위해, 도 1g에 도시된 것과 같이 기둥(130)이 리세스될 수 있고, 금속 증착(도 1b), 선택적인 오버버든 제거(도 1c), 체적 팽창(도 1d), 유동성 막 증착(도 1e) 및 선택적인 오버버든 제거(도 1f) 사이클들의 반복이 이어질 수 있다. 다른 사이클이 뒤따른다면, 사이클을 반복하기 전에 기둥(130)의 리세스(도 1g)가 또한 발생할 수 있다.
[0052] 자체 정렬된 구조물의 높이가 미리 결정된 높이에 도달했다면, 사이클이 완료된다. 그 다음, 기둥들(130)을 리세스하는 데 사용되는 프로세스와 같은 선택적 에칭 프로세스에 의해 기둥(130)이 제거될 수 있다. 도 1m에 예시된 바와 같이, 기둥들(130)의 제거시, 막들(140) 사이의 갭들로부터 모든 기둥들(130)이 제거되어 고종횡비 피처들(160)을 형성할 때까지 에칭 프로세스가 계속된다.
[0053] 하나 이상의 실시예들에 따르면, 기판은 층을 형성하기 전 그리고/또는 층을 형성한 후에 처리를 받게 된다. 이 처리는 동일한 챔버에서 또는 하나 이상의 개별 처리 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 제1 챔버로부터 추가 처리를 위한 별도의 제2 챔버로 이동된다. 기판이 제1 챔버로부터 별도의 처리 챔버로 직접 이동될 수 있거나, 기판이 제1 챔버로부터 하나 이상의 이송 챔버로 이동될 수 있고, 이어서 별도의 처리 챔버로 이동될 수 있다. 이에 따라, 처리 장치는 이송 스테이션과 통신하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등으로 지칭될 수 있다.
[0054] 일반적으로, 클러스터 툴은 기판 중심 찾기 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 처리 챔버들과 로드 록(load lock) 챔버들 사이에서 그리고 그 가운데에서 기판들을 왕복시킬 수 있는 로봇을 수용할 수 있다. 이송 챔버는 일반적으로 진공 상태로 유지되고, 한 챔버에서 다른 챔버로 그리고/또는 클러스터 툴의 전방 단부에 위치된 로드 록 챔버로 기판들을 왕복시키기 위한 중간 스테이지를 제공한다. 본 발명에 적응될 수 있는 2개의 잘 알려진 클러스터 툴들은 둘 다 Califonia, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 Centura®및 Endura®이다. 그러나 챔버들의 정확한 배열 및 결합은 본 명세서에서 설명되는 프로세스의 특정 단계들을 수행할 목적들로 변경될 수 있다. 사용될 수 있는 다른 처리 챔버들은 주기적 층 증착(CLD: cyclical layer deposition), 원자 층 증착(ALD: atomic layer deposition), 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 에칭, 사전 세정, 화학적 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 탈기, 배향, 히드록실화(hydroxylation) 및 다른 기판 프로세스들을 포함하지만 이에 한정된 것은 아니다. 클러스터 툴 상의 챔버에서 프로세스들을 실행함으로써, 후속하는 막을 증착하기 전에 대기 불순물들에 의한 기판의 표면 오염이 산화 없이 방지될 수 있다.
[0055] 하나 이상의 실시예들에 따르면, 기판은 계속해서 진공 또는 "로드 록" 조건들 하에 있고, 하나의 챔버에서 다음 챔버로 이동될 때 대기에 노출되지 않는다. 따라서 이송 챔버들은 진공 하에 있고 진공 압력 하에서 "펌프 다운(pump down)"된다. 불활성 가스들이 처리 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들의 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스가 증착 챔버의 출구에서 주입되어 반응물들이 증착 챔버로부터 이송 챔버 및/또는 추가 처리 챔버로 이동하는 것을 방지한다. 따라서 불활성 가스의 흐름은 챔버의 출구에서 커튼을 형성한다.
[0056] 기판은 단일 기판 증착 챔버들에서 처리될 수 있는데, 여기서는 다른 기판이 처리되기 전에 단일 기판이 로딩되고, 처리되고, 언로딩된다. 기판은 또한 컨베이어 시스템과 유사하게 연속 방식으로 처리될 수 있는데, 여기서는 다수의 기판들이 챔버의 제1 부분에 개별적으로 로딩되고, 챔버를 통해 이동하며, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 추가로, 처리 챔버는 다수의 기판들이 중심 축을 중심으로 이동되고 캐러셀(carousel) 경로 전반에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0057] 처리 동안, 기판은 가열되거나 냉각될 수 있다. 이러한 가열 또는 냉각은 기판 지지부의 온도를 변화시키고 가열 또는 냉각된 가스들을 기판 표면으로 흐르게 하는 것을 포함하지만 이에 한정된 것은 아닌 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는 기판 온도를 도전식으로 변화시키도록 제어될 수 있는 히터/냉각기를 포함한다. 하나 이상의 실시예들에서, 사용되고 있는 가스들(반응성 가스들 또는 불활성 가스들)은 가열 또는 냉각되어 기판 온도를 국소적으로 변화시킨다. 일부 실시예들에서, 히터/냉각기는 기판 표면에 인접한 챔버 내에 위치되어 기판 온도를 대류식으로 변화시킨다.
[0058] 기판은 또한 처리 중에 고정되거나 회전될 수 있다. 회전하는 기판은 연속적으로 또는 개별 단계들로 회전될 수 있다. 예를 들어, 기판이 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 기판이 서로 다른 반응성 또는 퍼지 가스들에 대한 노출들 사이에 작은 양만큼 회전될 수 있다. (연속적으로 또는 단계식으로) 처리 동안 기판을 회전시키는 것은 예를 들어, 가스 흐름 기하학적 구조들의 국소 가변성의 영향을 최소화함으로써 보다 균일한 증착 또는 에칭을 발생시키는 것을 도울 수 있다.
[0059] 본 명세서 전반에 걸쳐 "일 실시예," "특정 실시예들," "하나 이상의 실시예들" 또는 "한 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서," "특정 실시예들에서," "일 실시예에서" 또는 "한 실시예에서"와 같은 문구들의 출현들이 반드시 본 발명의 동일한 실시예를 의미하는 것은 아니다. 게다가, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
[0060] 본 명세서의 발명이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 발명의 원리들 및 적용들의 예시일 뿐이라고 이해되어야 한다. 본 발명의 사상 및 범위를 벗어나지 않으면서 본 발명의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 따라서 본 발명은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (15)

  1. 구조화된 기판의 피처들 내에 금속 막을 증착하는 단계 ― 상기 구조화된 기판은 상기 기판의 표면으로부터 상기 기판 내로 일정 깊이 연장되는 복수의 피처들을 포함함 ―;
    상기 피처로부터 곧장 연장되는 금속 산화물 기둥(pillar)을 형성하도록 상기 금속 막을 체적 팽창시키는 단계;
    기둥들 사이에 제2 막을 증착하는 단계 ― 상기 제2 막의 최상부는 상기 기둥들의 최상부와 대략 동일함 ―;
    상기 기둥들의 최상부가 상기 제2 막의 최상부 아래에 있도록 상기 기둥들의 일부를 제거하는 단계;
    미리 결정된 높이의 고종횡비 피처를 성장시키도록, 금속 막을 증착하는 단계, 상기 금속 막을 체적 팽창시키는 단계, 상기 제2 막을 증착하는 단계를 반복하고, 상기 기둥들의 일부를 제거하는 단계를 선택적으로 반복하는 단계; 및
    상기 피처들로부터 모든 기둥들을 제거하는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 금속 막을 증착하는 단계는 상기 금속 막의 오버버든(overburden)을 형성하는 단계를 포함하고,
    상기 방법은 상기 금속 막을 체적 팽창시키는 단계 전에 상기 금속 막의 오버버든을 제거하는 단계를 더 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  3. 제2 항에 있어서,
    상기 오버버든을 제거하는 단계는 화학-기계적 평탄화를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  4. 제1 항에 있어서,
    제1 기둥 재료를 팽창시키는 단계는 상기 제1 기둥 재료를 산화하는 단계 또는 질화하는 단계 중 하나 이상을 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  5. 제1 항에 있어서,
    상기 기둥들 사이에 상기 제2 막을 증착하는 단계는 상기 제2 막의 오버버든을 형성하는 단계를 포함하고,
    상기 방법은 상기 제2 막의 오버버든을 제거하는 단계를 더 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  6. 제5 항에 있어서,
    상기 오버버든을 제거하는 단계는 화학-기계적 평탄화를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  7. 제1 항에 있어서,
    상기 기둥들의 일부를 제거하는 단계는 상기 기둥들을 에칭하는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  8. 제7 항에 있어서,
    제1 기둥 재료를 에칭하는 단계는 상기 기둥을 금속 할로겐화물 화합물에 노출시키는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  9. 제8 항에 있어서,
    상기 금속 할로겐화물 화합물은 상기 기둥과는 다른 금속을 갖는,
    초-고종횡비 구조물들을 형성하는 방법.
  10. 제1 항에 있어서,
    상기 모든 기둥들을 제거하는 단계는 상기 기둥들을 금속 할로겐화물 에칭제에 노출시키는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  11. 제1 항에 있어서,
    상기 금속 막은 텅스텐을 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  12. 제11 항에 있어서,
    금속 산화물 기둥들은 텅스텐 산화물을 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  13. 제12 항에 있어서,
    상기 기둥들의 일부를 제거하는 단계는 상기 텅스텐 산화물을 텅스텐 할로겐화물 에칭제에 노출시키는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  14. 제13 항에 있어서,
    상기 모든 기둥들을 제거하는 단계는 상기 텅스텐 산화물을 텅스텐 할로겐화물 에칭제에 노출시키는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
  15. (a) 구조화된 기판의 피처들 내에 텅스텐 막을 증착하는 단계 ― 상기 구조화된 기판은 상기 기판의 표면으로부터 상기 기판 내로 일정 깊이 연장되는 복수의 피처들을 포함하고, 상기 텅스텐 막은 텅스텐 오버버든을 형성함 ―;
    (b) CMP에 의해 상기 텅스텐 오버버든을 제거하는 단계;
    (c) 상기 피처로부터 곧장 연장되는 텅스텐 산화물 기둥을 형성하도록 상기 텅스텐 막을 체적 팽창시키는 단계;
    (d) 제2 막 오버버든이 형성되도록 텅스텐 산화물 기둥들 사이에 제2 막을 증착하는 단계;
    (e) CMP에 의해 상기 제2 막 오버버든을 제거하는 단계;
    (f) 상기 기둥들의 최상부가 상기 제2 막의 최상부 아래에 있도록 상기 텅스텐 산화물 기둥들의 일부를 선택적으로 제거하고, 미리 결정된 높이의 고종횡비 피처를 성장시키도록 (a) 내지 (e)를 반복하는 단계; 및
    (g) 상기 피처들로부터 모든 기둥들을 제거하는 단계를 포함하는,
    초-고종횡비 구조물들을 형성하는 방법.
KR1020207007227A 2017-08-13 2018-08-06 자체 정렬된 고종횡비 구조물들 및 제작 방법들 KR102444063B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762544891P 2017-08-13 2017-08-13
US62/544,891 2017-08-13
PCT/US2018/045384 WO2019036214A1 (en) 2017-08-13 2018-08-06 SELF-ALIGNED HIGH ASPECT RATIO STRUCTURES AND METHODS OF MANUFACTURING

Publications (2)

Publication Number Publication Date
KR20200030628A true KR20200030628A (ko) 2020-03-20
KR102444063B1 KR102444063B1 (ko) 2022-09-15

Family

ID=65362704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207007227A KR102444063B1 (ko) 2017-08-13 2018-08-06 자체 정렬된 고종횡비 구조물들 및 제작 방법들

Country Status (7)

Country Link
US (1) US11177164B2 (ko)
JP (1) JP7228568B2 (ko)
KR (1) KR102444063B1 (ko)
CN (1) CN111052346B (ko)
SG (1) SG11202001125XA (ko)
TW (1) TWI760540B (ko)
WO (1) WO2019036214A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778118B (zh) * 2017-09-05 2022-09-21 美商應用材料股份有限公司 來自次氧化物的自對準結構
TWI723282B (zh) * 2017-09-16 2021-04-01 美商應用材料股份有限公司 藉由矽化法之含金屬薄膜體積膨脹
CN118231247A (zh) 2017-12-14 2024-06-21 应用材料公司 蚀刻金属氧化物而蚀刻残留物较少的方法
KR20200137016A (ko) * 2018-04-27 2020-12-08 도쿄엘렉트론가부시키가이샤 접촉이 향상된 캡 층 형성용 영역 선택적 증착
FR3091032B1 (fr) * 2018-12-20 2020-12-11 Soitec Silicon On Insulator Procédé de transfert d’une couche superficielle sur des cavités
US20240105505A1 (en) * 2022-09-23 2024-03-28 Applied Materials, Inc. Middle of line dielectric layer engineering for via void prevention

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167846A1 (en) * 2001-02-27 2005-08-04 Junichi Aoyama Semiconductor device and method of manufacturing the same
US20100203725A1 (en) * 2009-02-12 2010-08-12 Suk-Hun Choi Methods of fabricating semiconductor devices and semiconductor devices including a contact plug processed by rapid thermal annealing
JP2011109099A (ja) * 2009-11-17 2011-06-02 Samsung Electronics Co Ltd 導電構造物を含む半導体装置及びその製造方法
KR20130046664A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US20160190238A1 (en) * 2014-11-05 2016-06-30 International Business Machines Corporation Non-planar semiconductor device with aspect ratio trapping
US20170133224A1 (en) * 2015-11-09 2017-05-11 Applied Materials, Inc. Integrated process and structure to form iii-v channel for sub-7nm cmos devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283537A (ja) * 1992-04-03 1993-10-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0837145A (ja) * 1994-07-26 1996-02-06 Hitachi Ltd 半導体集積回路装置の製造方法
TW359016B (en) * 1996-04-29 1999-05-21 Applied Materials Inc Selective aluminum chemical vapor deposition via fill using a sacrificial layer
JPH09312336A (ja) * 1996-05-20 1997-12-02 Yamaha Corp 接続孔形成法
JPH10112499A (ja) * 1996-08-12 1998-04-28 Sony Corp 金属プラグおよび／または金属配線の形成方法
JP2001093978A (ja) * 1999-09-27 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US7211844B2 (en) * 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
CN105185738B (zh) * 2014-06-20 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件以及制备方法、电子装置
US9356047B2 (en) * 2014-08-18 2016-05-31 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
TWI680535B (zh) * 2016-06-14 2019-12-21 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
JP2019530242A (ja) 2016-09-30 2019-10-17 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合ビアの形成方法
CN109923662A (zh) 2016-11-08 2019-06-21 应用材料公司 用于图案化应用的自底向上的柱状体的几何控制

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167846A1 (en) * 2001-02-27 2005-08-04 Junichi Aoyama Semiconductor device and method of manufacturing the same
US20100203725A1 (en) * 2009-02-12 2010-08-12 Suk-Hun Choi Methods of fabricating semiconductor devices and semiconductor devices including a contact plug processed by rapid thermal annealing
JP2011109099A (ja) * 2009-11-17 2011-06-02 Samsung Electronics Co Ltd 導電構造物を含む半導体装置及びその製造方法
KR20130046664A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US20160190238A1 (en) * 2014-11-05 2016-06-30 International Business Machines Corporation Non-planar semiconductor device with aspect ratio trapping
US20170133224A1 (en) * 2015-11-09 2017-05-11 Applied Materials, Inc. Integrated process and structure to form iii-v channel for sub-7nm cmos devices

Also Published As

Publication number Publication date
TWI760540B (zh) 2022-04-11
US20200194304A1 (en) 2020-06-18
WO2019036214A1 (en) 2019-02-21
JP7228568B2 (ja) 2023-02-24
SG11202001125XA (en) 2020-03-30
US11177164B2 (en) 2021-11-16
KR102444063B1 (ko) 2022-09-15
CN111052346A (zh) 2020-04-21
JP2020530663A (ja) 2020-10-22
TW201911378A (zh) 2019-03-16
CN111052346B (zh) 2023-10-17

Similar Documents

Publication Publication Date Title
US11094544B2 (en) Methods of forming self-aligned vias
US10319604B2 (en) Methods for self-aligned patterning
US10319624B2 (en) Oxidative volumetric expansion of metals and metal containing compounds
US10930503B2 (en) Geometric control of bottom-up pillars for patterning applications
KR102444063B1 (ko) 자체 정렬된 고종횡비 구조물들 및 제작 방법들
US10770349B2 (en) Critical dimension control for self-aligned contact patterning
US11414751B2 (en) Self-aligned structures from sub-oxides

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant