KR102357992B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 반도체 장치에 관한 것으로, 기판, 상기 기판 상에 수직적으로 적층된 게이트 전극들, 상기 게이트 전극들 사이의 절연 패턴들, 상기 게이트 전극들과 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 활성 기둥 및 상기 게이트 전극들과 상기 활성 기둥 사이, 및 상기 절연 패턴들과 상기 활성 기둥 사이에 개재되는 정보 저장 패턴을 포함하고, 상기 게이트 전극들은, 상기 정보 저장 패턴과 상기 절연 패턴들 사이에 연장되는 에지부들(edge portions)을 포함하는 반도체 장치가 제공된다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들; 상기 게이트 전극들 사이의 절연 패턴들; 상기 게이트 전극들과 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 활성 기둥; 및 상기 게이트 전극들과 상기 활성 기둥 사이, 및 상기 절연 패턴들과 상기 활성 기둥 사이에 개재되는 정보 저장 패턴을 포함하고, 상기 게이트 전극들은, 상기 정보 저장 패턴과 상기 절연 패턴들 사이로 연장되는 에지부들(edge portions)을 포함한다.
일 실시예에 따르면, 상기 절연 패턴들과 상기 정보 저장 패턴 사이에 고립된 형태로 배치되는 캡핑 희생 패턴들을 더 포함하되, 상기 에지부들은 상기 캡핑 희생 패턴들과 수직적으로 중첩될 수 있다.
일 실시예에 따르면, 상기 게이트 전극들의 각각은 수직으로 서로 인접한 상기 절연 패턴들 사이의 제1 부분, 및 상기 제1 부분으로부터 연장되어 수직으로 서로 인접한 상기 캡핑 희생 패턴들 사이에 개재되는 제2 부분을 포함하고, 상기 에지부들은 상기 제2 부분의 일부일 수 있다.
일 실시예에 따르면, 상기 제2 부분은 상기 정보 저장 패턴 마주하는 측벽을 가지되, 상기 측벽은 상기 정보 저장 패턴을 향하여 볼록할 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 에지부들 각각은 상기 캡핑 희생 패턴들에 인접할수록 감소하는 폭을 갖는 부분을 포함할 수 있다.
일 실시예에 따르면, 상기 에지부들의 적어도 일부는 상기 캡핑 희생 패턴들과 수평적으로 오버랩될 수 있다.
일 실시예에 따르면, 상기 캡핑 희생 패턴들은 상기 절연 패턴들과 접촉할 수 있다.
일 실시예에 따르면, 상기 캡핑 희생 패턴들은 상기 절연 패턴들과 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 정보 저장 패턴은: 상기 게이트 전극들에 인접한 블로킹 절연막; 상기 활성 기둥에 인접한 터절 절연막; 및 상기 블로킹 절연막과 상기 터널 절연막 사이의 전하 저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 블로킹 절연막은 상기 캡핑 희생 패턴들과 접촉할 수 있다.
일 실시예에 따르면, 상기 블로킹 절연막은 상기 게이트 전극들과 상기 캡핑 희생 패턴들 사이, 및 상기 게이트 전극들과 상기 절연 패턴들 사이에 개재되는 부분을 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 활성 기둥 사이에 개재되고, 상기 기판과 접촉하는 하부 반도체 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극들 중의 최하부의 게이트 전극 보다 아래에 위치하는 하부 게이트 전극을 더 포함하되, 상기 하부 반도체 패턴의 상면은 상기 하부 게이트 전극의 상면보다 높을 수 있다.
일 실시예에 따르면, 상기 캡핑 희생 패턴들 중 최하부의 캡핑 희생 패턴은 상기 하부 반도체 패턴의 상기 상면과 접촉할 수 있다.
일 실시예에 따르면, 상기 에지부들은 상기 기판에 인접할수록 또는 상기 기판으로부터 멀어질수록 감소하는 폭을 갖는 부분을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극들 아래의 상기 기판 내에 제공되고, 한 쌍의 활성 기둥들을 결합하는 수평 리세스부를 더 포함하고, 상기 한 쌍의 활성 기둥들은 상기 수평 리세스부를 통하여 서로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들; 상기 게이트 전극들 사이의 절연 패턴들; 상기 게이트 전극들과 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 활성 기둥; 상기 게이트 전극들과 상기 활성 기둥 사이, 및 상기 절연 패턴들과 상기 활성 기둥 사이에 개재되는 정보 저장 패턴; 및 상기 게이트 전극들과 상기 정보 저장 패턴 사이에 고립된 형태로 배치되는 버퍼 산화 패턴들을 포함하되, 상기 버퍼 산화 패턴들에 인접한 상기 게이트 전극들의 단부는 상기 버퍼 산화 패턴들을 향하여 돌출된 부분을 포함한다.
일 실시예에 따르면, 상기 버퍼 산화 패턴들의 일부는 수직적으로 인접한 상기 절연 패턴들 사이에 개재되고, 상기 버퍼 산화 패턴들의 다른 일부는 상기 절연 패턴들 사이에서 상기 정보 저장 패턴을 향하여 돌출될 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 버퍼 산화 패턴들의 상기 일부의 측벽은 상기 게이트 전극들을 향하여 볼록하고, 상기 버퍼 산화 패턴들의 상기 다른 일부의 측벽은 상기 정보 저장 패턴을 향하여 볼록할 수 있다.
일 실시예에 따르면, 상기 게이트 전극들은 상기 버퍼 산화 패턴들의 상기 일부와 마주하는 측벽을 가지되, 상기 게이트 전극들의 상기 측벽은 옆으로 오목할 수 있다.
일 실시예에 따르면, 상기 정보 저장 패턴은 상기 버퍼 산화 패턴들과 수평적으로 중첩되는 부분에서 라운드지는 측벽을 가질 수 있다.
일 실시예에 따르면, 상기 정보 저장 패턴은 상기 활성 기둥에 인접한 터널 절연막, 및 상기 게이트 전극들에 인접한 전하 저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극들과 상기 버퍼 산화 패턴들 사이에 개재되고, 상기 게이트 전극들의 상면 및 하면을 덮는 블로킹 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 블로킹 절연막은 상기 버퍼 산화 패턴들보다 높은 유전 상수를 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 활성 기둥 사이에 개재되고, 상기 기판과 접촉하는 하부 반도체 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극들 중의 최하부의 게이트 전극 보다 아래에 위치하는 하부 게이트 전극을 더 포함하되, 상기 하부 반도체 패턴의 상면은 상기 하부 게이트 전극의 상면보다 높을 수 있다.
일 실시예에 따르면, 상기 돌출된 부분은 뾰족한 형상을 가질 수 있다.
일 실시예에 따르면, 상기 게이트 전극들 아래의 상기 기판 내에 제공되고, 한 쌍의 활성 기둥들을 결합하는 수평 리세스부를 더 포함하고, 상기 한 쌍의 활성 기둥들은 상기 수평 리세스부를 통하여 서로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판 상에 수직적으로 적층된 절연 패턴들 및 상기 절연 패턴들 사이에 개재된 게이트 전극들을 포함하고, 상기 절연 패턴들 및 상기 게이트 전극들을 관통하여 상기 기판을 노출하는 수직 홀을 갖는 적층 구조체; 상기 수직 홀 내에 제공되는 활성 기둥; 상기 적층 구조체와 상기 활성 기둥 사이 정보 저장 패턴; 및 상기 수직 홀의 측벽 상에 고립된 형태로 배치되어, 상기 절연 패턴들과 상기 정보 저장 패턴 사이에 개재되는 캡핑 희생 패턴들을 포함하고, 상기 게이트 전극들의 각각은, 수직적으로 인접한 상기 절연 패턴들 사이의 제1 부분, 및 상기 제1 부분으로부터 상기 수직 홀 내로 연장되어 수직적으로 인접한 상기 캡핑 희생 패턴들 사이에 개재되는 제2 부분을 포함하되, 상기 제2 부분은 상기 캡핑 희생 패턴들을 향하여 돌출된 부분들을 포함할 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 돌출된 부분들의 각각은 상기 캡핑 희생 패턴들에 인접할수록 감소하는 폭을 갖는 부분을 포함할 수 있다.
일 실시예에 따르면, 상기 돌출된 부분들의 적어도 일부는 상기 캡핑 희생 패턴들과 수평적으로 오버랩될 수 있다.
일 실시예에 따르면, 상기 캡핑 희생 패턴들은 상기 절연 패턴들과 접촉할 수 있다.
일 실시예에 따르면, 상기 캡핑 희생 패턴들은 상기 절연 패턴들과 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 정보 저장 패턴은: 상기 적층 구조체에 인접한 블로킹 절연막; 상기 활성 기둥에 인접한 터절 절연막; 및 상기 블로킹 절연막과 상기 터널 절연막 사이의 전하 저장막을 포함하되, 상기 블로킹 절연막은 상기 캡핑 희생 패턴들과 접촉할 수 있다.
일 실시예에 따르면, 상기 블로킹 절연막은 상기 게이트 전극들과 상기 캡핑 희생 패턴들 사이, 및 상기 게이트 전극들과 상기 절연 패턴들 사이에 개재되는 부분을 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 활성 기둥 사이에 개재되고, 상기 기판과 접촉하는 하부 반도체 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 돌출된 부분들은 상기 정보 저장 패턴과 상기 절연 패턴들 사이에 개재되고, 뾰족한 형상을 갖는 부분을 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체 아래의 상기 기판 내에 제공되고, 한 쌍의 활성 기둥들을 결합하는 수평 리세스부를 더 포함하고, 상기 한 쌍의 활성 기둥들은 상기 수평 리세스부를 통하여 서로 연결될 수 있다.
본 발명의 실시예들에 따르면, 전하 저장막에 인접한 게이트 전극들의 단부는 뾰족한 형상(혹은 폭이 좁아지는 부분)을 갖는 부분을 포함할 수 있다. 이에 따라, 소거 동작시 게이트 전극들의 일부(예를 들어, 뾰족한 형상을 갖는 부분)에 전기장이 집중되어 전자의 백터널링(back tunneling)이 증대될 수 있다. 즉, 소거 동작 시 게이트 전극들로부터 전하 저장막으로 전자들이 주입될 수 있다. 주입된 전자들은 소거 동작 중 전하 저장막에 트랩된 홀들이 수직적으로 확산(spread)되는 것을 억제할 수 있다. 그 결과, 전하 저장막에 저장된 전하들(즉, 홀들)이 손실되는 것을 줄일 수 있어, 반도체 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다. 따라서, 반도체 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 5는 도 4의 I-I'선에 따른 단면도이다.
도 6a 내지 도 6c는 도 5의 A 부분에 대응하는 확대도들이다.
도 6d는 본 발명의 일 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 것으로서, 도 6a의 B 부분에 대응하는 확대도이다.
도 7, 도 8, 도 9a, 도 10 내지 도 12, 도 13a 및 도 14는 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응되는 단면도들이다.
도 9b 및 도 13b는 각각 도 9a 및 도 13a의 A 부분의 확대도들이다.
도 15는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 것으로서, 도 4의 I-I'선에 따른 단면도이다.
도 16a는 도 15의 A 부분의 확대도이고, 도 16b는 도 16a의 B 부분에 대응하는 확대도이다.
도 17 내지 도 20은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응되는 단면도들이다.
도 21은 본 발명의 또 다른 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 22는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 단면도이고, 도 23은 도 22의 A 부분의 확대도이다.
도 24는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 단면도이고, 도 25는 도 24의 A 부분의 확대도이다.
도 26는 본 발명의 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명의 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 5는 도 4의 I-I'선에 따른 단면도이다.
도 6a 내지 도 6c는 도 5의 A 부분에 대응하는 확대도들이다.
도 6d는 본 발명의 일 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 것으로서, 도 6a의 B 부분에 대응하는 확대도이다.
도 7, 도 8, 도 9a, 도 10 내지 도 12, 도 13a 및 도 14는 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응되는 단면도들이다.
도 9b 및 도 13b는 각각 도 9a 및 도 13a의 A 부분의 확대도들이다.
도 15는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 것으로서, 도 4의 I-I'선에 따른 단면도이다.
도 16a는 도 15의 A 부분의 확대도이고, 도 16b는 도 16a의 B 부분에 대응하는 확대도이다.
도 17 내지 도 20은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응되는 단면도들이다.
도 21은 본 발명의 또 다른 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 22는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 단면도이고, 도 23은 도 22의 A 부분의 확대도이다.
도 24는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 단면도이고, 도 25는 도 24의 A 부분의 확대도이다.
도 26는 본 발명의 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명의 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제1 내지 제3 방향들(D1, D2, D3)로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제3 방향(D3)으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 본 발명의 일 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 3을 참조하면, 본 실시예에 따른 반도체 장치는 공통 소스 라인(CSL), 비트라인들(BL), 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수 개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 4는 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 5는 도 4의 I-I'선에 따른 단면도이다. 도 6a 내지 도 6c는 도 5의 A 부분에 대응하는 확대도들이다. 도 6d는 본 발명의 일 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 것으로서, 도 6a의 B 부분에 대응하는 확대도이다.
도 4 및 도 5를 참조하면, 기판(100) 상에, 절연 패턴들(115) 및 게이트 전극들이 교대로 그리고 반복적으로 적층된 적층 구조체(GS)가 배치될 수 있다. 게이트 전극들은 기판(100) 상의 하부 게이트 전극(LGE) 및 하부 게이트 전극(LGE) 상에 적층된 상부 게이트 전극들(UGE)을 포함할 수 있다.
기판(100)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 하부 및 상부 게이트 전극들(LGE, UGE)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 절연 패턴들(115)은 일 예로, 실리콘 산화막을 포함할 수 있다.
적층 구조체(GS)는, 평면적 관점에서, 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 이러한 적층 구조체(GS)는 복수 개로 제공될 수 있으며, 복수 개의 적층 구조체들(GS)은, 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 이에 더해, 기판(100)과 적층 구조체(GS) 사이에 하부 절연막(105)이 제공될 수 있다. 일 예로, 하부 절연막(105)은 실리콘 산화막일 수 있다. 하부 절연막(105)은 그 위에 형성되는 절연 패턴들(115)보다 얇은 두께를 가질 수 있다.
일 실시예에 따르면, 게이트 전극들 중의 일부(예를 들면, 최하부의 게이트 전극 및 최상부의 게이트 전극)는 도 1을 참조하여 설명된 접지 및 스트링 선택 트랜지스터들(GST, SST)의 게이트 전극들로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 하부 게이트 전극(LGE)은 기판(100)에 형성된 공통 소스 영역(142)과 활성 기둥들(130) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터의 게이트 전극으로 사용될 수 있고, 최상부의 상부 게이트 전극(UGE)은 비트 라인(BL)과 활성 기둥들(130) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터의 게이트 전극으로 사용될 수 있다.
적층 구조체(GS)는 하부 및 상부 게이트 전극들(LGE, UGE)을 관통하고, 기판(100)을 노출하는 복수 개의 수직 홀들(116)을 가질 수 있다. 도 4에 도시된 바와 같이, 평면적 관점에서, 복수 개의 수직 홀들(116)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 그러나, 수직 홀들(116)의 배열은 이에 한정되지 않고 다양하게 변형될 수 있다.
하부 반도체 패턴들(120)이 수직 홀들(116)의 하부에 제공되어 기판(100)과 접촉할 수 있다. 하부 반도체 패턴들(120)의 상면은 하부 게이트 전극(LGE)의 상면 보다 높을 수 있다. 하부 반도체 패턴들(120)의 하면은 기판(100)의 상면보다 낮을 수 있다. 즉, 하부 반도체 패턴들(120)은 기판(100)에 삽입된 구조를 가질 수 있다. 하부 반도체 패턴들(120)은 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 하부 반도체 패턴들(120)은 기판(100)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 수행하여 형성된 에피택시얼 패턴일 수 있다. 하부 반도체 패턴들(120)은 일 예로, 실리콘 또는 실리콘게르마늄을 포함할 수 있다. 각각의 하부 반도체 패턴들(120)과 하부 게이트 전극(LGE) 사이에 게이트 절연막(125)이 제공될 수 있다. 게이트 절연막(125)은 일 예로, 실리콘 산화막 또는 실리콘게르마늄 산화막을 포함할 수 있다. 하부 반도체 패턴(120)에 인접한 절연 패턴(115)은 하부 반도체 패턴(120)의 일측벽과 직접 접촉될 수 있다.
복수의 활성 기둥들(130)이 수직 홀들(116) 내에 제공될 수 있다. 활성 기둥들(130)은 하부 반도체 패턴들(120) 상에 배치될 수 있다. 활성 기둥들(130)은 하부 반도체 패턴들(120)을 통하여 기판(100)에 전기적으로 연결될 수 있다. 활성 기둥(130)의 바닥면은 하부 반도체 패턴(120)의 상면보다 아래에 위치할 수 있다. 즉, 활성 기둥들(130)은 하부 반도체 패턴들(120)에 삽입된 구조를 가질 수 있다. 활성 기둥들(130)의 일단들은 하부 반도체 패턴들(120)에 연결되고, 이들의 타단들은 제 2 방향(D2)으로 연장하는 비트 라인들(BL)에 연결될 수 있다. 활성 기둥들(130)은 MOS 트랜지스터의 채널로 기능할 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 하부 반도체 패턴들(120) 없이, 활성 기둥들(130)은 기판(100)에 직접 연결될 수 있다. 즉, 하부 반도체 패턴들(120)은 생략될 수 있다.
일 실시예에 따르면, 활성 기둥들(130)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 활성 기둥들(130)의 하단은 닫힌 상태(closed state)일 수 있다. 상세하게, 활성 기둥들(130) 각각은 수직 홀(116)의 측벽 상에 배치되는 제1 반도체 패턴(132), 및 제1 반도체 패턴(132)의 측벽 상에 배치되는 제2 반도체 패턴(134)을 포함할 수 있다. 제1 반도체 패턴(132)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 제1 반도체 패턴(132)은 하부 반도체 패턴(120)과 접촉하지 않고 이격될 수 있다. 제2 반도체 패턴(134)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(134)은 제1 반도체 패턴(132)의 내벽 및 하부 반도체 패턴(120)의 상면과 접촉될 수 있다. 일 실시예에 있어서, 제1 및 제2 반도체 패턴들(132, 134) 각각은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 제1 및 제2 반도체 패턴들(132, 134)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
본 실시예에서, 활성 기둥들(130)은 제2 반도체 패턴(134)의 내벽에 의해 정의되는 내부 홀(135)을 가질 수 있다. 내부 홀(135)은 매립 절연 패턴(137)으로 채워질 수 있다. 매립 절연 패턴(137)은 일 예로, 실리콘 산화막으로 형성될 수 있다. 활성 기둥들(130)의 일단 상에 도전 패드들(139)이 제공될 수 있다. 도전 패드들(139)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
상부 게이트 전극들(UGE)과 활성 기둥들(130) 사이에 정보 저장 패턴(124)이 개재될 수 있다. 정보 저장 패턴(124)은 플래시 메모리 장치의 전하 저장막을 포함할 수 있다. 일 예로, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 정보 저장 패턴(124)에 저장되는 데이터는 활성 기둥들(130)과 상부 게이트 전극들(UGE) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경될 수 있다. 정보 저장 패턴(124)은 활성 기둥들(130)과 절연 패턴들(115) 사이로 연장될 수 있다. 즉, 정보 저장 패턴(124)은 수직 홀(116)의 측벽을 따라 상하 방향으로 연장될 수 있다.
정보 저장 패턴(124)과 절연 패턴들(115) 사이에 캡핑 희생 패턴들(122)이 개재될 수 있다. 캡핑 희생 패턴들(122)은 절연 패턴들(115)과 직접 접촉하고, 상부 게이트 전극들(UGE)에 의해 수직적으로 분리될 수 있다. 즉, 캡핑 희생 패턴들(122)은 절연 패턴들(115)과 정보 저장 패턴(124) 사이에서 고립된 형태(즉, 아일랜드 형태)로 배치될 수 있다. 이 때, 최하부에 위치하는 캡핑 희생 패턴(122)은 하부 반도체 패턴(120)의 상면과 접촉할 수 있다. 캡핑 희생 패턴들(122)은 절연 패턴들(115)과 식각 선택성을 갖는 물질을 포함할 수 있다. 캡핑 희생 패턴들(122)은 일 예로, 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 일 실시예에 있어서, 절연 패턴들(115)이 실리콘 산화막을 포함하는 경우, 캡핑 희생 패턴들(122)은 실리콘 질화막을 포함할 수 있다.
본 발명의 개념에 따르면, 상부 게이트 전극들(UGE)은 뾰족한 형상의 단부들을 가질 수 있다. 본 실시예에서, 상부 게이트 전극들(UGE)의 단부들은 상하 방향으로 연장되어 정보 저장 패턴(124)과 절연 패턴들(115) 사이에 개재될 수 있다. 상부 게이트 전극들(UGE)이 뾰족한 형상의 단부들을 가짐에 따라, 소자의 소거 동작 중, 상부 게이트 전극들(UGE)의 단부들에 전기장이 집중되어 전자의 백터널링(back tunneling)이 증대될 수 있다. 이하, 도 6a 내지 6d를 참조하여, 정보 저장 패턴(124)의 구조, 상부 게이트 전극(UGE)의 단부들의 형상 및 소자의 소거 동작에 대해 상세히 설명한다.
도 6a를 참조하면, 정보 저장 패턴(124)은 상부 게이트 전극(UGE)에 인접한 블로킹 절연막(BCL), 활성 기둥들(130)에 인접한 터널 절연막(TL), 및 이들 사이의 전하 저장막(CL)을 포함할 수 있다. 상세하게, 블로킹 절연막(BCL)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(BCL)은 복수의 박막들로 구성되는 다층막일 수 있다. 일 실시예에 따르면, 블로킹 절연막(BCL)은 제1 블로킹 절연막(BCL1) 및 제2 블로킹 절연막(BCL2)을 포함할 수 있다. 제1 블로킹 절연막(BCL1) 및 제2 블로킹 절연막(BCL2)은 일 예로, 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 다른 예로, 제1 블로킹 절연막(BCL1)은 실리콘 산화막일 수 있고, 제2 블로킹 절연막(BCL2)은 알루미늄 산화막 및/또는 하프늄 산화막과 같은 고유전막일 수 있다. 블로킹 절연막(BCL)의 일부(예를 들어, 제1 블로킹 절연막(BCL1))는 절연 패턴들(115)과 활성 기둥들(130) 사이로 연장될 수 있고, 블로킹 절연막(BCL)의 다른 일부(예를 들어, 제2 블로킹 절연막(BCL2))는 절연 패턴들(115)과 상부 게이트 전극들(UGE) 사이로 연장될 수 있다. 즉, 제2 블로킹 절연막(BCL2)은 상부 게이트 전극들(UGE)과 캡핑 희생 패턴들(122) 사이, 및 상부 게이트 전극들(UGE)과 절연 패턴들(115) 사이에 개재될 수 있다. 다른 실시예에 따르면, 도 6b에 도시된 바와 같이, 블로킹 절연막(BCL)은 상부 게이트 전극들(UGE)과 캡핑 희생 패턴들(122) 사이, 및 상부 게이트 전극들(UGE)과 절연 패턴들(115) 사이에 제공되지 않을 수 있다. 즉, 블로킹 절연막(BCL)은, 터널 절연막(TL) 및 전하 저장막(CL)과 같이, 절연 패턴들(115)과 활성 기둥들(130) 사이로 연장될 수 있다. 이 경우, 후술할 상부 게이트 전극들(UGE)의 에지부들(EP1)은 캡핑 희생 패턴들(122)과 직접 접촉할 수 있다.
전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 더 구체적인 예로, 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride) 또는 나노크리스탈 실리콘(nanocrystalline Si) 중의 적어도 하나를 포함할 수 있다. 전하 저장막(CL)은 절연 패턴들(115)과 활성 기둥들(130) 사이로 연장될 수 있다. 즉, 전하 저장막(CL)은 수직 홀(116)의 측벽을 따라 상하 방향으로 연장될 수 있다.
터널 절연막(TL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다. 터널 절연막(TL)은 전하 저장막(CL)의 측벽 상에 배치되어, 전하 저장막(CL)을 따라 상하 방향으로 연장될 수 있다.
한편, 상부 게이트 전극들(UGE)의 각각은, 도 6a에 도시된 바와 같이, 수직적으로 인접한 절연 패턴들(115) 사이의 제1 부분(UGEa), 및 제1 부분(UGEa)으로부터 수직 홀(116) 내로 연장되어 수직적으로 인접한 캡핑 희생 패턴들(122) 사이에 개재되는 제2 부분(UGEb)을 포함할 수 있다. 즉, 제2 부분(UGEb)은 캡핑 희생 패턴들(122)과 수직적으로 중첩된다. 제2 부분(UGEb)은 정보 저장 패턴(124)과 절연 패턴들(115) 사이로 연장되는 에지부들(edge portions, EP1)을 포함할 수 있다. 일 단면의 관점에서, 에지부들(EP1)은 캡핑 희생 패턴들(122)을 향하여 돌출된 형태를 가질 수 있다. 본 발명의 개념에 따르면, 에지부들(EP1)은 뾰족한 형상을 갖는 부분을 포함할 수 있다. 달리 얘기하여, 일 단면의 관점에서, 에지부들(EP1)은 캡핑 희생 패턴들(122)에 인접할수록 그의 폭(혹은 두께)이 감소하는 부분을 포함할 수 있다. 도 6a에서 에지부들(EP1)의 단면 형상이 직각 삼각형 형태로 도시되었으나, 이는 예시적인 것으로 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 예로, 에지부들(EP1)의 단면 형상은 사달리꼴 형태일 수 있다. 또 다른 예로, 에지부들(EP1)은 캡핑 희생 패턴들(122)을 향하는 방향으로 뾰족한 쐐기 형상을 가질 수 있다. 일 실시예에 따르면, 제2 부분(UGEb)의 에지부들(EP1)의 적어도 일부는 캡핑 희생 패턴들(122)과 수평 방향으로 중첩될 수 있다.
한편, 도 6a에서, 정보 저장 패턴(124)과 마주하는 제2 부분(UGEb)의 측벽이 기판(100)의 상면에 수직한 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도 6c에 도시된 바와 같이, 정보 저장 패턴(124)과 마주하는 제2 부분(UGEb)의 측벽은 정보 저장 패턴(124)을 향하여 볼록할 수 있다. 즉, 제2 부분(UGEb)의 에지부들(EP1)은 볼록한 경사(convex slope)를 가질 수 있다.
제2 부분(UGEb)의 에지부들(EP1)이 뾰족한 형상을 가짐에 따라, 소자의 소거 동작 중, 에지부들(EP1)에 전기장이 집중될 수 있다. 이에 따라, 소자의 소거 동작 중 발생되는 전자의 백터널링(back tunneling)이 증대될 수 있다. 상세하게, 도 6d에 도시된 바와 같이, 반도체 장치의 소거 동작을 위해, 활성 기둥(130)에 소거 전압(Vers)이 인가(즉, 기판(100)에 소거 전압(Vers)이 인가)되고, 상부 게이트 전극(UGE)에 접지 전압(Vgnd)이 인가되면, 제2 부분(UGEb)의 에지부들(EP1)에 전기장이 집중될 수 있다. 이에 따라, 제2 부분(UGEb)의 에지부들(EP1)에서 전자의 백터널링(back tunneling)이 증대되어, 에지부들(EP1)에 인접한 전하 저장막(CL)으로 전자들(e-)이 주입될 수 있다. 주입된 전자들(e-)은, 소거 동작 중 전하 저장막(CL)에 트랩된 홀들(h+)이 수직적으로 확산(spread)되는 것을 억제할 수 있다. 결과적으로, 전하 저장막에 저장된 전하들(즉, 홀들)이 손실되는 것을 줄일 수 있어, 반도체 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다. 따라서, 반도체 장치의 신뢰성이 향상될 수 있다.
다시 도 4 및 도 5를 참조하여, 서로 인접한 적층 구조체들(GS) 사이에 분리 트렌치(141)가 제공될 수 있다. 분리 트렌치(141)는 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(142)은 분리 트렌치(141)에 노출된 기판(100)에 제공될 수 있다. 공통 소스 영역(142)은 기판(100) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(142)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 소자 분리 패턴(145)이 공통 소스 영역들(142) 상에 제공되어, 분리 트렌치(141)를 채울 수 있다. 소자 분리 패턴(145)은 실리콘 산화막을 포함할 수 있다.
한편, 공통 접촉층들(미도시)이 소자 분리 패턴(145)과 공통 소스 영역들(142) 사이에 제공될 수 있다. 공통 접촉층들(미도시)은 금속-반도체 화합물층일 수 있다. 공통 접촉층들(미도시)은, 예를 들어 금속 실리사이드막일 수 있다. 적층 구조체들(GS)의 측벽 상에 절연 스페이서(143)가 제공될 수 있다. 즉, 절연 스페이서(143)는 적층 구조체들(GS)의 측벽과 소자 분리 패턴(145) 사이에 제공될 수 있다. 절연 스페이서(143)는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 및/또는 알루미늄 산화막을 포함할 수 있다.
스트래핑 플러그들(140)이 소자 분리 패턴(145)을 관통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다. 스트래핑 플러그들(140)은 제1 방향(D1)을 따라 배열될 수 있다. 스트래핑 플러그들(140)과 소자 분리 패턴(145) 사이에 배리어막(148)이 제공될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)과 공통 소스 영역들(142) 사이에 공통 접촉층들(미도시)이 제공될 수 있다.
스트래핑 라인(160)이 소자 분리 패턴(145) 상에 제공되어, 제1 방향(D1)으로 연장될 수 있다. 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 스트래핑 라인(160) 상에 제공되어, 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 제2 콘택들(164)을 경유하여 활성 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
공통 소스 라인(CSL)이 스트래핑 라인(160) 상에 제공되어, 제2 방향(D2)으로 연장될 수 있다. 공통 소스 라인(CSL)은 제3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
이하, 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법을 설명한다. 도 7, 도 8, 도 9a, 도 10 내지 도 12, 도 13a 및 도 14는 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응되는 단면도들이다. 도 9b 및 도 13b는 각각 도 9a 및 도 13a의 A 부분의 확대도들이다.
도 7을 참조하면, 기판(100) 상에 희생막들(112) 및 절연막들(114)이 교대로 반복 적층되어 박막 구조체(110)가 형성될 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
희생막들(112)은 절연막들(114)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 희생막들(112) 및 절연막들(114)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 희생막들(112)은 일 예로, 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(114)은 일 예로, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(112)과 다른 물질일 수 있다. 일 실시예에 있어서, 희생막들(112)은 실리콘 질화막으로 형성되고, 절연막들(114)은 실리콘 산화막으로 형성될 수 있다. 한편, 다른 실시예에 있어서, 희생막들(112)은 실리콘막으로 형성되고, 절연막들(114)은 실리콘 산화막으로 형성될 수 있다.
일 실시예에 있어서, 희생막들(112)은 동일한 두께를 가지도록 형성될 수 있다. 다른 실시예에 있어서, 희생막들(112) 중 최하부 및 최상부의 희생막들(112)은 그것들 사이에 위치한 희생막들(112)에 비해 두껍게 형성될 수 있다. 절연막들(114)은 동일한 두께를 가지거나, 절연막들(114) 중 일부(일 예로, 최상부의 절연막)는 두께가 다를 수도 있다. 희생막들(112) 및 절연막들(114)은 일 예로, 화학적 기상 증착 방법에 의하여 형성될 수 있다. 이에 더하여, 기판(100)과 박막 구조체(110) 사이에 하부 절연막(105)이 형성될 수 있다. 일 예로, 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 하부 절연막(105)은 그 위에 형성되는 희생막들(112) 및 절연막들(114)보다 얇은 두께를 가질 수 있다.
도 8을 참조하면, 박막 구조체(110)를 관통하여 기판(100)을 노출하는 수직 홀들(116)이 형성될 수 있다.
일 실시예에 따르면, 수직 홀들(116)은 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에서 기판(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(116) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다. 수직 홀들(116)은, 평면적 관점에서, 2차원적으로 형성될 수 있다. 일 예로, 수직 홀들(116)은, 도 4에 도시된 바와 같이, 제1 방향(D1)을 따라 지그재그로 배치될 수도 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다.
이어서, 수직 홀들(116)의 하부에 하부 반도체 패턴들(120)이 형성될 수 있다. 하부 반도체 패턴들(120)은 수직 홀들(116)에 노출된 기판(100)을 시드층(seed layer)으로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 하부 반도체 패턴들(120)은 리세스된 기판(100)의 상부를 채우고 기판(100)의 상면으로부터 돌출될 수 있다. 하부 반도체 패턴들(120)은 적어도 하나의 희생막들(112)의 측벽을 덮을 수 있다. 일 예로, 하부 반도체 패턴들(120)의 상면은 최하부의 희생막(112)의 상면과 그 다음 최하부의 희생막(112)의 하면 사이의 높이에 위치할 수 있다. 이에 따라, 하부 반도체 패턴들(120)은 박막 구조체(110)의 최하부에 위치하는 희생막(112) 및 절연막(114)의 일측벽들과 직접 접촉될 수 있다. 하부 반도체 패턴들(120)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 수직 홀들(116) 내에 캡핑 희생막(121a), 정보 저장막(123), 및 제1 반도체막(131)이 순차적으로 형성될 수 있다. 캡핑 희생막(121a), 정보 저장막(123), 및 제1 반도체막(131)은 수직 홀들(116)을 전부 채우지 않도록 형성될 수 있다. 본 실시예에서, 정보 저장막(123)은 블로킹 절연막(BCL), 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다.
상세하게, 수직 홀들(116)의 측벽 상에 캡핑 희생막(121a)이 형성될 수 있다. 캡핑 희생막(121a)은 수직 홀들(116)에 노출된 희생막들(112)의 일측벽 및 절연막들(114)의 일측벽과 직접 접촉할 수 있다. 캡핑 희생막(121a)은 희생막들(112)과 동일한 물질로 형성될 수 있다. 즉, 캡핑 희생막(121a)은 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나이되, 절연막들(114)과는 다른 물질로 형성될 수 있다. 캡핑 희생막(121a)은 화학 기상 증착 방법 또는 원자층 증착 방법으로 형성될 수 있다. 캡핑 희생막(121a)은 하부 반도체 패턴들(120) 및 박막 구조체(110)의 상면 상으로 연장될 수 있다
캡핑 희생막(121a) 상에 블로킹 절연막(BCL)이 형성될 수 있다. 블로킹 절연막(BCL)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 제 1 블로킹 절연막(BCL1)은 하프늄 산화막, 알루미늄 산화막 및/또는 실리콘 산화막을 포함할 수 있으며, 하프늄 산화막, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 블로킹 절연막(BCL)은 화학 기상 증착 방법 또는 원자층 증착 방법으로 형성될 수 있다.
블로킹 절연막(BCL) 상에 전하 저장막(CL)이 형성될 수 있다. 전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 전하 저장막(CL)은 화학 기상 증착 방법 또는 원자층 증착 방법으로 형성될 수 있다.
전하 저장막(CL) 상에 터널 절연막(TL)이 형성될 수 있다. 터널 절연막(TL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다. 터널 절연막(TL)은 화학 기상 증착 방법 또는 원자층 증착 방법으로 형성될 수 있다.
터널 절연막(TL) 상에 제1 반도체막(131)이 형성될 수 있다. 제1 반도체막(131)은 원자층 증착 방법 또는 화학적 기상 증착 방법으로 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 제1 반도체막(131)은 정보 저장막(123)을 덮어 후속의 식각 공정에서 정보 저장막(123)이 식각 손상을 받는 것을 방지하고 정보 저장막(123)을 보호하는 역할을 할 수 있다.
도 10을 참조하면, 수직 홀들(116)의 바닥 부분에서 캡핑 희생막(121a), 제1 반도체막(131) 및 정보 저장막(123)이 식각되어 하부 반도체 패턴들(120)의 상면이 노출될 수 있다. 이에 따라, 수직 홀들(116)의 내벽 상에 예비 캡핑 희생 패턴(121b), 정보 저장 패턴(124), 및 제1 반도체 패턴(132)이 형성될 수 있다. 즉, 예비 캡핑 희생 패턴(121b), 정보 저장 패턴(124) 및 제1 반도체 패턴(132)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 제1 반도체막(131), 정보 저장막(123), 캡핑 희생막(121a)을 이방성 식각하는 동안 과도식각(over-etch)의 결과로서, 제1 반도체 패턴(132)에 의해 노출되는 하부 반도체 패턴(120)의 상면이 리세스될 수 있다.
한편, 이방성 식각하는 동안, 제1 반도체 패턴(132)의 아래에 위치하는 정보 저장막(123) 및 캡핑 희생막(121a)의 일부분은 식각되지 않을 수 있으며, 이 경우, 정보 저장 패턴(124) 및 예비 캡핑 희생 패턴(121b)의 각각은 제1 반도체 패턴(132)의 바닥면과 기판(100)의 상면 사이에 개재되는 바닥부를 가질 수 있다. 이에 더하여, 제1 반도체막(131), 정보 저장막(123), 캡핑 희생막(121a)에 대한 이방성 식각의 결과로서, 박막 구조체(110)의 상면이 노출될 수 있다. 이에 따라, 예비 캡핑 희생 패턴(121b), 정보 저장 패턴(124) 및 제1 반도체 패턴(132)의 각각은 수직 홀들(116) 내에 국소화될 수 있다.
도 11을 참조하면, 예비 캡핑 희생 패턴(121b), 정보 저장 패턴(124) 및 제1 반도체 패턴(132)이 형성된 수직 홀들(116) 내에 제2 반도체 패턴(134) 및 매립 절연 패턴(137)이 차례로 형성될 수 있다.
일 실시예에 따르면, 제2 반도체 패턴(134) 및 매립 절연 패턴(137)은, 예비 캡핑 희생 패턴(121b), 정보 저장 패턴(124) 및 제1 반도체 패턴(132)이 형성된 수직 홀들(116) 내에 제2 반도체막 및 매립 절연막을 차례로 형성하고, 박막 구조체(110)의 상면이 노출되도록 평탄화하여 형성될 수 있다.
제2 반도체막은 원자층 증착 방법 또는 화학적 기상 증착 방법으로 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막 또는 비정질 실리콘막)일 수 있다. 일 실시예에 따르면, 제2 반도체막은 수직 홀들(116)을 완전히 매립하지 않는 두께로, 수직 홀들(116) 내에 콘포말하게 형성될 수 있다. 이에 따라, 제2 반도체막의 내벽에 의하여 정의되는 내부 홀(135)이 형성될 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 제2 반도체 패턴(134)은 수직 홀들(116)을 전부 채우도록 형성될 수도 있다. 제1 및 제2 반도체 패턴들(132, 134)은 활성 기둥(130)으로 정의될 수 있다.
매립 절연 패턴(137)은 활성 기둥(130)의 내부 홀(135)을 채우도록 형성될 수 있으며, 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
이어서, 제1 및 제2 반도체 패턴들(132, 134)에 접속되는 도전 패드(139)가 형성될 수 있다. 일 실시예에 따르면, 도전 패드(139)는 제1 및 제2 반도체 패턴들(132, 134)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드(139)는 그것의 아래에 위치하는 제1 및 제2 반도체 패턴들(132, 134)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다. 이에 따라, 도전 패드(139)는 그 하부 영역과 다이오드를 구성할 수 있다.
도 12를 참조하면, 박막 구조체(110)를 패터닝하여 기판(100)을 노출하는 분리 트렌치(141)가 형성될 수 있다.
일 실시예에 따르면, 박막 구조체(110)의 패터닝 공정은, 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 하부 절연막(105), 희생막들(112) 및 절연막들(114)을 식각하는 것을 포함할 수 있다. 도 4를 참조하면, 분리 트렌치(141)는 제1 방향(D1)으로 연장되는 라인 형태 또는 직사각형 형태를 가지도록 형성될 수 있다. 분리 트렌치(141)를 형성하는 동안, 오버 식각(over etch)에 의해 분리 트렌치(141)에 노출되는 기판(100)의 상면이 소정 깊이로 리세스될 수 있다.
분리 트렌치(141)가 형성됨에 따라, 패터닝된 희생막들(112) 및 패터닝된 절연막들(114)을 포함하는 예비 적층 구조체들(110a)이 형성될 수 있다. 여기서, 패터닝된 절연막들(114)은 절연 패턴들(115)로 지칭될 수 있다. 예비 적층 구조체들(110a)은, 평면적 관점에서, 분리 트렌치(141)를 따라 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 한편, 분리 트렌치(141)는 희생막들(112) 및 절연 패턴들(115)의 측벽들을 노출할 수 있다.
도 13a 및 도 13b를 참조하면, 분리 트렌치(141)에 노출된 희생막들(112)이 제거되어, 절연 패턴들(115) 사이에 게이트 영역들이 형성될 수 있다. 게이트 영역들은, 하부 반도체 패턴들(120)의 일부분을 노출하는 하부 게이트 영역(LGR), 및 블로킹 절연막(BCL)의 일부분을 노출하는 상부 게이트 영역들(UGR)을 포함할 수 있다.
상세하게, 하부 및 상부 게이트 영역들(LGR, UGR)은 희생막들(112)을 선택적으로 제거하기 위한 등방적으로 식각 공정을 수행하여 형성될 수 있다. 일 예로, 희생막들(112)이 실리콘 질화막이고, 절연 패턴들(115)이 실리콘 산화막인 경우, 등방성 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 등방성 식각 공정에 의해, 희생막들(112)은 전부 제거될 수 있다. 이러한 등방성 식각 공정은, 희생막들(112)이 제거된 후 노출되는 예비 캡핑 희생 패턴(121b)을 더 식각하도록 수행될 수 있다. 이에 따라, 절연 패턴들(115) 사이로 노출되는 예비 캡핑 희생 패턴(121b)이 식각되어 블로킹 절연막(BCL)의 일부분이 노출될 수 있다. 이에 더해, 블로킹 절연막(BCL)과 절연 패턴들(115) 사이의 예비 캡핑 희생 패턴(121b)의 일부도 식각되어 빈 공간들이 형성될 수 있다. 이러한 빈 공간들은 확장 영역들(ER)로 정의될 수 있다. 상부 게이트 영역들(UGR)은 확장 영역들(ER)을 포함한다. 본 발명의 개념에 따르면, 확장 영역들(ER)은, 일 단면의 관점에서, 뾰족한 형상을 갖는 부분을 포함하도록 형성될 수 있다. 한편, 하부 및 상부 게이트 영역들(LGR, UGR)의 형성과 동시에, 예비 캡핑 희생 패턴(121b)이 상부 게이트 영역들(UGR)에 의해 수직적으로 분리되어, 캡핑 희생 패턴들(122)이 형성될 수 있다. 결과적으로, 하부 게이트 영역(LGR)은 수직적으로 인접한 절연 패턴들(115)과 하부 반도체 패턴(120)의 일측벽에 의해 정의될 수 있다. 상부 게이트 영역들(UGR)은 수직적으로 인접한 절연 패턴들(115), 수직적으로 인접한 캡핑 희생 패턴들(122), 및 정보 저장 패턴(즉, 블로킹 절연막(BCL))의 일측벽에 의해 정의될 수 있다.
한편, 본 실시예에서, 상부 게이트 영역들(UGR)에 의해 노출되는 블로킹 절연막(BCL)의 측벽이 기판(100)의 상면에 수직한 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 상부 게이트 영역들(UGR)에 의해 노출되는 블로킹 절연막(BCL)의 측벽은 라운드진 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 예비 캡핑 희생 패턴(121b)은 희생막들(112)과 동일한 물질로 형성되므로, 희생막들(112)의 제거를 위한 등방성 식각 공정에 의해 용이하게 제거될 수 있다. 또한, 등방성 식각 공정의 진행 동안, 정보 저장 패턴(124)과 절연 패턴들(115) 사이의 예비 캡핑 희생 패턴(121b)의 식각량을 조절함으로써, 뾰족한 형상을 갖는 부분을 포함하는 확장 영역들(ER)을 용이하게 구현할 수 있다.
도 14를 참조하면, 하부 게이트 영역(LGR)에 노출된 하부 반도체 패턴(120)을 열산화하여 게이트 절연막(125)(예를 들어, 실리콘 산화막, 또는 실리콘게르마늄 산화막)이 형성될 수 있다.
이어서, 분리 트렌치(141)를 통하여, 하부 및 상부 게이트 영역들(LGR, UGR) 내에 도전막(미도시)이 형성될 수 있다. 도전막은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다. 도전막은, 예를들어 금속 질화막, 및 금속 질화막 상의 금속막을 포함할 수 있다. 도전막은 원자층 증착 방법에 의하여 형성될 수 있다.
이 후, 하부 및 상부 게이트 영역들(LGR, UGR)의 외부(즉, 분리 트렌치(141))에 형성된 도전막이 제거될 수 있다. 이에 따라, 하부 및 상부 게이트 영역들(LGR, UGR)의 내에 하부 게이트 전극(LGE) 및 상부 게이트 전극들(UGE)이 각각 형성될 수 있다. 이에 더해, 분리 트렌치(141)에 형성된 도전막이 제거되어 기판(100)이 노출될 수 있다. 노출된 기판(100)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(142)이 형성될 수 있다. 본 실시예에서, 확장 영역들(ER)을 채우는 상부 게이트 전극들(UGE)의 단부들은 뾰족한 형상을 가지도록 형성될 수 있다.
일 실시예에 따르면, 도전막(미도시)의 형성 전에, 하부 및 상부 게이트 영역들(UGR)의 내면을 콘포말하게 덮는 블로킹 절연막이 형성될 수 있다. 블로킹 절연막은 실리콘 산화막 또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상부 게이트 영역들(UGR) 내의 블로킹 절연막은 도 6a를 참조하여 설명한 제2 블로킹 절연막(BCL2)에 해당할 수 있다.
도 4 및 도 5를 다시 참조하면, 분리 트렌치(141)의 측벽에 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다.
이어서, 분리 트렌치(141)를 채우는 소자 분리 패턴(145)이 형성될 수 있다. 소자 분리 패턴(145)은 분리 트렌치(141)를 따라 제1 방향(D1)으로 연장될 수 있다. 소자 분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 소자 분리 패턴(145)은 최상층의 절연 패턴들(115)과 동일 레벨의 상면을 가질 수 있다.
소자 분리 패턴(145) 내에 스트래핑 플러그들(140)이 형성될 수 있다. 이에 더해, 소자 분리 패턴(145)과 스트래핑 플러그들(140) 사이에 배리어막(148)이 형성될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)은 공통 접촉층들(미도시)을 통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다.
제1 콘택들(162)이 형성되어, 스트래핑 플러그들(140)과 연결될 수 있다. 제1 콘택들(162) 상에 스트래핑 라인(160)이 제공되어, 제1 콘택들(162)을 연결할 수 있다. 스트래핑 라인(160)은 제1 방향(D1)으로 연장될 수 있다. 이에 따라, 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제2 콘택들(164)이 형성되어, 활성 기둥들(130)과 연결될 수 있다. 비트 라인들(BL)이 제2 콘택들(164) 상에 형성되어, 제2 콘택들(164)을 연결할 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장될 수 있다. 이에 따라, 비트 라인들(BL)은 제2 콘택들(164)을 경유하여 활성 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제3 콘택들(166)이 스트래핑 라인(160) 상에 형성되어, 스트래핑 라인(160)과 연결될 수 있다. 공통 소스 라인(CSL)이 제3 콘택들(166) 상에 형성되어, 제3 콘택들(166)을 연결할 수 있다. 이에 따라, 공통 소스 라인(CSL)은 제3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
도 15는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 것으로서, 도 4의 I-I'선에 따른 단면도이다. 도 16a는 도 15의 A 부분의 확대도이고, 도 16b는 도 16a의 B 부분에 대응하는 확대도이다. 본 발명의 일 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 그에 대한 구체적인 설명은 생략될 수 있다. 설명의 간소화를 위해, 본 발명의 일 실시예들에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 4 및 도 15를 참조하면, 상부 게이트 전극들(UGE)과 활성 기둥들(130)과 사이에 정보 저장 패턴(124)이 개재될 수 있다. 그리고, 정보 저장 패턴(124)과 상부 게이트 전극들(UGE) 사이에 버퍼 산화 패턴들(126)이 개재될 수 있다. 본 실시예에서, 정보 저장 패턴(124)은 상부 게이트 전극들(UGE)에 인접한 전하 저장막(CL), 및 활성 기둥들(130)에 인접한 터널 절연막(TL)을 포함할 수 있다.
상세하게, 버퍼 산화 패턴들(126)은 전하 저장막(CL)과 상부 게이트 전극들(UGE) 사이에서 고립된 형태(즉, 아일랜드 형태)로 배치될 수 있다. 버퍼 산화 패턴들(126)의 일부는 수직적으로 인접한 절연 패턴들(115) 사이에 위치하고, 버퍼 산화 패턴들(126)의 다른 일부는 전하 저장막(CL)을 향하여 수직 홀(116) 내로 돌출될 수 있다. 일 단면의 관점에서, 버퍼 산화 패턴들(126)의 마주하는 양 측벽들을 가질 수 있으며, 마주하는 측벽들 중 일 측벽은 상부 게이트 전극들(UGE)을 향하여 볼록하고, 다른 측벽은 전하 저장막(CL)을 향하여 볼록할 수 있다. 즉, 절연 패턴들(115)에 인접한 버퍼 산화 패턴들(126)의 단부들(126e)은, 이들 사이의 중심 부분(126c)보다 얇은 두께를 가질 수 있다. 버퍼 산화 패턴들(126)은 산화막 계열의 물질(일 예로, 실리콘 산화물)로 구성될 수 있다. 전하 저장막(CL)과 상부 게이트 전극들(UGE) 사이의 버퍼 산화 패턴들(126)은 블로킹 절연막으로 기능할 수 있다.
전하 저장막(CL)은 버퍼 산화 패턴들(126)이 형성된 수직 홀(116)의 측벽 상에 배치될 수 있다. 전하 저장막(CL)은 수직 홀(116) 내로 돌출되어 볼록한 형상을 갖는 버퍼 산화 패턴들(126)의 일측벽을 덮으며, 수직 홀(116)의 측벽을 따라 상하 방향으로 연장될 수 있다. 전하 저장막(CL)은 버퍼 산화 패턴들(126)과 수평적으로 중첩되는 부분에서 라운드지는 측벽을 가질 수 있다. 이에 따라, 전하 저장막(CL)은, 일 단면의 관점에서, 기판(100)에 대해 실질적으로 수직하되, 굴곡진 형상을 가질 수 있다.
터널 절연막(TL)은 전하 저장막(CL)의 측벽 상에 배치될 수 있으며, 전하 저장막(CL)을 따라 상하 방향으로 연장될 수 있다. 터널 절연막(TL)은 전하 저장막(CL)과 실질적으로 동일한 단면 프로파일을 가질 수 있다. 즉, 터널 절연막(TL)은 버퍼 산화 패턴들(126)과 수평적으로 중첩되는 부분에서 라운드지는 측벽을 가질 수 있다. 이에 따라, 터널 절연막(TL)은, 일 단면의 관점에서, 기판(100)에 대해 실질적으로 수직하되, 굴곡진 형상을 가질 수 있다.
활성 기둥들(130)의 내측벽의 단면 프로파일은 상술한 전하 저장막(CL)의 단면 프로파일과 유사할 수 있다. 이에 따라, 활성 기둥들(130)의 내벽에 의해 정의되는 내부 홀(135)은, 그 직경이 서로 다른 부분들을 포함할 수 있다. 일 예로, 버퍼 산화 패턴들(126)과 수평 방향으로 오버랩 되는 부분의 내부 홀(135)의 직경은, 절연 패턴들(115)과 수평 방향으로 오버랩 되는 부분의 내부 홀(135)의 직경보다 작을 수 있다.
버퍼 산화 패턴들(126)과 상부 게이트 전극들(UGE) 사이, 및 절연 패턴들(115)과 상부 게이트 전극들(UGE) 사이에 블로킹 절연막(BCL)이 개재될 수 있다. 즉, 블로킹 절연막(BCL)은 상부 게이트 전극들(UGE)과 버퍼 산화 패턴들(126) 사이에 개재되고, 상부 게이트 전극들(UGE)의 상면 및 하면을 덮을 수 있다. 블로킹 절연막(BCL)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 즉, 블로킹 절연막(BCL)은 버퍼 산화 패턴들(126) 보다 유전 상수가 높은 물질을 포함할 수 있다. 블로킹 절연막(BCL)은 복수의 박막들로 구성되는 다층막일 수 있다.
본 발명의 개념에 따르면, 버퍼 산화 패턴들(126)과 마주하는 상부 게이트 전극들(UGE)의 측벽은 옆으로 오목한 형상을 가질 수 있다. 즉, 버퍼 산화 패턴들(126)에 인접한 상부 게이트 전극들(UGE)의 측벽은, 버퍼 산화 패턴들(126)로부터 멀어지는 방향으로 움푹 패인 형상을 가질 수 있다. 이에 따라, 버퍼 산화 패턴들(126)에 인접한 상부 게이트 전극들(UGE)의 단부는 버퍼 산화 패턴들(126)을 향하여 돌출된 부분을 포함할 수 있다. 즉, 버퍼 산화 패턴들(126)의 단부들(126e)에 인접한 상부 게이트 전극들(UGE)의 모서리 부분들(EP2)은 상대적으로 버퍼 산화 패턴들(126)을 향하는 방향으로 돌출되어 뾰족한 형상을 가질 수 있다. 상부 게이트 전극들(UGE)의 모서리 부분들(EP2)이 뾰족한 형상을 가짐에 따라, 소자의 소거 동작 중, 모서리 부분들(EP2)에 전기장이 집중될 수 있다. 이에 따라, 소자의 소거 동작 중 발생되는 전자의 백터널링(back tunneling)이 증대될 수 있다. 도 16b에 도시된 바와 같이, 반도체 장치의 소거 동작을 위해, 활성 기둥(130)에 소거 전압(Vers)이 인가(즉, 기판(100)에 소거 전압(Vers)이 인가)되고, 상부 게이트 전극(UGE)에 접지 전압(Vgnd)이 인가되면, 상부 게이트 전극들(UGE)의 모서리 부분들(EP2)에 전기장이 집중될 수 있다. 이에 따라, 상부 게이트 전극들(UGE)의 모서리 부분들(EP2)에서 전자의 백터널링(back tunneling)이 증대되어, 모서리 부분들(EP2)에 인접한 전하 저장막(CL)으로 전자들(e-)이 주입될 수 있다. 주입된 전자들(e-)은, 소거 동작 중 전하 저장막(CL)에 트랩된 홀들(h+)이 수직적으로 확산(spread)되는 것을 억제할 수 있다. 이에 더해, 본 실시예의 경우, 전하 저장막(CL)이 굴곡지게 형성되어, 전하 저장막(CL)에 트랩된 홀들(h+)이 수직적으로 확산(spread)되는 것이 더욱 억제될 수 있다. 결과적으로, 전하 저장막에 저장된 전하들(즉, 홀들)이 손실되는 것을 줄일 수 있어, 반도체 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다. 따라서, 반도체 장치의 신뢰성이 향상될 수 있다.
이하, 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명한다. 도 17 내지 도 20은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응되는 단면도들이다.
도 17을 참조하면, 도 8의 결과물 상에 산화 공정이 수행될 수 있다. 산화 공정은 일 예로, 라디컬 산화 공정일 수 있다. 산화 공정의 결과, 수직 홀들(116)에 의해 노출된 희생막들(112)이 산화되어 버퍼 산화 패턴들(126)이 형성될 수 있다. 버퍼 산화 패턴들(126)은 일 예로, 실리콘 산화막일 수 있다.
버퍼 산화 패턴들(126)은 수직 홀들(116)에 의해 노출된 희생막들(112)의 표면에만 국소적으로 형성될 수 있다. 본 실시예에서, 절연막들(114)은 실리콘 산화막으로 형성되고, 희생막들(112)은 실리콘 산화막과 다른 물질(일 예로, 실리콘 질화막 또는 실리콘막)으로 형성됨에 따라, 산화 공정에 의해 형성되는 산화막은 희생막들(112)의 표면에만 형성될 수 있다. 이와 같이 형성된 버퍼 산화 패턴들(126)은 수직 홀들(116) 내로 돌출되는 일측벽을 가질 수 있다.
일 단면의 관점에서, 버퍼 산화 패턴들(126)의 마주하는 양 측벽들은 라운드진 형상을 가질 있다. 즉, 절연 패턴들(115)에 인접한 버퍼 산화 패턴들(126)의 단부들(126e, 도 16a 참조)은, 이들 사이의 중심 부분(126c, 도 16a 참조)보다 얇은 두께를 가질 수 있다.
도시하지는 않았지만, 산화 공정의 결과, 수직 홀들(116)에 의해 노출된 하부 반도체 패턴들(120)의 상면도 일부 산화될 수 있다. 이와 같이 하부 반도체 패턴들(120)에 형성된 산화막은 후속 공정(일 예로, 세정 공정)을 통해 제거될 수 있다.
도 18을 참조하면, 버퍼 산화 패턴들(126)이 형성된 수직 홀들(116) 내에 정보 저장 패턴(124)이 형성될 수 있다. 정보 저장 패턴(124)은 수직 홀들(116) 내로 돌출된 버퍼 산화 패턴들(126)의 일측벽을 덮으며, 수직 홀(116)의 측벽을 따라 상하 방향으로 연장될 수 있다. 이에 따라, 정보 저장 패턴(124)은, 일 단면의 관점에서, 기판(100)에 대해 실질적으로 수직하되, 굴곡진 형상을 가질 수 있다. 정보 저장 패턴(124)은 도 16a를 참조하여 설명한 전하 저장막(CL), 및 터널 절연막(TL)을 포함할 수 있다.
정보 저장 패턴(124)이 형성된 수직 홀들(116)의 내벽 상에 활성 기둥들(130)이 형성될 수 있다. 활성 기둥들(130)의 내측벽의 단면 프로파일은 상술한 정보 저장 패턴(124)의 단면 프로파일과 유사할 수 있다. 이에 따라, 활성 기둥들(130)의 내벽에 의해 정의되는 내부 홀(135)은, 그 직경이 서로 다른 부분들을 포함할 수 있다. 일 예로, 버퍼 산화 패턴들(126)과 수평 방향으로 오버랩 되는 부분의 내부 홀(135)의 직경은, 절연 패턴들(115)과 수평 방향으로 오버랩 되는 부분의 내부 홀(135)의 직경보다 작을 수 있다. 내부 홀(135)은 매립 절연 패턴(137)으로 채워질 수 있다. 매립 절연 패턴(137)은 일 예로, 실리콘 산화막으로 형성될 수 있다. 활성 기둥들(130)은 제1 반도체 패턴(132), 및 제2 반도체 패턴(134)를 포함할 수 있다.
활성 기둥들(130)의 일단 상에 도전 패드(139)가 형성될 수 있다. 일 실시예에 따르면, 도전 패드(139)는 활성 기둥들(130)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드(139)는 그것의 아래에 위치하는 활성 기둥들(130)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다. 이에 따라, 도전 패드(139)는 그 하부 영역과 다이오드를 구성할 수 있다.
상술한 정보 저장 패턴(124), 활성 기둥들(130), 매립 절연 패턴(137), 및 도전 패드(139) 각각의 형성 방법은 도 9a, 도 9b, 도 10, 및 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 19를 참조하면, 박막 구조체(110)를 패터닝하여 기판(100)을 노출하는 분리 트렌치(141)가 형성될 수 있다. 이어서, 분리 트렌치(141)에 노출된 희생막들(112)이 제거되어, 절연 패턴들(115) 사이에 게이트 영역들이 형성될 수 있다. 게이트 영역들은, 하부 반도체 패턴들(120)의 일부분을 노출하는 하부 게이트 영역(LGR), 및 버퍼 산화 패턴들(126)의 일부분을 노출하는 상부 게이트 영역들(UGR)을 포함할 수 있다. 분리 트렌치(141)와 하부 및 상부 게이트 영역들(LGR, UGR)의 형성 방법은 도 12, 도 13a, 및 도 13b를 참조하여 설명한 바와 동일/유사할 수 있다. 다만, 본 실시예에서는, 희생막들(112)의 제거를 위한 등방성 식각 공정에서, 도 13a 및 도13b에서 설명한 예비 캡핑 희생 패턴들(121b)의 제거를 위한 단계는 생략될 수 있다.
도 20을 참조하면, 하부 게이트 영역(LGR)에 노출된 하부 반도체 패턴들(120)을 열산화하여 게이트 절연막(125)(예를 들어, 실리콘 산화막, 또는 실리콘게르마늄 산화막)이 형성될 수 있다. 이어서, 하부 및 상부 게이트 영역들(LGR, UGR) 내에 하부 게이트 전극(LGE) 및 상부 게이트 전극들(UGE)이 각각 형성될 수 있다. 하부 및 상부 게이트 전극들(UGE)의 형성 방법은 도 15를 참조하여 설명한 바와 동일/유사할 수 있다. 하부 및 상부 게이트 전극들(UGE)의 형성 후, 분리 트렌치(141)에 노출된 기판(100)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역(142)이 형성될 수 있다.
한편, 본 실시예의 경우, 하부 게이트 전극(LGE) 및 상부 게이트 전극들(UGE)의 형성 전에, 하부 및 상부 게이트 영역들(LGR, UGR)의 내에 도 16a를 참조하여 설명한 블로킹 절연막(BCL)이 형성될 수 있다. 블로킹 절연막(BCL)은 하부 및 상부 게이트 영역들(LGR, UGR)의 내면을 콘포말하게 덮도록 형성될 수 있다. 블로킹 절연막(BCL)은 실리콘 산화막 또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있으며, 화학 기상 증착 방법, 또는 원자층 증착 방법에 의해 형성될 수 있다. 블로킹 절연막(BCL)은 복수의 박막들로 구성되는 다층막으로 형성될 수 있다.
그 외 다른 구성들은, 도 4 및 도 5를 참조하여 설명한 바와 동일/유사하므로, 이에 대한 설명은 생략하기로 한다.
도 21은 본 발명의 또 다른 실시예들에 따른 것으로, 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 21을 참조하면, 본 실시예들에 따른 반도체 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 비트 라인들(BL)은 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
셀 스트링(CSTR)은 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 복수 개의 상부 스트링들(CSTR1)은 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)에 연결된 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.
상부 스트링들(CSTR1)의 각각은 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 스트링 선택 트랜지스터(SST)와 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 하부 스트링(CSTR2)은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 접지 선택 트랜지스터(GST)와 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.
비트 라인들(BL)과 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들로 각각 이용될 수 있다. 공통 소스 라인(CSL)과 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들로 각각 이용될 수 있다. 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 정보 저장 요소를 포함할 수 있다.
비트 라인들(BL)의 각각에 연결된 복수 개의 상부 스트링들(CSTR1)이 공통 소스 라인에 연결된 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 이에 따라, 비트 라인들(BL)에 각각 접속하는 스트링 선택 트랜지스터들(SST)을 포함하는 상부 스트링들(CSTR1)은, 단일의 하부 스트링(CSTR2)에 포함된 접지 선택 트랜지스터(GST)를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상부 스트링들(CSTR1)이 단일의 하부 스트링(CSTR2)에 공통적으로 연결되어 접지 선택 트랜지스터(GST)를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 장치가 제공될 수 있다.
도 22는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 단면도이고, 도 23은 도 22의 A 부분의 확대도이다. 본 발명의 일 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 구성의 상세한 생략될 수 있다.
도 22를 참조하면, 본 실시예의 반도체 장치는 기판(100) 상의 비트 라인들(BL), 기판(100)과 비트 라인들(BL) 사이의 적층 구조체(GS), 적층 구조체(GS)와 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 적층 구조체(GS)를 관통하는 복수 개의 활성 기둥들(130)을 포함할 수 있다. 활성 기둥들(130)의 각각은 비트 라인들(BL)과 공통 소스 라인(CSL)을 연결할 수 있다. 적층 구조체(GS)과 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 콘택 플러그들(PLG) 및 패드(PAD)가 더 배치될 수 있다. 기판(100)과 적층 구조체(GS) 사이에 하부 절연막(105)이 제공될 수 있다. 하부 절연막(105)은 실리콘 산화막일 수 있다.
적층 구조체(GS)는 제1 방향(D1)으로 연장될 수 있다. 적층 구조체(GS)는 복수 개로, 제1 방향으로 연장하는 분리 트렌치(141)에 의하여, 제1 방향에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 적층 구조체(GS)는 절연 패턴들(115), 및 절연 패턴들(115) 사이의 게이트 전극들을 포함할 수 있다. 게이트 전극들은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 절연 패턴들(115)은 실리콘 산화막일 수 있다. 하부 절연막(105)은 절연 패턴들(115)에 비하여 얇을 수 있다.
게이트 전극들은 기판(100) 상에 차례로 수직적으로(제3 방향, D3) 적층될 수 있다. 게이트 전극들은 스트링 선택 라인(SSL), 워드 라인들, 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들과 비트 라인들(BL) 사이에 배치될 수 있다. 접지 선택 라인(GSL)은 워드 라인들과 공통 소스 라인(CSL) 사이에 배치될 수 있다. 워드 라인들은 기판(100) 상에 순차적으로 적층될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 분리 트렌치(141)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다. 워드 라인들은 기판(100)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 기판(100)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 분리 트렌치(141)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이, 및 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2) 사이에 소자 분리 패턴(145)이 제공될 수 있다. 소자 분리 패턴(145)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 소자 분리 패턴(145)은 분리 트렌치(141)를 채우는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
복수 개의 활성 기둥들(130)은 적층 구조체(GS)을 관통할 수 있다. 활성 기둥들(130)은, 평면적 관점에서, 제1 방향(D1)을 따라 배열될 수 있다.
활성 기둥들(130)의 각각은 적층 구조체(GS)를 관통하는 수직 부분들(VP) 및 적층 구조체(GS) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 적층 구조체(GS)를 관통하는 수직 홀들(116) 내에 제공될 수 있다. 수평 부분(HP)은 기판(100) 상부의 수평 리세스부(R1) 내에 제공될 수 있다. 수직 부분들(VP) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 부분들(VP) 중의 다른 하나는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HP)은 기판(100)과 적층 구조체(GS) 사이에 제공되어 수직 부분들(VP)을 연결할 수 있다.
보다 구체적으로, 활성 기둥들(130)의 각각에 있어서, 수직 부분들(VP)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제1 수직 부분(VP1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 제1 수직 부분(VP1)은 비트 라인들(BL) 중 어느 하나에 연결되고, 제2 수직 부분(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제1 수직 부분(VP1) 및 제2 수직 부분(VP2)을 연결할 수 있다.
활성 기둥들(130)의 각각은 적층 구조체(GS)을 관통하여 기판(100)에 전기적으로 연결되는 반도체 패턴을 포함할 수 있다. 수직 부분(VP)에서 반도체 패턴은 수직 홀들(116)의 내벽을 덮을 수 있다. 수평 부분(HP)에서 반도체 패턴은 수평 리세스부(R1)의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다. 일 예로, 반도체 패턴은 일 실시예들에서 설명된 제1 반도체 패턴(132) 및 제2 반도체 패턴(134)을 포함할 수 있다.
활성 기둥들(130)의 각각은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni)으로, 내부 홀(135)을 가질 수 있다. 활성 기둥들(130)의 내부 홀(135)은 매립 절연 패턴(137)으로 채워질 수 있다. 매립 절연 패턴(137)은 실리콘 산화막으로 형성될 수 있다.
활성 기둥들(130)과 게이트 전극들 사이에 정보 저장 패턴(124)이 제공될 수 있다. 그리고, 활성 기둥들(130)과 절연 패턴들(115) 사이에 캡핑 희생 패턴들(122)이 제공될 수 있다. 게이트 절연막(129)이 활성 기둥들(130)과 기판(100) 사이에 제공될 수 있다. 게이트 절연막(129)은 실리콘 산화막일 수 있다. 정보 저장 패턴(124)은, 게이트 절연막(129)과 활성 기둥(130) 사이 또는 적층 구조체(GS)의 하면과 활성 기둥(130) 사이에 개재되는 부분을 더 포함할 수 있다.
본 실시예에서, 정보 저장 패턴(124)의 구조 및 게이트 전극들의 단부들의 형상은 전술한 본 발명의 일 실시예들에서의 것들과 유사할 수 있다. 예를 들어, 정보 저장 패턴(124)은, 도 23에 도시된 바와 같이, 블로킹 절연막(BCL), 전하 저장막(CL), 및 터널 절연막(TL)을 포함할 수 있다. 전하 저장막(CL) 및 터널 절연막(TL)은 활성 기둥들(130)과 절연 패턴들(115) 사이로 연장될 수 있다. 블로킹 절연막(BCL)의 일부(예를 들어, 제1 블로킹 절연막(BCL1))는 절연 패턴들(115)과 활성 기둥들(130) 사이로 연장될 수 있고, 블로킹 절연막(BCL)의 다른 일부(예를 들어, 제2 블로킹 절연막(BCL2))는 절연 패턴들(115)과 게이트 전극들 사이로 연장될 수 있다. 게이트 전극들, 예들 들어, 제2 워드라인들(W2)은 수직적으로 인접한 절연 패턴들(115)의 사이의 제1 부분(W2a) 및 수직적으로 인접한 캡핑 희생 패턴들(122) 사이의 제2 부분(W2b)을 포함할 수 있다. 제2 부분(W2b)은 정보 저장 패턴(124)과 절연 패턴들(115) 사이에 개재되어 뾰족한 형상을 갖는 부분을 포함하는 에지부들(EP1)을 가질 수 있다. 본 실시예에서의 정보 저장 패턴(124) 및 게이트 전극들의 구조는 도 6b 내지 도 6d에서 설명한 바와 같이 다양하게 조합되거나 변형될 수 있다.
도 24는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 단면도이고, 도 25는 도 24의 A 부분의 확대도이다. 본 발명의 일 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략될 수 있다.
도 24를 참조하면, 본 실시예에서의 반도체 장치는 캡핑 희생 패턴들(122)이 생략되고, 정보 저장 패턴(124)과 게이트 전극들 사이에 버퍼 산화 패턴들(126)이 개재되는 것을 제외하면, 도 22의 반도체 장치와 유사할 수 있다. 이에 더해, 본 실시예에서의 정보 저장 패턴(124)의 구조 및 게이트 전극들의 단부들의 형상은 본 발명의 다른 실시예들에서의 그것들과 유사할 수 있다. 예를 들어, 정보 저장 패턴(124)은, 도 25에 도시된 바와 같이, 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다. 이러한 정보 저장 패턴(124)은 본 발명의 다른 실시예들에서 전술한 바와 같이, 기판(100)의 상면에 실질적으로 수직하되, 굴곡진 형상을 가질 수 있다. 한편, 버퍼 산화 패턴들(126)과 마주하는 게이트 전극들(예를 들어, 제2 워드 라인들(W2))의 측벽은 옆으로 오목한 형상을 가질 수 있다. 즉, 활성 기둥들(130)에 인접한 제2 워드 라인들(W2)의 측벽은 활성 기둥들(130)로부터 멀어지는 방향으로 움푹 패인 형상을 가질 수 있다. 이에 따라, 버퍼 산화 패턴들(126)의 단부들(126e)에 인접한 제2 워드 라인들(W2)의 모서리 부분들(EP2)은 상대적으로 버퍼 산화 패턴들(126)을 향하는 방향으로 돌출되어 뾰족한 형상을 가질 수 있다.
도 26은 본 발명의 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27은 본 발명의 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 28은 본 발명의 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 시스템(1310)이 장착된다. 플래시 메모리 시스템(1310)은 플래시 메모리(1311) 및 메모리 콘트롤러(1312)를 포함할 수 있다. 플래시 메모리(1311)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다.
Claims (20)
- 기판;
상기 기판 상에 수직적으로 적층된 게이트 전극들;
상기 게이트 전극들 사이의 절연 패턴들;
상기 게이트 전극들과 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 활성 기둥; 및
상기 게이트 전극들과 상기 활성 기둥 사이, 및 상기 절연 패턴들과 상기 활성 기둥 사이에 배치되는 정보 저장 패턴을 포함하고,
상기 게이트 전극들은, 상기 정보 저장 패턴과 상기 절연 패턴들 사이로 수직적으로 돌출된 에지부들(edge portions)을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 절연 패턴들과 상기 정보 저장 패턴 사이에 고립된 형태로 배치되는 캡핑 희생 패턴들을 더 포함하되,
상기 에지부들은 상기 캡핑 희생 패턴들과 수직적으로 중첩되는 반도체 장치. - 제 2 항에 있어서,
상기 게이트 전극들의 각각은 수직으로 서로 인접한 상기 절연 패턴들 사이의 제1 부분, 및 상기 제1 부분으로부터 연장되어 수직으로 서로 인접한 상기 캡핑 희생 패턴들 사이에 개재되는 제2 부분을 포함하고,
상기 에지부들은 상기 제2 부분의 일부인 반도체 장치. - 제 2 항에 있어서,
일 단면의 관점에서, 상기 에지부들 각각은 상기 캡핑 희생 패턴들에 인접할수록 감소하는 폭을 갖는 부분을 포함하는 반도체 장치. - 제 2 항에 있어서,
상기 에지부들의 적어도 일부는 상기 캡핑 희생 패턴들과 수평적으로 오버랩되는 반도체 장치. - 제 2 항에 있어서,
상기 캡핑 희생 패턴들은 상기 절연 패턴들과 접촉하는 반도체 장치. - 삭제
- 제 2 항에 있어서,
상기 정보 저장 패턴은:
상기 게이트 전극들에 인접한 블로킹 절연막;
상기 활성 기둥에 인접한 터널 절연막; 및
상기 블로킹 절연막과 상기 터널 절연막 사이의 전하 저장막을 포함하는 반도체 장치.
- 삭제
- 제 8 항에 있어서,
상기 블로킹 절연막은 상기 게이트 전극들과 상기 캡핑 희생 패턴들 사이, 및 상기 게이트 전극들과 상기 절연 패턴들 사이에 개재되는 부분을 더 포함하는 반도체 장치. - 삭제
- 삭제
- 삭제
- 기판;
상기 기판 상에 수직적으로 적층된 게이트 전극들;
상기 게이트 전극들 사이의 절연 패턴들;
상기 게이트 전극들과 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 활성 기둥;
상기 게이트 전극들과 상기 활성 기둥 사이, 및 상기 절연 패턴들과 상기 활성 기둥 사이에 개재되는 정보 저장 패턴; 및
상기 게이트 전극들과 상기 정보 저장 패턴 사이에 고립된 형태로 배치되며, 상기 게이트 전극들과 수평적으로 오버랩된 부분을 갖는 버퍼 산화 패턴들을 포함하되,
상기 버퍼 산화 패턴들에 인접한 상기 게이트 전극들의 단부는 상기 버퍼 산화 패턴들을 향하여 돌출된 부분을 포함하는 반도체 장치. - 제 14 항에 있어서,
상기 버퍼 산화 패턴들의 일부는 수직적으로 인접한 상기 절연 패턴들 사이에 개재되고,
상기 버퍼 산화 패턴들의 다른 일부는 상기 절연 패턴들 사이에서 상기 정보 저장 패턴을 향하여 돌출되는 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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