WO2012138016A1 - 문턱전압 스위칭 물질을 이용한 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

문턱전압 스위칭 물질을 이용한 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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WO2012138016A1
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layer
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김태근
안호명
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고려대학교 산학협력단
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Definitions

  • the present invention relates to a memory device and a method for manufacturing the same, and more particularly to a nonvolatile memory device and a method for manufacturing the same.
  • NVM nano-scale non-volatile memory
  • SONOS polySilicon-Oxide-Nitride-Oxide-Silicon
  • SONOS memory devices which are compatible with existing processes and have high performance memory characteristics, are becoming practical alternatives as next generation nonvolatile memory devices.
  • SONOS memory devices also have the following disadvantages.
  • the thickness of the tunneling insulating layer composed of a single layer of silicon oxide is reduced to increase the operation speed, the direct tunneling phenomenon and the stress induced leakage current due to electrical stress increase. Over 10 years of data retention characteristics of volatile memory cannot be secured. On the other hand, when the thickness of the silicon oxide film is increased, data retention characteristics of 10 years or more can be secured, but there is a problem in that the operation speed is deteriorated and a high voltage is required.
  • An object of the present invention is to provide a nonvolatile memory device capable of improving program speed at low power and ensuring reliability of data storage and a method of manufacturing the same.
  • a nonvolatile memory device for solving the above problems, the substrate; A first insulating film formed on the substrate; A charge trapping layer formed on the first insulating film; A second insulating film formed over the charge trapping layer and changing between a low resistance state and a high resistance state according to a voltage pulse applied; And a gate electrode layer formed on the second insulating film to apply a voltage pulse to the second insulating film.
  • the second insulating film maintains a high resistance state when no voltage is applied, and the threshold voltage switching is changed to a low resistance state only when a voltage higher than a threshold voltage inherent to the material forming the second insulating film is applied. It is preferably formed of a material.
  • the threshold voltage switching material may be a chalcogenide-based material or V 2 O 5 .
  • the second insulating layer may be maintained in a low resistance state only while a voltage pulse equal to or higher than the threshold voltage is applied to perform the program, thereby performing a program by passing charges flowing from the gate electrode layer through the charge trapping layer.
  • the second insulating layer may block leakage of charges captured in the charge trapping layer to the gate electrode layer in a high resistance state.
  • the charge trapping layer may perform a program by capturing charges introduced from the second insulating layer.
  • a source region and a drain region may be formed at both sides of the first insulating layer of the substrate, respectively.
  • the nonvolatile memory device may be configured to change electrons from the gate electrode layer to a low resistance state when a negative voltage pulse having a magnitude greater than or equal to a threshold voltage unique to a material forming the second insulating layer is applied to the gate electrode layer. After passing through the second insulating film and flowing into the charge trapping layer and being captured by the charge trapping layer, when the application of the voltage pulse is completed, the second insulating film is changed into a high resistance state to maintain a program state.
  • a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention for solving the above problems (a) forming a first insulating film on a substrate;
  • the second insulating film maintains a high resistance state when no voltage is applied, and low resistance only while a voltage higher than a threshold voltage inherent to the material forming the second insulating film is applied. It can be formed of a threshold voltage switching material that changes to a state.
  • the threshold voltage switching material may be a chalcogenide-based material or V 2 O 5 .
  • the second insulating layer may be maintained in a low resistance state only while a voltage pulse equal to or higher than the threshold voltage is applied to perform the program, thereby performing a program by passing charges flowing from the gate electrode layer through the charge trapping layer.
  • the second insulating layer may block leakage of charges captured in the charge trapping layer to the gate electrode layer in a high resistance state.
  • the method may further include forming source and drain regions on both sides of the first insulating layer of the substrate, respectively.
  • the present invention maintains a high blocking state of a blocking insulating film of a conventional nonvolatile memory device having a SONOS structure, and then changes to a low resistance state only when a voltage higher than a threshold voltage is applied. It is replaced with a threshold voltage switching material that is reduced to, and a voltage pulse equal to or greater than the threshold voltage is applied to the gate electrode layer to inject charge into the charge trapping layer through the insulating film made of the threshold voltage switching material to perform the program.
  • the nonvolatile memory device of the present invention not only uses tunneling during programming, but also converts the resistance state of the threshold voltage switching material into a low resistance state to perform a program, and then retains the charge trapped in the charge trapping layer. In order to do so, a separate voltage pulse for converting the resistance state of the threshold voltage switching material back to the high resistance state is not required. Thus, it is possible to program faster than a nonvolatile memory device having a conventional SONOS structure.
  • the nonvolatile memory device of the present invention does not use the tunneling method during programming, the insulating film between the charge trapping layer and the substrate is sufficiently thick to secure data retention characteristics of 10 years or more. The reliability is higher than that of a nonvolatile memory device having a structure.
  • FIG. 1 is a diagram illustrating a structure of a nonvolatile memory device according to a preferred embodiment of the present invention.
  • FIG. 2 is a graph showing the voltage-current relationship of the threshold voltage switching material constituting the second insulating film of the present invention.
  • 3A and 3B are diagrams illustrating a method of performing a program and a method of removing a program state in the nonvolatile memory device of the present invention, respectively.
  • 4A to 4C illustrate a method of manufacturing a nonvolatile memory device according to an exemplary embodiment of the present invention.
  • FIG. 1 is a diagram illustrating a structure of a nonvolatile memory device according to a preferred embodiment of the present invention.
  • a structure of a nonvolatile memory device of the present invention will be described.
  • a memory layer is formed on a semiconductor substrate 400, and a source region 600 is formed on semiconductor substrates 400 on both sides of the memory layer. And a drain region 700 are formed.
  • the memory layer formed on the semiconductor substrate 400 may include a first insulating layer 410 formed on the semiconductor substrate 400, a charge trapping layer 420 formed on the first insulating layer 410, and a charge trapping layer 420 formed on the semiconductor substrate 400. And a gate electrode layer 440 formed on the second insulating film 430 and the second insulating film 430.
  • the first insulating layer 410 blocks the charges trapped in the charge trap layer 420 from leaking to the substrate 400.
  • the first insulating film 410 may be formed of a silicon oxide film (SiO 2 ) as an oxide film formed to a thickness of several nm through a thermal oxidation process or a known thin film deposition process. In the preferred embodiment of the present invention, the first insulating layer 410 is formed to a thickness of 10 to 100 nm to prevent the charges trapped in the charge trapping layer 420 from leaking to the substrate 400.
  • the charge trapping layer 420 captures the electric charge flowing in from the gate electrode layer 440 through the second insulating layer 430 and performs a program.
  • the charge trap layer 420 may be formed of a nanocrystal material or a silicon nitride film, as well as a material having a high-k dielectric constant (high-k) higher than that of SIO2, and an amorphous polysilicon material. have.
  • the charge trap layer 420 may be formed of a metal such as tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium, and iridium, a mixture thereof, or an alloy thereof.
  • the charge trapping layer 420 may be formed of silicon, germanium, a mixture of silicon and germanium, a group III-V compound (combination of group Al, Ga, In and group P, As, and Sb) or group II-VI. It may be formed of a semiconductor material such as a compound (a combination of Zn, Cd, Hg of group II and O, S, Se, Te of group VI).
  • the charge trapping layer 420 may be formed of an insulator having a high trapping density against charges such as aluminum oxide (Al 2 O 3), hafnium oxide (HfO), hafnium aluminum oxide (HfAlO), and hafnium silicon oxide (HfSiO). have.
  • the second insulating layer 430 is formed of a threshold voltage switching material.
  • Threshold voltage switching material is a property of maintaining a high resistance state in a normal state, but is changed to a low resistance state only when a voltage higher than a threshold voltage inherent to the threshold voltage switching material is applied, and is reduced back to a high resistance state when the applied voltage is removed. Refers to a substance having
  • the second insulating layer 430 blocks the transfer of charge between the gate electrode layer 440 and the charge trapping layer 420 in a high resistance state where no voltage is applied, and in the low resistance state where a voltage greater than or equal to a threshold voltage is applied to the second insulating layer 430. It is possible to transfer the charge between the 440 and the charge trap layer 420.
  • the gate electrode layer 440 is generally formed of a material that can be used as an electrode in a semiconductor device.
  • FIG. 2 is a graph illustrating the voltage-current relationship of the threshold voltage switching material constituting the second insulating layer 430 of the present invention. The threshold voltage switching material of the present invention is further described with reference to FIG. 2.
  • the threshold voltage switching material for forming the second insulating layer 430 of the present invention maintains a high resistance state in a normal state, such as a chalcogenide-based material such as AlAsTe, SiGeAsTe, GeSeTe, and V 2 O 5 material. It refers to a material that changes to a low resistance state only while a voltage above a threshold voltage inherent to the material is applied, and changes to a high resistance state when the applied voltage is removed.
  • a chalcogenide-based material such as AlAsTe, SiGeAsTe, GeSeTe, and V 2 O 5 material. It refers to a material that changes to a low resistance state only while a voltage above a threshold voltage inherent to the material is applied, and changes to a high resistance state when the applied voltage is removed.
  • the threshold voltage switching material becomes a low resistance state in which a high current flows while a voltage higher than the threshold voltage Vth is applied, and when the applied voltage is removed, the current flows along the VI curve. It is drastically reduced and reduced to a high resistance state.
  • 3A and 3B are diagrams illustrating a method of performing a program and a method of removing a program state in a nonvolatile memory device of the present invention, respectively.
  • a voltage pulse ( ⁇ V) equal to or higher than the threshold voltage inherent to the second insulating layer 430 is provided.
  • ⁇ V the voltage pulse
  • the voltage pulse is interrupted to reduce the second insulating film 430 to a high resistance state, so that the charges captured in the charge capture layer 420 pass through the gate insulating film 430.
  • the program is executed by not leaking to 440.
  • a voltage pulse (+ V) having a polarity opposite to that of programming and having a voltage greater than a threshold voltage is applied to the gate electrode layer 440 again.
  • the charges trapped in the charge trapping layer 420 flows out through the second insulating film 430 to the gate electrode layer 440, the voltage pulse applied again It removes and reduces the state of the 2nd insulating film 430 to a high resistance state.
  • FIGS. 4A to 4C illustrate a method of manufacturing a nonvolatile memory device according to an exemplary embodiment of the present invention. A method of manufacturing a nonvolatile memory device of the present invention will be described with reference to FIGS. 4A to 4C.
  • the first insulating layer 410, the charge trapping layer 420, the second insulating layer 430, and the gate electrode layer 440 are sequentially formed on the semiconductor substrate 400.
  • the first insulating film 410 may be formed with a thickness of 10 nm to 100 nm as an oxide film such as a silicon oxide film (SiO 2) through a thermal oxidation process or a known thin film deposition process.
  • an oxide film such as a silicon oxide film (SiO 2) through a thermal oxidation process or a known thin film deposition process.
  • the charge trap layer 420 is formed to a thickness of 50 nm to 1000 nm.
  • the charge trapping layer 420 may be formed of a nanocrystal material, a silicon nitride film, or the like, as well as a material having a high-k dielectric constant higher than that of SiO 2, and an amorphous polysilicon material. It may be formed of any one of the insulators having a high trapping density for the charge.
  • the second insulating layer 430 is formed to a thickness of 10 to 100 nm using a chalcogenide material such as AlAsTe, SiGeAsTe, GeSeTe, and a threshold voltage switching material such as a V 2 O 5 material. Since the threshold voltage switching material has been described above, a detailed description thereof will be omitted.
  • the hard mask film pattern 500 is formed in the region where the memory layer is to be formed, and the semiconductor substrate 400 is exposed using the hard mask film as an etching mask.
  • the gate electrode layer 440, the second insulating layer 430, the charge trapping layer 420, and the first insulating layer 410 are etched until the gate electrode layer 440 is disposed.
  • the separation distance between the source region 600 and the drain region 700 is several tens to several hundred nm, and thus the width of the memory layer located between the source region 600 and the drain region 700 is several tens to several hundred nm. Becomes Therefore, the length of the hard mask film patterns 500 is also determined according to the width of the memory layer.
  • an ion implantation process is performed to form the source region 600 and the drain region 700 on the semiconductor substrate 400 on both sides of the memory layer, and the mask layer pattern 500. Is removed to complete the nonvolatile memory device.
  • the thickness and the like can of course vary depending on the manufacturing situation.

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법을 개시한다. 본 발명은 종래의 SONOS 구조의 비휘발성 메모리 소자의 블로킹 절연막을, 평상시에 고저항 상태를 유지하다가 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되고 인가되는 전압을 제거하면 다시 고저항 상태로 환원되는 문턱전압 스위칭 물질로 대체하고, 게이트 전극층에 문턱 전압 이상의 전압 펄스를 인가하여, 게이트 전극층으로부터 문턱전압 스위칭 물질로 이루어진 절연막을 통해서 전하 포획층으로 전하를 주입하여 프로그램을 수행한다. 따라서, 본 발명의 비휘발성 메모리 소자는 프로그램시에 터널링을 이용하지 않을뿐만 아니라, 문턱전압 스위칭 물질의 저항 상태를 저저항 상태로 변환하여 프로그램을 수행한 후, 전하 포획층에 포획된 전하를 유지하기 위해서, 문턱전압 스위칭 물질의 저항 상태를 다시 고저항 상태로 변환하기 위한 별도의 전압 펄스를 인가하지 않아도 되므로, 종래의 SONOS 구조의 비휘발성 메모리 소자에 비해서 신속한 프로그램이 가능하다. 또한, 본 발명의 비휘발성 메모리 소자는 프로그램시에 터널링 방식을 이용하지 않으므로, 전하 포획층과 기판 사이의 절연막을 두께를 충분히 두껍게 형성하여 10년 이상의 데이터 보유 특성을 확보할 수 있으므로, 기존의 SONOS 구조의 비휘발성 메모리 소자에 비하여 신뢰성이 높다.

Description

문턱전압 스위칭 물질을 이용한 비휘발성 메모리 소자 및 그 제조 방법
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 스마트폰 등의 휴대정보 기기의 수용가 급격히 증가하면서, 초고집적(테라비트급), 초소형, 초고속, 고신뢰성을 확보할 수 있는 나노 크기의 비휘발성 메모리(Non-volatile Memory; NVM) 소자 개발이 요구되고 있다.
그러나, 비휘발성 메모리 소자의 소형화 및 집적화에 따라서, 누설전류에 의한 데이터 보존 능력 저하, 높은 동작 전압에 의한 전력소비 측면에서 취약하다는 문제점이 대두되고 있다.
그래서, 기존 공정과 호환이 가능하면서 고성능의 메모리 특성이 가능한 SONOS (polySilicon-Oxide-Nitride-Oxide-Silicon) 메모리 소자가 차세대 비휘발성 메모리 소자로서 현실적인 대안이 되고 있는 실정이다. 그러나, SONOS 메모리 소자 또한 다음과 같은 단점을 가진다.
첫째로, 단일층의 실리콘 산화막으로 구성된 터널링 절연막은 동작 속도의 향상을 위해 그 두께를 감소시킬 경우 직접 터널링 (direct tunneling) 현상과 전기적 스트레스에 의한 누설 전류 (stress induced leakage current) 현상이 증가되어 비휘발성 메모리가 가져야 할 10년 이상의 데이터 보존 특성을 확보할 수 없다. 한편, 실리콘 산화막의 두께가 증가될 경우에는 10년 이상의 데이터 보존 특성을 확보할 수 있지만, 동작 속도의 열화와 높은 전압이 요구되는 문제가 있다.
두 번째로, 실리콘 산화막으로 이루어진 블로킹 절연막을 통한 소거 동작시, 소거 전압이 커짐에 따라, 게이트로부터 질화막의 전자의 주입이 발생하여 소거가 완벽히 되지 않는 문제점이 있다.
결과적으로, 종래의 SONOS 구조의 비휘발성 메모리 소자는, 프로그램 속도를 향상시키기 위해서 프로그램 전압을 증가시키면 전력 소모가 많아지고 터널링 산화막 내부의 결함이 증가되는 문제점이 존재하고, 프로그램 전압을 일정하게 유지하면서 프로그램 속도를 향상시키기 위해서 터널링 산화막의 두께를 감소시키면 누설 전류가 발생하여 비휘발성 메모리 소자의 신뢰성을 확보할 수 없는 문제점이 존재하므로, 데이터 보존의 신뢰성을 확보하면서도 저전력으로 프로그램 속도를 향상시키는 것은 불가능하였다.
본 발명의 해결하고자 하는 과제는, 저전력으로 프로그램 속도를 향상시킴과 동시에 데이터 보존의 신뢰성을 확보할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판; 상기 기판위에 형성된 제 1 절연막; 상기 제 1 절연막 위에 형성된 전하 포획층; 상기 전하 포획층 위에 형성되고, 인가되는 전압 펄스에 따라서 저저항 상태및 고저항 상태 간에 변화되는 제 2 절연막; 및 상기 제 2 절연막 위에 형성되어 상기 제 2 절연막으로 전압 펄스를 인가하는 게이트 전극층을 포함한다.
또한, 상기 제 2 절연막은 전압이 인가되지 않은 상태에서는 고저항 상태를 유지하고, 상기 제 2 절연막을 형성하는 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되는 문턱전압 스위칭 물질로 형성되는 것이 바람직하다.
또한, 상기 문턱전압 스위칭 물질은 칼코지나이드(chalcogenide) 계열의 물질 또는 V2O5 일 수 있다.
또한, 상기 제 2 절연막은 프로그램을 수행하기 위한 상기 문턱전압 이상의 전압 펄스가 인가되는 동안에만 저저항 상태로 유지되어 게이트 전극층으로부터 유입되는 전하를 전하 포획층으로 통과시킴으로써 프로그램을 수행할 수 있다.
또한, 상기 제 2 절연막은 고저항 상태에서 상기 전하 포획층에 포획된 전하들이 상기 게이트 전극층으로 유출되는 것을 차단할 수 있다.
또한, 상기 전하 포획층은 상기 제 2 절연막으로부터 유입된 전하를 포획함으로써 프로그램을 수행할 수 있다.
또한, 상기 기판의 상기 제 1 절연막의 양측에는 소오스 영역 및 드레인 영역이 각각 형성될 수 있다.
또한, 상기 비휘발성 메모리 소자는, 상기 게이트 전극층에 상기 제 2 절연막을 형성하는 물질에 고유한 문턱 전압 이상의 크기를 갖는 음의 전압 펄스가 인가되면, 상기 게이트 전극층으로부터 전자가 저저항 상태로 변화된 상기 제 2 절연막을 통과해서 상기 전하 포획층에 유입된 후 상기 전하 포획층에 포획되며, 상기 전압 펄스의 인가가 종료되면 상기 제 2 절연막이 고저항 상태로 변화되어 프로그램 상태가 유지될 수 있다.
한편, 상술한 과제를 해결하기 위한 본 발명의 바람직한 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, (a) 기판위에 제 1 절연막을 형성하는 단계;
(b) 상기 제 1 절연막 위에 전하 포획층을 형성하는 단계; (c) 상기 전하 포획층 위에 인가되는 전압 펄스에 따라서 저저항 상태및 고저항 상태 간에 변화되는 제 2 절연막을 형성하는 단계; 및 (d) 상기 제 2 절연막 위에 상기 제 2 절연막으로 전압 펄스를 인가하는 게이트 전극층을 형성하는 단계를 포함한다.
또한, 상기 (c) 단계에서, 상기 제 2 절연막은 전압이 인가되지 않은 상태에서는 고저항 상태를 유지하고, 상기 제 2 절연막을 형성하는 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되는 문턱전압 스위칭 물질로 형성될 수 있다.
또한, 상기 문턱전압 스위칭 물질은 칼코지나이드(chalcogenide) 계열의 물질 또는 V2O5 일 수 있다.
또한, 상기 제 2 절연막은 프로그램을 수행하기 위한 상기 문턱전압 이상의 전압 펄스가 인가되는 동안에만 저저항 상태로 유지되어 게이트 전극층으로부터 유입되는 전하를 전하 포획층으로 통과시킴으로써 프로그램을 수행할 수 있다.
또한, 상기 제 2 절연막은 고저항 상태에서 상기 전하 포획층에 포획된 전하들이 상기 게이트 전극층으로 유출되는 것을 차단할 수 있다.
또한, 비휘발성 메모리 소자 제조 방법은, 상기 기판의 상기 제 1 절연막의 양측에는 소오스 영역 및 드레인 영역이 각각 형성하는 단계를 더 포함할 수 있다.
본 발명은 종래의 SONOS 구조의 비휘발성 메모리 소자의 블로킹 절연막을, 평상시에 고저항 상태를 유지하다가 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되고 인가되는 전압을 제거하면 다시 고저항 상태로 환원되는 문턱전압 스위칭 물질로 대체하고, 게이트 전극층에 문턱 전압 이상의 전압 펄스를 인가하여, 게이트 전극층으로부터 문턱전압 스위칭 물질로 이루어진 절연막을 통해서 전하 포획층으로 전하를 주입하여 프로그램을 수행한다.
따라서, 본 발명의 비휘발성 메모리 소자는 프로그램시에 터널링을 이용하지 않을뿐만 아니라, 문턱전압 스위칭 물질의 저항 상태를 저저항 상태로 변환하여 프로그램을 수행한 후, 전하 포획층에 포획된 전하를 유지하기 위해서, 문턱전압 스위칭 물질의 저항 상태를 다시 고저항 상태로 변환하기 위한 별도의 전압 펄스를 인가하지 않아도 되므로, 종래의 SONOS 구조의 비휘발성 메모리 소자에 비해서 신속한 프로그램이 가능하다.
또한, 본 발명의 비휘발성 메모리 소자는 프로그램시에 터널링 방식을 이용하지 않으므로, 전하 포획층과 기판 사이의 절연막을 두께를 충분히 두껍게 형성하여 10년 이상의 데이터 보유 특성을 확보할 수 있으므로, 기존의 SONOS 구조의 비휘발성 메모리 소자에 비하여 신뢰성이 높다.
도 1 은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조를 도시하는 도면이다.
도 2는 본 발명의 제 2 절연막을 구성하는 문턱전압 스위칭 물질의 전압-전류 관계를 도시한 그래프이다.
도 3a 및 도 3b는 각각 본 발명의 비휘발성 메모리 소자에서 프로그램을 수행하는 방법 및 프로그램 상태를 제거하는 방법을 설명하는 도면이다.
도 4a 내지 도 4c는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 제조하는 방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1 은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조를 도시하는 도면이다.
도 1을 참조하여, 본 발명의 비휘발성 메모리 소자의 구성을 설명하면, 먼저, 반도체 기판(400)위에 메모리층이 형성되어 있고, 메모리층의 양측의 반도체 기판(400)에 소오스 영역(600) 및 드레인 영역(700)이 형성되어 있다.
한편, 반도체 기판(400)위에 형성된 메모리층은 반도체 기판(400)위에 형성된 제 1 절연막(410), 제 1 절연막(410) 위에 형성된 전하 포획층(420), 전하 포획층(420) 위에 형성된 제 2 절연막(430) 및 제 2 절연막(430) 위에 형성된 게이트 전극층(440)을 포함하여 구성된다.
제 1 절연막(410)은 전하 포획층(420)에 포획된 전하들이 기판(400)으로 유출되는 것을 차단한다. 제 1 절연막(410)은 열산화공정 또는 공지의 박막증착 공정을 통해서 수 nm 의 두께로 형성된 산화막으로서 실리콘 산화막(SiO2) 등으로 형성될 수 있다. 본 발명의 바람직한 실시예에서는 전하 포획층(420)에 포획된 전하들이 기판(400)으로 유출되는 것을 방지하기 위해서 10 내지 100 nm 의 두께로 제 1 절연막(410)을 형성하였다.
전하 포획층(420)은 게이트 전극층(440)으로부터 제 2 절연막(430)을 통해서 유입되는 전하를 내부에 포획하여 프로그램을 수행한다. 전하 포획층(420)은 나노크리스탈 물질 또는 실리콘 질화막으로 형성될 수 있을 뿐만 아니라, SIO2보다 유전상수가 높은 고유전 상수(high-k)를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다.
또한, 전하 포획층(420)은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐 등의 금속이나, 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. 또한, 전하 포획층(420)은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물(Ⅲ족의 Al, Ga, In 과 Ⅴ족의 P, As, Sb와의 조합) 또는 Ⅱ-Ⅵ족 화합물(Ⅱ족의 Zn, Cd, Hg와 Ⅵ족의 O, S, Se, Te의 조합) 등의 반도체 재료로 형성될 수도 있다. 또한, 전하 포획층(420)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하퓨늄실리콘산화막(HfSiO) 등과 같은 전하에 대한 포획 밀도가 높은 절연체로도 형성될 수 있다.
한편, 제 2 절연막(430)은 문턱전압 스위칭 물질로 형성된다. 문턱전압 스위칭 물질이란, 평상시에 고저항 상태를 유지하다가 문턱전압 스위칭 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되고, 인가 전압이 제거되면 다시 고저항 상태로 환원되는 성질을 갖는 물질을 말한다.
제 2 절연막(430)은 전압이 인가되지 않은 고저항 상태에서는 게이트 전극층(440)과 전하 포획층(420)간의 전하의 이동을 차단하다가, 문턱 전압 이상의 전압이 인가된 저저항 상태에서는 게이트 전극층(440)과 전하 포획층(420)간의 전하의 이동이 가능하도록 한다.
한편, 게이트 전극층(440)은 일반적으로 반도체 소자에서 전극으로 이용될 수 있는 물질로 형성된다.
도 2는 본 발명의 제 2 절연막(430)을 구성하는 문턱전압 스위칭 물질의 전압-전류 관계를 도시한 그래프이다. 도 2를 더 참조하여 본 발명의 문턱전압 스위칭 물질을 설명한다.
본 발명의 제 2 절연막(430)을 형성하는 문턱전압 스위칭 물질은 AlAsTe, SiGeAsTe, GeSeTe 등과 같은 칼코지나이드(chalcogenide) 계열의 물질 및 V2O5 물질과 같이, 평상시에는 고저항 상태를 유지하다가 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되고, 인가된 전압이 제거되면 다시 고저항 상태로 변화되는 물질을 의미한다.
도 2에 도시된 바와 같이, 문턱전압 스위칭 물질은 문턱전압(Vth)보다 높은 전압이 인가되는 동안에는 높은 전류가 흐르는 저저항 상태가 되고, 인가되던 전압을 제거하면, 도시된 V-I 커브를 따라서 전류가 급격하게 감소되어 고저항 상태로 환원된다.
도 3a 및 도 3b는 본 발명의 비휘발성 메모리 소자에서 프로그램을 수행하는 방법 및 프로그램 상태를 제거하는 방법을 각각 설명하는 도면이다.
먼저, 도 3a 를 참조하면, 본 발명의 바람직한 실시예에서는, 소오스 영역(600) 및 드레인 영역(700)이 접지인 상태에서, 제 2 절연막(430)에 고유한 문턱전압 이상의 전압 펄스(-V)를 게이트 전극층(440)에 인가하여, 고저항 상태의 제 2 절연막(430)을 저저항 상태로 변화시킨 후, 게이트 전극층(440)으로부터 전하 포획층(420)으로 전하를 주입하여 전하들을 전하 포획층(420)에 포획시킨 후, 전압 펄스를 중단함으로써 제 2 절연막(430)을 다시 고저항 상태로 환원시켜 전하 포획층(420)에 포획된 전하들이 제 2 절연막(430)을 통해서 게이트 전극층(440)으로 유출되지 않도록 함으로써 프로그램을 수행한다.
또한, 도 3b를 참조하면, 도 3a에서 프로그램된 상태를 소거하기 위해서는, 다시 게이트 전극층(440)에 프로그램시와 극성이 반대이고, 전압의 크기가 문턱전압보다 큰 전압 펄스(+V)를 인가하여 제 2 절연막(430)을 저저항 상태로 변화시킨 후, 전하 포획층(420)에 포획된 전하들을 제 2 절연막(430)을 통해서 게이트 전극층(440)으로 유출시키고, 다시 인가된 전압 펄스를 제거하여 제 2 절연막(430)의 상태를 고저항 상태로 환원시킨다.
도 4a 내지 도 4c는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 제조하는 방법을 설명하는 도면이다. 도 4a 내지 도 4c를 참조하여 본 발명의 비휘발성 메모리 소자 제조 방법을 설명한다.
먼저, 도 4a를 참조하면, 반도체 기판(400)위에 제 1 절연막(410), 전하 포획층(420), 제 2 절연막(430) 및 게이트 전극층(440)을 순차적으로 형성한다.
제 1 절연막(410)은 제 1 절연막(410)은 열산화 공정 또는 공지의 박막증착 공정을 통해서 실리콘 산화막(SiO2)과 같은 산화막으로 10 nm 내지 100 nm 의 두께로 형성될 수 있다.
전하 포획층(420)은 50 nm 내지 1000 nm 의 두께로 형성된다. 전하 포획층(420)은 상술한 바와 같이, 나노크리스탈 물질 또는 실리콘 질화막 등으로 형성될 수 있을 뿐만 아니라, SiO2보다 유전상수가 높은 고유전 상수(high-k)를 갖는 물질, 및 비정질 폴리 실리콘 물질과 같은 전하에 대한 포획 밀도가 높은 절연체들 중 어느 하나로 형성될 수 있다.
제 2 절연막(430)은 AlAsTe, SiGeAsTe, GeSeTe 등과 같은 칼코지나이드(chalcogenide) 물질 및 V2O5 물질과 같은 문턱전압 스위칭 물질을 이용하여, 10 내지 100 nm 의 두께로 형성된다. 문턱전압 스위칭 물질에 대해서는 전술하였으므로 자세한 설명은 생략한다.
게이트 전극층(440)이 형성된 후, 도 4b 에 도시된 바와 같이, 메모리층을 형성할 영역에 하드 마스크막 패턴(500)을 형성하고, 하드 마스크막을 식각 마스크로 이용하여 반도체 기판(400)이 드러날때까지 게이트 전극층(440), 제 2 절연막(430), 전하 포획층(420), 제 1 절연막(410)을 식각한다.
본 발명에서, 소오스 영역(600)과 드레인 영역(700) 사이의 이격 거리는 수십 내지 수백 nm 이고, 이에 따라서 소오스 영역(600)과 드레인 영역(700) 사이에 위치하는 메모리층의 폭도 수십 내지 수백 nm 가 된다. 따라서, 하드 마스크막 패턴(500)들의 길이도 메모리 층의 폭에 따라서 결정된다.
그 후, 도 4c 에 도시된 바와 같이, 이온 주입 공정을 실시하여 메모리층의 양측면의 반도체 기판(400)상에 소오스 영역(600) 및 드레인 영역(700)을 형성하고, 마스크막 패턴(500)을 제거하여 비휘발성 메모리 소자를 완성한다.
상술한 본 발명의 비휘발성 메모리 소자의 제조 방법에서, 두께 등은 제조 상황에 따라서 변화될 수 있음은 물론이다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (14)

  1. 기판;
    상기 기판위에 형성된 제 1 절연막;
    상기 제 1 절연막 위에 형성된 전하 포획층;
    상기 전하 포획층 위에 형성되고, 인가되는 전압 펄스에 따라서 저저항 상태및 고저항 상태 간에 변화되는 제 2 절연막; 및
    상기 제 2 절연막 위에 형성되어 상기 제 2 절연막으로 전압 펄스를 인가하는 게이트 전극층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 2 절연막은 전압이 인가되지 않은 상태에서는 고저항 상태를 유지하고, 상기 제 2 절연막을 형성하는 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되는 문턱전압 스위칭 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 문턱전압 스위칭 물질은 칼코지나이드(chalcogenide) 계열의 물질 또는 V2O5인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제 2 절연막은 프로그램을 수행하기 위한 상기 문턱전압 이상의 전압 펄스가 인가되는 동안에만 저저항 상태로 유지되어 게이트 전극층으로부터 유입되는 전하를 전하 포획층으로 통과시킴으로써 프로그램을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    상기 제 2 절연막은 고저항 상태에서 상기 전하 포획층에 포획된 전하들이 상기 게이트 전극층으로 유출되는 것을 차단하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전하 포획층은 상기 제 2 절연막으로부터 유입된 전하를 포획함으로써 프로그램을 수행하는 하는 것을 특징으로 하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판의 상기 제 1 절연막의 양측에는 소오스 영역 및 드레인 영역이 각각 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 7 항에 있어서, 상기 비휘발성 메모리 소자는
    상기 게이트 전극층에 상기 제 2 절연막을 형성하는 물질에 고유한 문턱 전압 이상의 크기를 갖는 음의 전압 펄스가 인가되면, 상기 게이트 전극층으로부터 전자가 저저항 상태로 변화된 상기 제 2 절연막을 통과해서 상기 전하 포획층에 유입된 후 상기 전하 포획층에 포획되며, 상기 전압 펄스의 인가가 종료되면 상기 제 2 절연막이 고저항 상태로 변화되어 프로그램 상태가 유지되는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. (a) 기판위에 제 1 절연막을 형성하는 단계;
    (b) 상기 제 1 절연막 위에 전하 포획층을 형성하는 단계;
    (c) 상기 전하 포획층 위에 인가되는 전압 펄스에 따라서 저저항 상태및 고저항 상태 간에 변화되는 제 2 절연막을 형성하는 단계; 및
    (d) 상기 제 2 절연막 위에 상기 제 2 절연막으로 전압 펄스를 인가하는 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  10. 제 9 항에 있어서, 상기 (c) 단계에서
    상기 제 2 절연막은 전압이 인가되지 않은 상태에서는 고저항 상태를 유지하고, 상기 제 2 절연막을 형성하는 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되는 문턱전압 스위칭 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 문턱전압 스위칭 물질은 칼코지나이드(chalcogenide) 계열의 물질 또는 V2O5인 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 2 절연막은 프로그램을 수행하기 위한 상기 문턱전압 이상의 전압 펄스가 인가되는 동안에만 저저항 상태로 유지되어 게이트 전극층으로부터 유입되는 전하를 전하 포획층으로 통과시킴으로써 프로그램을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 2 절연막은 고저항 상태에서 상기 전하 포획층에 포획된 전하들이 상기 게이트 전극층으로 유출되는 것을 차단하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 기판의 상기 제 1 절연막의 양측에는 소오스 영역 및 드레인 영역이 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
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