WO2010076926A1 - 멀티 비트 플래시 메모리 및 이를 제조하기 위한 방법 - Google Patents

멀티 비트 플래시 메모리 및 이를 제조하기 위한 방법 Download PDF

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WO2010076926A1
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dielectric layer
tunneling dielectric
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김태환
곽계달
김현주
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한양대학교 산학협력단
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation

Definitions

  • the present invention relates to a flash memory, and more particularly to a two-bit flash memory having a tunneling oxide film having a different thickness and a method of manufacturing the same.
  • Flash memory is a representative non-volatile memory has the characteristic that the stored information is not deleted even if the power is removed.
  • a typical flash memory has two gate layers in one cell transistor, and takes an operation of storing data by changing a threshold voltage of the cell transistor.
  • the flash memory does not require a physical capacitor, such as DRAM, and performs a program or erase operation through an operation of storing or removing charges in a floating gate, which is advantageous in terms of high integration and large capacity.
  • the cell transistor has a sequential stacked structure of a tunneling dielectric film, a floating gate, an inter-gate dielectric film, and a control gate for a program or erase operation.
  • a representative phenomenon is the short channel effect, which refers to a phenomenon in which the source and the drain are physically close so that the gate cannot control the movement of the carrier in the channel. Such a short channel effect prevents the transistor from functioning as a switch and becomes a factor that prevents a large capacity and high integration.
  • the multilevel device is a technique for setting a plurality of threshold voltages by adjusting the amount of electrons trapped in the floating gate, and implementing a multi-bit through the set threshold voltages.
  • this technique also has a limitation in accurately controlling the amount of electrons trapped in the floating gate, and exposes a problem in sensing the amount of current flowing through the channel according to the change of the minute threshold voltage.
  • the electric charges trapped in adjacent floating gates having the same height have an electrical effect, and the reliability of securing the threshold voltage is inferior. A problem arises.
  • a first object of the present invention for solving the above problems is to provide a multi-bit flash memory having tunneling oxide films of different thicknesses.
  • a second object of the present invention is to provide a method of manufacturing a multi-bit flash memory used for achieving the first object.
  • the present invention for achieving the first object, a source formed on the substrate, doped with n +; A drain formed at a position opposite the source and doped with n +; And a gate structure having at least two gates and having a tunneling dielectric layer having a different thickness.
  • the present invention for achieving the second object, forming a tunneling dielectric film having a first thickness on a substrate; Partially etching the tunneling dielectric layer so that the tunneling dielectric layer in the region where the first gate is formed has a second thickness thinner than the first thickness; Forming a floating gate on top of the partially etched tunneling dielectric layer; Forming an inter-gate dielectric layer on the floating gate; Forming a control gate on the inter-gate dielectric layer; Exposing the surface of the substrate in a region where the separator is formed through partial etching; And filling the exposed substrate surface to form the separator, and forming a first gate and a second gate partitioned by the separator.
  • the present invention described above two bits of data are stored through one gate structure.
  • the short channel phenomenon caused by the cell transistor can be prevented. That is, as the length between the source and the drain is shortened, a phenomenon in which on / off control of the channel through the gate becomes impossible can be prevented. This is because in the present invention, while applying a read voltage to one gate, a pass voltage is applied to adjacent gates to increase the actual channel length.
  • At least two separate gates are formed of one gate structure, and the floating gates of each gate are set to have different heights. Therefore, the coupling capacitance caused by the charges collected at the interface between the floating gate and the tunneling dielectric film is reduced. That is, the electrical effects induced by adjacent floating gates other than the floating gate where the tunneled charge is programmed can be reduced.
  • FIG. 1 is a cross-sectional view showing a multi-bit flash memory according to a preferred embodiment of the present invention.
  • FIG. 2 to 5 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 1.
  • FIG. 1 is a cross-sectional view showing a multi-bit flash memory according to a preferred embodiment of the present invention.
  • a gate structure 300 is provided on a substrate 100, and a source 200 and a drain 210 are provided on both sides of the gate structure 300.
  • Source 200 and drain 210 are regions heavily doped with n +.
  • the gate structure 300 is composed of two gates 310 and 330 and a blocking film 350 partitioning therebetween.
  • the first gate 310 has a height lower than that of the second gate 330. This is because the thickness of the tunneling dielectric layer 311 provided in the first gate 310 is smaller than the thickness of the tunneling dielectric layer 331 provided in the second gate 330.
  • the first gate 310 is formed in an area adjacent to the source 200.
  • the first gate 310 has a first tunneling dielectric layer 311, a first floating gate 313, a first inter-gate dielectric layer 315, and a first control gate 317.
  • the first tunneling dielectric layer 311 may be formed of a silicon oxide layer.
  • a first floating gate 313 is provided on the first tunneling dielectric layer 311.
  • the first floating gate 313 is preferably made of silicon nitride.
  • the first inter-gate dielectric film 315 is made of silicon oxide or metal oxide.
  • the metal oxide may be at least one selected from the group consisting of hafnium oxide, titanium oxide, yttrium oxide, aluminum oxide, tantalum oxide, and zirconium oxide to realize high dielectric constant, and nitrogen or silicon may be selected from any one of these groups. It may be added, it may be a composite film of these.
  • the first control gate 317 is provided on the first inter-gate dielectric layer 315.
  • Polycrystalline silicon, metal, conductive metal nitride, or conductive oxide may be used as the first control gate 317.
  • the first control gate 317 is formed of polycrystalline silicon.
  • the second gate 330 is provided at a portion that is divided by the blocking layer 350 and faces the first gate 310.
  • the stack forming the second gate 330 is similar to the first gate 310.
  • the second gate 330 includes a second tunneling dielectric layer 331, a second floating gate 333, a second inter-gate dielectric layer 335, and a second control gate 337.
  • Each film quality has the same composition as the film quality disclosed in the first gate 310.
  • the second tunneling dielectric layer 331 is formed thicker than the first tunneling dielectric layer 311.
  • a blocking layer 350 is provided between the first gate 310 and the second gate 330.
  • the blocking layer 350 is formed between the first gate 310 and the second gate 330 and is formed of a non-conductive material. Any non-conductive material may be composed of the blocking film 350, but in the present embodiment, the blocking film 350 is formed of porous silica having a low dielectric constant.
  • the substrate 100 is disclosed as a general silicon single crystal substrate in FIG. 1, but a substrate formed through epitaxial growth on an oxide film may be used according to the embodiment.
  • FIG. 2 to 5 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 1.
  • a tunneling dielectric layer 321 is formed on the substrate 100.
  • the tunneling dielectric layer 321 is formed to have a first thickness t1.
  • the tunneling dielectric layer 321 is formed using a thermal oxidation process.
  • a photoresist is applied over the tunneling dielectric layer 321, and the photoresist is patterned using a conventional lithography process.
  • the region where the first gate 310 of FIG. 1 is formed is opened by patterning the photoresist.
  • etching is performed using the patterned photoresist as an etching mask.
  • the etching may be performed wet or dry, it is preferable that the dry etching is performed.
  • a portion of the tunneling dielectric layer 321 having the first thickness t1 is formed to have a second thickness t2. That is, the tunneling dielectric layer 321 is formed with a step so as to have a different thickness.
  • the floating gate 323, the inter-gate dielectric layer 325, and the control gate 327 are sequentially formed on the tunneling dielectric layer 321 having the step difference.
  • a photoresist is applied on the structure of FIG. 4, and a region in which the blocking film 350 is formed is opened using a conventional lithography process. Subsequently, an etching process is performed using the photoresist pattern in which the region where the blocking film 350 is formed is opened as an etching mask. The etching process proceeds until the surface of the lower substrate 100 is exposed.
  • the photoresist pattern is removed, and an insulating material is embedded in the hole formed by etching to form the blocking film 350.
  • first gate 310 and the second gate 330 are etched, and an ion implantation process is performed using the remaining first gate 310 and the second gate 330 as a mask to source and drain. Form an area.
  • the flash memory formed according to the above process has the structure shown in FIG.
  • the following describes the program, erase and read operations of the flash memory shown in FIG. This is a description of the method of using the flash memory disclosed in the present invention.
  • the program operation is an operation of trapping electrons in the substrate region under the gate structure to the first floating gate 313 or the second floating gate 333. Since the thickness of the first tunneling dielectric layer 311 is smaller than the thickness of the second tunneling dielectric layer 331, the first tunneling dielectric layer 311 is applied to the first floating gate 313 even when the same program voltage is applied through the control gates 317 and 337. The voltage is lower than the voltage applied to the second floating gate 333. Accordingly, the first gate 310 forms a relatively low electric field in the channel region, which means that the amount of charge trapped at the interface of the first floating gate 313 is lower than the amount of charge trapped at the interface of the second floating gate 333. You have a sheep. Therefore, when the two gates 310 and 330 are programmed by the same program voltage, the first gate 310 has a lower threshold voltage than the second gate 330.
  • the erase operation is an operation of applying an erase voltage to the first control gate 317 and the second control gate 337.
  • the charge trapped by the first floating gate 313 and the second floating gate 333 moves to the channel region.
  • the charge trapped by the first floating gate 313 or the second floating gate 333 moves to the channel region across the first tunneling dielectric layer 311 or the second tunneling dielectric layer 331.
  • a threshold voltage lower than the threshold voltage of the programmed state is maintained.
  • the read operation starts with selecting one of two gates to apply a read voltage and applying a pass voltage to the other gate.
  • the read voltage is set to a voltage between two threshold voltages set at the selected gate, and the pass voltage applied to the other gate is set to a voltage equal to or greater than the set two threshold voltages.
  • the read voltage applied to the first gate 310 is a threshold voltage during an erase operation of the first gate 310 and a program of the first gate 310. It is set between threshold voltages of time.
  • a pass voltage is applied to the second gate 330. The pass voltage is set equal to or greater than the threshold voltage during the erase operation of the second gate 330 and the threshold voltage during the program operation of the second gate 330.
  • the charge of the channel is trapped at the interface of the first floating gate 313 or the second floating gate 333.
  • a coupling capacitance phenomenon may occur. This is further enhanced when the heights or thicknesses of the two floating gates 313 and 333 are the same. That is, the charge trapped in one floating gate has an electrical effect on the adjacent floating gate, and the charge that moves the tunneling dielectric film by the electric field causes a problem of recognizing the two floating gates as one floating gate. Therefore, the capacitance recognized by the charge increases, and even if the same program voltage is applied, a problem arises in that a small amount of charge is trapped at the interface. When a small amount of electric charge is trapped at the interface of the floating gate, a difference between the erase state and the threshold voltage becomes small, resulting in a problem of inferior reliability of data writing.
  • the position of the first floating gate 313 is configured differently from that of the second floating gate 333. That is, since the thickness of the first tunneling dielectric layer 311 is thinner than the thickness of the second tunneling dielectric layer 313, the first floating gate 313 is not located at the same position from the second floating gate 333 and the substrate 100. No, it is in a lower position. Therefore, when looking at the two floating gates 313 and 333 in the channel region, they are viewed as different floating gates, and the effect of the coupling capacitance is prevented.
  • the second tunneling dielectric layer may be disposed at the same position as the interface of the first floating gate 313 so that the charge trapped at the interface of the first floating gate 313 may not electrically affect the interface of the second floating gate 333.
  • 331 is arranged.
  • the interface of the first floating gate 313 is not positioned at the same height as the interface of the second floating gate 333, and the bulk of the first floating gate 313, the first inter-gate dielectric layer 315, or the first may be different.
  • the control gate 317 is located. Therefore, the coupling capacitance effect due to the charge trapped at the interface of the second floating gate 333 is prevented.

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Abstract

하나의 게이트 구조물에 구비된 적어도 2개의 게이트를 가진 플래시 메모리 및 이를 제조하는 방법이 개시된다. 각각의 게이트는 1비트의 데이터를 저장할 수 있으며, 하나의 셀 트랜지스터는 적어도 2비트의 정보를 저장할 수 있다. 또한, 각각의 터널링 유전막의 두께는 달리 설정되어, 프로그램 동작 시에 인접한 부유 게이트에 의한 전기적 영향은 최소화된다. 즉, 서로 다른 높이를 가지는 부유 게이트에 의해 특정의 부유 게이트를 통한 전하의 트랩동작은 인접한 부유 게이트에 의한 전자기적 영향을 배제한 채 수행할 수 있다.

Description

멀티 비트 플래시 메모리 및 이를 제조하기 위한 방법
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 서로 다른 두께를 가지는 터널링 산화막을 보유한 2 비트 플래시 메모리와 이를 제조하는 방법에 관한 것이다.
플래시 메모리는 대표적인 비휘발성 메모리로서 전원이 제거되더라도 저장된 정보가 삭제되지 아니하고 보존되는 특성을 가진다. 통상의 플래시 메모리는 하나의 셀 트랜지스터에 2개의 게이트층을 구비하고, 셀 트랜지스터의 문턱전압의 변경에 의해 데이터를 저장하는 동작을 취한다.
특히, 플래시 메모리는 DRAM과 같은 물리적인 커패시터를 요구하지 않고, 부유 게이트(floating gate)에 전하를 저장하거나 제거하는 동작을 통해 프로그램 또는 소거 동작을 수행하므로 고집적화 및 대용량화에 유리하다는 장점을 가진다. 프로그램 또는 소거 동작을 위해 셀 트랜지스터는 터널링 유전막, 부유 게이트, 게이트간 유전막 및 제어 게이트의 순차적인 적층구조를 가진다.
플래시 메모리의 크기는 소형화 및 고집적화에 대한 요구에 따라 기본 구조는 변하지 않는 상태에서 면적 또는 크기만이 비례 축소(scale-down)의 형태로 진행되어 왔다. 그러나, 이러한 비례 축소를 이용한 소자의 고집적화는 크기의 축소와 함께 트랜지스터가 가지는 소자 동작의 한계를 노출하고 있다. 대표적인 현상이 단채널 효과(Short Channel Effect)인데, 이는 소스와 드레인이 물리적으로 근접하여 게이트가 채널에서 반송자의 이동을 제어할 수 없는 현상을 지칭한다. 이러한 단채널 효과 등은 트랜지스터가 스위치로서 기능하는 것을 방해하며, 대용량화 고집적화를 가로막는 요소가 된다.
상술한 문제점을 해결하기 위해 플래시 메모리 분야에서는 하나의 셀 트랜지스터가 2비트 이상의 데이터를 저장하도록 하는 멀티레벨 소자에 관한 연구가 활발하다. 멀티레벨 소자라 함은 부유 게이트에 트랩되는 전자의 양을 조절하여 다수의 문턱전압을 설정하고, 설정된 문턱전압을 통해 멀티 비트를 구현하고자 하는 기술이다. 그러나, 이러한 기술도 부유 게이트에 트랩되는 전자의 양을 정확하게 조절하는데 한계가 있으며, 미세한 문턱전압의 변화에 따라 채널에 흐르는 전류의 양을 센싱하는데 문제점을 노출한다. 또한, 동일한 높이를 가지는 2개의 터널링 유전막으로 인해 하나의 부유 게이트에만 전하를 트랩한다 하더라도, 동일 높이로 구비되는 인접한 부유 게이트에 트랩된 전하가 전기적 영향을 미치게 되고, 문턱전압의 확보의 신뢰성이 떨어지는 문제가 발생한다.
상술한 문제를 해결하기 위한 본 발명의 제1 목적은 서로 다른 두께의 터널링 산화막을 가지는 멀티 비트 플래시 메모리를 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적의 달성을 위해 사용되는 멀티 비트 플래시 메모리의 제조방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 기판 상에 형성되고, n+로 도핑된 소스; 상기 소스와 대향하는 위치에 형성되고, n+로 도핑된 드레인; 및 적어도 2개의 게이트들을 가지고, 서로 다른 두께의 터널링 유전막을 가진 게이트 구조물을 포함하는 멀티 비트 플래시 메모리를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 기판 상에 제1 두께를 가진 터널링 유전막을 형성하는 단계; 상기 터널링 유전막을 부분 식각하여 제1 게이트가 형성되는 영역의 터널링 유전막이 상기 제1 두께보다 얇은 제2 두께를 가지도록 하는 단계; 상기 부분 식각된 터널링 유전막의 상부에 부유 게이트를 형성하는 단계; 상기 부유 게이트 상부에 게이트간 유전막을 형성하는 단계; 상기 게이트간 유전막 상부에 제어 게이트를 형성하는 단계; 부분 식각을 통해 분리막이 형성되는 영역의 상기 기판 표면을 노출시키는 단계; 및 상기 노출된 기판 표면을 매립하여 상기 분리막을 형성하고, 상기 분리막에 의해 구획되는 제1 게이트 및 제2 게이트를 형성하는 단계를 포함하는 멀티 비트 플래시 메모리의 제조방법을 제공한다.
상술한 본 발명에 따르면, 하나의 게이트 구조물을 통해 2비트의 데이터는 저장된다. 또한, 일방적인 크기의 비례축소에 따라, 셀 트랜지스터가 유발하는 단채널 현상은 방지될 수 있다. 즉, 소스-드레인 사이의 길이가 단축됨에 따라 게이트를 통한 채널의 온/오프 제어가 불가능해지는 현상은 방지될 수 있다. 이는 본 발명에서 하나의 게이트에 읽기 전압을 인가하는 동안, 인접한 게이트에는 패스 전압이 인가되어 실질적인 채널의 길이가 증가하는데 기인한다.
또한, 적어도 2개로 분리된 게이트들이 하나의 게이트 구조물로 형성되고, 각각의 게이트의 부유 게이트는 서로 다른 높이를 가지도록 설정된다. 따라서, 부유 게이트와 터널링 유전막의 계면에 포집되는 전하들에 의한 커플링 커패시턴스 현상은 저감된다. 즉, 터널링되는 전하가 프로그램되는 부유 게이트 이외에 인접한 부유 게이트에 의해 유도된 전기적 영향은 저감될 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 멀티 비트 플래시 메모리를 도시한 단면도이다.
도 2 내지 도 5는 상기 도 1에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 멀티 비트 플래시 메모리를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 구조물(300)이 구비되고, 게이트 구조물(300)의 양측면에 소스(200) 및 드레인(210)이 구비된다.
소스(200) 및 드레인(210)은 n+로 고농도 도핑된 영역이다.
상기 게이트 구조물(300)은 2개의 게이트들(310, 330) 및 이들 사이를 구획하는 차단막(350)으로 구성된다. 제1 게이트(310)는 제2 게이트(330) 보다 낮은 높이를 가진다. 이는 제1 게이트(310)에 구비된 터널링 유전막(311)의 두께가 제2 게이트(330)에 구비된 터널링 유전막(331)의 두께보다 작음에 기인한다.
상기 제1 게이트(310)는 소스(200)에 인접한 영역에 형성된다. 또한, 제1 게이트(310)는 제1 터널링 유전막(311), 제1 부유 게이트(313), 제1 게이트간 유전막(315) 및 제1 제어 게이트(317)를 가진다.
제1 터널링 유전막(311)은 실리콘 산화막으로 형성됨이 바람직하다.
상기 제1 터널링 유전막(311) 상부에는 제1 부유 게이트(313)가 구비된다. 상기 제1 부유 게이트(313)는 실리콘 질화물로 구성됨이 바람직하다.
이어서 제1 부유 게이트(313) 상부에는 제1 게이트간 유전막(315)이 구비된다. 상기 제1 게이트간 유전막(315)은 실리콘 산화물 또는 금속 산화물로 구성된다. 특히, 금속 산화물은 고유전율을 실현하기 위해 하프늄 산화물, 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물 및 지르코늄 산화물로 구성된 그룹에서 선택된 적어도 어느 하나일 수 있으며, 이들 그룹에서 선택된 어느 하나에 질소 또는 실리콘이 첨가될 수 있으며, 이들의 복합막일 수 있다.
상기 제1 게이트간 유전막(315) 상부에는 제1 제어 게이트(317)가 구비된다. 제1 제어 게이트(317)로는 다결정 실리콘, 금속, 도전성 금속질화물 또는 도전성 산화물이 사용될 수 있다. 바람직하게는 상기 제1 제어 게이트(317)는 다결정 실리콘으로 형성된다.
차단막(350)으로 구획되고, 상기 제1 게이트(310)와 대향하는 부위에는 제2 게이트(330)가 구비된다. 상기 제2 게이트(330)를 이루는 적층물은 상기 제1 게이트(310)와 유사하다. 따라서, 상기 제2 게이트(330)는 제2 터널링 유전막(331), 제2 부유 게이트(333), 제2 게이트간 유전막(335) 및 제2 제어 게이트(337)를 가진다. 또한, 각각의 막질의 구성은 상기 제1 게이트(310)에 개시된 막질의 구성과 동일한 조성을 가진다. 다만, 상기 제2 터널링 유전막(331)은 제1 터널링 유전막(311)보다 두껍게 형성된다.
제1 게이트(310)와 제2 게이트(330) 사이에는 차단막(350)이 구비된다. 상기 차단막(350)은 제1 게이트(310)와 제2 게이트(330) 사이를 가로질러 형성되며, 비전도성 재질로 형성된다. 비전도성 재질이라면 어느 것이라도 차단막(350)으로 구성될 수 있겠으나, 본 실시예에서는 낮은 유전상수를 가지는 다공질 실리카로 차단막(350)을 형성한다.
또한, 기판(100)은 상기 도 1에서는 일반적인 실리콘 단결정 기판이 개시되나, 실시의 형태에 따라서, 산화막 상에 에피택셜 성장을 통해 형성된 기판이 사용될 수도 있다.
도 2 내지 도 5는 상기 도 1에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 2를 참조하면, 기판(100) 상에 터널링 유전막(321)을 형성한다. 상기 터널링 유전막(321)은 제1 두께 t1을 가지도록 형성된다. 바람직하게는 상기 터널링 유전막(321)은 열산화 공정을 이용하여 형성한다. 이어서, 터널링 유전막(321) 상부에 포토레지스트를 도포하고, 통상적인 리소그래피 공정을 이용하여 포토레지스트를 패터닝한다. 포토레지스트의 패터닝에 의해 상기 도 1의 제1 게이트(310)가 형성되는 영역은 오픈된다.
도 3을 참조하면, 패터닝된 포토레지스트를 식각 마스크로 이용하여 식각을 수행한다. 상기 식각은 습식 또는 건식으로 수행될 수 있으며, 건식 식각이 수행됨이 바람직하다. 식각을 통해 제1 두께 t1의 터널링 유전막(321)의 일부 영역은 제2 두께 t2로 형성된다. 즉, 터널링 유전막(321)은 서로 다른 두께를 가지도록 단차를 가진채 형성된다.
도 4를 참조하면, 단차를 가진 터널링 유전막(321) 상부에 부유 게이트(323), 게이트간 유전막(325) 및 제어 게이트(327)를 순차적으로 형성한다.
도 5를 참조하면, 도 4에 개시된 구조물의 상부에 포토레지스트를 도포하고, 통상의 리소그래피 공정을 이용하여 차단막(350)이 형성되는 영역을 오픈한다. 이어서, 차단막(350)이 형성되는 영역이 오픈된 포토레지스트 패턴을 식각마스크로 하여 식각 공정을 수행한다. 식각 공정은 하부 기판(100)의 표면이 노출될 때 까지 진행한다.
계속해서, 포토레지스트 패턴을 제거하고, 식각에 의해 형성된 홀에 절연성 물질을 매립하여 차단막(350)을 형성한다.
이후에는 제1 게이트(310) 및 제2 게이트(330)의 일부 영역을 식각하고, 잔류하는 제1 게이트(310) 및 제2 게이트(330)를 마스크로 하여 이온 주입 공정을 수행하여 소스 및 드레인 영역을 형성한다.
상술한 과정에 따라 형성된 플래시 메모리는 도 1에 도시된 구조를 가진다. 이하는 상기 도 1에 도시된 플래시 메모리의 프로그램, 소거 및 읽기 동작을 설명한다. 이는 본 발명에 개시된 플래시 메모리의 사용방법에 관한 설명이다.
프로그램 동작은 게이트 구조물 하단의 기판 영역에 있는 전자를 제1 부유 게이트(313) 또는 제2 부유 게이트(333)에 트랩시키는 동작이다. 제1 터널링 유전막(311)의 두께는 제2 터널링 유전막(331)의 두께보다 작으므로, 제어 게이트들(317, 337)을 통해 동일한 프로그램 전압을 인가하더라도, 제1 부유 게이트(313)에 인가되는 전압은 제2 부유 게이트(333)에 인가되는 전압보다 낮은 값을 가지게 된다. 따라서, 제1 게이트(310)는 채널 영역에 상대적으로 낮은 전계를 형성하고, 이는 제1 부유 게이트(313)의 계면에 트랩되는 전하량이 제2 부유 게이트(333)의 계면에 트랩되는 전하량보다 낮은 양을 가지게 된다. 따라서, 2개의 게이트(310, 330)가 동일 프로그램 전압에 의해 프로그램된 경우, 제1 게이트(310)가 제2 게이트(330)보다 낮은 문턱전압을 가진다.
소거 동작은 제1 제어 게이트(317) 및 제2 제어 게이트(337)에 소거 전압을 인가하는 동작이다. 이를 통해 제1 부유 게이트(313) 및 제2 부유 게이트(333)에 트랩된 전하는 채널 영역으로 이동한다. 즉, 제1 부유 게이트(313) 또는 제2 부유 게이트(333)에 트랩된 전하는 제1 터널링 유전막(311) 또는 제2 터널링 유전막(331)을 가로질러 채널 영역으로 이동하게 된다. 이러한 경우, 프로그램된 상태의 문턱전압보다 낮은 문턱전압을 유지한다.
읽기 동작은 2개의 게이트들 중 특정의 어느 하나를 선택하여 읽기 전압을 인가하고, 나머지 하나의 게이트에는 패스 전압을 인가하는 동작으로 시작한다. 읽기 전압은 선택된 게이트에서 설정된 2개의 문턱전압 사이의 전압으로 설정되고, 나머지 하나의 게이트에 인가되는 패스 전압은 설정된 2개의 문턱전압 이상의 전압으로 설정된다.
예컨대, 제1 게이트(310)에 읽기 전압을 인가하는 경우, 제1 게이트(310)에 인가되는 읽기 전압은 제1 게이트(310)의 소거 동작 시의 문턱전압과 제1 게이트(310)의 프로그램 시의 문턱전압 사이로 설정된다. 제1 게이트(310)에 읽기 전압이 인가되면, 제2 게이트(330)에는 패스 전압이 인가된다. 상기 패스 전압은 제2 게이트(330)의 소거 동작 시의 문턱전압과 제2 게이트(330)의 프로그램 동작 시의 문턱전압 이상으로 설정된다.
만일, 제2 게이트(330)에 읽기 전압을 인가하는 경우에는 제1 게이트(310)에는 패스 전압이 인가된다.
상술한 동작에서 게이트가 프로그램된 상태인 경우, 채널의 전하는 제1 부유 게이트(313) 또는 제2 부유 게이트(333)의 계면에 트랩된다. 특히, 2개의 부유 게이트들(313, 333) 중 하나에만 전하가 트랩되는 경우, 커플링 커패시턴스 현상이 발생할 수 있다. 이는 2개의 부유 게이트들(313, 333)의 높이나 두께가 서로 동일한 경우에 더욱 심화된다. 즉, 하나의 부유 게이트에 트랩된 전하는 인접한 부유 게이트에 전기적인 영향을 미치고, 전계에 의해 터널링 유전막을 이동하는 전하는 2개의 부유 게이트들을 하나의 부유 게이트로 인식하는 문제가 발생한다. 따라서, 전하가 인식하는 커패시턴스는 증가하고, 동일한 프로그램 전압이 인가되더라도, 적은 양의 전하가 계면에 트랩되는 문제가 발생한다. 적은 양의 전하가 부유 게이트의 계면에 트랩되면 소거 상태와 문턱전압의 차이가 작아지고, 데이터의 기록의 신뢰도가 떨어지는 문제가 발생한다.
본 발명에서는 제1 부유 게이트(313)의 위치는 제2 부유 게이트(333)의 위치와 다르게 구성된다. 즉, 제1 터널링 유전막(311)의 두께가 제2 터널링 유전막(313)의 두께보다 얇으므로, 제1 부유 게이트(313)는 제2 부유 게이트(333)와 기판(100)으로부터 동일한 위치에 있지 아니하고, 좀 더 낮은 위치에 있게 된다. 따라서, 채널 영역에서 2개의 부유 게이트(313, 333)를 바라볼 때, 서로 다른 부유 게이트로 보게 되며, 커플링 커패시턴스의 효과는 방지된다. 즉, 제1 부유 게이트(313)의 계면에 트랩된 전하가 제2 부유 게이트(333)의 계면에 전기적인 영향을 줄 수 없도록 제1 부유 게이트(313) 계면과 동일한 위치에는 제2 터널링 유전막(331)이 배치되는 구조가 된다.
또한, 제2 부유 게이트(333)의 계면과 동일한 높이에는 제1 부유 게이트(313)의 계면이 위치하지 않고, 제1 부유 게이트(313)의 벌크, 제1 게이트간 유전막(315) 또는 제1 제어 게이트(317)가 위치하게 된다. 따라서, 제2 부유 게이트(333)의 계면에 트랩된 전하에 따른 커플링 커패시턴스 효과는 방지된다.

Claims (5)

  1. 기판 상에 형성되고, n+로 도핑된 소스;
    상기 소스와 대향하는 위치에 형성되고, n+로 도핑된 드레인; 및
    적어도 2개의 게이트들을 가지고, 서로 다른 두께의 터널링 유전막을 가진 게이트 구조물을 포함하는 멀티 비트 플래시 메모리.
  2. 제1항에 있어서, 상기 게이트 구조물은,
    제1 두께의 제1 터널링 유전막, 상기 제1 터널링 유전막 상부에 구비된 제1 부유 게이트, 상기 제1 부유 게이트 상에 형성된 제1 게이트간 유전막 및 상기 제1 게이트간 유전막 상부에 형성된 제1 제어 게이트를 가지는 제1 게이트;
    상기 제1 두께보다 큰 제2 두께를 가지는 제2 터널링 유전막, 상기 제2 터널링 유전막 상부에 구비된 제2 부유 게이트, 상기 제2 부유 게이트 상에 형성된 제2 게이트간 유전막 및 상기 제2 게이트간 유전막 상부에 형성된 제2 제어 게이트를 가지는 제2 게이트; 및
    상기 제1 게이트 및 상기 제2 게이트를 전기적으로 차단하고 구획하는 차단막을 포함하는 것을 특징으로 하는 멀티 비트 플래시 메모리.
  3. 제2항에 있어서, 상기 차단막은 다공질 실리카인 것을 특징으로 하는 멀티 비트 플래시 메모리.
  4. 제2항에 있어서, 상기 제1 부유 게이트가 상기 제1 터널링 유전막과 접하는 계면의 높이는 상기 제2 터널링 유전막의 벌크에 해당하는 것을 특징으로 하는 멀티 비트 플래시 메모리.
  5. 기판 상에 제1 두께를 가진 터널링 유전막을 형성하는 단계;
    상기 터널링 유전막을 부분 식각하여 제1 게이트가 형성되는 영역의 터널링 유전막이 상기 제1 두께보다 얇은 제2 두께를 가지도록 하는 단계;
    상기 부분 식각된 터널링 유전막의 상부에 부유 게이트를 형성하는 단계;
    상기 부유 게이트 상부에 게이트간 유전막을 형성하는 단계;
    상기 게이트간 유전막 상부에 제어 게이트를 형성하는 단계;
    부분 식각을 통해 분리막이 형성되는 영역의 상기 기판 표면을 노출시키는 단계; 및
    상기 노출된 기판 표면을 매립하여 상기 분리막을 형성하고, 상기 분리막에 의해 구획되는 제1 게이트 및 제2 게이트를 형성하는 단계를 포함하는 멀티 비트 플래시 메모리의 제조방법.
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