JP7226987B2 - 電荷トラップスプリットゲートデバイス及びその製作方法 - Google Patents

電荷トラップスプリットゲートデバイス及びその製作方法 Download PDF

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Description

背景
発明の分野
本開示は、一般的には不揮発性メモリに関する。
背景技術
不揮発性メモリ（例えば、フラッシュ）を使用して一般に実施されるサポートメモリを有する高度論理構成要素（例えば、マイクロコントローラ）を提供する需要が高まりつつある。一般に、サポートメモリを提供する２つの手法が存在する。一手法は、高度論理構成要素及びメモリ構成要素を別個の半導体チップ上に製作し、通信インタフェースを介して別個のチップをインタフェースして、非モノリシック設計を生成することを含む。別の手法は、高度論理構成要素及びメモリ構成要素を、埋め込みメモリ設計として知られている設計で同じ半導体チップ上に集積することを含む。
一般に、速度、セキュリティ、及び消費電力考慮事項に関して、埋め込みメモリ設計のほうが非モノリシック設計よりも好ましいが、埋め込みメモリ設計は、同じ半導体チップ上に高度論理構成要素及びメモリ構成要素を製作する集積プロセスが必要である。
概要
実施形態は、スプリットゲートデバイス、スプリットゲートデバイスを製作する方法、並びにスプリットゲートデバイス及び周辺デバイスを製作する集積方法を提供する。一実施形態では、スプリットゲートデバイスは、電荷トラップスプリットゲートデバイスであり、電荷トラップ層を含む。別の実施形態では、スプリットゲートデバイスは不揮発性メモリセルであり、単独で実施形態により形成することができるか、又は周辺デバイスと共に埋め込むことができる。
図面の簡単な説明
添付図面は、本明細書に組み込まれ、本明細書の一部をなし、本開示を示すと共に、説明と共に、本開示の原理を説明し、当業者が本開示を製作し使用できるようにする役割を更に果たす。
スプリットゲート不揮発性メモリセルの一例を示す。 図１に示されるメモリセルの回路図の一例を示す。 同じ基板に埋め込まれたメモリ回路及び周辺回路の両方を含む半導体デバイスの一例を示す。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスを製作する方法での様々なステップ例を示す断面図の一つである。 一実施形態によるスプリットゲートデバイスの一例の断面図である。
本開示について添付図面を参照して説明する。一般に、ある要素が初めて現れる図面は通常、対応する参照符号の一番左側の桁によって示される。
実施形態の詳細な説明
本明細書は、本発明の特徴を組み込んだ１つ又は複数の実施形態を開示する。開示される実施形態は、本発明を単に例示するものである。本発明の範囲は、開示される実施形態に限定されない。本発明は、本明細書に添付される特許請求の範囲によって規定される。
説明され、本明細書において「一実施形態」、「実施形態」、「実施形態例」等と参照される実施形態は、説明される実施形態が、特定の特徴、構造、又特性を含み得るが、あらゆる実施形態が必ずしも、その特定の特徴、構造、又は特性を含む必要があるわけではないことを示す。さらに、そのような語句は必ずしも同じ実施形態を参照するわけではない。さらに、特定の特徴、構造、又は特性が一実施形態に関連して説明される場合、明示的に説明されるか否かに関係なく、そのような特徴、構造、又は特性を他の実施形態に関連して実施することが当業者の知識内であることが理解される。
図１は、一実施形態による一例としてのスプリットゲート不揮発性メモリセル１００を示す。メモリセル１００は、シリコン等の基板１０２上に形成される。基板１０２は一般にｐ型又はｐ型ウェルであり、一方、第１のドープソース／ドレイン領域１０４及び第２のドープソース／ドレイン領域１０６はｎ型である。しかし、基板１０２がｎ型であり、一方、領域１０４及び１０６がｐ型であることも可能である。
メモリセル１００は２つのゲート、すなわち、選択ゲート１０８及びメモリゲート１１０を含む。各ゲートは、ゲート構造体を画定する周知の、例えば、堆積及びエッチング技法によって形成されるドープ多結晶シリコン（ポリ）層であり得る。選択ゲート１０８は、誘電層１１２上に配置される。メモリゲート１１０は、１つ又は複数の誘電層からなる電荷トラップ誘電体１１４上に配置される。一例では、電荷トラップ誘電体１１４は、２つの二酸化ケイ素層の間に挟まれた窒化ケイ素層を含み、まとめて一般に「ＯＮＯ」と呼ばれる３層積層を作成する。他の電荷トラップ誘電体は、シリコン豊富な窒化物膜又は様々な当量のシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を含み得る。
垂直誘電体１１６も、選択ゲート１０８とメモリゲート１１０との間に配置されて、２つのゲート間を電気的に絶縁する。幾つかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同じ誘電体であり、一方、他の例では、一方の誘電体は他方の誘電体の前に形成される（すなわち、異なる誘電特性を有することができる）。したがって、垂直誘電体１１６は、電荷トラップ誘電体１１４と同じ膜構造を含む必要はない。
領域１０４及び１０６は、例えば、イオン注入技法を使用してドーパントを注入することによって作成される。領域１０４及び１０６は、それぞれに印加される電圧に応じてスプリットゲートトランジスタのソース又はドレインを形成する。スプリットゲートトランジスタでは、便宜上、相対バイアスに関係なく、領域１０４は一般にドレインと呼ばれ、一方、領域１０６は一般にソースと呼ばれる。この説明が一般的なスプリットゲート構造の概説を提供することが意図され、実際用途では、最終的なメモリセル１００を形成するために、多くのより詳細なステップ及び層が提供されることを理解されたい。
これより、メモリセル１００に関連するため、書き込み、読み出し、及び消去動作例について説明する。ビットをメモリセル１００に書き込むために、例えば、５ボルトオーダの正電圧が領域１０６に印加され、一方、領域１０４及び基板１０２は接地される。例えば、１．５ボルトオーダの低い正電圧が、選択ゲート１０８に印加され、一方、例えば、８ボルトオーダのより高い正電圧がメモリゲート１１０に印加される。電子は、ソースとドレインとの間のチャネル領域内で加速するにつれ、電子の幾つかは上方に注入されて、電荷トラップ誘電体１１４内部に捕獲されるのに十分なエネルギーを取得する。これはホット電子注入として知られている。電荷トラップ誘電体１１４の一例では、電子は電荷トラップ誘電体１１４の窒化物層内に捕獲される。この窒化物層は一般に、電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内に捕獲された電荷は、様々な供給電圧がなくなった後であっても、メモリセル１００内に「ハイ」ビットを記憶する。
メモリセル１００内に蓄えられた電荷を「消去」し、メモリセル１００の状態を「ロー」ビットに戻すために、例えば、５ボルトオーダの正電圧が領域１０６に印加され、一方、領域１０４は浮遊するか、又は特定のバイアスにされ、選択ゲート１０８及び基板１０２は通常、接地される。例えば、－８ボルトオーダの高い負電圧がメモリゲート１１０に印加される。メモリゲート１１０と領域１０６との間のバイアス状況は、バンド間トンネルを通過する正孔を生成する。生成された正孔は、メモリゲート１１０下の強電場によって十分にエネルギー付与され、電荷トラップ誘電体１１４内に向けて上方に注入される。注入された正孔は効率的に、メモリセル１００を消去して、「ロー」ビット状態にする。
メモリセル１００の記憶ビットを「読み出す」ために、例えば、０Ｖ～３Ｖの範囲の低電圧が、選択ゲート１０８、メモリゲート１１０、及び領域１０４のそれぞれに印加され、一方、領域１０６及び基板１０２は通常、接地される。メモリゲート１１０に印加される低電圧は、「ハイ」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧及び「ロー」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧から略等距離のところにあるように選ばれて、２つの状態を明確に区別する。例えば、「読み出し」動作中に低電圧を印加して、かなりの電流を領域１０４と１０６との間に流す場合、メモリセル１００は「ロー」ビットを保持し、「読み出し」動作中に低電圧を印加しても、領域１０４と１０６との間にかなりの電流が流れない場合、メモリセル１００は「ハイ」ビットを保持する。
図２は、半導体デバイスの様々な金属層への接続を含むメモリセル１００の一例としての回路図２００を示す。単一のメモリセル１００しか示されていないが、Ｘ方向及びＹ方向の両方での楕円から明らかなように、メモリセルのアレイを、Ｘ方向及びＹ方向の両方に延びる様々な線によって接続し得る。このようにして、使用されるビット線（ＢＬ）及びソース線（ＳＬ）に基づいて、ビットの読み出し、書き込み、及び消去を行うために、１つ又は複数のメモリセル１００を選択し得る。
ソース線（ＳＬ）の一例は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成される。ソース線（ＳＬ）は、Ｘ方向に延びる行に沿って各メモリセル１００のドープ領域１０６に電気接続するために使用し得る。
ビット線（ＢＬ）の一例は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成される。ビット線（ＢＬ）は、Ｙ方向に延びる列に沿って各メモリセル１００のドープ領域１０４に電気接続するために使用し得る。
図２に示される回路接続が単なる例であり、様々な接続を、示されるものとは異なる金属層で行うことも可能なことを理解されたい。さらに、示されていないが、メモリセル１００は、Ｚ方向にも同様に配列されて、複数の積層内に形成されてもよい。
一般に、通常、メモリセル１００等のメモリセルを使用して実施されるサポートメモリ構成要素を有する高度論理構成要素（例えば、マイクロコントローラ）を提供することに対する需要がある。一般に、メモリ構成要素を提供する２つの手法が存在する。一手法は、高度論理構成要素及びメモリ構成要素を別個の半導体チップ上に製作し、通信インタフェースを介して別個のチップをインタフェースして、非モノリシック設計を生成することを含む。別の手法は、高度論理及びメモリ構成要素を、埋め込みメモリ設計として知られている設計で同じ半導体チップ上に集積することを含む。一般に、速度及び消費電力考慮事項に関して、埋め込みメモリ設計のほうが非モノリシック設計よりも好ましいが、埋め込みメモリ設計は、同じ半導体チップ上に高度論理構成要素及びメモリ構成要素を製作する集積プロセスが必要である。
図３は、同じ基板に埋め込まれるメモリ及び周辺回路を含む、一例としての半導体デバイス３００を示す。周辺回路は、上述したような高度論理構成要素を含み得る。デバイス３００は一般にシステムオンチップ（ＳＯＣ）として知られている。この例では、基板１０２は、コア領域３０２と、周辺領域３０４とを含む。コア領域３０２は、上述したメモリセルと同様に動作し得る複数のメモリセル１００を含む。図３の断面が単なる例示であり、コア領域３０２及び周辺領域３０４を基板１０２の任意のエリアに配置し得ることを理解されたい。さらに、コア領域３０２及び周辺領域３０４は、基板１０２の同じ一般エリアに存在することもある。
周辺領域３０４は、レジスタ、キャパシタ、インダクタ等の集積回路構成要素並びにトランジスタを含み得る。図示の実施形態では、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。高電圧トランジスタ３０６は、例えば、最高で２０Ｖまでの電圧を扱うことが可能であり、一方、低電圧トランジスタ３０８は、より高速で動作するが、高電圧トランジスタ３０６と同じ高電圧で動作することはできない。一実施形態では、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計される。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有することを特徴とする。
スプリットゲートデバイス（例えば、メモリセル１００）を周辺デバイス（例えば、トランジスタ３０６又は３０８）に集積する既存のプロセスは、スプリットゲートデバイスの選択ゲート（例えば、選択ゲート１０８）を基板のコア領域（例えば、コア領域３０２）に形成し、それと同時に、周辺デバイスのゲートを基板の周辺領域（例えば、周辺領域３０４）に形成することと、コア領域及び周辺領域の両方に酸化物下層、電荷トラップ層、及び遮断誘電層を形成することと、スプリットゲートデバイスのメモリゲート（例えば、メモリゲート１１０）を形成することと、次に、基板の周辺領域において遮断誘電層及び電荷トラップ層を剥がすこととを含む。
周辺デバイスのゲートは、スプリットゲートデバイスの選択ゲートと同時に形成されるため、周辺デバイスのゲートは、酸化物下層、電荷トラップ層、及び遮断誘電層の堆積／成長プロセスステップに露出されるとともに、続く誘電遮断層及び電荷トラップ層の除去ステップに露出される。この露出は通常、周辺デバイスゲート（の長さ）を狭め、結果として生成される周辺デバイス（特に短ゲートデバイス）の性能を大きく低下させるとともに、デバイスにわたる望ましくないプロセスのばらつきが生じる。
以下に更に説明する実施形態は、スプリットゲートデバイスを製作する方法と、スプリットゲートデバイス及び周辺デバイスを製作する集積方法とを提供する。一実施形態では、スプリットゲートデバイスは、電荷トラップスプリットゲートデバイスである。実施形態は、既存の集積プロセスの上記問題を有さない。図４Ａ～図４Ｊは、一実施形態による製作方法の様々な例示的ステップを示す断面図である。
製作方法の説明は、図４Ａを参照して開始され、図４Ａは、基板４０２に作成されたデバイス分離トレンチ（例えば、シャロートレンチアイソレーション（ＳＴＩ））構成物４０８を有する基板４０２（例えば、シリコン基板）と、基板４０２上に配置されるパッド酸化物層４０４と、パッド酸化物層４０４上に配置される窒化ケイ素層４０６とを示す。
一般に、図４Ａに示される断面は、まず、パッド酸化物層４０４を基板層４０２上に配置し、その後、窒化ケイ素層４０６を配置することによって得られる。パッド酸化物層４０４、窒化ケイ素層４０６、及び基板４０２は次に、パターニングされエッチングされて、トレンチを形成し、トレンチは次に、酸化物（例えば、ＳＴＩ酸化物）で充填されて、トレンチ構成物４０８を形成する。続けて、図４Ａに示されていないステップにおいて、窒化ケイ素層４０６及びパッド酸化物層４０４が除去され（例えば、ウェットエッチング）、ゲート酸化物層（薄い層及び／又は厚い層）を基板４０２から成長させる。
幾つかの場合、パッド酸化物層４０４の除去ステップは、図４Ａで符号４４０で示される領域において、トレンチ構成物４０８（通常、これも酸化物）の劣化も生じさせる。その結果、ゲート酸化物層を続けて、基板４０２から成長させるとき、ゲート酸化物層は、領域４４０の近傍で、基板の他の領域よりも薄くなる。ゲート酸化物厚のこのばらつきは、厚いゲート酸化物を基板４０２から成長させる場合に特に問題であり、高電圧状況下で、続けて形成されるデバイスのゲートが領域４４０で破損するおそれがある。
一実施形態では、この問題に対処するために、トレンチ構成物４０８は、ゲート酸化物層（薄い層及び／又は厚い層）を基板４０２から成長させた後、形成される。したがって、この実施形態では、厚いゲート酸化物層（及び任意選択的に薄いゲート酸化物層）を、窒化ケイ素層４０６が基板４０２上に配置される前に、基板４０２の各領域から成長させる。窒化ケイ素層４０６、ゲート酸化物層（成長させる場合）、及び基板４０２は次に、パターニングされエッチングされて、トレンチを形成し、次に、トレンチには酸化物（例えば、ＳＴＩ酸化物）で充填され、トレンチ構成物４０８を形成する。次に、窒化ケイ素層４０６は除去される。
これより図４Ｂを参照すると、薄いゲート酸化物層４１０及び厚い酸化物層４１２が、基板４０２の各領域に配置される。上述したように、一実施形態では、薄いゲート酸化物層４１０及び厚いゲート酸化物層４１２は、トレンチ構成物４０８を形成する前に作成される。一実施形態では、薄いゲート酸化物層４１０及び厚いゲート酸化物層４１２を作成するために、所望の高電圧用途に適切な厚さを有するゲート酸化物層をまず、基板４０２から成長させ、次に、ゲート酸化物層がエッチングされて、基板４０２の所望の場所に薄いゲート酸化物層４１０及び厚いゲート酸化物層４１２を形成する。
続けて、第１の導電（例えば、ポリ）層４１４が基板４０２上に配置（例えば、堆積）され、ハードマスク層４１６が第１の導電層４１４上に配置（例えば、堆積）される。一実施形態では、ハードマスク層４１６は、第１の層４１８及び第２の層４２０を含む。第１の層４１８及び第２の層４２０は、例えば、酸化物、窒化物、又はシリコンの任意の組み合わせとすることができる。
続けて、図４Ｃに示されるように、フォトレジストマスク（図４Ｃに示されず）が、基板４０２の第１の領域４４２及び第２の領域４４４に選択的に作成される（例えば、標準のリソグラフィステップを使用して）。一実施形態では、第１の領域４４２は、スプリットゲートデバイスが最終的に形成されるコア領域（例えば、コア領域３０２）に対応し、第２の領域４４４は、周辺デバイスが最終的に形成される周辺領域（例えば、周辺領域３０４）に対応する。簡潔にするために、トレンチ構成物４０８は、図４Ｃの第１の領域４４２に示されていない。
次に、ハードマスク層４１６（のみ）が、フォトレジストマスクに従ってエッチング（例えば、ドライエッチング）され、第１のハードマスクゲートパターンを基板４０２の第１の領域４４２上に形成し、第２のハードマスクゲートパターンを第２の領域４４４上に形成する。次に、フォトレジストマスクは剥がされ、ウェットクリーニングが実行され、それから、別のフォトレジストマスク４２２が作成されて、図４Ｃに示されるように第２の領域４４４（又はその一部）を覆う。
次に、図４Ｄに示されるように、第１の導電層４１４が、第１の領域４４２上の第１のハードマスクゲートパターンに従ってエッチング（例えば、ドライエッチング）されて、スプリットゲートデバイスの１つ又は複数の第１のゲート４４６を形成する。一実施形態では、第１のゲート４４６は、スプリットゲートデバイスの選択ゲートに対応する。なお、第１の導電層４１４のエッチングの実行に、第１の領域４４２上のフォトレジストマスクは必要なく、その理由は、この場合、第１のハードマスクゲートパターンがマスク均等物を提供するためである。しかし、その結果、ハードマスク層４１６のいくらかは、第１の領域４４２において腐食する。例えば、図４Ｄに示されるように、第１のゲート４４６上の第１の導電層４１４のエッチング後、ハードマスク層４１６の第２の層４２０を完全になくし得、ハードマスク層４１６の第１の層４１８の幾らかのみが残り得る。逆に、図４Ｃに示されるように、第２の領域４４４はフォトレジストマスク４２２によって保護されるため、ハードマスク層４１６は、第２の領域４４４では、第１の導電層４１４のエッチングによる影響を受けない。次に、フォトレジストマスク４２２は剥がされ、ウェットクリーニングが実行される。
続けて、図４Ｅに示されるように、誘電体が基板４０２全体上に形成される。特に、誘電体は、第１の領域４４２に形成される第１のゲート４４６及び第２の領域４４４における第２のハードマスクゲートパターン上に形成される。一実施形態では、誘電体は、１つ又は複数の誘電層を含む。例えば、誘電体は、２つの二酸化ケイ素層の間に挟まれた窒化ケイ素層を含み、まとめて一般に「ＯＮＯ」と呼ばれる３層積層を作成し得る。一実施形態では、窒化ケイ素層は、電荷トラップスプリットゲートデバイスでの電荷トラップ層として使用される。シリコンが豊富な窒化物膜又は様々な当量でシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を含む他の電荷トラップ誘電体を使用することもできる。
一実施形態では、図４Ｅに示されるように、誘電体は、酸化物下層４２４、窒化物層４２６、及び酸化物上層４２８を含む。誘電体を形成するために、酸化物下層４２４を基板４０２全体にわたって成長させる。一実施形態では、図４Ｅに示されるように、酸化物下層４２４を最小限に成長させてもよく、又はハードマスク材料が上にある基板４０２の領域では成長させなくてよい。次に、窒化物層４２６が、酸化物下層４２４上に形成（例えば、堆積）され、酸化物上層４２８が、窒化物層４２６上に形成（例えば、成長又は堆積）される。
次に、図４Ｆに示されるように、第２の導電（例えば、ポリ）層が、基板４０２全体にわたる誘電体上に配置（例えば、堆積）される。次に、フォトレジストマスク４３２が作成されて、第２の領域４４４を覆い、第２の導電層は、図４Ｆに示されるように、領域４４２においてエッチング（例えば、異方性ドライエッチング）される。一実施形態では、第２の導電層は、誘電体の酸化物上層４２８が露出されるまで、エッチングされる。したがって、第２の導電層のエッチングにより、各第１のゲート４４６の第１及び第２の側壁のそれぞれに第２の導電層の第１及び第２の構成物４３０が生成される。次に、フォトレジストマスク４３２が剥がされ、ウェットクリーニングが実行される。
次に、図４Ｇに示されるように、フォトレジストマスク４３４が、各第１のゲート４４６の周囲の第１及び第２の構成物４３０の一方又は他方がフォトレジストマスク４３４によって覆われるように作成される。次に、第２の導電層は、基板４０２全体にわたってエッチング（例えば、ドライエッチング）される。第２の導電層のエッチングにより、各第１のゲート４４６の覆われていない構成物４３０が除去される。各第１のゲート４４６の残りの構成物４３０は、スプリットゲートデバイスの第２のゲート（例えば、メモリゲート）に対応する（以下、第２のゲート４３０と呼ぶ）。第２の導電層のエッチングにより、第２の領域４４４から第２の導電層も除去されて、誘電体を再露出させる。
次に、図４Ｈに示されるように、フォトレジストマスク４３４は剥がされ、酸化物上層４２８及び窒化物層４２６が、基板４０２全体にわたる上面から除去（例えば、ウェットエッチング）される。特に、酸化物上層４２８及び窒化物層４２６は、各第１のゲート４４６の上面から除去され、第１のゲート４４６の上面上の任意の残っているハードマスク層（例えば、ハードマスク層の第１の層４１８の残り）を露出させる。別の実施形態では、ハードマスク層は、このステップで第１のゲート４４６の上面に残らず、第１のゲート４４６の第１の導電層４１４が露出される。第２の領域４４４にわたり、酸化物上層４２８及び窒化物層４２６の除去により、第１の層４１８及び第２の層４２０を有するハードマスク層４１６を露出させる。
プロセスのこの時点で、スプリットゲートデバイスが形成され、スプリットゲートデバイスは、第１のゲート４４６（第１の導電層４１４によって提供される）及び第２のゲート４３０（第２の導電層構成物４３０によって提供される）を有するとともに、酸化物下層４２４、窒化物層４２６、及び酸化物上層４２８によって提供される誘電体を有して、第１及び第２のゲートの内向き側壁を分離する。しかし、周辺デバイスはまだ形成されておらず、周辺デバイスは、第２の領域４４４にわたって形成されている第２のハードマスクゲートパターン及びまだパターニングされていない第１の導電層４１４のみを有する。
次に、図４Ｉに示されるように、フォトレジストマスク４３６が形成されて、第１の領域４４２を覆う。一実施形態では、フォトレジストマスク４３６は、図４Ｉに示されるように、第２の領域４４４にわずかに延びる。次に、第１の導電層４１４が、第２の領域４４４上の第２のハードマスクゲートパターンに従ってエッチングされて、周辺デバイスゲート４４８を形成する。なお、第１の導電層４１４のエッチングを実行するために、第２の領域４４４上のフォトレジストマスクは必要なく、その理由は、この場合、第２のハードマスクゲートパターンがマスク均等物を提供するためである。しかし、その結果、ハードマスク層４１６の幾らかは、第２の領域４４４において腐食する。例えば、図４Ｉに示されるように、周辺デバイスゲート４４８上の第１の導電層４１４のエッチング後、ハードマスク層４１６の第２の層４２０を完全になくし得、ハードマスク層４１６の第１の層４１８の幾らかのみが残り得る。
次に、図４Ｊに示されるように、フォトレジストマスク４３６は剥がされ、ウェットクリーニングが実行され、それから、スペーサ層が、基板４０２上全体に形成（例えば、堆積）される。スペーサ層は、酸化物層及び／又は窒化物層を含み得る。次に、スペーサ層はエッチング（例えば、異方性ドライエッチング）されて、第１及び第２のスペーサ４３８をスプリットゲートデバイスの各側壁に形成する。第３のスペーサ４５０も、スペーサ層のエッチングによって第１のゲート４４６上に形成される。第３のスペーサ４５０は、第１のゲートの上面の上に延びる第２のゲート４３０の内部側壁の一部を覆う。
最後に、ケイ化物層４４０が形成される。一実施形態では、ケイ化物層４４０は、金属を基板４０２全体上に堆積させ、次に、ウェーハを、ケイ化物を形成するために、金属と任意の露出されたシリコンとの化学反応を促進させる温度に露出させることによって形成される。したがって、ケイ化物層４４０は、図４Ｊに示されるように、第１のゲート４４６、第２のゲート４３０、及び基板４０２の露出領域上に形成される。一実施形態では、ケイ化物層４４０は、第１のゲート４４６及び第２のゲート４３０の抵抗を低減して、読み出し、書き込み、又は消去をより高速にするように構成される。
上述したように、図４Ａ～図４Ｊは、一実施形態による、スプリットゲートデバイス及び周辺デバイスを製作する集積方法の単なる例示的なステップを表す。これらの例示的なステップは、説明のために提供され、実施形態の限定ではない。本明細書における教示に基づいて当業者には理解されるように、実施形態による方法は、上述したステップ数よりも少数又は多数のステップを含み得、上述された任意のステップは、当業者に明らかになる様々な他の方法で実行することも可能である。
図５は、一実施形態による一例としてのスプリットゲートデバイス５００の断面図である。例としてのスプリットゲートデバイス５００は、説明のために提供され、実施形態の限定ではない。例としてのスプリットゲートデバイス５００は、図４Ａ～図４Ｊにおいて上述したプロセスを使用して実現することができ、それにより、周辺デバイスも、例としてのスプリットゲートデバイス５００と一緒に形成される。代替的には、例としてのスプリットゲートデバイス５００は、単独のスプリットゲートデバイスを生成するプロセスを使用して実現することができる。
図５に示されるように、例としてのスプリットゲートデバイス５００は、第１及び第２のドープ領域５２４及び５２６を有する基板５０２上に形成される。スプリットゲートデバイス５００は、第１のゲート５０４（例えば、選択ゲート）と、第２のゲート５０６（例えば、メモリゲート）と、第２のゲート５０６と基板５０２との間に配置される第１の部分及び第１のゲート５０４の内部側壁に沿って配置される第２の部分を有して、選択ゲート５０４をメモリゲート５０６から分離する誘電体（３つの層５０８、５１０、及び５１２で作られる）とを含む。
一実施形態では、第１のゲート５０４及び第２のゲート５０６は、同じであってもよく、又は同じでなくともよい第１及び第２の複数の材料から作られる。誘電体は、１つ又は複数の誘電層を含み得る。例えば、誘電体はＯＮＯ型のものであり得、これは、２つの二酸化ケイ素層の間に挟まれる窒化ケイ素層を含む。一実施形態では、窒化ケイ素層は、電荷トラップスプリットゲートデバイスであるスプリットゲートデバイス５００を生成する電荷トラップ層として使用される。シリコンが豊富な窒化物膜又は様々な当量でシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を含む他の電荷トラップ誘電体を使用してもよい。
スプリットゲートデバイス５００は、第１のゲート５０４及び第２のゲート５０６のそれぞれ上に配置される第１及び第２のケイ化物層５１６及び５１４、第１のゲート５０４及び第２のゲート５０６のそれぞれの外部側壁に沿って配置される第１及び第２のスペーサ５２０及び５１８、並びに第２のゲート５０６の内部側壁に沿って第１のゲート５０４上に形成される第３のスペーサ５２２も含む。第３のスペーサ５２２は、第１のゲート５０４の上面の上に延びる第２のゲート５０６の内部側壁の一部を覆う。実施形態によれば、第３のスペーサ５２２は、第２のゲート５０６の高さが第１のゲート５０４よりも高く、第１のゲート５０４が平面（第２のゲート５０６のような傾斜面よりもむしろ）を有することに起因して、形成することができる。第３のスペーサ５２２は、形成時、ケイ化物層５１４及び５１６が互いに接触しないようにする（互いの接触は、第１のゲート５０４及び第２のゲート５０６に短絡を形成させることになり得る）。
実施形態について、指定された機能の実施及びその関係を示す機能構築ブロックを使用して上述した。これらの機能構築ブロックの境界は、説明の便宜のために、本明細書では任意に定義されている。指定された機能及びその関係が適宜実行される限り、代替の境界を定義することが可能である。
したがって、特定の実施形態の上記説明は、当分野の当業者の知識を適用することにより、本開示の一般概念から逸脱せずに、過度の実験なしで、そのような特定の実施形態を様々な用途に向けて容易に変更し、且つ／又は適合することができる本開示の一般的な性質を完全に明らかにするであろう。したがって、そのような適合形態及び変更形態は、本明細書に提示される教示及び指針に基づいて、開示される実施形態の均等物の意味及び範囲内にあることが意図される。本明細書での語句及び用語は、教示及び指針に鑑みて当業者によって解釈されるように、限定ではなく説明を目的とすることを理解されたい。
本開示の実施形態の広さ及び範囲は、上述された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びその均等物に従ってのみ規定されるべきである。

Claims (15)

  1. スプリットゲートデバイスであって、
    基板上に配置される選択ゲートと、
    前記基板上に配置されるメモリゲートと、
    ２つの酸化物層の間に配置された電荷トラップ層を含み、かつ、前記メモリゲートと前記基板との間に配置される第１の部分と、前記選択ゲートの内部側壁に沿って配置される第２の部分とを有して、前記選択ゲートを前記メモリゲートから隔てる誘電体構造と、
    前記選択ゲート上に配置される第１のケイ化物層と、
    前記メモリゲート上に配置される第２のケイ化物層と、
    前記メモリゲートの内部側壁に沿って、前記選択ゲートの上方に形成され、前記選択ゲートの上面の上に延びる前記メモリゲートの前記内部側壁の一部を直接覆うスペーサと、
    を含み、
    前記スペーサは、前記第１のケイ化物層の上面の一部上に直接配置され、かつ、前記誘電体構造における前記選択ゲート側に配置された酸化物層及び前記電荷トラップ層のみの上に配置され、
    前記スペーサは、前記誘電体構造における前記選択ゲート側に配置された酸化物層及び前記電荷トラップ層の両方の上面全体を覆う、
    スプリットゲートデバイス。
  2. 前記メモリゲートの高さは、前記選択ゲートの高さよりも高い、請求項１に記載のスプリットゲートデバイス。
  3. 前記メモリゲートの上面は、前記選択ゲートの上面よりも高い位置にある、請求項１に記載のスプリットゲートデバイス。
  4. 前記スペーサは、前記メモリゲートから前記第１のケイ化物層を絶縁する、請求項１に記載のスプリットゲートデバイス。
  5. 前記選択ゲート及び前記メモリゲートの外部側壁に隣接して配置される外部スペーサを更に有する、請求項１に記載のスプリットゲートデバイス。
  6. コア領域と周辺領域に分割された基板を備えるデバイスであって、
    前記コア領域は、前記基板上に形成される少なくとも１つのメモリデバイスを含み、
    それぞれの前記メモリデバイスは、
    前記基板上のメモリゲートに隣接して配置される選択ゲートと、
    ２つの酸化物層の間に配置された電荷トラップ層を含み、かつ、前記メモリゲートの直下に配置される第１の部分と、前記選択ゲートと前記メモリゲートの間に配置されて前記選択ゲートを前記メモリゲートから隔てる第２の部分を有する誘電体構造と、
    前記選択ゲート上に配置される第１のケイ化物層と、
    前記メモリゲート上に配置される第２のケイ化物層と、
    前記選択ゲートの上方に形成され、前記メモリゲートと前記選択ゲートを互いに絶縁し、前記第１のケイ化物層の上面の一部上に直接配置され、かつ、前記誘電体構造における前記選択ゲート側に配置された酸化物層及び前記電荷トラップ層のみの上に配置される、スペーサと、を含み、
    前記スペーサは、前記誘電体構造における前記選択ゲート側に配置された酸化物層及び前記電荷トラップ層の両方の上面全体を覆い、
    前記スペーサは、前記メモリゲートの内部側壁に沿って、前記選択ゲートの上方に形成され、前記選択ゲートの上面の上に延びる前記メモリゲートの前記内部側壁の一部を直接覆い、
    前記周辺領域は、前記基板上に形成される、少なくとも１つの第１の型のトランジスタと、少なくとも１つの第２の型のトランジスタと、を含み、
    前記少なくとも１つの第１の型のトランジスタにおける第１のゲート絶縁体は、前記少なくとも１つの第２の型のトランジスタにおける第２のゲート絶縁体よりも厚い、
    デバイス。
  7. 前記少なくとも１つの第１の型のトランジスタは、高電圧トランジスタであり、前記少なくとも１つの第２の型のトランジスタは、低電圧トランジスタである、請求項６記載のデバイス。
  8. 前記高電圧トランジスタは、高電圧ゲートを有し、前記低電圧トランジスタは、低電圧ゲートを有し、前記高電圧ゲートの上面は、前記低電圧ゲートの上面と略同等の高さ位置を有する、請求項７記載のデバイス。
  9. 前記高電圧ゲート及び前記低電圧ゲートの上面は、前記選択ゲートの上面と略同等の高さ位置を有する、請求項８記載のデバイス。
  10. 前記メモリゲートの上面は、前記選択ゲートの上面よりも高い位置にある、請求項６記載のデバイス。
  11. 前記誘電体構造は、Ｌ字状をなし、前記第２の部分は実質的に垂直であり、前記第１の部分は実質的に水平であり、前記第１及び第２の部分は一体に形成される、請求項６記載のデバイス。
  12. 複数のメモリセルを含むメモリアレイ、及び、周辺回路を備えるシステムオンチップデバイスであって、
    前記メモリセルのそれぞれは、
    基板上のメモリゲートに隣接して配置される選択ゲートであって、前記メモリゲートの上面は、前記選択ゲートの上面よりも高い位置にある、選択ゲートと、
    ２つの酸化物層の間に配置された電荷トラップ層を含み、かつ、前記メモリゲートの直下に配置される第１の部分と、前記選択ゲートと前記メモリゲートの間に配置されて前記選択ゲートを前記メモリゲートから隔てる第２の部分を有する誘電体構造と、
    前記選択ゲート上に配置される第１のケイ化物層と、
    前記メモリゲート上に配置される第２のケイ化物層と、
    前記選択ゲートの上方に形成され、前記メモリゲートと前記選択ゲートを互いに絶縁し、前記第１のケイ化物層の上面の一部上に直接配置され、かつ、前記誘電体構造における前記選択ゲート側に配置された酸化物層及び前記電荷トラップ層のみの上に配置される、スペーサと、
    を含み、
    前記スペーサは、前記誘電体構造における前記選択ゲート側に配置された酸化物層及び前記電荷トラップ層の両方の上面全体を覆い、
    前記スペーサは、前記メモリゲートの内部側壁に沿って、前記選択ゲートの上方に形成され、前記選択ゲートの上面の上に延びる前記メモリゲートの前記内部側壁の一部を直接覆い、
    前記周辺回路は、
    複数の第１のトランジスタであって、前記第１のトランジスタのそれぞれは、第１のゲートの直下に配置される第１のゲート絶縁体と含む、前記複数の第１のトランジスタと、
    複数の第２のトランジスタであって、前記第２のトランジスタのそれぞれは、第２のゲートの直下に配置される第２のゲート絶縁体と含む、前記複数の第２のトランジスタと、を含み、
    前記第１のゲート絶縁体は、前記第２のゲート絶縁体よりも厚く、前記第１及び第２のゲートは、略同等の高さ位置を有する、
    システムオンチップデバイス。
  13. 前記メモリアレイ及び前記周辺回路は、単一の基板に埋め込まれる、請求項１２記載のシステムオンチップデバイス。
  14. 前記メモリセルの前記選択ゲート、前記第１のトランジスタの前記第１のゲート、及び、前記第２のトランジスタの前記第２のゲートは、前記選択ゲート、前記第１のゲート、及び、前記第２のゲートの上面が略同等の高さ位置を有するように、同じ材料で同時に形成される、請求項１２記載のシステムオンチップデバイス。
  15. 前記第１のトランジスタは、２０Ｖまでの電圧を扱うことが可能な高電圧トランジスタであり、前記第２のトランジスタは、低電圧トランジスタであり、前記高電圧トランジスタは、前記低電圧トランジスタよりも長いゲート長を有する、請求項１２記載のシステムオンチップデバイス。
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