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HINTERGRUND
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Gebiet der Erfindung
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Die vorliegende Erfindung bezieht sich im Allgemeinen auf nichtflüchtige Speicher.
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Allgemeiner Stand der Technik
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Es besteht eine wachsende Nachfrage nach erweiterten Logikbausteinen (z. B. Mikrocontrollern) mit Unterstützungsspeicher, die üblicherweise unter Verwendung eines nichtflüchtigen Speichers (z. B. Flashspeicher) eingesetzt werden. Im Allgemeinen gibt es zwei Ansätze zum Bereitstellen des Unterstützungsspeichers. Ein Ansatz umfasst das Herstellen der erweiterten Logikbausteine und der Speicherbausteine auf separaten Halbleiterchips und das Verbinden der separaten Chips über eine Kommunikationsschnittstelle miteinander, was in einem nicht monolitischen Design resultiert. Ein weiterer Ansatz umfasst das Integrieren der erweiterten Logik- und Speicherbausteine auf demselben Halbleiterchip in einem als eingebetteten Speicher bekannten Design.
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Allgemein wird ein eingebettetes Speicher-Design einem nicht monolitischen Design vorgezogen in Anbetracht von Geschwindigkeit, Sicherheit und Stromverbrauch, allerdings erfordert es einen Integrationsprozess, um die erweiterten Logikbausteine und die Speicherbausteine auf demselben Halbleiterchip herzustellen.
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Aus der
US 2006 / 0 008 992 A1 , der
US 2009 / 0 085 090 A1 und der
US 9 443 991 B2 sind nicht-flüchtige Speicherelemente und Verfahren zu deren Herstellung bekannt, die zum Verständnis der Erfindung hilfreich sind.
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KURZE ÜBERSICHT
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Ausführungsformen stellen ein Verfahren zur Herstellung einer Splitgatevorrichtung und integrierte Verfahren zur Herstellung einer Splitgatevorrichtung und einer Peripherievorrichtung bereit. In einer Ausführungsform ist die Splitgatevorrichtung eine Ladungseinfang-Splitgatevorrichtung, welche eine Ladungseinfangschicht umfasst. In einer anderen Ausführungsform ist die Splitgatevorrichtung eine nichtflüchtige Speicherzelle, die gemäß Ausführungsformen alleinstehend oder in einer Peripherievorrichtung eingebettet gebildet werden kann.
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Figurenliste
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Die beigefügten Zeichnungen, die hierin einbezogen sind und einen Teil der Patentschrift bilden, veranschaulichen die vorliegende Offenbarung und dienen zusammen mit der Beschreibung des Weiteren dazu, die Prinzipien der Offenbarung zu erläutern und es der Fachperson auf dem einschlägigen Gebiet zu ermöglichen, diese Offenbarung nachzuvollziehen und zu verwenden.
- 1 veranschaulicht eine beispielhafte nichtflüchtige Splitgate-Speicherzelle.
- 2 veranschaulicht einen beispielhaften Schaltplan der in 1 veranschaulichten Speicherzelle.
- 3 veranschaulicht eine beispielhafte Halbleitervorrichtung, die sowohl Speicher- als auch Peripheriekreisläufe umfasst, die in demselben Substrat eingebettet sind.
- 4A-J sind Querschnittsansichten, die verschiedene Beispielsschritte in einem Verfahren zum Herstellen einer Splitgatevorrichtung gemäß einer Ausführungsform veranschaulichen.
- 5 ist eine Querschnittsansicht einer beispielhaften Splitgatevorrichtung gemäß einer Ausführungsform.
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Die vorliegende Offenbarung wird unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. Allgemein wird die Zeichnung, in der ein Element zum ersten Mal erscheint, durch die am weitesten links stehende(n) Ziffer(n) mit dem entsprechenden Bezugszeichen angegeben.
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AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
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Diese Patentschrift offenbart eine oder mehrere Ausführungsformen, die die Merkmale dieser Erfindung inkorporieren. Die offenbarte(n) Ausführungsform(en) stellt/stellen die vorliegende Erfindung lediglich beispielhaft dar. Der Schutzbereich der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung wird durch die hier angehängten Patentansprüche definiert.
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Die beschriebene(n) Ausführungsform(en) und Verweise in dieser Patentschrift auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. deuten an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik umfassen können, aber das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Charakteristik nicht notwendigerweise umfassen. Zudem verweisen derartige Ausdrücke nicht zwangsläufig auf dieselbe Ausführungsform. Des Weiteren versteht sich, dass, wenn in Verbindung mit einer Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik beschrieben wird, es im Rahmen des Wissens einer Fachperson liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Charakteristik in Verbindung mit anderen Ausführungsformen herbeizuführen, ob ausdrücklich beschrieben oder nicht.
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1 veranschaulicht eine beispielhafte nichtflüchtige Splitgate-Speicherzelle 100 gemäß einer Ausführungsform. Die Speicherzelle 100 ist auf einem Substrat 102, wie etwa Silizium, gebildet. Das Substrat 102 ist üblicherweise p-Typ oder eine p-Typ-Wanne, wohingegen eine erste dotierte Source/Drain-Region 104 und eine zweite dotierte Source/Drain-Region 106 n-Typ sind. Es ist jedoch auch möglich, dass das Substrat 102 n-Typ ist, während die Regionen 104 und 106 p-Typ sind.
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Die Speicherzelle 100 umfasst zwei Gates, ein Selektionsgate (SG) 108 und ein Speichergate (MG) 110. Jedes Gate kann eine dotierte polykristalline Siliziumschicht (Poly) sein, die durch wohlbekannte Techniken, zum Beispiel Abscheidung und Ätzung, gebildet ist, um die Gate-Struktur zu definieren. Das Selektionsgate 108 ist über einer dielektrischen Schicht 112 angeordnet. Das Speichergate 110 ist über einem Ladungseinfangdielektrikum 114 mit einer oder mehreren dielektrischen Schichten angeordnet. In einem Beispiel umfasst das Ladungseinfangdielektrikum 114 eine Silizium-Nitrid-Schicht, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen Dreischichtenstapel zu bilden, der zusammen und üblicherweise als „ONO“ bezeichnet wird. Andere Ladungseinfangdielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein, umfassen.
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Zur elektrischen Isolierung zwischen den zwei Gates ist auch ein vertikales Dielektrikum 116 zwischen dem Selektionsgate 108 und dem Speichergate 110 angeordnet. In einigen Beispielen sind das vertikale Dielektrikum 116 und das Ladungseinfangdielektrikum 114 das gleiche Dielektrikum, während in anderen Beispielen ein Dielektrikum vor dem anderen gebildet wird (d. h. sie können unterschiedliche dielektrische Eigenschaften aufweisen). Als solches muss das vertikale Dielektrikum 116 nicht die gleiche Filmstruktur wie das Ladungseinfangdielektrikum 114 umfassen.
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Die Regionen 104 und 106 werden erzeugt, indem Dotierstoffe zum Beispiel unter Verwendung einer lonenimplantationstechnik implantiert werden. Die Regionen 104 und 106 bilden die Source oder den Drain des Splitgate-Transistors abhängig von den an jede(n) angelegten Spannungen. Bei Splitgate-Transistoren wird die Region 104 aus praktischen Gründen üblicherweise als Drain bezeichnet, während die Region 106 üblicherweise als Source bezeichnet wird, unabhängig von den relativen Vorspannungen. Es versteht sich, dass diese Beschreibung eine allgemeine Übersicht über eine übliche Splitgate-Architektur bereitstellen soll und dass in der tatsächlichen Ausübung viele detailliertere Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 zu bilden.
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Ein beispielhafter Schreib-, Lese- und Löschvorgang wird nun in seinem Bezug auf Speicherzelle 100 beschrieben. Um ein Bit in die Speicherzelle 100 zu schreiben, wird eine positive Spannung in der Größenordnung von zum Beispiel 5 Volt an die Region 106 angelegt, während die Region 104 und das Substrat 102 geerdet sind. Eine niedrige positive Spannung in der Größenordnung von zum Beispiel 1,5 Volt wird an das Selektionsgate 108 angelegt, während eine höhere positive Spannung in der Größenordnung von zum Beispiel 8 Volt an das Speichergate 110 angelegt wird. Wenn Elektronen innerhalb einer Kanalregion zwischen der Source und dem Drain beschleunigt werden, eignen sich einige von den Elektronen ausreichend Energie an, um aufwärts injiziert und in dem Ladungseinfangdielektrikum 114 eingefangen zu werden. Dies ist als Injektion heißer Elektronen bekannt. In einem Beispiel eines Ladungseinfangdielektrikums 114 werden die Elektronen innerhalb der Nitridschicht des Ladungseinfangdielektrikums 114 eingefangen. Diese Nitridschicht wird üblicherweise auch als die Ladungseinfangschicht bezeichnet. Die eingefangenen Ladungen innerhalb des Ladungseinfangdielektrikums 114 speichern das „hohe“ Bit innerhalb der Speicherzelle 100, selbst nachdem die verschiedenen Versorgungsspannungen entfernt worden sind.
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Um die gespeicherte Ladung in der Speicherzelle 100 zu „löschen“ und den Zustand der Speicherzelle 100 zu einem „niedrigen“ Bit zurückzuführen, wird eine positive Spannung in der Größenordnung von zum Beispiel 5 Volt an die Region 106 angelegt, während die Region 104 massefrei ist oder auf eine gewisse Vorspannung gestellt ist und das Selektionsgate 108 und das Substrat 102 typischerweise geerdet sind. An das Speichergate 110 wird eine hohe negative Spannung in der Größenordnung von zum Beispiel -8 Volt angelegt. Die Vorspannungsbedingungen zwischen dem Speichergate 110 und der Region 106 erzeugen Löcher durch Band-zu-Band-Tunneleffekt. Die erzeugten Löcher werden durch das starke elektrische Feld unter dem Speichergate 110 ausreichend mit Energie versorgt und aufwärts in das Ladungseinfangdielektrikum 114 injiziert. Die injizierten Löcher löschen die Speicherzelle 100 gewissermaßen zum „niedrigen“ Bit-Zustand.
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Um das gespeicherte Bit der Speicherzelle 100 zu „lesen“, wird an jedes von dem Selektionsgate 108, dem Speichergate 110 und der Region 104 eine niedrige Spannung in der Spanne von zum Beispiel zwischen null und 3 Volt angelegt, während die Region 106 und das Substrat 102 typischerweise geerdet sind. Die an das Speichergate 110 angelegte niedrige Spannung ist so ausgewählt, dass sie im Wesentlichen äquidistant zwischen der Schwellenspannung, die notwendig ist, um den Transistor anzuschalten, wenn ein „hohes“ Bit gespeichert wird, und der Schwellenspannung, die notwendig ist, um den Transistor anzuschalten, wenn ein „niedriges“ Bit gespeichert wird, liegt, um deutlich zwischen den zwei Zuständen zu unterscheiden. Wenn zum Beispiel das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle 100 ein „niedriges“ Bit, und wenn das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs nicht bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle 100 ein „hohes“ Bit.
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2 veranschaulicht einen beispielhaften Schaltplan 200 der Speicherzelle 100 einschließlich Verbindungen mit verschiedenen Metallschichten in einer Halbleitervorrichtung. Es ist nur eine einzelne Speicherzelle 100 veranschaulicht, doch wie durch die Ellipsen in sowohl der X- als auch der Y-Richtung angezeigt, kann eine Gruppe von Speicherzellen durch die verschiedenen Leitungen, die in sowohl der X- als auch der Y-Richtung verlaufen, verbunden sein. Auf diese Weise können eine oder mehrere Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits auf der Basis der verwendeten Bit-Leitung (BL) und Source-Leitung (SL) ausgewählt werden.
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Eine beispielhafte Source-Leitung (SL) verläuft entlang der X-Richtung und ist in einer ersten Metallschicht (M1) gebildet. Die Source-Leitung (SL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 106 jeder Speicherzelle 100 entlang einer Reihe, die sich in der X-Richtung erstreckt, zu fertigen.
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Eine beispielhafte Bit-Leitung (BL) verläuft entlang der Y-Richtung und ist in einer zweiten Metallschicht (M2) gebildet. Die Bit-Leitung (BL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 104 jeder Speicherzelle 100 entlang einer Spalte, die sich in der Y-Richtung erstreckt, herzustellen.
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Es versteht sich, dass die in 2 gezeigten Schaltungsverbindungen lediglich beispielhaft sind und dass die verschiedenen Verbindungen in anderen Metallschichten als den veranschaulichten gefertigt werden könnten. Des Weiteren können die Speicherzellen 100, obwohl nicht abgebildet, in der Z-Richtung gruppiert sein sowie innerhalb mehrerer gestapelter Schichten gebildet sein.
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Es besteht allgemein ein Bedarf an erweiterten Logikbausteinen (z. B. Mikrocontrollern) mit Unterstützungsspeicherbausteinen, die typischerweise unter Verwendung von Speicherzellen, wie etwa Speicherzellen 100, eingesetzt werden. Im Allgemeinen gibt es zwei Ansätze zum Bereitstellen der Speicherbausteine. Ein Ansatz umfasst das Herstellen der erweiterten Logikbausteine und der Speicherbausteine auf separaten Halbleiterchips und das Verbinden der separaten Chips über eine Kommunikationsschnittstelle miteinander, was in einem nicht monolitischen Design resultiert. Ein weiterer Ansatz umfasst das Integrieren der erweiterten Logik- und Speicherbausteine auf demselben Halbleiterchip in einem als eingebetteten Speicher bekannten Design. Allgemein wird ein eingebettetes Speicher-Design einem nicht monolitischen Design vorgezogen in Anbetracht von Geschwindigkeit und Stromverbrauch, allerdings erfordert es einen Integrationsprozess, um die erweiterten Logikbausteine und die Speicherbausteine auf demselben Halbleiterchip herzustellen.
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3 veranschaulicht eine beispielhafte Halbleitervorrichtung 300, die sowohl Speicher- als auch Peripheriekreisläufe umfasst, die in demselben Substrat eingebettet sind. Der Peripheriekreislauf kann erweiterte Logikbausteine, wie oben beschrieben, umfassen. Vorrichtung 300 ist allgemein als Ein-Chip-System (SOC, system-on-chip) bekannt. In diesem Beispiel umfasst das Substrat 102 eine Kernregion 302 und eine Peripherieregion 304. Die Kernregion 302 umfasst eine Vielzahl von Speicherzellen 100, die ähnlich den zuvor beschriebenen arbeiten können. Es versteht sich, dass der Querschnitt von 3 lediglich beispielhaft ist und dass die Kernregion 302 und die Peripherieregion 304 in jedem beliebigen Bereich des Substrats 102 befindlich sein können. Des Weiteren können sich die Kernregion 302 und die Peripherieregion 304 in demselben allgemeinen Bereich des Substrats 102 befinden.
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Die Peripherieregion 304 kann Bausteine integrierter Schaltungen wie etwa Widerstände, Kondensatoren, Induktoren usw. sowie Transistoren umfassen. In der veranschaulichten Ausführungsform umfasst die Peripherieregion 304 eine Vielzahl von Hochspannungstransistoren 306 und Niederspannungstransistoren 308. Die Hochspannungstransistoren 306 sind in der Lage, Spannungen von zum Beispiel bis zu 20 Volt zu handhaben, während die Niederspannungstransistoren 308 mit einer schnelleren Geschwindigkeit arbeiten, aber nicht auf denselben hohen Spannungen wie die Hochspannungstransistoren 306 arbeiten können. In einer Ausführungsform sind die Niederspannungstransistoren 308 entworfen, so dass sie eine kürzere Gatelänge als die Hochspannungstransistoren 306 aufweisen. Die Hochspannungstransistoren 306 zeichnen sich üblicherweise durch ein dickeres Gatedielektrikum 310 aus als das Gatedielektrikum der Niederspannungstransistoren 308.
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Ein bestehender Prozess zum Integrieren einer Splitgatevorrichtung (z. B. Speicherzelle 100) in einer Peripherievorrichtung (z. B. Transistor 306 oder 308) umfasst das gleichzeitige Bilden des Selektionsgates (z. B. Selektionsgate 108) der Splitgatevorrichtung in einer Kernregion eines Substrats (z. B. Kernregion 302) und des Gates der Peripherievorrichtung in einer Peripherieregion (z. B. Peripherieregion 304) des Substrats; das Bilden einer unteren Oxidschicht, einer Ladungseinfangschicht und einer blockierenden Dielektrikumschicht über sowohl der Kernregion als auch der Peripherieregion; das Bilden des Speichergates (z. B. Speichergate 110) der Splitgatevorrichtung; und dann Ablösen der blockierenden Dielektrikumschicht und der Ladungseinfangschicht in der Peripherieregion des Substrats.
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Weil das Gate der Peripherievorrichtung gleichzeitig gebildet wird wie das Selektionsgate der Splitgatevorrichtung, wird das Peripherievorrichtungsgate gegenüber den Ablagerungs-/Züchtungsverfahrensschritten der unteren Oxidschicht, der Ladungseinfangschicht und der dielektrischen Blockierungsschicht sowie den darauffolgenden Entfernungsschritten der dielektrischen Blockierungsschicht und der Ladungseinfangschicht ausgesetzt. Das Aussetzen verursacht typischerweise das Beschränken (der Länge) des Peripherievorrichtungsgates, was in einer bedeutenden Verschlechterung der Leistung der resultierenden Peripherievorrichtung resultiert (insbesondere für Shortgatevorrichtungen) sowie unerwünschte Prozessvariationen unter Vorrichtungen.
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Ausführungsformen, wie weiter unten beschrieben, stellen Verfahren zur Herstellung einer Splitgatevorrichtung und integrierte Verfahren zur Herstellung einer Splitgatevorrichtung und einer Peripherievorrichtung bereit. In einer Ausführungsform ist die Splitgatevorrichtung eine Ladungseinfang-Splitgatevorrichtung. Ausführungsformen leiden nicht an den oben beschriebenen Problemen des bestehenden Integrationsprozesses. 4A-J sind Querschnittsansichten, die verschiedene beispielhafte Schritte eines Herstellungsverfahrens gemäß einer Ausführungsform veranschaulichen.
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Eine Beschreibung des Herstellungsverfahrens beginnt mit Verweis auf 4A, die ein Substrat 402 (z. B. Siliziumsubstrat) mit Vorrichtungsisolationsgrabenformationen (z. B. untiefe Grabenisolationsformationen (STI-Formationen) 408), die im Substrat 402 erzeugt wurden, eine Polsteroxidschicht 404, die über dem Substrat 402 angeordnet ist, und eine Siliziumnitridschicht 406, die über der Polsteroxidschicht 406 angeordnet ist, zeigt.
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Allgemein wird der in 4A veranschaulichte Querschnitt erhalten, indem zunächst eine Polsteroxidschicht 404 über der Substratschicht 402 angeordnet wird, gefolgt von einer Siliziumnitridschicht 406. Die Polsteroxidschicht 404, die Siliziumnitridschicht 406 und das Substrat 402 werden dann gemustert und geätzt, um Gräben zu bilden, die mit einem Oxid (z. B. STI-Oxid) gefüllt werden, um die Grabenformationen 408 zu bilden. Anschließend werden in nicht in 4A gezeigten Schritten die Siliziumnitridschicht 406 und die Polsteroxidschicht 404 entfernt (z. B. nassgeätzt) und es wird eine Gateoxidschicht (dünn und/oder dick) aus dem Substrat 402 gezüchtet.
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In manchen Fällen verursacht der Schritt des Entfernens der Polsteroxidschicht 404 auch den Abbau der Grabenformationen 408 (die typischerweise auch Oxid sind) an den durch die Ziffer 440 in 4A veranschaulichten Regionen. Demzufolge wird die Gateoxidschicht, wenn die Gateoxidschicht anschließend aus dem Substrat 402 gezüchtet wird, in der Nähe der Regionen 440 dünner sein als in anderen Regionen des Substrats. Diese Gateoxiddickenvariation ist besonders problematisch, wenn ein dickes Gateoxid aus dem Substrat 402 gezüchtet wird, und kann darin resultieren, dass das Gate einer anschließend gebildeten Vorrichtung an den Regionen 440 unter hohen Spannungsbedingungen zusammenbricht.
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Zur Beseitigung dieses Problems werden in einer Ausführungsform die Grabenformationen 408 gebildet, nachdem die Gateoxidschicht (dünn und/oder dick) aus dem Substrat 402 gezüchtet wurde. So wird in dieser Ausführungsform eine dicke Gateoxidschicht (und optional eine dünne Gateoxidschicht) aus einer entsprechenden Region des Substrats 402 gezüchtet, bevor die Siliziumnitridschicht 406 über dem Substrat 404 angeordnet wird. Die Siliziumnitridschicht 406, die Gateoxidschicht (wenn gezüchtet) und das Substrat 402 werden dann gemustert und geätzt, um Graben zu bilden, die dann mit einem Oxid (z. B. STI-Oxid) gefüllt werden, um die Grabenformationen 408 zu bilden. Die Siliziumnitridschicht 406 wird dann entfernt.
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Unter Verweis auf 4B werden eine dünne Gateoxidschicht 410 und eine dicke Oxidschicht 412 über entsprechenden Regionen des Substrats 402 angeordnet. Wie oben beschrieben, werden in einer Ausführungsform die dünne Gateoxidschicht 410 und die dicke Gateoxidschicht 412 vor dem Bilden der Grabenformationen 408 erzeugt. In einer Ausführungsform wird zur Erzeugung der dünnen Gateoxidschicht 410 und der dicken Gateoxidschicht 412 eine Gateoxidschicht mit einer Dicke, die sich für gewünschte Hochspannungsanwendungen eignet, zunächst aus dem Substrat 402 gezüchtet, dann wird die Gateoxidschicht geätzt, um die dünne Gateoxidschicht 410 und die dicke Gateoxidschicht 412 wo gewünscht über dem Substrat 402 zu bilden.
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Anschließend wird eine erste Leiterschicht (z. B. Polyschicht) 414 über dem Substrat 402 angeordnet (z. B. abgeschieden) und eine Hartmaskenschicht 416 wird über der ersten Leiterschicht 414 angeordnet (z. B. abgeschieden). In einer Ausführungsform umfasst die Hartmaskenschicht 416 eine erste Schicht 418 und eine zweite Schicht 420. Die erste Schicht 418 und die zweite Schicht 420 können eine beliebige Kombination aus beispielsweise Oxid, Nitrid oder Silizium sein.
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Anschließend wird, wie in 4C veranschaulicht, eine Fotolackmaske (in 4C nicht gezeigt) über einer ersten Region 442 und einer zweiten Region 444 des Substrats 402 selektiv erzeugt (z. B. unter Verwendung von standardmäßigen Lithographieschritten). In einer Ausführungsform entspricht die erste Region 442 einer Kernregion (z. B. Kernregion 302), in der die Splitgatevorrichtungen schließlich gebildet werden, und die zweite Region 444 entspricht einer Peripherieregion (z. B. Peripherieregion 304), in der die Peripherievorrichtungen schließlich gebildet werden. Der Einfachheit halber sind die Grabenformationen 408 in der ersten Region 442 in 4C nicht gezeigt.
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Gemäß der Fotolackmaske wird dann (lediglich) die Hartmaskenschicht 416 geätzt (z. B. trockengeätzt), um über der ersten Region 442 ein erstes Hartmaskengatemuster und über der zweiten Region 444 des Substrats 402 ein zweites Hartmaskengatemuster zu bilden. Die Fotolackmaske wird dann abgelöst und es wird eine Nassreinigung durchgeführt, bevor eine andere Fotolackmaske 422 erzeugt wird, um die zweite Region 444 (oder einen Teil davon) abzudecken, wie in 4C gezeigt.
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Dann wird, wie in 4D veranschaulicht, eine erste Leiterschicht 414 gemäß dem ersten Hartmaskengatemuster über die erste Region 442 geätzt (z. B. trockengeätzt), um ein oder mehrere erste Gates 446 der Splitgatevorrichtungen zu bilden. In einer Ausführungsform entsprechen die ersten Gates 446 Selektionsgates der Splitgatevorrichtungen. Es sei bemerkt, dass keine Fotolackmaske über der ersten Region 442 erforderlich ist, um das Ätzen der ersten Leiterschicht 414 durchzuführen, da das erste Hartmaskengatemuster in diesem Fall eine Maskenentsprechung bereitstellt. Demzufolge erodiert allerdings ein Teil der Hartmaskenschicht 416 in der ersten Region 442. Wie zum Beispiel in 4D gezeigt, kann die zweite Schicht 420 der Hartmaskenschicht 416 vollständig beseitigt werden und lediglich ein Teil der ersten Schicht 418 der Hartmaskenschicht 416 stehen gelassen werden, nach dem Ätzen der ersten Leiterschicht 414 über den ersten Gates 446. Im Gegensatz dazu bleibt die Hartmaskenschicht 416 in der zweiten Region 444 von dem Ätzen der ersten Leiterschicht 414 unberührt, da die zweite Region 444 wie in 4C gezeigt, von der Fotolackmaske 422 geschützt ist. Die Fotolackmaske 422 wird dann abgelöst und es wird eine Nassreinigung durchgeführt.
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Demzufolge wird wie in 4E veranschaulicht über dem gesamten Substrat 402 ein Dielektrikum gebildet. Vornehmlich wird das Dielektrikum über den ersten Gates 446 gebildet, welche auf der ersten Region 442 und dem zweiten Hartmaskengatemuster in der zweiten Region 444 gebildet sind. In einer Ausführungsform umfasst das Dielektrikum eine oder mehrere dielektrische Schichten. Zum Beispiel kann das Dielektrikum eine Siliziumnitridschicht umfassen, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen Dreischichtenstapel zu bilden, der kollektiv und allgemein als „ONO“ bezeichnet wird. In einer Ausführungsform wird die Siliziumnitridschicht als eine Ladungseinfangschicht in einer Ladungseinfang-Splitgatevorrichtung verwendet. Es kann auch ein anderes Ladungseinfangdielektrikum verwendet werden, umfassend einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein.
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In einer Ausführungsform umfasst das Dielektrikum, wie in 4E gezeigt, eine untere Oxidschicht 424, eine Nitridschicht 426 und eine obere Oxidschicht 428. Um das Dielektrikum zu bilden, wird die untere Oxidschicht 424 über dem gesamten Substrat 402 gezüchtet. In einer Ausführungsform, wie in 4E gezeigt, kann die untere Oxidschicht 424 minimal oder kann gar nicht über Regionen des Substrats 402, auf dem sich Hartmaskenmaterial befindet, wachsen. Dann wird die Nitridschicht 426 über der unteren Oxidschicht 424 gebildet (z. B. abgeschieden), und die obere Oxidschicht 428 wird über der Nitridschicht 426 gebildet (z. B. gezüchtet oder abgeschieden).
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Dann wird, wie in 4F veranschaulicht, eine zweite Leiterschicht (z. B. Polyschicht) über dem Dielektrikum über dem gesamten Substrat 402 angeordnet (z. B. abgeschieden). Dann wird eine Fotolackmaske 432 erzeugt, um die zweite Region 444 abzudecken und die zweite Leiterschicht wird an der Region 442 geätzt (z. B. anisotrop trockengeätzt), wie in 4F gezeigt. In einer Ausführungsform wird die zweite Leiterschicht geätzt, bis die obere Oxidschicht 428 des Dielektrikums freigelegt ist. So resultiert das Ätzen der zweiten Leiterschicht in einer ersten und zweiten Formation 430 der zweiten Leiterschicht auf der ersten bzw. zweiten Seitenwand des ersten Gates 446. Die Fotolackmaske 432 wird dann abgelöst und es wird eine Nassreinigung durchgeführt.
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Wie in 4G veranschaulicht, wird dann eine Fotolackmaske 434 erzeugt, so dass die eine oder die andere der ersten und zweiten Formation 430 um jeweils das erste Gate 446 von der Fotolackmaske 434 abgedeckt wird. Die zweite Leiterschicht wird dann über das gesamte Substrat 402 geätzt (z. B. trockengeätzt). Das Ätzen der zweiten Leiterschicht entfernt die nicht abgedeckte Formation 430 jedes ersten Gates 446. Die verbleibende Formation 430 jedes ersten Gates 446 entspricht einem zweiten Gate (z. B. Speichergate) der Splitgatevorrichtung (im Folgenden als zweites Gate 430 bezeichnet). Das Ätzen der zweiten Leiterschicht entfernt auch die zweite Leiterschicht von der zweiten Region 444, um das Dielektrikum erneut freizulegen.
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Dann wird die Fotolackmaske 434, wie in 4H veranschaulicht, abgelöst und die obere Oxidschicht 428 und die Nitridschicht 426 werden von der oberen Fläche über dem gesamten Substrat 402 entfernt (z. B. nassgeätzt). Vornehmlich werden die Oxidschicht 428 und die Nitridschicht 426 über einer oberen Fläche des ersten Gates 446 entfernt, um jegliche verbleibenden Teile der Hartmaskenschicht (z. B. der verbleibende Teil der ersten Schicht 418 der Hartmaskenschicht) über der oberen Fläche des ersten Gates 446 freizulegen. In einer anderen Ausführungsform verbleibt keine Hartmaskenschicht über der oberen Fläche des ersten Gates 446 in diesem Schritt und die erste Leiterschicht 414 des ersten Gates 446 ist freigelegt. Über der zweiten Region 444 legt die Entfernung der oberen Oxidschicht 428 und der Nitridschicht 426 die Hartmaskenschicht 416 mit ihrer ersten Schicht 418 und zweiten Schicht 420 frei.
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Zu diesem Zeitpunkt in dem Prozess ist die Splitgatevorrichtung mit einem ersten Gate 446 (durch die erste Leiterschicht 414 bereitgestellt) und einem zweiten Gate 430 (durch die zweite Leiterschichtformation 430 bereitgestellt) und mit einem Dielektrikum, das durch die untere Oxidschicht 424, die Nitridschicht 426 und die obere Oxidschicht 428 bereitgestellt sind, gebildet worden, um die nach innen gewandten Seitenwände des ersten und zweiten Gates zu trennen. Die Peripherievorrichtung ist allerdings noch nicht gebildet worden, wobei lediglich das zweite Hartmaskengatemuster über der zweiten Region 444 gebildet worden ist und die erste Leiterschicht 414 noch nicht gemustert ist.
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Dann wird, wie in 4l veranschaulicht, eine Fotolackmaske 436 gebildet, um die erste Region 442 abzudecken. In einer Ausführungsform erstreckt sich die Fotolackmaske 436 leicht in die zweite Region 444, wie in 4l gezeigt. Die erste Leiterschicht 414 wird dann gemäß dem zweiten Hartmaskengatemuster über der zweiten Region 444 gebildet, um die Peripherievorrichtungsgates 448 zu bilden. Es sei bemerkt, dass keine Fotolackmaske über der zweiten Region 444 erforderlich ist, um das Ätzen der ersten Leiterschicht 414 durchzuführen, da das zweite Hartmaskengatemuster in diesem Fall eine Maskenentsprechung bereitstellt. Demzufolge erodiert allerdings ein Teil der Hartmaskenschicht 416 in der zweiten Region 444. Wie zum Beispiel in 4l gezeigt, kann die zweite Schicht 420 der Hartmaskenschicht 416 vollständig beseitigt werden und lediglich ein Teil der ersten Schicht 418 der Hartmaskenschicht 416 stehen gelassen werden nach dem Ätzen der ersten Leiterschicht 414 über den Peripherievorrichtungsgates 448.
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Dann wird die Fotolackmaske 436, wie in 4J veranschaulicht, abgelöst und es wird eine Nassreinigung durchgeführt, bevor über dem gesamten Substrat 402 eine Abstandshalterschicht gebildet (z. B. abgeschieden) wird. Die Abstandshalterschicht kann eine Oxidschicht und/oder eine Nitridschicht umfassen. Die Abstandshalterschicht wird dann geätzt (z. B. anisotrop trockengeätzt), um einen ersten und zweiten Abstandshalter 438 auf den entsprechenden Seitenwänden der Splitgatevorrichtung zu bilden. Eine dritte Abstandshalterschicht 450 wird ebenfalls über dem ersten Gate 446 gebildet, indem die Abstandshalterschicht geätzt wird. Die dritte Abstandshalterschicht 450 deckt einen Abschnitt der inneren Seitenwand des zweiten Gates 430 ab, das sich über die obere Fläche des ersten Gates erstreckt.
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Schließlich wird eine Silizidschicht 440 gebildet. In einer Ausführungsform wird die Silizidschicht 440 durch das Abscheiden eines Metalls über dem gesamten Substrat 402 und dann dem Aussetzen des Wafers gegenüber Temperaturen, die eine chemische Reaktion zwischen dem Metall und einem beliebigen ausgesetzten Teil Silizium fördern, gebildet, um ein Silizid zu bilden. Die Silizidschicht 440 bildet sich auf der Oberseite des ersten Gates 446, des zweiten Gates 430 und über freigelegten Regionen des Substrats 402, wie in 4J gezeigt. In einer Ausführungsform ist die Silizidschicht 440 konfiguriert, um die Widerstandsfähigkeit des ersten Gates 446 und des zweiten Gates 430 zu schwächen, was es leichter macht, sie zu lesen, zu schreiben oder zu löschen.
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Wie oben beschrieben, stellen die 4A-J lediglich beispielhafte Schritte eines integrierten Verfahrens zum Herstellen einer Splitgatevorrichtung und einer Peripherievorrichtung gemäß einer Ausführungsform dar. Diese beispielhaften Schritte werden zu Veranschaulichungszwecken bereitgestellt und schränken die Ausführungsformen nicht ein. Wie von einer Fachperson auf der Basis der Lehren hierin verstanden werden wird, kann ein Verfahren gemäß den Ausführungsformen weniger oder mehr Schritte als oben beschrieben umfassen und jede beliebigen der oben beschriebenen Schritte können auf eine Vielzahl von anderen Weisen durchgeführt werden, wie einer Fachperson auf dem Gebiet ersichtlich sein wird.
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5 ist eine Querschnittsansicht einer beispielhaften Splitgatevorrichtung 500 gemäß einer Ausführungsform. Die beispielhafte Splitgatevorrichtung 500 wird zu Veranschaulichungszwecken bereitgestellt und beschränkt die Ausführungsformen nicht. Die beispielhafte Splitgatevorrichtung 500 kann unter Verwendung des oben in 4A-4J beschriebenen Prozesses verwirklicht werden, wodurch eine Peripherievorrichtung auch zusammen mit der beispielhaften Splitgatevorrichtung 500 gebildet wird. Als Alternative dazu kann die beispielhafte Splitgatevorrichtung 500 unter Verwendung eines Prozesses verwirklicht werden, der in einer alleinstehenden Splitgatevorrichtung resultiert.
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Wie in 5 gezeigt, wird die beispielhafte Splitgatevorrichtung 500 über einem Substrat 502 mit einer ersten und zweiten dotierten Region 524 und 526 gebildet. Die Splitgatevorrichtung 500 umfasst ein erstes Gate 504 (z. B. Selektionsgate); ein zweites Gate 506 (z. B. Speichergate); und ein Dielektrikum (aus drei Schichten 508, 510 und 512 zusammengesetzt) mit einem ersten Abschnitt, der zwischen dem zweiten Gate 506 und dem Substrat 502 angeordnet ist und einem zweiten Abschnitt, der entlang einer inneren Seitenwand des ersten Gates 504 angeordnet ist, um das Selektionsgate 504 von dem Speichergate 506 zu trennen.
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In einer Ausführungsform sind das erste Gate 504 und das zweite Gate 506 aus einem ersten und einem zweiten Polymaterial zusammengesetzt, die das gleiche sein können oder auch nicht. Das Dielektrikum kann eine oder mehrere dielektrische Schichten umfassen. Zum Beispiel kann das Dielektrikum der ONO-Art sein, die eine Siliziumnitridschicht umfasst, welche zwischen die zwei Siliziumnitridschichten gelegt ist. In einer Ausführungsform wird die Siliziumnitridschicht als eine Ladungseinfangschicht verwendet, was darin resultiert, dass die Splitgatevorrichtung 500 eine Ladungseinfang-Splitgatevorrichtung ist. Es kann auch ein anderes Ladungseinfangdielektrikum verwendet werden, umfassend einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein.
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Die Splitgatevorrichtung 500 umfasst auch eine erste und zweite Silizidschicht 516 und 514, die über dem ersten Gate 504 bzw. dem zweiten Gate 506 angeordnet sind; einen ersten und zweiten Abstandshalter 520 und 518, die entlang den äußeren Seitenwänden des ersten Gates 504 bzw. des zweiten Gates 506 angeordnet sind; und einen dritten Abstandshalter 522, der über dem ersten Gate 504 entlang der inneren Seitenwand des zweiten Gates 506 angeordnet ist. Die dritte Abstandshalterschicht 522 deckt einen Abschnitt der inneren Seitenwand des zweiten Gates 506 ab, das sich über einer oberen Fläche des ersten Gates 504 erstreckt. Gemäß Ausführungsformen kann der dritte Abstandshalter 522 aufgrund der Tatsache gebildet werden, dass das zweite Gate 506 eine größere Höhe aufweist als das erste Gate 504 und dass das erste Gate 504 eine flache Fläche (anstatt einer geneigten Fläche wie das zweite Gate 506) aufweist. Der dritte Abstandshalter 522 verhindert, dass die Silizidschichten 514 und 516 miteinander in Kontakt kommen, wenn sie gebildet werden (was darin resultieren kann, dass das erste Gate 504 und das zweite Gate 506 einen Kurzschluss bilden).
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Ausführungsformen sind oben mit Hilfe funktionaler Basiskomponenten, die die Implementierung spezifischer Funktionen und Beziehungen davon veranschaulichen, beschrieben worden. Die Grenzen dieser funktionalen Basiskomponenten wurden hier für die Zweckmäßigkeit der Beschreibung willkürlich definiert. Es können alternative Grenzen definiert werden, solange die spezifischen Funktionen und Beziehungen davon angemessen durchgeführt werden.
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Die vorangehende Beschreibung spezifischer Ausführungsformen zeigt somit gänzlich die allgemeine Art der Offenbarung auf, die andere mittels Anwendung von Fachwissen für verschiedene Anwendungen solcher spezifischer Ausführungsformen ohne große Experimente leicht modifizieren und/oder anpassen können, ohne von dem allgemeinen Konzept der vorliegenden Offenbarung abzuweichen. Folglich sollen, basierend auf den hierein präsentierten Lehren und Anleitungen, solche Anpassungen und Modifikationen unter die Bedeutung und den Bereich der Äquivalente der offenbarten Ausführungsformen fallen. Es versteht sich, dass die Ausdrucksweise oder das Fachvokabular hierin dem Zweck der Beschreibung dient und nicht der Beschränkung, so dass das Fachvokabular oder die Ausdrucksweise der vorliegenden Patentschrift von der Fachperson angesichts der Lehren und den Anleitungen interpretiert werden soll.
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Die Breite und der Schutzbereich der Ausführungsformen der vorliegenden Offenbarung sollten durch die oben beschriebenen beispielhaften Ausführungsformen in keiner Weise beschränkt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihrer Äquivalente definiert werden.
