KR20070007608A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR20070007608A
KR20070007608A KR1020050062332A KR20050062332A KR20070007608A KR 20070007608 A KR20070007608 A KR 20070007608A KR 1020050062332 A KR1020050062332 A KR 1020050062332A KR 20050062332 A KR20050062332 A KR 20050062332A KR 20070007608 A KR20070007608 A KR 20070007608A
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박래영
윤정봉
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삼성전자주식회사
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법을 제공한다. 이 제조 방법은, 셀 영역에는 플래시 메모리 셀을 형성하고 주변 회로 영역에는 트랜지스터와 같은 반도체 소자를 형성한 후 이들을 전기적으로 연결하기 위한 배선 형성 공정에서, 드레인 선택 트랜지스터의 드레인 상부에 콘택홀을 형성하는 식각 공정과 주변 회로 영역의 콘택홀을 형성하는 식각 공정을 병합하여 동시에 수행하는 것이다. 따라서, 공정 단계를 줄이고 공정 시간 및 제조비용을 감소시킬 수 있다.
플래시 메모리, 멀티 레벨 셀, 콘택 플러그, 콘택홀, 식각

Description

플래시 메모리 소자의 제조 방법{Method Of Fabricating Flash Memory Device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더 구체적으로 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리(flash memory) 소자는 셀(cell) 영역과 주변 회로 영역으로 나누어지며, 셀 영역에는 플래시 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터와 같은 반도체 소자가 형성된다. 반도체 기판 상에 플래시 메모리 셀과 트랜지스터와 같은 소자들을 형성한 이후에는, 이들을 전기적으로 연결하기 위하여 반도체 기판 전면을 덮는 절연층을 형성하고 절연층 하부의 반도체 기판에 형성된 접합부와 전기적으로 연결되는 콘택 플러그(contact plug) 또는 비아 플 러그(via plug) 및 금속 배선을 형성한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 낸드(NAND)형 플래시 메모리 소자를 제조할 경우, 반도체 기판(101)의 주변 회로 영역(B)에는 NMOS 트랜지스터(103n)와 PMOS 트랜지스터(103p)를 형성하고, 셀 영역(A)에는 셀 트랜지스터(103m), 소오스 선택 트랜지스터(103s) 및 드레인 선택 트랜지스터(103d)를 형성한다. 이어서, 반도체 기판(101) 상부 전면을 덮는 제 1 절연층(104)을 형성한다.
설명되지 않은 도면부호 102a는 n웰이고, 102b는 p웰이고, 102c는 트리플(triple) n웰이고, 102d는 트리플 p웰이다.
도 1b를 참조하면, 소오스 콘택 마스크(mask)를 사용하는 식각 공정으로 소오스 선택 트랜지스터(103s)의 소오스 상부의 제 1 절연층(104)을 제거하여 제 1 콘택홀(contact hole, 105)을 형성한다. 이어서, 제 1 콘택홀(105)을 통해 노출된 반도체 기판(101)에 이온 주입 공정으로 불순물을 주입하여 고농도의 접합 이온주입부(106)를 형성한 후, 제 1 콘택홀(105)을 전도성 물질로 채워서 제 1 콘택 플러그(105a)를 형성한다. 이때, 접합 이온주입부(106)는 반도체 기판(101)의 접합부인 소오스 선택 트랜지스터(103s)의 소오스 영역과 제 1 콘택 플러그(105a) 사이의 접촉 저항을 낮추기 위하여 형성할 수 있다. 한편, 제 1 콘택 플러그(105a)는 전도성 물질로 N+ 폴리실리콘(polysilicon)을 사용하여 형성할 수 있다.
도 1c를 참조하면, 전체 상부에 제 2 절연층(107)을 형성한 후, 드레인 콘택 마스크를 사용하는 식각 공정으로 드레인 선택 트랜지스터(103d)의 드레인 상부의 제 2 및 제 1 절연층(107 및 104)을 식각하여 제 2 콘택홀(108)을 형성한다. 이어서, 제 2 콘택홀(108)을 통해 노출된 반도체 기판(101)에 이온 주입 공정으로 불순물을 주입하여 고농도의 접합 이온주입부(109)를 형성한 후, 제 2 콘택홀(108)을 전도성 물질로 채워서 제 2 콘택 플러그(108a)를 형성한다. 이때, 접합 이온주입부(109)는 반도체 기판(101)의 접합부인 드레인 선택 트랜지스터(103d)의 드레인 영역과 제 2 콘택 플러그(108a) 사이의 접촉 저항을 낮추기 위하여 형성할 수 있다. 마찬가지로, 제 2 콘택 플러그(108a)도 전도성 물질로 N+ 폴리실리콘을 사용하여 형성할 수 있다.
도 1d를 참조하면, 전체 상부에 제 3 절연층(110)을 형성한 후, 주변 회로 영역(B)에 형성된 NMOS 및 PMOS 트랜지스터(103n 및 103p)의 소오스/드레인 상부의 제 3, 제 2 및 제 1 절연층(110, 107 및 104)을 식각 공정으로 제거하여 제 3 콘택홀(111) 및 트렌치(112)를 형성한다. 한편, 셀 영역(A)에 형성된 제 1 및 제 2 콘택 플러그(105a 및 108a) 상부의 제 3 또는 제 2 절연층(110 또는 107)을 식각공정으로 제거하여 트렌치(112)를 형성한다. 트렌치를 형성하는 과정에서 하부의 제 2 절연층(107)이 식각되는 것을 방지하기 위하여, 제 3 절연층(110)을 형성하기 전에 제 2 절연층(107) 상부에 식각 방지막(미도시)을 형성할 수도 있다.
제 3 콘택홀(111)을 통해 노출된 NMOS 및 PMOS 트랜지스터(103n 및 103p)의 소오스/드레인 영역에 이온 주입 공정으로 불순물을 주입하여 고농도의 접합 이온주입부(113a 및 113b)를 형성할 수 있다. 접합 이온주입부(113a 및 113b)는 반도체 기판(101)의 접합부인 PMOS 및 NMOS 트랜지스터(103p 및 103n)의 소오스/드레인 영역과 제 3 콘택 플러그(111a) 사이의 접촉 저항을 낮추기 위하여 형성할 수 있다.
한편, 셀 영역(A)의 소오스 선택 트랜지스터(103s), 드레인 선택 트랜지스터(103d) 및 셀 트랜지스터(103m)와 주변 회로 영역(B)의 NMOS 및 PMOS 트랜지스터(103n 및 103p)의 게이트 라인 상부의 제 3, 제 2 및 제 1 절연층(110, 107 및 104)도 식각 공정으로 제거하여 제 3 콘택홀(미도시) 및 트렌치(미도시)를 형성한다.
계속해서, 제 3 콘택홀(111)과 트렌치(112)를 전도성 물질로 채워서 소오스/드레인 상부의 제 3 콘택홀(111)에는 제 3 콘택 플러그(111a)를 형성하고, 트렌치(112)에는 금속 배선(112a)을 형성한다. 이때, 전도성 물질로 접착 특성을 향상시키기 위한 티타늄막(Ti)과 확산 방지 역할을 하기 위한 티타늄 질화막(TiN)을 순차적으로 증착한 후, 텅스텐(W)으로 트렌치(112)와 제 3 콘택홀(111)을 채워서 제 3 콘택 플러그(111a)와 금속 배선(112a)을 형성할 수 있다.
이로써 플래시 메모리 셀과 주변 회로가 전기적으로 연결된다. 이때, 필요에 따라 금속 배선(112a) 상부에 추가로 제 2, 제 3 금속 배선을 형성할 수 있다.
이러한 종래기술에 따르면, 셀 영역(A)에서 소오스 선택 트랜지스터(103s)의 소오스 상부의 제 1 콘택홀(105), 드레인 선택 트랜지스터(103d)의 드레인 상부의 제 2 콘택홀(108)과 주변 회로 영역(B)에서 PMOS 및 NMOS 트랜지스터(103p 및 103n)의 소오스/드레인 상부의 제 3 콘택홀(111)이 서로 다른 식각 공정으로 형성된다. 또한, 접합 이온주입부(106, 109, 113a 및 113b)도 서로 다른 이온 주입 공 정으로 각각 형성해야 한다. 이로 인해, 공정의 단계가 많을 뿐만 아니라, 마스크의 수도 증가하여 시간 및 비용이 증가하는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여, 공정 단계를 줄이고 공정 시간 및 제조비용을 감소시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 플래시 메모리 소자의 제조 방법을 제공한다. 플래시 메모리 소자의 셀 영역에는 소오스 선택 트랜지스터, 드레인 선택 트랜지스터 및 플래시 메모리 셀이 형성되고, 주변 회로 영역에는 PMOS 트랜지스터와 NMOS 트랜지스터가 형성된 반도체 기판의 전체 상부에 제 1 절연층을 형성한다. 소오스 선택 트랜지스터의 소오스 상부에 제 1 콘택홀을 형성하고, 제 1 콘택홀에 전도성 물질을 채워서 제 1 콘택 플러그를 형성한 다음 전체 상부에 제 2 절연층을 형성한다. 드레인 선택 트랜지스터의 드레인 상부, PMOS 트랜지스터 및 NMOS 트랜지스터의 소오스/드레인 상부에 제 2 콘택홀을 동시에 형성하고, 제 2 콘택홀에 전도성 물질을 제 2 콘택 플러그를 형성한 다음 전체 상부에 제 3 절연층을 형성한다. 제 3 절연층의 셀 영역 상부에는 비트라인(B/L : bit line)을 형성하고, 주변 회로 영역의 콘택 플러그 상부에는 금속배선을 형성하여 낸드형 플래시 메모리 소자를 제조한다.
제 1 콘택 플러그를 형성하기 전에, 이온 주입 공정으로 불순물을 주입하여 소오스 선택 트랜지스터의 소오스 영역에 접합 이온주입부를 형성할 수 있다. 또한, 제 2 콘택 플러그를 형성하기 전에 드레인 선택 트랜지스터의 드레인 영역, PMOS 트랜지스터 및 NMOS 트랜지스터의 소오스/드레인 영역에 접합 이온주입부를 동시에 형성할 수도 있다.
드레인 선택 트랜지스터의 드레인 영역 콘택 플러그는 불순물이 포함된 폴리실리콘으로 형성할 수 있다. 소오스 선택 트랜지스터의 소오스 영역 및 PMOS 트랜지스터의 소오스/드레인 영역 콘택 플러그는 텅스텐으로 형성할 수 있다. 또한, NMOS 트랜지스터의 소오스/드레인 영역 콘택 플러그는 불순물이 포함된 폴리 실리콘 또는 텅스텐으로 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 낸드형 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201)의 주변 회로 영역(B)에는 NMOS 트랜지 스터(203n) 및 PMOS 트랜지스터(203p)를 형성하고, 셀 영역(A)에는 플래시 메모리 셀(203m), 소오스 선택 트랜지스터(203s) 및 드레인 선택 트랜지스터(203d)를 형성한다. 이어서, 전체 상부에 제 1 절연층(204)을 형성한다. 제 1 절연층(204)은 실리콘 산화물계 물질을 사용하여 형성할 수 있다.
설명되지 않은 도면부호 202a는 n웰이고, 202b는 p웰이고, 202c는 트리플 n웰이고, 202d는 트리플 p웰이다.
도 2b를 참조하면, 소오스 콘택 마스크를 사용하는 식각 공정으로 셀 영역(A)에 형성된 소오스 선택 트랜지스터(203s)의 소오스 상부의 제 1 절연층(204)을 제거하여 제 1 콘택홀(205)을 형성한다.
이어서, 제 1 콘택홀(205)을 통해 노출된 반도체 기판(201)에 이온 주입 공정으로 불순물을 주입하여 셀 영역(A)에 접합 이온주입부(206)를 형성한 후, 제 1 콘택홀(205)을 전도성 물질로 채워서 제 1 콘택 플러그(205a)를 형성한다. 제 1 콘택 플러그(205a)는 전도성 물질로 불순물이 포함된 폴리실리콘 또는 금속 물질을 사용하여 형성할 수 있다. 이때 불순물로는 인이 포함될 수 있으며, 금속 물질로는 텅스텐이 사용될 수 있다.
접합 이온주입부(206)는 불순물을 주입하여 형성할 수 있으며, 불순물로 인(P, Phosphorus)을 사용할 수 있다. 접합 이온주입부(206)는 반도체 기판(201)의 접합부인 소오스 선택 트랜지스터(203s)의 소오스 영역과 제 1 콘택 플러그(205a) 사이의 접촉 저항을 낮추기 위하여 형성할 수 있다.
도 2c를 참조하면, 전체 상부에 제 2 절연층(207)을 형성한 후, 셀 영역(A) 에 형성된 드레인 선택 트랜지스터(203d)의 드레인 상부와, 주변 회로 영역(B)에 형성된 PMOS 트랜지스터(203p) 및 NMOS 트랜지스터(203n)의 소오스/드레인 상부의 제 2 및 제 1 절연층(207 및 204)을 식각 공정으로 제거하여 제 2 콘택홀(208)을 형성한다.
한편, 셀 영역(A)의 소오스 선택 트랜지스터(203s), 드레인 선택 트랜지스터(203d) 및 셀 트랜지스터(203m)와 주변 회로 영역(B)의 NMOS 및 PMOS 트랜지스터(203n 및 203p)의 게이트 라인 상부의 제 2 및 제 1 절연층(207 및 204)도 식각 공정으로 제거하여 제 2 콘택홀(미도시)을 형성한다.
각기 다른 깊이를 가지는 제 2 콘택홀(208)을 동시에 형성하기 위해서, 제 1 절연층(204)을 형성하기 전에, 반도체 기판(201) 전체 상부에 식각 정지막(미도시)으로 중온산화막(MTO : Middle Temperature Oxide) 50Å 상에 실리콘 질화막(SiN) 300Å이 증착된 복합막을 형성한다.
낸드형 플래시 메모리가 싱글 레벨 셀(SLC : Single Level Cell) 방식에서 멀티 레벨 셀(MLC : Multi Level Cell) 방식으로 전환되면서 비트라인을 형성한 후에 메탈 콘택(MC : Metal Contact)을 실시하는 공정에서 메탈 콘택을 실시한 후에 비트라인을 형성하는 공정으로 변경될 수 있었다. 이에 따라 레티클 유형(reticle type) 및 식각 조건을 변경함으로써, 셀 영역의 드레인 선택 트랜지스터(203d)의 드레인 상부와 주변 회로 영역의 PMOS 트랜지스터(203p) 및 NMOS 트랜지스터(203n)의 소오스/드레인 상부에 제 2 콘택홀(208)을 형성하기 위한 식각 공정을 병합하여 동시에 실시할 수 있게 되었다.
제 2 콘택홀(208)을 통해 노출된 반도체 기판(201)에 이온 주입 공정으로 불순물을 주입하여 셀 영역(A) 및 주변 회로 영역(B)에 접합 이온주입부(209a, 209b 및 209c)를 동시에 형성한 후, 제 2 콘택홀(208)을 전도성 물질로 채워서 제 2 콘택 플러그(208a, 208b 및 208c)를 형성한다. 제 2 콘택 플러그(208a, 208b 및 208c)는 전도성 물질로 불순물이 포함된 폴리실리콘 또는 금속 물질을 사용하여 형성할 수 있다. 이때 불순물로는 인이 포함될 수 있으며, 금속 물질로는 텅스텐이 사용될 수 있다.
접합 이온주입부(209a, 209b 및 209c)는 불순물을 주입하여 형성할 수 있으며, 불순물로 인이 사용될 수 있다. 셀 영역(A)의 접합 이온주입부(209c)는 반도체 기판(201)의 접합부인 드레인 선택 트랜지스터(203d)의 드레인 영역과 제 2 콘택 플러그(208c) 사이의 접촉 저항을 낮추기 위하여 형성할 수 있다. 또한, 주변 회로 영역(B)의 접합 이온주입부(209a 및 209b)는 반도체 기판(201)의 접합부인 PMOS 트랜지스터(203p) 및 NMOS 트랜지스터(203n)의 소오스/드레인 영역과 제 2 콘택 플러그(208a 및 208b) 사이의 접촉 저항을 낮추기 위하여 형성할 수 있다.
도 2d를 참조하면, 전체 상부에 제 3 절연층(210)을 형성한 후, 셀 영역(A)에는 비트라인(211a) 및 금속배선(212a)과 주변 회로 영역(B)에는 금속 배선(212a)이 형성될 제 3 절연층(210)의 소정 부위에 비어홀을 가지는 제 1 트렌치(211)와 제 2 트렌치(212)를 형성한다. 이때, 제 1 트렌치(211)와 제 2 트렌치(212)를 형성하는 과정에서 하부의 제 2 절연층(207)이 식각되는 것을 방지하기 위하여, 제 3 절연층(210)을 형성하기 전에 제 2 절연층(207) 상부에 식각 방지막(미도시)을 형 성할 수도 있다.
제 1 트렌치(211)와 제 2 트렌치(212)를 전도성 물질로 채워서 제 1 트렌치(211)에는 비트라인(211a)을 형성하고, 제 2 트렌치(212)에는 금속 배선(212a)을 형성한다. 전도성 물질로 접착 특성을 향상시키기 위한 티타늄막(Ti, 미도시)과 확산 방지 역할을 하기 위한 티타늄 질화막(TiN, 미도시)을 화학 기상 증착(CVD : Chemical Vapor Deposition) 방법을 사용하여 순차적으로 증착한 후, 전도성 물질인 텅스텐으로 제 1 트렌치(211)와 제 2 트렌치(212)를 채워서 비트라인(211a)과 금속 배선(212a)을 형성할 수 있다. 이로써 플래시 메모리 셀과 주변 회로가 전기적으로 연결된다.
이때, 필요에 따라 금속 배선(212a) 상부에 추가로 제 2, 제 3 금속 배선을 형성할 수 있다.
상기의 금속 배선 형성 방법을 살펴보면, 셀 영역(A)의 드레인 선택 트랜지스터(203d)의 드레인 상부에 제 2 콘택홀(208)을 형성하고 접합 이온주입부(209c)를 형성하는 공정 및 주변 회로 영역(B)의 PMOS 트랜지스터(203p) 및 NMOS 트랜지스터(203n)의 소오스/드레인 상에 제 2 콘택홀(208)을 형성하고 접합 이온주입부(209a 및 209b)를 형성하는 공정을 병합하여 동시에 수행하는 것이다. 식각 및 이온주입 공정 후, 제 2 콘택홀(208)에 전도성 물질을 채워 제 2 콘택 플러그(209a, 209b 및 209c)를 형성한다. 이로써, 식각 공정의 단계를 줄이고 시간 및 비용을 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 드레인 선택 트랜지스터의 드레인 상부에 콘택홀을 형성할 때 주변 회로 영역의 콘택홀을 형성하는 식각 공정을 병합함으로써, 공정 단계를 줄이고 공정 시간 및 제조비용을 감소시킬 수 있다.

Claims (7)

  1. 반도체 기판 상의 셀 영역에는 소오스 선택 트랜지스터, 드레인 선택 트랜지스터 및 플래시 메모리 셀을 형성하고, 주변 회로 영역에는 PMOS 트랜지스터 및 NMOS 트랜지스터를 형성하는 단계;
    상기 반도체 기판의 전체를 덮는 제 1 절연층을 형성하는 단계;
    상기 소오스 선택 트랜지스터의 소오스 상부의 상기 제 1 절연층에 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀에 제 1 콘택 플러그를 형성하는 단계;
    제 2 절연층을 형성하는 단계;
    상기 드레인 선택 트랜지스터의 드레인 상부, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 소오스/드레인 상부의 상기 제 2 절연층 및 상기 제 1 절연층에 에 제 2 콘택홀을 동시에 형성하는 단계; 및
    상기 제 2 콘택홀에 제 2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 2 콘택 플러그를 형성한 후, 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층의 셀 영역의 상기 제 1 콘택 플러그 상부에는 비어홀을 가지는 제 1 트렌치를 형성하고, 셀 영역 및 주변 회로 영역의 제 2 콘택 플러그 상 부에는 제 2 트렌치를 형성하는 단계; 및
    상기 제 1 트렌치 및 상기 제 2 트렌치를 전도성 물질로 채워서 비트라인 및 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1 절연층을 형성하기 전에, 상기 제 1 절연층과 식각 선택비를 갖는 식각정지막을 반도체 기판 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 식각 정지막은 중온산화막 및 실리콘 질화막이 적층된 복합막인 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 중온산화막은 50Å, 상기 실리콘 질화막은 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제 1 콘택 플러그를 형성하기 전에, 이온 주입 공정으로 불순물을 주입 하여 소오스 선택 트랜지스터의 소오스 영역에 접합 이온주입부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 제 2 콘택 플러그를 형성하기 전에, 이온 주입 공정으로 불순물을 주입하여 상기 드레인 선택 트랜지스터의 드레인 영역, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 소오스/드레인 영역에 접합 이온주입부를 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
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US11910611B2 (en) 2018-12-04 2024-02-20 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same

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