CN101051623A - 同时制造自对准接触窗和局部内连线的方法 - Google Patents

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Abstract

本发明是关于半导体元件，特别是有关于半导体存储器元件结构及制造此元件结构的改良工艺。此改良工艺容许自对准接触窗和局部内连线能同时形成。此工艺还容许自对准接触窗与局部内连线之间的最小距离要求(minimal distance requirement)得以加宽，可使自对准接触窗和局部内连线的图案化工艺较为容易。上述加宽的最小距离要求也使得存储单元结构有更进一步的缩小空间。此外，本发明自对准接触窗和局部内连线的改良结构，也具有绝佳的隔离特性。

Description

同时制造自对准接触窗和局部内连线的方法
【技术领域】
本发明是关于半导体结构与工艺，特别是有关于半导体存储元件结构及制造此种元件结构的改进工艺。
【背景技术】
快闪电流可抹除可编程只读存储器(EEPROM)，是一种以热电子注入法进行编程，并以FN通道法(Fowler-Nordheim tunneling)进行清除的非挥发性存储元件。每个存储单元是在半导体基板(即硅晶片或晶粒)上形成，其中埋有高掺质浓度的漏极区和源极区。此源极区更包括微掺质浓度的深层扩散区和较高掺质浓度的浅层扩散区埋入基板中。漏极区和源极区由通道区加以隔离。此存储单元更包括多层结构，一般称作堆叠栅极结构(stacked gate)或字线(word line)。此多层堆叠极结构通常包括：薄栅极介电层或隧道氧化层形成在此基板的表面，叠在此通道区域上；多晶硅浮动栅极上覆于此隧道氧化层；多晶硅介电层上覆于此浮动栅极；和多晶硅控制栅极上覆于此多晶硅介电层。其他半导体层，例如硅化物层(沉积在此控制栅极上)、多晶硅顶盖层(沉积在此栅极硅化物层上)和氮氧化硅层(沉积在此多晶硅顶盖上)，皆可在控制栅极上形成。多个快闪EEPROM存储单元可在单一个基板上形成。
形成快闪存储单元的过程已是半导体产业中众所周知及被广泛使用的方法。在形成存储单元后，必须制作电子连线，一般常见者为「接触窗」和「局部内连线」，以连接此堆叠栅极结构、此源极区、此漏极区和晶片的其他部分。
图1(先前技术)绘示多个快闪存储单元的部分简化剖面图。栅极结构210由浮动栅极214上覆于栅极介电层212所形成；介电层ONO 216上覆于浮动栅极214；控制栅极218上覆于介电层ONO 216；栅硅化层224沉积在控制栅极218上；且顶盖层228(属于例如氮氧化硅的材质)作为一钝态层沉积在栅硅化层224上。
在习知工艺中，源极区202和漏极区204接着形成。源极区202的形成通常是先进行传统的双重扩散布植法(Double Diffusion Implant；DDI)。DDI法先布值第一掺杂物(例如n型，如磷)以形成一深层扩散，但低掺质浓度的N阱区202L以建立一渐变式的源极通道接合面。DDI通常藉由使其接受高温下的热循环(例如1050)将布植物更深入半导体基板102中。接着进行浅层的第二次布植，一般称作中度掺杂漏极(Medium Diffused Drain；MDD)布植法，以建立一较高掺质浓度，但较浅的n+阱区202H埋在较深的N阱202L中。相同的MDD布植法也用以形成漏极区204。
侧壁层230通常是以氮化材料用传统的沉积和蚀刻技术形成。或是，侧壁层230可以氧化材料在蚀刻后用化学气相沉积法(CVD)形成。蚀刻终止层231系利用传统技术，例如CVD，沉积在半导体基板102和包括多层堆叠栅极结构210之上。前金属介电层132接着沉积在此蚀刻终止层231上。前金属介电层132可包括不同的材料，例如硼磷四乙氧基硅烷(BPTEOS)或硼磷硅玻璃(BPSG)，而以等离子体增强型化学气相沉积法形成(PECVD)。
然后，多个自对准接触窗(SAC)和多个局部内连线(LI)接着形成，以连接上述堆叠栅极结构，上述源极区和上述漏极区到晶片的其他部分。自对准接触窗的特色是，以非等向性之前金属介电质蚀刻化学作用加以蚀刻，而不蚀刻此氮化侧壁层和此蚀刻终止层。在传统工艺中，上述自对准接触窗(SAC)和上述局部内连线(LI)是分开进行图案化工艺和填入工艺的。在此前金属介电层沉积后，并实施介电层平坦化工艺，例如化学机械研磨法(CMP)，以移除此介电层的表面不平整处(拓朴)。多个局部内连线(LI)的多个开口141接着被图案化，并蚀刻介电层132和蚀刻终止层231以露出部分的源极区202。LI 141的多个开口，传统上是由两步骤的蚀刻程序所形成的。导电材料(或金属)填入LI的多个开口中以形成多个局部内连线。此导电材料，例如钨，可以用传统的金属沉积技术形成，例如CVD或物理气相沉积法(PVD)。也可使用其他导电材料，例如铜。阻障材料(未绘示)，例如钛(Ti)/氮化钛(TiN)，通常在钨的沉积之前先被沉积涂布在LI开口的壁面，以确保对局部内连线141壁面的良好的附着性和电性连接。
其后使用金属CMP法以移除不在此前金属介电层和上述局部内连线上的多余的金属。在金属被移除后，沉积另一介电层133。介电层133可以包括各种不同的材料，例如二氧化硅，BPSG，或低K值介电质，以等离子体增强型化学气相沉积法(PECVD)形成。
在介电层133沉积后，穿过介电层133、介电层132和蚀刻终止层131，蚀刻出接触窗140的多个开口，以露出多个部分的漏极区204。接触窗140之上述开口传统上是采多步骤的蚀刻程序所形成的。导电材料层，例如钨，可以用传统的金属沉积技术形成，例如CVD和/或物理气相沉积法(PVD)。也可使用其他导电材料，例如铜。阻障材料(未绘示)，例如钛(Ti)/氮化钛(TiN)，通常在钨的沉积之前先被沉积涂布在SAC开口的壁面，以确保对接触窗140壁面的良好附着性及电性连接。
为防止接触窗140与局部内连线141短路，在接触窗140与局部内连线141间的最小距离要求(Dmin)是必需的。此一最小距离要求限制了存储单元的微型化。
图2(先前技术)是图1之上视图。图1是图2沿线A-A的剖面图。存储单元10，包括栅极结构210，源极区202，和在自对准接触窗140下方的漏极区204。控制栅极218穿过上述存储单元。而穿过上述存储单元的自对准接触窗140和局部内连线141得以覆盖部分的栅极结构210，但两者之间必需有一最小距离(Dmin)，以确保接触窗140和局部内连线141不会产生短路现象。此最小距离Dmin的需求，会使上述接触窗和上述局部内连线的图案化变得困难。特别当接触窗140是在局部内连线141的后加以图案化时。必需要求精确的光罩对准与接触窗140和局部内连线141间的宽度间距，才能确保接触窗140不会和局部内连线141造成短路。此一宽度间距的要求，显著地增加了半导体存储器细胞核晶片的大小，因此对半导体元件和存储器的密集度产生不利的影响。并且，此问题会随着半导体技术线宽下降到0.25微米的尺度或更低时，变得更具关键性。
如前所述，实需一改良的工艺方法，以使存储器元件进一步的微型化，而又不会造成对元件性能造成不利的影响。
【发明内容】
本发明是关于一种半导体元件，特别是有关于一种半导体存储器的元件结构，及一种制造此元件结构的改良工艺。
在其一实施例中，提供一种在半导体基板上制造多个半导体元件的方法，包括的步骤有，先在半导体基板上形成多个多层结构，其中在此多层结构之间及下方有一主动源极及漏极元件区。本方法还包括以下步骤，在有上述多层结构之上述半导体基板上，形成蚀刻终止层；且形成第一介电层在此蚀刻终止层上，其中此第一介电层的厚度大于上述多层结构与上述蚀刻终止层的总厚度。本方法更包括的步骤有，平坦化上述第一介电层，使部分之上述蚀刻终止层露出；并蚀刻此第一介电层及此蚀刻终止层，以同时制造出多个局部内连线及多个接触窗，其中上述接触窗具有多个第一部分，其中上述接触窗之上述第一部分具有多个开口。此外，本方法还包括的步骤有，沉积第一导电层在上述接触窗第一部分及上述局部内连线上；接着以化学机械研磨法平坦化此第一导电层，以移除不在上述局部内连线及上述接触窗第一部分开口上的此第一导电层。本方法进一步包括的步骤有，沉积第二介电层在上述第一导电层之上；在上述接触窗第一部分上图案化所述接触窗的多个第二部分，并蚀刻此第二介电层，以在上述接触窗第一部分上制造上述接触窗第二部分的多个开口。另外，本方法包括的步骤有，在上述接触窗第二部分中填入第二导电层，其中此第二导电层与在上述接触窗第一部分开口处之上述第一导电层接触。
在另一实施例中，一种在半导体基板上制造多个存储器元件的方法，包括的步骤有，在上述半导体基板上形成多个多层栅极结构，其中在此多层栅极结构之间及下方有一主动源极及漏极元件区；且在有此多层结构之上述半导体基板上，形成氮化物蚀刻终止层。本方法还包括的步骤有，形成第一介电层在上述蚀刻终止层上，其中此第一介电层的厚度大于上述多层结构与上述蚀该终止层的总厚度；接着以化学机械研磨法平坦化此第一介电层，以除去在上述基板上之上述多层结构的拓朴，且上述蚀刻终止层系作为化学机械研磨时的终止层。另外，本方法还包括的步骤有，图案化多个第一部分自对准接触窗及多个局部内连线，并蚀刻上述第一介电层及上述蚀刻终止层，以同时制造多个自对准接触窗及多个局部内连线，其中此自对准接触窗具有多个第一部分，其中此自对准接触窗的第一部分具有多个开口；并沉积第一导电层在上述接触窗第一部分及上述局部内连线上；再用化学机械研磨法平坦化此第一导电层，以移除不在上述接触窗第一部分及上述局部内连线上的此第一导电层。此外，本方法还包括的步骤有，沉积第二介电层在上述第一导电层上；并在上述接触窗第一部分上图案化上述自对准接触窗的多个第二部分，并蚀刻此第二介电层以制造出上述接触窗第二部分的多个开口。本方法还包括的步骤有，在上述接触窗第二部分上沉积一第二导电层，其中此第二导电层与上述接触窗第二部分接触；并以化学机械研磨法平坦化此第二导电层，以移除不在上述接触窗第二部分上的此第二导电层。
在又一实施例中，一种半导体元件，包括：多个多层栅极结构，位在一半导体基板上，其中在此多层栅极结构的之间及下方有多个主动区域，且在此栅极结构的两侧有多个侧壁层；及一蚀刻终止层，位在上述多层栅极结构上。上述半导体元件还包括，多个接触窗，其具有多个第一部分及多个第二部分，上述第一部分填满与上述栅极结构间之上述主动区域接触的一第一导电层；且有多个局部内连线填满与上述主动区域接触的此第一导电层，其中上述接触窗第一部分与上述局部内连线的顶面与上述蚀刻终止层的顶面齐平，且第一介电层填满在上述多层栅极结构和上述接触窗第一部分及上述局部内连线间的空隙。另外，上述半导体元件还包括上述接触窗第二部分填满第二导电层且配置在上述接触窗第一部分上，其中上述第二介电层填满在上述接触窗第二部分间的空隙。
不言自明的，前述的大略说明与后述的详细说明均仅是本发明的范例与解释，并非用以限制本发明，本发明的保护范围应以申请专利范围所界定者为准。
为让本发明之上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1(先前技术)描绘快闪存储器核心区域一部分的剖面图。
图2(先前技术)描绘与图1对应的快闪存储器核心区域之上视图。
图3A绘示前金属介电层沉积在多层栅极结构上。
图3B绘示前金属介电层已平坦化后的图3A的取代图。
图3C绘示图3B在经图案化及蚀刻后，具有接触窗的第一部分和局部内连线特征的取代图。
图3D绘示图3C中接触窗的第一部分和局部内连线的开口被填入导电层。
图3E绘示在接触窗的第一部分和局部内连线开口外的多余的导电层已用CMP法加以移除。
图3F绘示第二介电层沉积在图3E的基板上。
图3G绘示图3F在经图案化及蚀刻后，具有接触窗的第二部分特征的取代图。
图3H绘示图3G中接触窗开口以导电层填满其中。
图4绘示与图3H对应的快闪存储器核心区域一部分之上视图。
【具体实施方式】
在此详细列出本发明实施例的相关资料。当本发明连同这些实施例一起描述时，非指受限于这些实施例。相反地，凡与本发明有替代、更动和等义的效果，而可包括在本发明的精神与领域中，如同后附申请专利范围所定义的，仍属于本发明的范围。此外，在以下本发明的详细说明中，许多具体细节的提出，是为了提供对本发明彻底的认识。然而，对任何在本技术领域中有通常知识者所显而易见的事实，本发明在实施时将不做具体详述。其他情况下，习知的方法、程序、零件及线路图也不详加描述，使本发明的各种观点不致于模糊。
本发明所揭露的实施例提供一种局部内连线的工艺方法与结构，可使接触窗240与局部内连线241均较易图案化，也可使所述接触窗和所述局部内连线间的最小间距要求得以放宽。此外，依所揭露的程序做成的所述接触窗和所述局部内连线，可达到绝佳的隔离特性。所揭露的实施例也简化了流程。自对准接触窗(SAC)和局部内连线(LI)是同时处理制作的。
第3A-3H图绘示本发明的一实施例。在栅极结构210，侧壁层230，主动区域(202，204)，和蚀刻终止层231在基板102上形成后，前金属介电层232接着填入，如图3A所示。前金属介电层232可包括各种不同的材料，例如硼磷硅四乙氧基烷(BPTEOS)或硼磷硅玻璃(BPSG)，而以等离子体增强型化学气相沉积法(PECVD)形成。蚀刻终止层231通常是以氮化物质形成，例如是氮化硅，且其形成厚度通常约在30至120奈米的范围内。蚀刻终止层231缩小了多层堆叠栅极结构间在水平方向的有效间距。如前所述，典型之前金属介电层是BPSG，以PECVD法加以成长。上述BPSG层沿栅极结构的轮廓形成。而介电层232的表面拓朴则沿着栅极结构210，侧壁层230，和蚀刻终止层231的轮廓成长。表面拓朴接着以介电质化学机械研磨(CMP)工艺移除。蚀刻终止层231通常是氮化物薄膜，基于其对氧化物的高度研磨选择性，可作为研磨终止层。其后的介电质CMP表面如图3B所示。在图3A中，介电层232在介电质CMP前所沉积的厚度少于先前技术介电层132厚度，因介电层232只需填满至与蚀刻终止层231齐平即可。相反的，在先前技术中所沉积的介电层132厚度则需要较厚，以确保在介电质CMP工艺后，其厚度仍大于该蚀刻终止层231的顶面。
在图3C中，局部内连线(LI)241和自对准接触窗(SAC)的第一部分240的开口同时以光罩251加以图案化和蚀刻。局部内连线241与自对准接触窗(SAC)的第一部分240开口的最小距离要求可以较为放宽，其后会加以解释。如图3D所示，在移除剩余的光阻251后，导电材料层261，例如钨，可用传统的金属沉积技术形成，例如CVD和/或物理气相沉积法(PVD)，沉积以填满自对准接触窗(SAC)的第一部分和LI。其他导电材料也可使用，例如铜。阻障材料(未绘示)，例如钛(Ti)/氧化钛(TiN)，在钨的沉积之前，通常会先沉积涂布在LI和自对准接触窗(SAC)开口的壁面及底部，以确保局部内连线(LI)和自对准接触窗(SAC)壁面良好的附着性和电性连接。图3E绘示使用金属CMP工艺移除所有金属，例如不在自对准接触窗(SAC)的第一部分240和LI 241开口的钨。氮化物终止层231可再次作为研磨终止层。一种对氮化物层231有高度选择性的金属CMP工艺，可将自对准接触窗(SAC)的第一部分和LI金属碟形化的现象减至最少。在本发明中，因自对准接触窗(SAC)的第一部分和局部内连线(LI)是以栅极结构和该蚀刻终止层231隔开，所以两者的图案化较先前技术更为容易。但必要条件是，在自对准接触窗(SAC)的第一部分和局部内连线(LI)之间需有足够的蚀刻终止层231，以使上述蚀刻终止层成为良好的金属CMP终止层，也才能确保在操作过程中自对准接触窗(SAC)的第一部分和局部内连线(LI)之间不会产生漏电现象。此一最小距离的尺寸必需约在20奈米。
在图3F中，另一介电层233接着沉积在基板上。介电层233可以包括各种不同的材料，例如二氧化硅、BPSG、或低K值介电质，而以等离子体增强型化学气相沉积法(PECVD)形成。其后，自对准接触窗(SAC)的第二部分240以光罩252完成，如图3G所示。导电层，例如钨，接着填入的开口中，如图3H所示；阻障材料(未绘示)，例如钛(Ti)/氧化钛(TiN)，在钨的沉积之前，通常会先沉积涂布在开口的壁面及底部。由于局部内连线241只需填满至与蚀刻终止层231齐平，局部内连线与SAC造成短路的可能性大为减少。因此，自对准接触窗(SAC)的第二部分240的图案化，就自对准接触窗(SAC)的第二部分240与自对准接触窗(SAC)的第一部分240的光罩对准上而言，是较为容易的。另外，上述自对准接触窗(SAC)与上述局部内连线(LI)之间的最小间距要求也可放宽。接触窗的边缘240C只需与局部内连线的一角，241C，间隔一段不会在操作过程中产生漏电的距离即可。此最小距离的尺寸约在20奈米，以确保在操作中不会产生漏电。相较于传统结构而言，本发明中接触窗240与局部内连线241之间短路的机会大幅减少。在传统结构中，如图1所示，局部内连线141延伸在栅极结构之上，较有可能与接触窗140沿自对准接触窗(SAC)和局部内连线(LI)的壁面产生短路，若是其自对准接触窗(SAC)和局部内连线(LI)的开口的断面，并不如图3H所示般理想，即如接触窗240以及被埋入的局部内连线241。因此，本发明的隔离特性是优于传统的工艺方法和结构。
图4绘示与图1近似的胞阵列之上视图。使用新的工艺，上述自对准接触窗(SAC)图案可延伸覆盖至漏极区和几乎所有在漏极区任一侧的两个栅极的宽度。局部内连线(LI)的图案也可覆盖住源极区的宽度，且还可扩展至栅极结构。此一要求的放宽，可使图案化设计和对准较为容易。在LI和自对准接触窗(SAC)的第一部分之间的最小距离约为20奈米，以容纳局部内连线(LI)和自对准接触窗(SAC)的第一部分之间足够的蚀刻终止层，目的是为了让蚀刻终止层231成为良好的金属CMP终止层，且也可确保LI和自对准接触窗(SAC)的第一部分之间不会产生漏电现象。LI和自对准接触窗(SAC)的第一部分之间的最小距离约为20奈米，以确保在操作过程中局部内连线(LI)和自对准接触窗(SAC)的第一部分之间不会产生漏电现象。相较于传统流程，本发明的新流程较简单，较易图案化，最小距离要求较不严格，且具有绝佳的隔离特性。此一较不严格的最小距离要求，也使得存储单元的进一步缩小成为可能。
上述关于快闪存储器的工艺，仅仅是作为一个实例。此工艺的概念也可使用在任何类型的元件，例如DRAM上，即凡是使用接触窗蚀刻终止层，且可从本概念获益的自对准接触窗(SAC)程序。
前述具体实施例说明的呈现，仅是为了举例和描述。并非用来穷尽或限制本发明所揭露的明确态样。显然地，许多按照上述意旨的修正和更动是可能的，熟习该项技术者应仍可以在未脱离所附申请专利范围定义的本发明所揭示的精神下，完成各种改变或修饰。实施例的选取和说明是为了解释本发明的原理和实际应用，使任何熟习此技艺者，得以根据可预期的个别目的，利用本发明于各种实施例或修正中。本发明仍应以后附的申请专利范围及其同等意涵界定保护范围。

Claims (20)

1.一种在一半导体基板上制造多个半导体元件的方法，包括下列步骤：
在该半导体基板上形成多个多层结构，其中在所述多层结构之间及下方有一主动源极及漏极元件区；
在有所述多层结构的该半导体基板上，形成一蚀刻终止层；
形成一第一介电层在该蚀刻终止层上，其中该第一介电层的厚度大于所述多层结构与该蚀该终止层的总厚度；
平坦化该第一介电层，使部分的该蚀刻终止层露出；
蚀刻该第一介电层及该蚀刻终止层，以同时制造出多个局部内连线及多个接触窗，其中所述接触窗具有多个第一部分，其中所述接触窗的所述第一部分具有多个开口；
沉积一第一导电层在所述接触窗的所述第一部分及所述局部内连线上；
以化学机械研磨法平坦化该第一导电层，以移除不在所述局部内连线及所述接触窗的所述第一部分的所述开口上的该第一导电层；
沉积一第二介电层在该第一导电层之上；
在所述接触窗的所述第一部分上图案化所述接触窗的多个第二部分，并蚀刻该第二介电层，以在所述接触窗的所述第一部分上制造所述接触窗的所述第二部分的多个开口；以及
在所述接触窗的所述第二部分中填入一第二导电层，其中该第二导电层与在所述接触的所述第一部分的所述窗开口处的该第一导电层接触。
2.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，所述多层结构系包括一浮动栅极和一控制栅极的一栅极结构。
3.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，该蚀该终止层为一氮化物层。
4.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，该第一介电层系以等离子体增强型化学气相沉积法所成长的硼磷硅玻璃层。
5.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，该第一导电层为一钨层。
6.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，该第二介电层系以等离子体增强型化学气相沉积法所成长的二氧化硅层。
7.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，该第二导电层为一钨层。
8.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，该蚀刻终止层系作为以化学机械研磨法平坦化该第二导电层时的终止层。
9.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，所述半导体元件为多个快闪存储器。
10.根据权利要求1所述的制造多个半导体元件的方法，其特征在于，所述半导体元件为多个动态随机存取存储器(DRAM)。
11.一种在一半导体基板上制造多个存储器元件的方法，包括下列操作：
在该半导体基板上形成多个多层栅极结构，其中在所述多层栅极结构的之间及下方有一主动源极及漏极元件区；
在有所述多层结构的该半导体基板上，形成一氮化物蚀刻终止层；
形成一第一介电层在该蚀刻终止层上，其中该第一介电层的厚度大于所述多层结构与该蚀该终止层的总厚度；
以化学机械研磨法平坦化该第一介电层，以除去在该基板上的所述多层结构的拓朴，且该蚀刻终止层系作为化学机械研磨时的终止层；
图案化多个第一部分自对准接触窗及多个局部内连线，并蚀刻该第一介电层及该蚀刻终止层，以同时制造多个自对准接触窗及所述局部内连线，其中所述自对准接触窗具有多个第一部分，其中所述自对准接触窗的所述第一部分具有多个开口；
沉积一第一导电层在所述接触窗的所述第一部分及所述局部内连线上；
用化学机械研磨法平坦化该第一导电层，以移除不在所述接触窗的所述第一部分及所述局部内连线上的该第一导电层；
沉积一第二介电层在该第一导电层上；
在所述接触窗的该第一部分上图案化所述自对准接触窗的多个第二部分，并蚀刻该第二介电层以制造出所述接触窗的所述第二部分的多个开口；
在所述接触窗的所述第二部分上沉积一第二导电层，其中该第二导电层与所述接触窗的所述第二部分接触；以及
以化学机械研磨法平坦化该第二导电层，以移除不在所述接触窗的所述第二部分上的该第二导电层。
12.根据权利要求11所述的制造多个存储器元件的方法，其特征在于，所述半导体元件是多个快闪存储器。
13.根据权利要求11所述的制造多个存储器元件的方法，其特征在于，所述半导体元件是多个动态随机存取存储器。
14.一种半导体元件，包括：
多个多层栅极结构，位在一半导体基板上，其中在所述多层栅极结构的之间及下方有多个主动区域，且在所述栅极结构的两侧有多个侧壁层；
一蚀刻终止层，位在所述多层栅极结构上；
多个接触窗，其具有多个第一部分及多个第二部分，所述第一部分填满与所述栅极结构间的所述主动区域接触的第一导电层；
多个局部内连线填满与所述主动区域接触的该第一导电层，其中所述接触窗的所述第一部分与所述局部内连线的顶面与该蚀刻终止层的顶面齐平，且一第一介电层填满在所述多层栅极结构和所述接触窗的所述第一部分及所述局部内连线间的空隙；以及
所述接触窗的所述第二部分填满一第二导电层配置在所述接触窗的所述第一部分上，其中一第二介电层填满在所述接触窗的所述第二部分间的空隙。
15.根据权利要求14所述的半导体元件，其特征在于，所述多层栅极结构包括一浮动栅极和一控制栅极。
16.根据权利要求14所述的半导体元件，其特征在于，该蚀刻终止层为一厚度约在30奈米至1200奈米间的氮化物层。
17.根据权利要求14所述的半导体元件，其特征在于，所述接触窗的所述第一部分与所述局部内连线间的最短距离约大于20奈米。
18.根据权利要求14所述的半导体元件，其特征在于，所述接触窗的所述第二部分与所述局部内连线间的最短距离约大于20奈米。
19.根据权利要求14所述的半导体元件，其特征在于，该半导体元件为一快闪存储器。
20.根据权利要求14所述的半导体元件，其特征在于，该半导体元件为一动态随机存取存储器。
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