CN103378053A - 具有自对准互连件和阻挡部分的半导体器件 - Google Patents

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Abstract

本发明公开了具有自对准互连件和阻挡部分的半导体器件和用于制造该器件的方法。示例性器件包括布置在衬底上方的第一导电层，第一导电层包括沿第一方向延伸的第一多条导线。该器件还包括布置在第一导电层上方的第二导电层，第二导电层包括沿第二方向延伸的第二多条导线。该器件还包括形成在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处的自对准互连件。该器件还包括夹置在第一多条导线的第二导线与第二多条导线的第二导线之间的阻挡部分。

Description

具有自对准互连件和阻挡部分的半导体器件
相关申请的交叉引用
本公开涉及于2012年4月11日提交的标题为“A SEMICONDUCTORDEVICE WITH SELF-ALIGNED INTERCONNECTS”、发明人为Shih-MingChang等人的美国专利申请No.13/444,648，其全部内容通过引用并入本文。
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及具有自对准互连件和阻挡部分的半导体器件。
背景技术
半导体集成电路(IC)工业经历了快速成长。在IC发展的进程中，功能密度(即，每个芯片区域互连器件的数量)已经普遍提高，同时降低了几何尺寸(即，利用制造工艺可以生产的最小部件(或线路))。这种规模缩小工艺通常提供了提高生产效率并降低相关成本的优势。这样的规模缩小还增加了工艺和制造IC的复杂性，从而对于要实现的这些进展，需要在IC制造中也有类似发展。
例如，随着半导体工业追求更高器件密度、更高性能和低成本的进程中发展成为纳米技术工艺节点，来自制造和设计两方面的挑战已经成就了多层(或三维)集成器件的发展。多层器件可以包括多个层间介电层(ILD)，每个层间介电层都包括与其他导电层对准且连接的一个或多个导电层。然而，随着规模缩小的持续，形成和对准各导电层已经被证明有难度。因此，尽管现有的多层器件和制造多层器件的方法已经大体适于其预期目的，但是它们还没有全部满足所有方面。
发明内容
根据本发明的第一方面，提供了一种器件，包括：第一层间介电(ILD)层，布置在衬底上方，第一ILD层包括第一导电层，第一导电层包括沿第一方向的第一导线和第二导线；以及第二ILD层，布置在第一ILD层上方，第二ILD层包括第二导电层，第二导电层包括沿第二方向的第一导线和第二导线，其中，第二导电层的第一导线形成在第一导电层的第一导线上方并在界面处与第一导电层的第一导线接触，界面在不使用通孔的情况下提供电接触，其中，第二导电层的第二导线形成在第一导电层的第二导线上方，以及在第二导电层的第二导线和第一导电层的第二导线之间夹置阻挡部分。
优选地，阻挡部分包括第二ILD层的一部分。
优选地，阻挡部分包括硬掩模的一部分。
优选地，阻挡部分由第一部分和第二部分组成，其中，第一部分形成在第一导电层的第二导线的上方，以及第二部分形成在第一导电层的第三导线的上方。
优选地，第一部分和第二部分彼此不接触。
优选地，第一导电层和第二导电层均包括选自由铝、钨和铜所组成的组的材料，并且第一ILD层和第二ILD层均包括低k介电材料。
优选地，第二导电层的第一导线的厚度与第二ILD层的厚度基本相同。
优选地，第二导电层的第一导线延伸穿过第二ILD层并穿过形成在第二ILD层上方的第三ILD层，其中，第二导电层的第二导线延伸穿过第三ILD层到达阻挡部分的硬掩模，以及硬掩模布置在第二ILD层上方。
优选地，第二导电层的第一导线的顶面与第二ILD层的顶面基本共面，以及第二导电层的第一导线的底面与第二ILD层的底面基本共面。
根据本发明的另一方面，提供了一种器件，包括：第一导电层，布置在衬底上方，第一导电层包括沿第一方向延伸的第一多条导线；第二导电层，布置在第一导电层上方，第二导电层包括沿第二方向延伸的第二多条导线；自对准互连件，形成在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处；以及阻挡部分，夹置在第一多条导线的第二导线与第二多条导线的第二导线之间。
优选地，阻挡部分还夹置在第一多条导线的第三导线与第二多条导线的第三导线之间。
优选地，阻挡部分由从第二导线之间延伸至第三导线之间的连续不间断材料形成。
优选地，第一导电层和第二导电层布置在介电材料中。
优选地，第一方向与第二方向基本相同。
优选地，第一方向不同于第二方向。
根据本发明的又一方面，提供了一种制造方法，包括：在衬底上方形成第一导电层，第一导电层包括沿第一方向延伸的第一多条导线；在第一导电层上方形成第二导电层，第二导电层包括沿第二方向延伸的第二多条导线；在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处形成自对准互连件；以及形成夹置在第一多条导线的第二导线与第二多条导线的第二导线之间的阻挡部分。
优选地，形成第一导电层包括在第一层间介电(ILD)层内形成第一导电层，以及形成第二导电层包括在第二层间介电(ILD)层内形成第二导电层。
优选地，第二多条导线的第一导线形成在第二ILD层内以及第三ILD层内，第二多条导线的第二导线形成在阻挡部分的硬掩模上以及第三ILD层内，以及硬掩模形成在第二ILD层的顶面上。
优选地，第一导电层和第二导电层均包括选自由铝、钨和铜所组成的组的材料，以及第一ILD层、所第二ILD层和第三ILD层均包括低k介电材料。
优选地，形成阻挡部分包括在第二ILD层上方形成硬掩模。
附图说明
在参照附图阅读本公开时可以从下面的详细说明中最好地理解本公开。需要强调的是，根据该领域的标准做法，各部件未按比例绘制、并且仅用于实例的目的。事实上，为了方便讨论，可以任意放大或缩小各部件的尺寸。
图1是示出根据本公开各方面的制造多层器件的方法的流程图。
图2至图4是根据本公开各方面的处于不同制造阶段的半导体器件的示意性局部俯视图。
图5至图14示出了根据图1的方法处于不同制造阶段的多层器件的一个实施例的示意性截面侧视图。
图15是示出根据本公开各方面的制造多层器件的方法的流程图。
图16至图25示出了根据图15的方法处于不同制造阶段的多层器件的一个实施例的示意性截面侧视图。
图26是示出根据本公开各方面的制造多层器件的方法的流程图。
图27至图36示出了根据图26的方法处于不同制造阶段的多层器件的一个实施例的示意性截面侧视图。
图37是示出根据本公开各方面的制造多层器件的方法的流程图。
图38至图47示出了根据图37的方法处于不同制造阶段的多层器件的一个实施例的示意性截面侧视图。
图48是示出根据本公开各方面的制造多层器件的方法的流程图。
图49至图58示出了根据图48的方法处于不同制造阶段的多层器件的一个实施例的示意性截面侧视图。
具体实施方式
下面的公开中提供了用于实施本发明的不同特征的多个不同实施例或实例。下面描述了各部件和各布置的特定实例以简化本公开。当然这些仅是实例而不用于进行限制。例如，在下列说明中的将第一部件形成在第二部件上方或之上可以包括其中使第一和第二部件直接接触形成的实施例，而且还包括其中可以在第一和第二部件之间形成附加部件以使得第一和第二部件不直接接触的实施例。此外，本公开可以在各实例中对参考标号和/或字母进行重复。这样的重复是为了简化和清晰的目的，而其本身并不规定所讨论的各实施例和/或构造之间的关系。此外，在不背离本公开的范围的条件下，本文中所公开的各部件可以以不同于本文中所示的实例实施例的方式被布置、组合、或配置。应该理解，本领域技术人员能够设计出体现本发明原理的各种等同物，尽管本文中未进行详尽的描述。
现代半导体器件可以利用互连结构来在不同部件和半导体晶片上的部件之间进行电布线以及与外部器件建立电连接。例如，互连结构可以包括多个图案化介电层和互连导电层。这些互连导电层在形成在半导体衬底中的电路、输入/输出和各种掺杂部件之间提供互连(例如，布线)。更详细地，互连结构可以包括多个互连层，也被称作金属层(例如，M1、M2、M3等)。每个互连层都包括多个互连部件，也被称作金属线。可以包括互连结构的多个层间介电层(ILD)层的ILD层提供了金属线之间的隔离。
互连结构还可以包括多个通孔/接触件，其提供来自不同互连层的金属线间的电连接。例如，通孔可以垂直延伸，从而允许来自M1层的金属线电连接至来自M2层的另一金属线。随着半导体器件制造技术的持续发展，半导体器件上的各种部件的尺寸变得越来越小，这也包括通孔和金属线的尺寸的缩小。这导致了制造上的挑战。例如，通孔的形成会涉及一个或多个光刻和蚀刻工艺。与这些工艺相关联的变化(例如，临界尺寸一致性变化或光刻覆盖误差)加剧了通孔对准问题。换句话说，器件规模缩小工艺会对通孔与其上方或下方的互连金属线之间的精确对准施加严格的要求，这是因为很小的移动都会造成通孔与金属线的失准。因此，期望提供一种不会遇到这些通孔对准问题的改进互连结构。
根据本公开的各个方面，公开了一种无通孔互连结构。该无通孔互连结构包含金属层，其中金属线电耦合至不同金属层的其他金属线，从而消除了对执行互连的通孔的需要。换言之，这些金属线是自对准的。下面将更详细地描述这种互连结构的各个方面。
下面参照图1和图2至图14一起描述方法100和多层器件200和300。图1是根据本公开各个方面的用于制造集成电路器件的方法100的流程图。在该实施例中，方法100用于制造多层集成电路器件。方法100在框102处开始，提供包括第一层间介电(ILD1)层和第一金属(M1)层的衬底。在框104中，在ILD 1层上方形成第二层间介电(ILD2)层，并在ILD2层上方形成第一光刻胶。该方法在框106处继续，对第一光刻胶进行图案化以限定阻挡层，并利用图案化的第一光刻胶对ILD2层进行蚀刻，以在ILD2层内限定阻挡层区域。该方法在框108处继续，第一光刻胶被去除，并在ILD2层上方形成第二光刻胶。在框110处，对第二光刻胶进行图案化以限定M2层，并利用图案化的第二光刻胶对ILD2层进行蚀刻，以在ILD2层内限定M2层区域并暴露M1层的顶面。在框112处，第二光刻胶被去除，并在ILD2层内的M2层区域上方以及在暴露的M1层的顶面上方沉积导电材料，使得在M1层和M2层的界面之间产生自对准互连件。可以执行平坦化工艺来去除多余的M2层材料，从而使多层器件的顶面被平坦化。在可选实施例中，第二光刻胶未在形成M2层之前被去除，而是也被利用去除多余M2层材料的平坦化工艺去除。该方法100在框114处继续，完成集成电路器件的制造。应该理解，尽管本实施例将导电层描述为金属层(例如，M1和M2)，但是这些导电层可以是任何合适的导电材料。此外，应该理解，尽管本实施例基于两个导电层(例如，M1和M2)进行了描述，但是可以构想两层以上的导电层。对于该方法的其他实施例，可以在方法100之前、期间和之后提供附加步骤，并且所述一些步骤可以替换或省略。随后的描述示出了可根据图1的方法100制造的多层器件的各种实施例。
图2至图14示出了根据图1的方法处于不同制造阶段的多层器件200和300的一个实施例的示意性俯视及截面侧视图。应该理解，多层器件200和300可以包括各种其他器件和部件，诸如其他类型的晶体管(诸如双极结型晶体管)、电阻器、电容器、二极管、保险丝等，但是为了更好地理解本公开的发明构思对其进行了简化。因此，出于清楚的目的对图2至图14进行了简化以更好地理解本公开的发明构思。可以向器件200和300添加其他部件，并且下述的一些部件可以在多层器件200和300的其他实施例中被取代或去除。
参照图2，提供了多层器件200的俯视图以更好地理解本文所述的构思。参照图2A，将第一层间介电(ILD1)层212提供为包括具有沿第一方向的多条线的第一金属(M1)层214。参照图2B，将第二层间介电(ILD2)层216提供为包括具有沿第二方向的多条线的第二金属(M2)层218。在本实施例中，第一方向和第二方向垂直。在可选实施例中，第一方向和第二方向基本相同。参照图2C，当图2B的ILD2层216和M2层218形成在图2A的ILD1层212和M1层214上方时，在M1层214和M2层218的各条线之间的界面处形成了自对准互连件220。如此，M1层214和M2层218不需要通过通孔进行对准，这是因为自对准互连件220形成在两个导电层的各条线彼此交界的任何点处。
参照图3A至图3C，在特定情况下，可以期望不使M1层214和M2层218的线之间的所有界面都连接并形成自对准互连件220。这样，可以通过提供夹置在M1层214和M2层218的线之间的阻挡层222来阻挡形成一个或多个自对准互连件220。图3A至图3C提供了提供阻挡层222的各种实例。例如，在图3A中，仅利用阻挡层222阻挡了将形成自对准互连件的特定区域。在另一实例中，在图3B中，通过阻挡层222阻挡了更宽的区域(超出了将形成自对准互连件的区域)。在再一个实例中，在图3C中，阻挡了包围自对准互连件220的区域，从而仅允许形成那些特定的自对准互连件220。这些方法使得工艺流程更简单，这是因为可以利用具有更宽松容限的单板图案来限定将被阻挡的区域，从而可以利用阻挡层的一部分阻挡多个自对准互连件。在这种情况中，阻挡层的容限(或对准)并不苛刻。例如，在M1层的线和M2层的线之间的最小间距为64nm的情况下，可以使用阻挡多个自对准互连件的图3A至图3C的各阻挡实施例。在这些实施例中，需要单个图案化工艺(例如，光刻胶曝光/蚀刻)来限定阻挡层。相反，在利用独立的阻挡层阻挡自对准互连件之间的每个界面的情况下，由于更苛刻的容限而需要两个图案化工艺(例如，两个光刻胶曝光/蚀刻)。因此，所公开的阻挡实施例提供了工艺友好的方法，其通过使得利用阻挡层的一部分阻挡形成多个自对准互连件而使工艺步骤/时间最小化并减少对准问题。
参照图4A至图4B，示出了阻挡形成自对准互连件的俯视图。多层器件200包括各自具有形成在ILD1层212和ILD2层216中的多条线的M1层214和M2层218。M1层和M2层的线之间的界面形成了自对准互连件220。然而，可以通过提供夹置在M1层214的线和M2层218的线之间的阻挡层222来阻挡自对准互连件的形成。在一个实例中，图4A示出了分别利用阻挡层222的独立部分阻挡形成自对准互连件。在该方法中，必须与M1层和M2层精确对准地形成阻挡层的多个部分。在可选实例中，图4B示出了利用阻挡层222的一个部分阻挡多个自对准互连件。此外，图4B示出了只阻挡一个自对准互连件，阻挡层222可以形成为比自对准互连件大，从而使得对准问题最小化。换言之，阻挡层不必仅形成在需要阻挡的自对准界面之间。应该理解，图4A至图4B所示的方法不是相互排斥的，一个实施例可以包括形成阻挡层222的这两种方法。阻挡层222可以包括诸如介电层、硬掩模层或它们的组合的层/材料，或者阻挡形成自对准互连件和/或导电层的线之间的电连接的任何适当的层/材料。如图所示，M1层214和M2层218包括相同方向或不同方向的多条线。
参照图5，多层器件300包括衬底310。衬底310(例如，晶片)是体硅衬底。可选地，衬底310包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如锗硅、碳化硅、砷化镓、磷化镓、磷化铟和/或锑化铟；或它们的组合。可选地，衬底310包括绝缘体上硅(SOI)衬底。SOI衬底可以利用注氧隔离(SIMOX)、晶片接合和/或其他适合的方法制造。衬底310可以包括各种器件以及符合该各种器件的各种部件。例如，当衬底310包括场效应晶体管器件时，可以存在各种掺杂区来限定源极/漏极区域。同样，当衬底310包括任意其他器件时，可以存在各种部件来提供功能或与该器件的连接。
仍然参照图5，衬底310还包括第一层间介电(ILD1)层312。在ILD 1层312中形成通孔314，用于将衬底310的各种器件与第一金属(M1)层316互连。M1层316包括多条线，用于在衬底310的各种器件和多层器件300的其他层/器件之间提供连接。ILD 1层312可以包括氧化硅、氮氧化硅、诸如氟硅酸盐玻璃(FSG)的低k材料、掺碳氧化硅、(加利福尼亚应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(二苯并环丁烯)、SiLK(密歇根州米德兰的Dow Chemical公司)、聚酰亚胺和/或其他适合的材料。ILD1层312可以通过任何合适的工艺形成，包括化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或溅射)或其他合适的方法。CVD工艺例如可以使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。
仍然参照图5，通孔314和M1层316可以如下形成：首先图案化光刻胶/硬掩模并蚀刻ILD1层312以限定通孔314的位置，然后图案化另一光刻胶/硬掩模并蚀刻ILD1层312以在ILD1层312中限定M1层316的位置。此后，在蚀刻部分中沉积导电材料(本实施例中为金属)。导电材料可以包括铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、它们的组合以及任何合适的导电材料。
参照图6，在ILD1层312上方形成第二层间介电(ILD2)层318，以及在ILD2层318上方形成第一光刻胶层320。ILD2层318可以包括氧化硅、氮氧化硅、诸如氟硅酸盐玻璃(FSG)的低k材料、掺碳氧化硅、Black
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(加利福尼亚的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(二苯并环丁烯)、SiLK(密歇根州米德兰的Dow Chemical公司)、聚酰亚胺和/或其他适合的材料。ILD2层318可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或溅射)或其他合适的方法形成。CVD工艺例如可以使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。
参照图7，第一光刻胶层320在ILD2层318上方图案化以限定阻挡层。图案化第一光刻胶层320包括：将第一光刻胶层320暴露给图案、执行曝光后烘焙工艺以及对光刻胶层进行显影，从而形成了图案化的第一光刻胶层320。图案化还可以以其他适当的方法实现或替代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
仍然参照图7，在对第一光刻胶层320进行图案化之后，蚀刻ILD2层318并利用第一光刻胶层320保护ILD2层318以在ILD2层318中限定阻挡层区域。蚀刻工艺可以是单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
参照图8，在蚀刻工艺之后，利用任何合适的工艺去除第一光刻胶层320。例如，可以利用液体“抗蚀剂剥离剂”来去除第一光刻胶层320，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的ILD2层318。可选地，可以利用含氧的等离子体使其氧化来去除第一光刻胶层320，或使用任何合适的工艺。
参照图9，在ILD2层318上方形成第二光刻胶层322。参照图10，第二光刻胶层322在ILD2层318上方被图案化以限定M2层，其中ILD2层318随后在M2层处被蚀刻。图案化第二光刻胶层322包括如下步骤：将第二光刻胶层322暴露给图案、执行曝光后烘焙工艺以及对光刻胶层进行显影，从而形成图案化的第二光刻胶层322。图案化还可以以其他适当的方法实现或替代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
参照图11，在第二光刻胶层322图案化后，利用第二光刻胶层322蚀刻ILD2层318以在ILD2层318中进一步限定M2层区域以及露出M1层316的顶面。蚀刻工艺可以是单步骤或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
参照图12，在蚀刻工艺之后，利用任何合适的工艺去除第二光刻胶层322。例如，可以利用液体“抗蚀剂剥离剂”来去除第二光刻胶层322，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的ILD2层318。可选地，可以利用含氧的等离子体使其氧化来去除第二光刻胶层322，或使用任何合适的工艺。
参照图13，形成第二金属(M2)层324以连接至多层器件300的M1层314和其他器件/部件。M2层324通过将导电金属沉积在ILD2层318中的(蚀刻的)M2层区域上方以及露出的M1层316的顶面上方而形成，从而在M1层316和M2层324之间形成了自对准互连件。M2层324可以包括金属，诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、它们的组合以及任何合适的导电材料。M2层324可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、喷镀、其他合适的方法或它们的组合来形成。
如图所示，M2层324沉积在M1层316上方并与M1层316电接触。M1层316的至少一条线和M2层324之间的界面形成自对准互连件326。界面形成了自对准互连件，因为不需要在M1层316和M2层324之间限定通孔。此外，限定阻挡部分328以阻挡至少一个自对准互连件的形成。在本实施例中，M1层316和M2层324直接电连接。在可选实施例中，在这两层之间夹置材料以在M1层316和M2层324的自对准互连件之间提供电接触。
参照图14，多层器件300的表面通过去除M2层324的多余材料的任何适合工艺进行平坦化。在这些实施例中，在还未去除第二光刻胶层322的位置的情况下(如图11所示)，该平坦化工艺还去除第二光刻胶层322。平坦化工艺可以是化学机械抛光(CMP)工艺或任何合适的工艺。
参照图15，将描述根据本公开各个方面的制造半导体器件的方法400。方法400的实施例可以包括与上述方法100的实施例相似的工艺步骤。在公开方法400的实施例的过程中，如果关于工艺和/或结构的一些细节与方法100的实施例中所述的那些工艺和/或结构相似，则为了简洁而可以将其省略。
仍然参照图15，在本实施例中，方法400用于制造多层集成电路器件。方法400在框402处开始，提供包括第一层间介电(ILD1)层和第一金属(M1)层的衬底。在框404处，在ILD1层上方形成第二层间介电(ILD2)层、在ILD2层上方形成硬掩模以及在硬掩模上方形成第一光刻胶。接下来该方法在框406处对第一光刻胶进行图案化以限定阻挡层，并利用图案化的第一光刻胶对硬掩模进行图案化。该方法在框408处去除第一光刻胶并在ILD2层上方形成第二光刻胶。在框410处，第二光刻胶层被图案化以限定M2层，并利用图案化的硬掩模蚀刻ILD2层以在ILD2层中限定M2层区域。在框412处，利用图案化的第二光刻胶进一步对硬掩模进行图案化以进一步限定M2层，去除第二光刻胶，并且利用图案化的硬掩模对ILD2层进行蚀刻以在ILD2层中进一步限定M2层区域并露出M1层的顶面。在框414处，在ILD2层中的M2层区域上方以及在M1层的露出顶面上方沉积导电材料，从而在M1层和M2层的界面之间形成自对准互连件。可以执行平坦化工艺以去除多余的M2层材料，从而使多层器件的顶面平坦化。在可选实施中，在形成M2层之前未去除第二光刻胶，而是第二光刻胶也被去除多余M2层材料所执行的平坦化工艺去除。方法400在框416处完成该集成电路器件的制造。应该理解，尽管本实施例将导电层描述为金属层(例如M1和M2)，但是导电层可以是任何适当的导电材料。此外，应该理解，尽管本实施例基于两个导电层(例如，M1和M2)进行了描述，但是可以构想出两个以上方的导电层。对于该方法400的其他实施例，可以在该方法之前、期间以及之后提供多个其他步骤，并且可以替代或取消所述的一些步骤。下面的讨论示出了可以根据图15的方法400制造的多层器件的各实施例。
图16至图25示出了根据图15的方法处于不同制造阶段的多层器件500的一个实施例的示意性截面侧视图。图16至图25的半导体器件500在一些方面类似于图5至图14的半导体器件300。因此，为了清楚和简明，以相同的参考标号标识图5至图14和图16至图25相似的部件。应该理解，多层器件500可以包括各种其他器件和部件，诸如其他类型的晶体管(诸如双极结型晶体管)、电阻器、电容器、二极管、熔断器等。因此，为了清楚以及更好地理解本公开的发明构思已经对图16至图25进行了简化。在多层器件500的其他实施例中可以对多层器件500添加其他的部件，以及可以取代或取消下述的一些部件。
参照图16，示出了多层器件500的示意性截面侧视图。多层器件500包括衬底310。在该实施例中，多层器件500中限定的衬底310在材料成分以及形成方面与多层器件300的衬底310基本相似。在可选实施例中，它们是不同的。
仍然参照图16，衬底310还包括层间介电(ILD1)层312。在本实施例中，限定在多层器件500中的ILD1层312与多层器件300的ILD1层312在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。在ILD1层312中形成通孔314和第一金属(M1)层316。在本实施例中，多层器件500中限定的通孔314和M1层316与多层器件300的通孔314和M1层316在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图17，在ILD1层312上方形成第二层间介电(ILD2)层318。在本实施例中，在多层器件500中限定的ILD2层318与多层器件300的ILD2层318在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图17，在ILD2层318上方形成硬掩模510。形成硬掩模510包括例如利用CVD工艺在ILD2层318上方沉积材料。材料可包括例如氧化物、氮化物或其他合适的材料。在各实例中，硬掩模510可以利用原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他合适的方法和/或它们的组合来形成。CVD工艺例如可以利用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。在硬掩模510上方形成第一光刻胶层320。在本实施例中，多层器件500中限定的第一光刻胶层320与多层器件300的第一光刻胶层320在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图18，对第一光刻胶层320进行图案化以限定随后蚀刻硬掩模510和ILD2层318的区域。图案化第一光刻胶层320包括将第一光刻胶层320暴露给图案、执行曝光后烘焙工艺和对光刻胶层进行显影以形成图案化的第一光刻胶层320。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
仍然参照图18，利用图案化的第一光刻胶层320对硬掩模510进行图案化。图案化硬掩模510包括蚀刻工艺。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一个实施例中，用于蚀刻硬掩模的干蚀刻工艺可包括具有含氟气体的化学物质。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。
参照图19，在对硬掩模510进行图案化工艺之后，可以利用合适的工艺去除第一光刻胶层320。例如，可以利用液体“抗蚀剂剥离剂”来去除第一光刻胶层320，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第一光刻胶层320。在去除第一光刻胶层320之后，在硬掩模510上方形成第二光刻胶层322。在本实施例中，多层器件500中限定的第二光刻胶层322与多层器件300的第二光刻胶层322在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图20，对第二光刻胶层322进行图案化以进一步限定随后蚀刻硬掩模510和ILD2层318的区域。图案化第二光刻胶层322包括将第二光刻胶层322暴露给图案、执行曝光后烘焙工艺和对光刻胶进行显影以形成图案化的第二光刻胶层322。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
参照图21，利用图案化的硬掩模510蚀刻ILD2层318以在ILD2层318中限定阻挡层区域。蚀刻工艺可以是单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
参照图22，利用图案化的第二光刻胶层322进一步蚀刻硬掩模510以限定M2层。图案化硬掩模510包括蚀刻工艺。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一个实例中，用于对硬掩模进行蚀刻的干蚀刻工艺包括具有含氟气体的化学物质。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。
参照图23，在对硬掩模510进行图案化工艺之后，可以利用合适的工艺去除第二光刻胶层322。例如，可以利用液体“抗蚀剂剥离剂”来去除第二光刻胶层322，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第二光刻胶层322。
参照图24，利用图案化的硬掩模510进一步蚀刻ILD2层318以在ILD2层318中限定M2层区域并露出M1层316的顶面。蚀刻工艺可以是单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
仍然参照图24，在ILD2层318中限定M2层区域以及露出M1层316的顶面之后，在ILD2层318中的M2层区域上方形成M2层324。M2层324提供到M1层316以及多层器件500的其他器件/部件的电连接。在本实施例中，多层器件500中限定的M2层324与多层器件300的M2层324在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
如图所示，M2层324设置在M1层316上方且与M1层316电接触。M1层316的至少一条线与M2层324之间的界面形成自对准互连件326。界面形成自对准互连件326，因为不需要在M1层316和M2层324之间限定通孔。此外，限定阻挡部分328以阻挡至少一个自对准互连件的形成。在本实施例中，M1层316和M2层324直接电接触。在可选实施例中，在这两层之间夹置材料以在M1层316和M2层324的自对准互连件之间提供电接触。
参照图25，多层器件500的表面被利用去除M2层324和硬掩模510的多余材料的平坦化工艺而平坦化。在这些实施例中，在还未去除第二光刻胶层322的情况下(如图22所示)，平坦化工艺还去除第二光刻胶层322。平坦化工艺可以是化学机械抛光(CMP)工艺或任何合适的工艺。
参照图26，将描述根据本公开各个方面的制造半导体器件的方法600。方法600的实施例可以包括与上述方法100的实施例相似的工艺步骤。在公开方法600的实施例过程中，如果关于工艺和/或结构的一些细节与方法100的实施例中所述的那些工艺和/或结构相似，则为了简洁而可以将其省略。
仍然参照图26，在本实施例中，方法600用于制造多层集成电路器件。方法600在框602处开始，提供包括第一层间介电(ILD1)层和第一金属(M1)层的衬底。在框604处，在ILD1层上方形成第二层间介电(ILD2)层并在ILD2层上方形成第一光刻胶。该方法在框606处对第一光刻胶进行图案化以限定阻挡层，并利用图案化的第一光刻胶对ILD2层进行蚀刻以在ILD2层中限定阻挡层区域。该方法在框608处去除第一光刻胶并在ILD2层上方形成第二光刻胶。在框610处，第二光刻胶层被图案化以限定M2层，并利用图案化的第二光刻胶蚀刻ILD2层以在ILD2层中限定M2层区域并露出M1层的顶面。在框612处，去除第二光刻胶并且在ILD2层中的M2层区域上方以及在露出的M1层的顶面上方沉积导电材料，以在M 1层和M2层的界面之间形成自对准互连件。可以执行平坦化工艺以去除多余的M2层材料，从而使该多层器件的顶面平坦化。在可选实施例中，在形成M2层之前未去除第二光刻胶，而是该第二光刻胶也被去除多余M2层材料所执行的平坦化工艺去除。该方法600在框614处完成该集成电路器件的制造。应该理解，尽管本实施例将导电层描述为金属层(例如M1和M2)，但是导电层可以是任何适当的导电材料。此外，应该理解，尽管本实施例基于两个导电层(例如，M1和M2)进行了描述，但是可以构想出两个以上的导电层。对于该方法600的其他实施例，可以在该方法之前、期间以及之后提供多个其他步骤，以及可以替代或取消所述的一些步骤。下面的讨论示出了可以根据图26的方法600制造的多层器件的各实施例。
图27至图36示出了根据图26的方法处于不同制造阶段的多层器件700的一个实施例的示意性截面侧视图。图27至图36的半导体器件700在一些方面类似于图5至图14的半导体器件300。因此，为了清楚和简明，以相同的参考标号标识图5至图14和图27至图36相似的部件。应该理解，多层器件700可以包括各种其他器件和部件，诸如其他类型的晶体管(诸如双极结型晶体管)、电阻器、电容器、二极管、熔断器等。因此，为了清楚以及更好地理解本公开的发明构思已经对图27至图36进行了简化。在多层器件700的其他实施例中可以对多层器件添加其他的部件，以及可以取代或取消下述的一些部件。
参照图27，示出了多层器件700的示意性截面侧视图。多层器件700包括衬底310。在该实施例中，多层器件700中限定的衬底310与多层器件300的衬底310在材料成分以及形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图27，衬底310还包括第一层间介电(ILD 1)层312。在本实施例中，限定在多层器件700中的ILD1层312与多层器件300的ILD1层312在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。在ILD1层312中形成通孔314和第一金属(M1)层316。在本实施例中，多层器件700中限定的通孔314和M1层316与多层器件300的通孔314和M1层316在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图28，在ILD1层312上方形成第二层间介电(ILD2)层318。在本实施例中，在多层器件700中限定的ILD2层318与多层器件300的ILD2层318在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图28，在ILD2层318上方形成第一光刻胶层320。在本实施例中，在多层器件700中限定的第一光刻胶层320与多层器件300的第一光刻胶层320在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图29，对第一光刻胶层320进行图案化以限定M2层，并利用图案化的第一光刻胶层320蚀刻ILD2层318以在ILD2层318中限定M2层区域。图案化第一光刻胶层320包括将第一光刻胶层320暴露给图案、执行曝光后烘焙工艺和对光刻胶进行显影以形成图案化的第一光刻胶层320。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。蚀刻ILD2层318的蚀刻工艺可以各单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
参照图30，在对ILD2层318进行蚀刻工艺之后，可以利用任何合适的工艺去除第一光刻胶层320。例如，可以利用液体“抗蚀剂剥离剂”来去除第一光刻胶层320，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第一光刻胶层320。
参照图31，在去除了第一光刻胶层320之后，在ILD2层318上方形成第二光刻胶层322。在本实施例中，多层器件700中限定的第二光刻胶层322与多层器件300的第二光刻胶层322在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图32，对第二光刻胶层322进行图案化以进一步限定随后蚀刻ILD2层318的区域。图案化第二光刻胶层322包括将第二光刻胶层322暴露给图案、执行曝光后烘焙工艺和对光刻胶层进行显影以形成图案化的第二光刻胶层322。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
参照图33，利用图案化的第二光刻胶层322进一步蚀刻ILD2层318以在ILD2层318中限定阻挡层区域并露出M1层316的顶面。蚀刻工艺可以是单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
参照图34，在对ILD2层进行蚀刻工艺之后，可以利用任何合适的工艺去除第二光刻胶层322。例如，可以利用液体“抗蚀剂剥离剂”来去除第二光刻胶层322，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第二光刻胶层322。
参照图35，在进一步于ILD2层318中限定M2层区域并露出M1层316的顶面之后，在ILD2层318中的M2层区域上方形成M2层324材料。M2层324提供至M1层316和多层器件700的其他器件/部件的电连接。在本实施例中，在多层器件700中限定的M2层324与多层器件300的M2层324在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
如图所示，M2层324设置在M1层316上方且与M1层316电接触。M1层316的至少一条线与M2层324之间的界面形成自对准互连件326。界面形成自对准互连件，因为不需要在M1层316和M2层324之间限定通孔。此外，限定阻挡部分328以阻挡至少一个自对准互连件的形成。在本实施例中，M1层316和M2层324直接电接触。在可选实施例中，在这两层之间夹置材料以在M1层316和M2层324的自对准互连件之间提供电接触。
参照图36，多层器件700的表面被利用去除M2层324的多余材料的平坦化工艺进行平坦化。在这些实施例中，在还未去除第二光刻胶层322的情况下(如图33所示)，平坦化工艺还去除第二光刻胶层322。平坦化工艺可以是化学机械抛光(CMP)工艺或任何合适的工艺。
参照图37，将描述根据本公开各个方面的制造半导体器件的方法800。方法800的实施例可包括与上述方法100的实施例相似的工艺步骤。在公开方法800的实施例过程中，如果关于工艺和/或结构的一些细节与方法100的实施例中所述的那些工艺和/或结构相似，则为了简洁而可以将其省略。
仍然参照图37，在本实施例中，方法800用于制造多层集成电路器件。方法800在框802处开始，提供包括第一层间介电(ILD1)层和第一金属(M1)层的衬底。在框804处，在ILD1层上方形成第二层间介电(ILD2)层、在ILD2层上方形成硬掩模并在硬掩模上方形成第一光刻胶。该方法在框806处对第一光刻胶进行图案化以限定M2层，并利用图案化的第一光刻胶对硬掩模进行蚀刻。该方法在框808处去除第一光刻胶并在ILD2层上方形成第二光刻胶。在框810处，第二光刻胶层被图案化以进一步限定阻挡层，并利用图案化的光刻胶和图案化的硬掩模蚀刻ILD2层以在ILD2层中限定阻挡层区域。在框812处，去除第二光刻胶并且利用图案化的硬掩模蚀刻ILD2层以在ILD2层中进一步限定阻挡层区域以及露出M1层的顶面。在框814处，在ILD2层中的M2层区域上方以及露出的M1层上方沉积导电材料，以在M1层和M2层的界面之间形成自对准互连件。可以执行平坦化工艺以去除多余的M2层材料和硬掩模，从而使该多层器件的顶面平坦化。接下来方法800在框816处完成集成电路器件的制造。应该理解，尽管本实施例将导电层描述为金属层(例如M1和M2)，但是导电层可以是任何适当的导电材料。此外，应该理解，尽管本实施例基于两个导电层(例如，M1和M2)进行了描述，但是可以构想出两个以上的导电层。对于该方法800的其他实施例，可以在该方法之前、期间以及之后提供多个其他步骤，以及可以替代或取消所述的一些步骤。下面的讨论示出了可以根据图37的方法800制造的多层器件的各实施例。
图38至图47示出了根据图37的方法处于不同制造阶段的多层器件900的一个实施例的示意性截面侧视图。图38至图47的半导体器件900在一些方面类似于图5至图14的半导体器件300。因此，为了清楚和简明，以相同的参考标号标识图5至图14和图38至图47相似的部件。应该理解，多层器件900可以包括各种其他器件和部件，诸如其他类型的晶体管(诸如双极结型晶体管)、电阻器、电容器、二极管、熔断器等。因此，为了清楚以及更好地理解本公开的发明构思已经对图38至图47进行了简化。在多层器件900的其他实施例中可以对多层器件添加其他的部件，以及可以取代或取消下述的一些部件。
参照图38，示出了多层器件900的示意性截面侧视图。多层器件900包括衬底310。在该实施例中，多层器件900中限定的衬底310与多层器件300的衬底310在材料成分以及形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图38，衬底310还包括第一层间介电(ILD 1)层312。在本实施例中，限定在多层器件900中的ILD 1层312与多层器件300的ILD1层312在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。在ILD1层312中形成通孔314和第一金属(M1)层316。在本实施例中，多层器件900中限定的通孔314和M1层316与多层器件300的通孔314和M1层316在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图39，在ILD1层312上方形成第二层间介电(ILD2)层318。在本实施例中，在多层器件900中限定的ILD2层318与多层器件300的ILD2层318在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图39，在ILD2层318上方形成硬掩模910。形成硬掩模910包括例如利用CVD工艺在ILD2层318上方沉积材料。材料可包括例如氧化物、氮化物或其他合适的材料。在各实例中，硬掩模910可以利用原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他合适的方法和/或它们的组合来形成。CVD工艺例如可以利用包括六氯乙硅烷(HCD或Si2C16)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。在硬掩模910上方形成第一光刻胶层320。在本实施例中，多层器件900中限定的第一光刻胶层320与多层器件300的第一光刻胶层320在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图40，对第一光刻胶层320进行图案化以限定随后蚀刻硬掩模910和ILD2层318的区域。图案化第一光刻胶层320包括将第一光刻胶层320暴露给图案、执行曝光后烘焙工艺和对光刻胶层进行显影以形成图案化的第一光刻胶层320。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
仍然参照图40，利用图案化的第一光刻胶层320对硬掩模910进行图案化。图案化硬掩模910包括蚀刻工艺。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。在一个实施例中，用于蚀刻硬掩模的干蚀刻工艺包括具有含氟气体的化学物质。在又一些实施例中，干蚀刻的化学物质包括CF4、SF6或NF3。
参照图41，在对硬掩模910进行图案化工艺之后，可以利用合适的工艺去除第一光刻胶层320。例如，可以利用液体“抗蚀剂剥离剂”来去除第一光刻胶层320，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第一光刻胶层320。
参照图42，在去除第一光刻胶层320之后，在硬掩模910上方形成第二光刻胶层322。在本实施例中，多层器件900中限定的第二光刻胶层322与多层器件300的第二光刻胶层322在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图43，对第二光刻胶层322进行图案化以进一步限定随后蚀刻ILD2层318的区域。图案化第二光刻胶层322包括将第二光刻胶层322暴露给图案、执行曝光后烘焙工艺和对光刻胶层进行显影以形成图案化的第二光刻胶层322。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
仍然参照图43，利用图案化的硬掩模910和图案化的第二光刻胶层322蚀刻ILD2层318以在ILD2层318中限定阻挡层区域。蚀刻工艺可以是单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
参照图44，在对ILD2层318进行蚀刻工艺之后，可以利用任何合适的工艺去除第二光刻胶层322。例如，可以利用液体“抗蚀剂剥离剂”来去除第二光刻胶层322，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第二光刻胶层322。
参照图45，利用图案化的硬掩模910进一步蚀刻ILD2层318以进一步在ILD2层318中限定M2层区域并露出M1层316的顶面。蚀刻工艺可以是单步骤或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，在本实施例中，蚀刻工艺是时间敏感蚀刻工艺，其利用蚀刻化学物质的蚀刻速率来确定蚀刻ILD2层318的期望部分而保留ILD2层318的其他部分要用多长时间。可选地，蚀刻工艺可以是任何合适的工艺，并且可以根据设计要求而停止。
仍然参照图46，在进一步于ILD2层318中限定M2层区域并露出M1层316的顶面之后，在ILD2层318中的M2层区域上方形成M2层324。M2层324提供至M1层316和多层器件900的其他器件/部件的电连接。在本实施例中，在多层器件900中限定的M2层324与多层器件300的M2层324在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
如图所示，M2层324设置在M1层316上方且与M1层316电接触。M1层316的至少一条线与M2层324之间的界面形成自对准互连件326。界面形成自对准互连件，因为不需要在M1层316和M2层324之间限定通孔。此外，限定阻挡部分328以阻挡至少一个自对准互连件的形成。在本实施例中，M1层316和M2层324直接电接触。在可选实施例中，在这两层之间夹置材料以在M1层316和M2层324的自对准互连件之间提供电接触。
参照图47，多层器件900的表面被利用去除M2层324和硬掩模910的多余材料的平坦化工艺进行平坦化。平坦化工艺可以是化学机械抛光(CMP)工艺或任何合适的工艺。
参照图48，将描述根据本公开各个方面的制造半导体器件的方法1000。方法1000的实施例可以包括与上述方法100的实施例相似的工艺步骤。在公开方法1000的实施例过程中，如果关于工艺和/或结构的一些细节与方法100的实施例中所述的那些工艺和/或结构相似，则为了简洁而可以将其省略。
仍然参照图48，在本实施例中，方法1000用于制造多层集成电路器件。方法1000在框1002处开始，提供包括第一层间介电(ILD1)层和第一金属(M1)层的衬底。在框1004处，在ILD1层上方形成第二层间介电(ILD2)层、在ILD2层上方形成硬掩模并在硬掩模上方形成第一光刻胶。该方法在框1006处对第一光刻胶进行图案化，并利用图案化的第一光刻胶对硬掩模进行图案化以限定阻挡部分。该方法在框1008处去除第一光刻胶并在硬掩模上方形成第三层间介电(ILD3)层以及在ILD3层上方形成第二光刻胶。在框1010处，第二光刻胶层被图案化以限定M2层，并利用图案化的第二光刻胶和图案化的硬掩模蚀刻ILD3层和ILD2层以在ILD3层和ILD2层中限定M2层区域以及露出M1层的顶面和硬掩模的顶面。在框1012处，去除第二光刻胶并且在ILD3层和ILD2层中的M2层区域上方以及露出的M1层的顶面上方沉积导电材料，从而在M1层和M2层的界面之间形成自对准互连件。可以执行平坦化工艺以去除多余的M2层材料和硬掩模，从而使该多层器件的顶面平坦化。在可选实施例中，在形成M2层之前未去除第二光刻胶，而是也利用去除多余的M2层材料和硬掩模的平坦化工艺来去除第二光刻胶。该方法1000在框1014处完成该集成电路器件的制造。应该理解，尽管本实施例将导电层描述为金属层(例如M 1和M2)，但是导电层可以是任何适当的导电材料。此外，应该理解，尽管本实施例基于两个导电层(例如，M1和M2)进行了描述，但是可以构想出两个以上的导电层。对于该方法1000的其他实施例，可以在该方法之前、期间以及之后提供多个其他步骤，以及可以替代或取消所述的一些步骤。下面的讨论示出了可以根据图48的方法1000制造的多层器件的各实施例。
图49至图58示出了根据图48的方法处于不同制造阶段的多层器件1100的一个实施例的示意性截面侧视图。图49至图58的半导体器件1100在一些方面类似于图5至图14的半导体器件300。因此，为了清楚和简明，以相同的参考标号标识图5至图14和图49至图58相似的部件。应该理解，多层器件1100可以包括各种其他器件和部件，诸如其他类型的晶体管(诸如双极结型晶体管)、电阻器、电容器、二极管、熔断器等。因此，为了清楚以及更好地理解本公开的发明构思已经对图49至图58进行了简化。在多层器件1100的其他实施例中可以对多层器件添加其他的部件，以及可以取代或取消下述的一些部件。
参照图49，示出了多层器件1100的示意性截面侧视图。该多层器件1100包括衬底310。在该实施例中，多层器件1100中限定的衬底310与多层器件300的衬底310在材料成分以及形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图49，衬底310还包括第一层间介电(ILD1)层312。在本实施例中，限定在多层器件1100中的ILD1层312与多层器件300的ILD1层312在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。在ILD1层312中形成通孔314和第一金属(M1)层316。在本实施例中，多层器件1100中限定的通孔314和M1层316与多层器件300的通孔314和M1层316在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图50，在ILD1层312上方形成第二层间介电(ILD2)层318。在本实施例中，在多层器件1100中限定的ILD2层318与多层器件300的ILD2层318在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图50，在ILD2层318上方形成硬掩模1110。形成硬掩模1110包括例如利用CVD工艺在ILD2层318上方沉积材料。材料包括例如氧化物、氮化物或其他合适的材料。在各实例中，硬掩模1110可以利用原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他合适的方法和/或它们的组合来形成。CVD工艺例如可以利用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。在硬掩模1110上方形成第一光刻胶层320。在本实施例中，多层器件1100中限定的第一光刻胶层320与多层器件300的第一光刻胶层320在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
参照图51，对第一光刻胶层320进行图案化以限定随后蚀刻硬掩模1110和ILD2层318的区域。图案化第一光刻胶层320包括将第一光刻胶层320暴露给图案、执行曝光后烘焙工艺和对光刻胶层进行显影以形成图案化的第一光刻胶层320。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
仍然参照图51，利用图案化的第一光刻胶层320对硬掩模1110进行图案化以限定阻挡部分。图案化硬掩模1110包括蚀刻工艺。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一个实施例中，用于蚀刻硬掩模的干蚀刻工艺包括具有含氟气体的化学物质。在又一些实例中，干蚀刻的化学物质包括CF4、SF6、或NF3。
参照图52，在对硬掩模1110进行图案化工艺之后，可以利用合适的工艺去除第一光刻胶层320。例如，可以利用液体“抗蚀剂剥离剂”来去除第一光刻胶层320，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第一光刻胶层320。
参照图53，在图案化的硬掩模1110和ILD2层318上方形成第三层间介电(ILD3)层1112。ILD3层1112可以包括氧化硅、氮氧化硅、诸如氟硅酸盐玻璃(FSG)的低k材料、掺碳氧化硅、Black
Figure BDA00002199334500271
(加利福尼亚应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(二苯并环丁烯)、SiLK(密歇根州米德兰的Dow Chemical公司)、聚酰亚胺和/或其他适合的材料。ILD3层1112可通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或溅射)或其他合适的方法形成。CVD工艺例如可以使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。
参照图54，在ILD3层1112上方形成第二光刻胶层322。在本实施例中，多层器件1100中限定的第二光刻胶层322与多层器件300的第二光刻胶层322在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
仍然参照图54，对第二光刻胶层322进行图案化以进一步限定随后蚀刻ILD3层1112和ILD2层318的区域。图案化第二光刻胶层322包括将第二光刻胶层322暴露给图案、执行曝光后烘焙工艺和对光刻胶层进行显影以形成图案化的第二光刻胶层322。图案化还可以以其他合适的方法实施或取代，诸如无掩模光刻、电子束写入、离子束写入和分子压印。
参照图55，利用图案化的硬掩模1110和图案化的第二光刻胶层322蚀刻ILD3层1112和ILD2层318以在ILD2层318中限定M2层区域以及露出M1层的顶面和硬掩模1110的阻挡部分的顶面。蚀刻工艺可以是单步骤蚀刻工艺或多步骤蚀刻工艺。此外，蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。干蚀刻工艺可以是各向异性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，包括具有含氟气体的化学物质的干蚀刻被用于蚀刻ILD3层1112和ILD2层318。在又一些实例中，干蚀刻的化学物质包括CF4、SF6或NF3。如图所示，硬掩模1110的阻挡部分用于在M1层316的至少一条线上方阻止/阻挡蚀刻。在可选实施例中，蚀刻工艺可以是任何合适的蚀刻工艺并可以根据设计要求而停止。
参照图56，在对ILD3层1112和ILD2层318进行蚀刻工艺之后，可以利用任何合适的工艺去除第二光刻胶层322。例如，可以利用液体“抗蚀剂剥离剂”来去除第二光刻胶层322，其中液体“抗蚀剂剥离剂”使抗蚀剂发生化学改变从而不再附着至下层的硬掩模。可选地，可以利用含氧的等离子体使其氧化来去除第二光刻胶层322。
参照图57，在于ILD3层1112和ILD2层318中限定M2层区域并露出M1层316的顶面和硬掩模1110的阻挡部分的顶面之后，在ILD3层1112和ILD2层318中的M2层区域上方形成M2层324。M2层324提供至M1层316和多层器件1100的其他器件/部件的电连接。在本实施例中，在多层器件1100中限定的M2层324与多层器件300的M2层324在材料成分和形成方面基本相似。在可选实施例中，它们是不同的。
如图所示，M2层324设置在M1层316上方且与M1层316电接触。M1层316的至少一条线与M2层324之间的界面形成了自对准互连件326。界面形成自对准互连件，因为不需要在M1层316和M2层324之间限定通孔。此外，限定阻挡部分328以阻挡至少一个自对准互连件的形成。在本实施例中，阻挡部分328包括硬掩模1110(其作为最终器件的一部分而保留)和ILD2层318。在本实施例中，M1层316和M2层324直接电接触。在可选实施例中，在这两层之间夹置材料以在M1层316和M2层324的自对准互连件之间提供电接触。
参照图58，多层器件1100的表面被利用去除M2层324的多余材料的平坦化工艺进行平坦化。平坦化工艺可以是化学机械抛光(CMP)工艺或任何合适的工艺。
基于上方述的论述，可以看到本公开的各实施例提供了各种优点，可以理解，不同的实施例可以提供不同的优点，并且对于所有的实施例都不要求本文中所讨论的全部优点，也不需要特殊优点。例如，本公开的某些实施例的一个优点在于通过形成不需要连接至下层导电层的通孔的自对准互连件，省去了对准、图案化以及形成通孔的多个步骤。此外，由于利用了阻挡部分，因此所公开的各实施例允许阻挡形成多个不想要的自对准互连件。另一优点在于在导电层的线的界面处形成的自对准互连件相比于利用通孔的传统方法强壮且可靠。此外，本文所述的各实施例易于落实到当前制造工艺和技术中，从而降低成本以及最小化复杂度。
应该理解，尽管可以将根据本公开的互连件结构形成为完全无通孔，但是不必如此实施。例如，在一些可选实施例中，可以采用本公开的布线方案将一些互连件层形成为无通孔，而其他的互连件层仍然可以利用实际的通孔来互连件它们的金属线。互连件结构的特定布线方案可以根据设计要求和制造关注点来配置和实施。
因此，提供了一种器件。该示例性器件包括布置在衬底上方的第一层间介电(ILD1)层，第一ILD层包括第一导电层，第一导电层包括沿第一方向的第一和第二导线。该器件还包括布置在第一ILD层上方的第二ILD层，第二ILD层包括第二导电层，第二导电层包括沿第二方向的第一和第二导线。第二导电层的第一导线形成在第一导电层的第一导线上方，并在界面处与第一导电层的第一导线接触，界面在不使用通孔的情况下提供电接触。第二导电层的第二导线形成在第一导电层的第二导线上方。在第二导电层的第二导线和第一导电层的第二导线之间夹置阻挡部分。
在一些实施例中，阻挡部分包括第二ILD层的一部分。在各种实施例中，阻挡部分包括硬掩模的一部分。在一些实施例中，阻挡部分由第一部分和第二部分形成，第一部分形成在第一导电层的第二导线上方，以及第二部分形成在第一导电层的第三导线上方。在又一些实施例中，第一部分和第二部分彼此不接触。在一些实施例中，第一导电层和第二导电层都包括选自由铝、钨和铜所组成的组的材料，并且第一ILD层和第二ILD层都包括低k介电材料。在各实施例中，第二导电层的第一导线具有与第二ILD层的厚度基本相同的厚度。在一些实施例中，第二导电层的第一导线延伸穿过第二ILD层并延伸穿过形成在第二ILD层上方的第三ILD层，第二导电层的第二导线延伸穿过第三ILD层到达阻挡部分的硬掩模，硬掩模布置在第二ILD层上方。在一些实施例中，第二导电层的第一导线的顶面与第二ILD层的顶面基本共面，并且第二导电层的第一导线的底面与第二ILD层的底面基本共面。
还提供了一种器件的可选实施例。该示例性器件包括布置在衬底上方的第一导电层，第一导电层包括沿第一方向延伸的第一多条导线。该器件还包括布置在第一导电层上方的第二导电层，第二导电层包括沿第二方向延伸的第二多条导线。该器件还包括形成在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处的自对准互连件。该器件还包括夹置在第一多条导线的第二导线和第二多条导线的第二导线之间的阻挡部分。
在一些实施例中，阻挡部分还夹置在第一多条导线的第三导线和第二多条导线的第三导线之间。在各实施例中，阻挡层由从第二导线之间延伸到第三导线之间的连续不间断的材料形成。在一些实施例中，第一导电层和第二导电层布置在介电材料中。在其他实施例中，界面跨越第一多条导线的第一导线的宽度。在一些实施例中，第一方向垂直于第二方向。
还提供了一种形成器件的方法。该示例性方法包括在衬底上方形成第一导电层，第一导电层包括沿第一方向延伸的第一多条导线。该方法还包括在第一导电层上方形成第二导电层，第二导电层包括沿第二方向延伸的第二多条导线。该方法还包括在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处形成自对准互连件。该方法还包括形成夹置在第一导线多条的第二导线和第二多条导线的第二导线之间的阻挡部分。
在一些实施例中，形成第一导电层包括在第一层间介电(ILD)层中形成第一导电层，以及形成第二导电层包括在第二层间介电(ILD)层中形成第二导电层。在各实施例中，第二多条导线的第一导线形成在第二ILD层内和第三ILD层内，第二多条导线的第二导线形成在阻挡部分的硬掩模上以及第三ILD层内，并且硬掩模形成在第二ILD层的顶面上。在一些实施例中，第一导电层和第二导电层包括选自包括铝、钨和铜的组的材料，并且第一ILD层、第二ILD层和第三ILD层包括低k介电材料。在其他实施例中，形成阻挡层包括在第二ILD层上方形成硬掩模。
以上方描述了多个实施例的特征，从而本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们能够容易地利用本公开作为设计或修改用于执行具有与本文介绍的实施例相同目的和/或实现相同优点的其他工艺和结构的基础。本领域技术人员还应该意识到这样的等同构造并不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下进行各种改变、替换和变化。

Claims (10)

1.一种器件，包括：
第一层间介电(ILD)层，布置在衬底上方，所述第一ILD层包括第一导电层，所述第一导电层包括沿第一方向的第一导线和第二导线；以及
第二ILD层，布置在所述第一ILD层上方，所述第二ILD层包括第二导电层，所述第二导电层包括沿第二方向的第一导线和第二导线，
其中，所述第二导电层的第一导线形成在所述第一导电层的第一导线上方并在界面处与所述第一导电层的第一导线接触，所述界面在不使用通孔的情况下提供电接触，
其中，所述第二导电层的第二导线形成在所述第一导电层的第二导线上方，以及
其中，在所述第二导电层的第二导线和所述第一导电层的第二导线之间夹置阻挡部分。
2.根据权利要求1所述的器件，其中，所述第二导电层的第一导线延伸穿过所述第二ILD层并穿过形成在所述第二ILD层上方的第三ILD层，
其中，所述第二导电层的第二导线延伸穿过所述第三ILD层到达所述阻挡部分的硬掩模，以及
其中，所述硬掩模布置在所述第二ILD层上方。
3.根据权利要求1所述的器件，所述第二导电层的第一导线的顶面与所述第二ILD层的顶面基本共面，以及
其中，所述第二导电层的第一导线的底面与所述第二ILD层的底面基本共面。
4.一种器件，包括：
第一导电层，布置在衬底上方，所述第一导电层包括沿第一方向延伸的第一多条导线；
第二导电层，布置在所述第一导电层上方，所述第二导电层包括沿第二方向延伸的第二多条导线；
自对准互连件，形成在所述第一多条导线的第一导线与所述第二多条导线的第一导线电接触的界面处；以及
阻挡部分，夹置在所述第一多条导线的第二导线与所述第二多条导线的第二导线之间。
5.根据权利要求4所述的器件，其中，所述阻挡部分还夹置在所述第一多条导线的第三导线与所述第二多条导线的第三导线之间。
6.根据权利要求5所述的器件，其中，所述阻挡部分由从第二导线之间延伸至第三导线之间的连续不间断材料形成。
7.一种制造方法，包括：
在衬底上方形成第一导电层，所述第一导电层包括沿第一方向延伸的第一多条导线；
在所述第一导电层上方形成第二导电层，所述第二导电层包括沿第二方向延伸的第二多条导线；
在所述第一多条导线的第一导线与所述第二多条导线的第一导线电接触的界面处形成自对准互连件；以及
形成夹置在所述第一多条导线的第二导线与所述第二多条导线的第二导线之间的阻挡部分。
8.根据权利要求7所述的方法，其中，形成所述第一导电层包括在第一层间介电(ILD)层内形成所述第一导电层，以及
其中，形成所述第二导电层包括在第二层间介电(ILD)层内形成所述第二导电层。
9.根据权利要求8所述的方法，其中，所述第二多条导线的第一导线形成在所述第二ILD层内以及第三ILD层内，
其中，所述第二多条导线的第二导线形成在所述阻挡部分的硬掩模上以及所述第三ILD层内，以及
其中，所述硬掩模形成在所述第二ILD层的顶面上。
10.根据权利要求9所述的方法，其中，所述第一导电层和所述第二导电层均包括选自由铝、钨和铜所组成的组的材料，以及
其中，所述第一ILD层、所述第二ILD层和第三ILD层均包括低k介电材料。
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