CN1212468A - 自对准漏接触p沟mos快速存储器及其制造工艺 - Google Patents

自对准漏接触p沟mos快速存储器及其制造工艺 Download PDF

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张尚德
李翠萍
曾宪章
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Abstract

本发明提出的工艺和结构减少了用来分隔多晶硅栅与漏接触的介电质的数量,从而减小了单个存储器单元的尺寸,提高了存储器阵列的密度。在源和漏制作、自对准漏接触掩模和腐蚀之前,在多晶硅栅的顶部和侧壁上制作氮化硅,使制作漏接触到漏区的窗口的后续氧化物腐蚀在掩模不对准的情况下不至于清除多晶硅。因此,在出现掩模不对准时为了在制作漏接触窗口过程中保护多晶硅栅所必需的多晶硅栅与漏接触之间的额外的氧化物就不再需要,从而获得了密度更高的存储器阵列。

Description

自对准漏接触P沟MOS快速存储器 及其制造工艺
本发明涉及到制作和连接半导体器件中各个区域的方法，更确切地说是涉及到连接P沟快速存储器单元中的漏区以减小存储器阵列器件的尺寸的方法。
快速存储器阵列包含快速存储器单元的阵列。图1-3示出了用于这种阵列的现有技术P沟快速EPROM单元100。在图1中，存储器单元100的俯视图示出了漏接触110、P+漏区120、浮栅130、控制栅140、场氧化区150a和150b、以及P+源区160a和160b，其中源区160a是存储器单元100的源，而源区160b是用来连接相邻存储器单元的源区的区域160a的延伸部分。
图2是图1存储器单元沿A-A’线的剖面图。P+漏120和P+源160制作在N阱200中，其间制作有沟道。用隧道氧化物210使浮栅130与沟道区隔离。注意“隧道氧化物”一词被用来表示通常称为“栅氧化物”的氧化物，这是因为在这类存储器即快速存储器单元中，栅下方的氧化物必须允许电子能够在浮栅和硅衬底之间来回隧穿。“隧道氧化物”一词被用来反映栅氧化物在这类存储器中的双重功能(亦即隔离功能与允许电子隧穿的功能)。在浮栅130上，多晶硅层层间介电质(interpoly dielectric)220提供了与控制栅140的隔离。诸如硼磷硅酸盐玻璃(BPSG)的掺杂氧化物或其它适当的材料隔离了下方的各层。漏接触110包括氮化钛(TiN)层240和位于漏120与钨(W)栓260之间的钛(Ti)层250。图3是沿图1中B-B’线的存储器单元100的剖面图，示出了使N阱200与浮栅130分隔开来的场氧化物150和隧道氧化物210、多晶硅层层间介电质220以及控制栅140。
在快速存储器阵列的设计中，首要目的是提高密度，从而对给定数目的存储器单元减小其阵列的尺寸。提高阵列密度的典型方法是减小组成存储器阵列的单个单元100的尺寸。单元100的一个难以减小的区域是图1和2所示的漏接触110与浮栅130和控制栅140之间的区域。由于在制作漏接触110的过程中需要保护栅130和140不被腐蚀，故难以减小。在制作漏接触110时，掩模操作首先在漏120上确定接触区。然后将氧化层230的未被保护的区域腐蚀掉，以暴露所希望的漏接触区。再在用Ti250和TiN240组成的势垒层分隔开的这一区域内制作钨栓260，以得到漏接触110。若掩模操作未对准，使控制栅140和/或浮栅130上的区域得不到保护，则后续的氧化层230腐蚀将清除这些栅的一些部分，从而损伤单元100。结果，为使漏接触110分离于栅130和140，漏区120和氧化物区230必须大于为确保栅130和140部分在制作漏接触110过程中出现掩模不对准时不被腐蚀掉所需的理想尺寸。
因此，希望有一种快速存储器单元，其漏接触与浮栅及控制栅之间的氧化物分隔得到了减小，导致较小的存储器单元，从而得到更高密度的存储器阵列。
根据本发明，提供了一种用来制作快速存储器单元中的自对准漏接触的工艺流程，它减小了漏接触与浮栅及控制栅之间的氧化物分隔。在本发明的一个实施例中，二氧化硅层和氮化物层制作在层叠的多晶硅浮栅和控制栅上，然后被腐蚀以形成沿叠层栅结构侧壁的氧化物间隔和氮化物间隔。淀积在氮化物间隔、叠层栅结构和漏区及源区上的诸如BPSG或BPTEOS的介电质，为了掩蔽和腐蚀而被整平。漏接触掩模将氮化物间隔之间的漏部分暴露出来，并腐蚀介电质以暴露漏接触区。在这些区域中淀积钨，再深腐蚀以形成漏接触。由于多晶硅栅周围的氮化物层在氧化物腐蚀过程中防止了多晶硅被腐蚀掉，故不再需要多晶硅栅与漏接触之间的额外氧化物来防止接触掩模不对准的后果。结果，漏接触可以更靠近多晶硅栅，从而减小了单元的尺寸并提高了存储器阵列的密度。
借助于结合附图进行的下列详细描述，可更充分地理解本发明。
图1是常规PMOS快速存储器单元的俯视图；
图2是沿图1中A-A’线的存储器单元的剖面图；
图3是沿图1中B-B’线的存储器单元的剖面图；
图4-10是根据本发明的自对准漏接触PMOS快速EPROM工艺流程的剖面图；
图11是根据本发明的PMOS快速存储器单元的俯视图；
图12是沿图11中C-C’线的存储器单元的剖面图；
图13是沿图11中D-D’线的存储器单元的剖面图；
在不同的图中，用相似的参考号来表示相似的元件。
根据本发明，提供了一种工艺和结构，它借助于使用氮化物层来减小漏接触与多晶硅栅之间的氧化物间隔，而可以减小快速存储器单元的尺寸。图4-10是侧视图，说明了根据本发明一个实施例的制作快速EPROM单元中的自对准漏接触的工艺流程。在图4中，用常规方法先在硅衬底或阱400上制作隧道氧化层410。然后在隧道氧化物410上淀积稍后将形成存储器阵列的浮栅的第一多晶硅(Poly1)层420。接着，在Poly1 420上制作多晶硅层层间介电层430。介电层430可以是例如用在Poly1 420上生长即淀积一层二氧化硅，接着淀积一层氮化硅或其它适当的绝缘氮化物，再生长即淀积另一层二氧化硅的方法制作的氧化物-氮化物-氧化物(ONO)层。然后在介电层430上淀积第二层多晶硅(Poly2)440或一层多硅化物(polycide)，其中的Poly2 440将最终构成存储器阵列的控制栅。在Poly2 440上制作另一层二氧化硅450，接着在二氧化硅层450上制作一层氮化硅(Nitride1)460。二氧化硅450提供了Poly2 440与Nitride1460之间的连接。这些层的厚度范围和最佳厚度列于下面的表1中。
利用对各个层410-460的常规叠层栅掩模和腐蚀方法，可制作图5所示的叠层栅结构500。在图6中，首先在叠层栅结构的多晶硅侧壁上热生长一层二氧化硅(未示出)，接着在此结构的表面上淀积另一层二氧化硅610。由于此淀积的二氧化硅层与图5所示结构的顶表面一致，故防护层腐蚀(blanket etch)，即不使用光掩模的氧化物腐蚀，清除了这一共形二氧化硅层的较薄的水平部分，但留下了这一共形二氧化硅层的垂直部分，从而在叠层栅结构500的垂直侧壁上形成氧化物间隔610。随后淀积第二层氮化硅(Nitride2)620作为共形层并对其进行各向同性腐蚀，从而形成在稍后的漏接触腐蚀过程中保护叠层栅边沿的图7中的氮化物间隔710。
如果需要，现在可执行常规的自对准源(SAS)腐蚀(出于简单未示出)，以减小待要制作的源区的尺寸。参照图1，在源/漏注入之前，场氧化物150b被腐蚀掉，这就将下方要进行源区掺杂剂注入的硅衬底暴露出来。SAS腐蚀使浮栅130和控制栅140与源掺杂区对准，从而无需场氧化区150b来使多晶硅栅130和140分隔于源区。如图11所示，在随后的步骤中就可注入掺杂剂以形成源区800a和800b。结果，由于源区800b现在能够连接相邻存储器单元的各个源区，故不再需要源区160b(图1)。
这样，在快速EPROM工艺流程中，借助于腐蚀掉不必要的场氧化物，SAS腐蚀被用作减小源区的方法，这就减小了单元的总尺寸。源区的自对准使多晶硅栅能够更紧密地安置，从而使逐个存储器单元之间所要求的物理间隔更小(亦即，使逐个存储器单元能够安置得更靠近)。
不管是否执行SAS腐蚀，工艺流程都根据常规步骤继续。在图8中，例如用离子注入掺杂剂以形成源区和漏区，然后将得到的结构在800℃下退火20-40分钟的方法，来制作源800和漏810的P+区。用850℃下15-20分钟的回流工艺，淀积一层硼磷掺杂的TEOS(BPTEOS)820或其它适当的诸如BPSG之类的介电质并使之平滑。然后执行化学/机械抛光(CMP)，以对BPSG层820进行整平并将其厚度减小到3000-3500埃。下面的表1列出了这些不同的层的范围和最佳值。
表1
层 范围(埃) 最佳(埃)
隧道氧化物410  95-105  100
 Poly1 420  1000-1500  1200
介电质430  170-200  180
 Poly2/多硅化物440  1500-2000  1700
二氧化硅450  250-400  300
 Nitride1 460  2500-3000  2700
侧壁氧化物生长  150-200  200
氧化物淀积610  600-1000  800
 Nitride2 620  1000-1200  1000
 BPSG(淀积的)820  7000-10000  9000
 BPSG(CMP后)820  3000-3500  3200
然后可用常规掩模即直接写入方法来确定漏接触区。例如在图9中，在BPSG层820上淀积一层光刻胶(未示出)之后，光刻胶被掩模以确定漏接触区910。自对准接触腐蚀或高选择性氧化物-氮化物腐蚀则清除BPSG的所希望的区域，以形成漏接触区910。在淀积钛(Ti)以形成厚度为400埃的层920以及淀积氮化钛(TiN)以在Ti层920上形成厚度为1000埃的层930之后，Ti和TiN都在585℃的氮气中退火20分钟，以形成用来淀积钨(W)栓的势垒层。在图10中，用众所周知的方法，例如用化学汽相淀积(CVD)方法，将6000埃厚的钨层淀积在漏接触区中。然后在用CMP或其它适当的深腐蚀方法整平钨栓1020中的钨层之后，制作自对准漏接触1010。
图11-13示出了一个根据本发明制作的叠层栅存储器单元500的不同的视图。图11是单元500的俯视图，示出了漏接触1010、P+漏810、P+源800a和800b、场氧化物1100、浮栅420以及控制栅440。图12和13分别是沿图11中C-C’线和D-D’线的存储器单元500的剖面图。如从图11和12所见，比之图1和2的存储器单元100，存储器单元500在源区和漏区中的尺寸都减小了。借助于用常规SAS方法清除图1中源160b和多晶硅栅130及140之间的场氧化物150b而减小了源区。在本发明中，由于漏接触能够制作成更靠近多晶硅栅而减小了漏区，从而大大减少了多晶硅栅与漏接触之间的氧化物的数量。结果是得到了小得多的存储器单元，导致更密集的存储器阵列。由于制作在多晶硅栅周围的氮化物间隔防止了氧化物腐蚀对多晶硅栅部分的清除，故消除了漏接触掩模可能不对准时原本必需的额外的氧化物。结果，如图5所示，借助于减小各个叠层栅结构500之间的间隔，就可执行叠层栅腐蚀以使衬底400上能够制作更多的叠层栅结构500。而且，现在能够执行漏接触腐蚀而无须保留为了保护多晶硅栅而需要的额外的氧化物，如图9所示，这就大大减小了相邻存储器单元500之间的间隔。因此，用根据本发明的自对准漏接触工艺流程，就有可能得到尺寸更小的存储器单元和密度更高的存储器阵列。
本发明的上述各实施例仅仅是为了说明，而不是限制。对本技术领域的熟练人员来说，显然可以作出各种改变和修正而不超越本发明。因此，所附权利要求包括了所有这些本发明构思与范围内的改变和修正。

Claims (16)

1．一种自对准漏接触工艺流程，它包含下列步骤：
在硅衬底上待要制作存储单元的叠层栅部分的至少二个面对的侧面上，制作氮化硅层；
腐蚀所述氮化硅层，以便在所述叠层栅结构邻近待要制作的源区和漏区的侧面上形成氮化物间隔；
在各个叠层栅结构的相对侧面上的硅衬底中制作源区和漏区；以及
在所述氮化物间隔之间的所述硅衬底的选定部分之中，制作自对准漏接触。
2．权利要求1的工艺流程，其中所述的存储单元是EPROM单元。
3．权利要求1的工艺流程，其中所述的存储单元是快速EPROM单元。
4．权利要求1的工艺流程，其中所述的存储单元是PMOS快速EPROM单元。
5．权利要求1的工艺流程，其中制作所述待要制作的存储单元的所述叠层栅部分包含下列步骤：
在所述硅衬底上制作第一氧化层；
在所述氧化层上制作第一多晶硅层；
在所述第一多晶硅层上制作多晶硅层层间介电层；
在所述多晶硅层层间介电层上制作第二多晶硅层；
在所述第二多晶硅层上制作第二氧化层；
在所述第二氧化层上制作第二氮化硅层；
腐蚀所述第二氮化硅层、所述第一和第二氧化层、所述第一和第二多晶硅层以及所述多晶硅层层间介电层。
6．权利要求1的工艺，还包含在制作所述氮化硅层之前，在所述叠层栅存储单元的至少二个面对的侧面上制作二氧化硅层的步骤。
7．权利要求6的工艺，其中制作所述二氧化硅层包含生长和淀积二氧化硅的步骤。
8．权利要求1的工艺，其中所述制作自对准漏接触的步骤包含下列步骤：
在所述制作源区和漏区的步骤之后，淀积介电层；
掩模所述介电层的选定部分，以暴露漏接触区；
腐蚀部分所述介电层，以露出所述漏接触区；以及
在所述漏接触区中制作导电栓。
9．权利要求8的工艺，其中所述栓用淀积钨的方法来制作。
10．一种自对准漏接触工艺流程，它包含下列步骤：
在覆盖着硅衬底的氧化层上制作多晶硅层；
在所述多晶硅层上制作二氧化硅层；
在所述二氧化硅层上制作氮化硅层；
腐蚀所述氮化硅层、二氧化硅层、多晶硅层和氧化层，以形成存储器结构；
在所述存储器结构上制作第二二氧化硅层；
腐蚀所述第二二氧化硅层，以形成氧化物间隔；
在所述第二二氧化硅层上制作第二氮化硅层；
腐蚀所述第二氮化硅层，以形成氮化硅间隔；以及
在所述氮化硅间隔之间的所述硅衬底的选定部分之中，制作自对准漏区。
11．一种存储器阵列，它包含：
硅衬底；
制作在所述硅衬底中的多个交替的漏区和源区，其中位于其间的区域确定沟道区；
位于所述沟道区上的多个存储器结构，所述存储器结构至少有一个多晶硅栅；
位于所述存储器结构侧壁上的多个介电间隔；以及
位于所述漏区上且用介电间隔使之与所述存储器结构的栅分隔开来的多个漏接触。
12．权利要求11的存储器阵列，还包含位于所述存储器结构侧壁与所述介电间隔之间的二氧化硅层。
13．权利要求11的存储器阵列，其中所述的存储器结构包含：
位于所述沟道区上的氧化物；
位于所述氧化物上的多晶硅浮栅；
位于所述浮栅上的多晶硅层层间介电质；
位于所述多晶硅层层间介电质上的多晶硅控制栅；
位于所述控制栅上的二氧化硅层；以及
位于所述二氧化硅层上的氮化硅层。
14．权利要求11的存储器阵列，其中所述的存储器阵列是EPROM阵列。
15．权利要求11的存储器阵列，其中所述的存储器阵列是快速EPROM阵列。
16．权利要求11的存储器阵列，其中所述的存储器阵列是PMOS快速EPROM阵列。
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