CN101335209B - 闪存器件及其制造方法 - Google Patents

闪存器件及其制造方法 Download PDF

Info

Publication number
CN101335209B
CN101335209B CN2008101273068A CN200810127306A CN101335209B CN 101335209 B CN101335209 B CN 101335209B CN 2008101273068 A CN2008101273068 A CN 2008101273068A CN 200810127306 A CN200810127306 A CN 200810127306A CN 101335209 B CN101335209 B CN 101335209B
Authority
CN
China
Prior art keywords
film
stacked electrodes
distance piece
memory device
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008101273068A
Other languages
English (en)
Other versions
CN101335209A (zh
Inventor
金成珍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101335209A publication Critical patent/CN101335209A/zh
Application granted granted Critical
Publication of CN101335209B publication Critical patent/CN101335209B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种闪存器件及其制造方法。该闪存器件的制造方法包括：在半导体衬底上形成堆叠电极；在堆叠电极的侧壁上形成侧间隔件；在侧间隔件的侧壁上以预定厚度形成光刻胶膜图案；以及使用光刻胶膜作为用于离子注入的掩模，通过离子注入在半导体衬底上形成源/漏结。本发明通过防止或者减轻电子俘获现象，可以提高产品稳定性和可靠性。

Description

闪存器件及其制造方法
本申请要求对通过援引整体结合于此的申请日为2007年6月27日的韩国申请第10-2007-0063756号的优先权。
技术领域
本发明涉及一种闪存器件及其制造方法。具体而言，本发明的实施例涉及一种制造闪存器件以减轻在侧间隔件与浮栅之间电子俘获风险由此提高产品可靠性的方法。
背景技术
一般而言，闪存器件是可以改写电数据的一类可编程只读存储器(PROM)。另一类PROM是可擦除PROM(EPROM)。在EPROM器件中，通过紫外线来擦除存储器单元组，但是其存储器单元具有包括一个晶体管的小区域。电可擦除PROM(EEPROM)器件可以被电擦除，但是单元区域包括两个晶体管、因此更大。快速EEPROM器件组合两类PROM的特征。快速EEPROM器件执行可擦除PROM(EPROM)器件的程序输入功能、EEPROM的擦除功能并且具有一个晶体管的存储单元尺寸。
闪存器件称为非易失性存储器件，因为即使断电也不擦除存储器中存储的信息。闪存器件可以根据单元阵列结构来分类。例如，在NOR型结构中，单元并联设置于位线与地之间，而在NAND型结构中单元串联设置于位线与地之间。
另外，闪存器件可以根据单位单元结构来分类，例如包括堆叠栅型闪存器件和拆分栅型闪存器件。闪存器件也可以根据其电荷存储层的形式来分类，例如包括浮栅器件和硅氧化氮氧化硅(SONOS)器件。
图1是现有技术的普通堆叠栅型闪存器件的横截面图。
在堆叠栅型闪存器件中，形成多层结构的堆叠电极110，其中栅极氧化物膜112、浮栅114、层间绝缘膜116和控制栅极118依次地堆叠于半导体衬底100的有源区上。然后通过在半导体衬底100的横向区内掺杂杂质来形成源结130和漏结140，使得横向区之间形成位于堆叠电极110以下的沟道区。
侧间隔件120可以由堆叠电极110的侧壁上的绝缘膜材料形成。侧间隔件120可以在通过离子注入来形成源结130和漏结140时用作掩模。
另外，为了减少接触电阻和表面电阻，由具有低电阻率的材料制成的自对准硅化物膜150可以形成于控制栅极118、源结130和漏结140上方。自对准硅化物膜150可以由包括金属如钛(Ti)、钴(Co)、钨(W)和镍(Ni)的化合物以及硅制成。
栅氧化物膜112可以称为隧道氧化物膜并且可以用半导体衬底100的硅层被热氧化的氧化硅膜或者氧化硅膜被氮化的氧氮化硅膜来形成。
浮栅114可以由导电多晶硅或者多晶硅化物制成并且执行具有电荷的存储节的功能。
层间绝缘膜116可以用具有氧化物-氮化物-氧化物(ONO)结构的介电膜来形成并且执行使浮栅114和控制栅极118相互绝缘的功能。
控制栅极118可以由多晶硅或者多晶硅化物制成并且执行调整源结130与漏结140之间的电流的功能。
侧间隔件120可以设置于堆叠电极110的侧壁上以截获在形成源结130和漏结140的过程中由离子注入所引入的杂质。由此，侧间隔件120通过延伸在源结130与漏结140之间的沟道宽度来防止短沟道效应。侧间隔件120可以由氧化硅膜和氮化硅膜制成，该氧化硅膜和该氮化硅膜为绝缘膜。具体而言，侧间隔件120可以由氧化层122、高温氧化物(HTO)膜和/或正硅酸乙酯(TEOS)膜124和氮化物膜126制成。
参照图2A至图2G来描述制造具有上述结构的堆叠栅型闪存器件的方法。
首先，如图2A中所示，在通过热氧化工艺在半导体衬底100的整个表面上薄地形成栅氧化物膜112’之后，在栅氧化物膜112’之上依次沉积浮栅膜114’、层间绝缘膜116’和控制栅膜118’。
接着，如图2B中所示，通过光刻工艺在控制栅膜118’之上形成光刻胶膜(PR)图案(PR-1)以便仅靠近将要形成堆叠电极110的区域。然后使用对应的光刻胶膜图案(PR-1)作为用于蚀刻的掩模来去除半导体层112’、114’、116’和118’的暴露部分。
光刻工艺包括涂敷、曝光和显影光刻胶膜的一连串工艺。蚀刻工艺可以包括具有各向异性蚀刻特征的干蚀刻。在完成堆叠电极110之后，可以通过灰化工艺等来去除所用光刻胶膜图案(PR-1)。
接着，如图2C中所示，为了形成侧间隔件120，在半导体衬底100的整个表面上形成氧化层122’，在半导体衬底100中通过热氧化工艺来形成堆叠电极110。然后依次沉积HTO膜124’和氮化物膜126’。
例如以约
Figure S2008101273068D00031
至
Figure S2008101273068D00032
的厚度薄地形成氧化层122’，例如以约的厚度薄地形成HTO膜124’，以及例如以约
Figure S2008101273068D00034
至
Figure S2008101273068D00035
的厚度相对厚地形成氮化物膜126’。
取代了HTO膜124’或者除HTO膜124’之外，还可以使用TEOS膜。此外，可以使用氮化硅膜如SiN或者Si3N4可以用作氮化物膜126’。
随后，如图2D中所示，通过执行具有各向异性蚀刻特征的干蚀刻以去除氮化物膜126’、HTO膜124’和氧化层122’的上部，来暴露堆叠电极110的控制栅极118的表面，由此在堆叠电极110的侧壁边上形成侧间隔件120。
随后，如图2E中所示，通过使用堆叠电极110和侧间隔件120作为用于离子注入工艺的掩模以在堆叠电极110周围注入离子来形成源结130和漏结140。因此，在半导体衬底100的暴露表面上形成源结130和漏结140。
在离子注入之后，执行用于激活注入杂质的热处理工艺如快速热处理(RTP)。
接着，如图2F中所示，为了形成自对准硅化物膜150，形成用于抑制自对准硅化物的氧化物膜图案OL，以仅暴露堆叠电极110、源结130和漏结140。具体而言，用于抑制自对准硅化物的氧化物膜可以沉积于至此形成的结构的整个表面之上，而光刻胶膜图案可以通过光刻工艺形成于沉积氧化物膜之上。然后使用对应光刻胶膜图案作为掩模有选择地蚀刻掉沉积氧化物膜的暴露部分。在形成用于抑制自对准硅化物的氧化物膜图案OL以仅靠近非自对准硅化物区之后，可以去除所用的光刻胶膜图案。
随后，如图2G中所示，使用氧化物膜图案OL将自对准硅化物膜150形成在暴露的堆叠电极110、源结130和漏结140上，以抑制别处的自对准硅化物。具体而言，在氧化物膜图案OL所暴露的部分中沉积用于形成自对准硅化物的金属膜。接着，通过执行热处理工艺，金属膜通过与控制栅极18的多晶硅以及源结130和漏结140的硅发生反应而变成自对准硅化物。一旦形成硅化物膜150，通过使用磷酸(H3PO4)溶液的湿剥离工艺来去除用于抑制自对准硅化物的所用氧化物膜图案OL。由此完成制造堆叠栅型闪存器件的工艺。
然而，制造堆叠栅型闪存器件的常规方法具有以下问题。
侧间隔件120包括具有相对小的厚度的各个氧化物膜122和124与相对于氧化物膜122和124具有大的厚度的氮化物膜126的组合。如果与堆叠电极110的侧壁直接相邻地形成用于截获离子注入杂质的厚氮化物膜126，则由于不良粘合而出现变松现象。为了防止变松现象，在其间插入薄氧化物膜122和124。氧化层122和HTO膜(和/或TEOS膜)124的组合用作插入式氧化物膜，因为它们在最终结构中提供优良的电性特征。
然而，厚氮化物膜126的形成在厚氮化物膜126与薄氧化物膜122和124之间的界面处造成结构应力。侧间隔件膜122、124和126的晶格结构在氧化物膜122和124与厚氮化物膜126的界面周围变得不稳定。结果出现对于浮栅114的电荷增益或者电荷损失的电子俘获现象，由此降低闪存器件的可靠性。
发明内容
一般而言，本发明的实施例涉及一种闪存器件及其制造方法使得减轻离子俘获现象。示例方法包括将光刻胶膜图案而不是厚的氮化物膜用于间隔件来形成源/漏结，由此提高产品可靠性。
一种用于制造闪存器件的方法的第一实施例包括：在半导体衬底上形成具有堆叠结构的堆叠电极，该堆叠结构包括栅氧化物膜、浮栅、层间绝缘膜和控制栅极；在堆叠电极的侧壁上形成侧间隔件；在侧间隔件的侧壁上以预定厚度形成光刻胶膜图案；以及使用光刻胶膜作为用于离子注入的掩模，通过离子注入在半导体衬底上形成源/漏结。
根据第二实施例，提供一种闪存器件，该闪存器件包括：具有堆叠结构的堆叠电极，该堆叠结构包括形成在半导体衬底上的栅氧化物膜、浮栅、层间绝缘膜和控制栅极；在堆叠电极的侧壁上形成的侧间隔件；以及在半导体衬底上形成的源/漏结。
本发明通过防止或者减轻电子俘获现象，可以提高产品稳定性和可靠性。
提供这一发明内容是为了以简化形式介绍对下文在具体实施方式中进一步描述的概念的选择。这一发明内容并非旨在于标识所要求保护的主题的关键特征或者实质特性，也并非旨在于用作辅助确定要求保护的主题的范围。
附加特征将在以下描述中加以阐明并且部分地将从描述中变得清楚或者可以通过实践这里的教导来加以掌握。可以借助在所附权利要求中特别之处的手段和组合来实现和获得本发明的特征。
附图说明
本发明的示例实施例的诸多方面将从结合附图给出的示例实施例的以下描述中变得清楚，在附图中：
图1是现有技术的闪存器件的横截面图；
图2A至图2G是依次图示制造现有技术的闪存器件的方法的过程的横截面图；以及
图3A至图3H是依次图示根据本发明一个实施例制造闪存器件的方法过程的横截面图。
具体实施方式
在实施例的以下具体描述中，参照对通过举例来示出本发明具体实施例的附图。在附图中，相似标号在数幅图中通篇地描述基本上相似的部件。以充分的细节描述这些实施例以使本领域技术人员能够实践本发明。在不脱离本发明的范围情况下可以利用其它实施例并且可以进行结构、逻辑和电性的改变。另外，将理解本发明的各种实施例虽然有所不同但是并非必然相互排斥。例如，在一个实施例中描述的特定特征、结构或者特性可以包含于其它实施例中。因此，以下具体描述不应取作限制意义，而本发明的范围仅由所附权利要求以及对这样的权利要求有权赋予的完全等效范围来限定。
如上文参照图1所述，堆叠栅型闪存器件可以包括以多层结构形成在半导体衬底100的有源区上的堆叠电极110，该多层结构包括栅氧化物膜112、浮栅114、层间绝缘膜116和控制栅极118。该结构也可以包括：侧间隔件120，形成在堆叠电极110的侧壁上以延伸沟道长度；以及源结130和漏结140，在源结130和漏结140之间插入有堆叠电极110的情况下，形成于半导体衬底100上。
侧间隔件120截获在堆叠电极110周围的宽阔区域之上的杂质，这些杂质原本会在形成源结130和漏结140时通过离子注入而注入到半导体衬底100中。侧间隔件120可以用包括氧化物膜和氮化物膜的组合的实心绝缘膜来形成。具体而言，可以在堆叠电极110的侧壁上用氧化层122、HTO膜和/或TEOS膜124以及氮化物膜126依次形成侧间隔件120。可以用
Figure S2008101273068D00061
或者更小的厚度形成氧化层122和HTO膜124。可以以
Figure S2008101273068D00062
至
Figure S2008101273068D00063
的厚度形成氮化物膜126。
然而，在间隔件中使用厚氮化物膜126使得在与更薄的膜122和124的界面处生成应力。结果由于内部晶格的不稳定而出现电子俘获现象，由此降低产品可靠性。
因此，为了防止或者减轻这样的电子俘获现象，可以使用光刻胶膜图案来取代厚氮化物膜126，以阻止在形成源结130和漏结140的过程中在堆叠电极110周围的杂质注入。
图3A至图3H是依次图示使用光刻胶膜图案作为间隔件来制造闪存器件的示例方法过程的横截面视图。
首先，如图3A中所示，栅氧化物膜112’可以通过热氧化工艺薄地形成于半导体衬底100的整个表面上，而浮栅层114’、层间绝缘膜116’和控制栅极膜118’可以依次沉积于栅极氧化物膜112’之上。
栅氧化物膜112’可以用氧化硅膜或者氮氧化硅膜形成，浮栅层114’和控制栅极层118’可以由多晶硅或者多晶硅化物制成，而层间绝缘膜116’可以用ONO结构的介电膜形成。
接着，如图3B中所示，为了仅靠近将要形成堆叠电极110的区域，通过光刻工艺在控制栅极膜118’之上形成光刻胶膜图案(PR-1)。然后可以使用光刻胶膜图案(PR-1)作为用于蚀刻的掩模，通过干蚀刻来去除半导体层112’、114’、116’和118’的暴露部分。然后去除所用的光刻胶膜图案(PR-1)。
接着，如图3C中所示，为了形成侧间隔件120a，可以通过热氧化工艺，在其上形成堆叠电极110的半导体衬底100的整个表面上形成薄氧化层122’(厚度例如为
Figure S2008101273068D00071
至
Figure S2008101273068D00072
)。然后可以依次沉积厚度为
Figure S2008101273068D00073
至
Figure S2008101273068D00074
的HTO膜124’和厚度为
Figure S2008101273068D00075
至
Figure S2008101273068D00076
、优选为
Figure S2008101273068D00077
至的氮化物膜126a’。对照而言，常规例如以约
Figure S2008101273068D00079
至的厚度更厚地形成氮化物膜126a’(见图2C)。
取代HTO膜124’或者除HTO膜124’之外，还可以使用厚度为
Figure S2008101273068D000711
至
Figure S2008101273068D000712
的TEOS膜。此外，可以使用氮化硅膜如SiN或者Si3N4作为氮化物膜126a’。
随后，如图3D中所示，通过完全地去除氮化物膜126a’、HTO膜124’和氧化层122’的上部直至暴露控制栅极118的表面，在堆叠电极110的侧壁侧上形成侧间隔件120a。可以通过执行例如具有各向异性蚀刻特征的干蚀刻来去除氮化物和氧化物膜122’、124’和126a’的上部。
随后，如图3E中所示，为了补偿用于间隔件的氮化物膜126’与常规氮化物膜厚度相比而言有所减少的厚度，可以在氮化物膜126a’的侧壁上形成厚度为
Figure S2008101273068D000713
至
Figure S2008101273068D000714
的第二光刻胶膜图案(PR-2)。可以通过光刻工艺来形成第二光刻胶膜图案(PR-2)，使得第二光刻胶膜图案(PR-2)和氮化物膜126a’的组合厚度基本上等于常规形成的氮化物膜126a’的厚度。
随后，如图3F中所示，可以使用第二光刻胶膜图案(PR-2)作为用于离子注入工艺的掩模，以在堆叠电极110周围注入杂质来形成源结130和漏结140。因此，源结130和漏结140形成于半导体衬底100的暴露表面上。
随后，可以去除所用第二光刻胶膜图案(PR-2)并且可以执行用于激活注入杂质的热处理工艺。
随后，如图3G中所示，为了形成自对准硅化物膜150，可以形成用于抑制自对准硅化物的氧化物膜图案OL以仅暴露堆叠电极110、源结130和漏结140。具体而言，在至此形成的结构的整个表面之上沉积用于抑制自对准硅化物的氧化物膜之后，可以通过光刻工艺在沉积的氧化物膜之上形成光刻胶膜图案。然后使用光刻胶膜图案OL作为掩膜有选择地蚀刻掉沉积氧化物膜的暴露部分。在形成用于抑制自对准硅化物的氧化物膜图案OL以仅靠近非自对准硅化物区之后，可以去除所用光刻胶膜图案。
随后，如图3H中所示，可以在用于抑制自对准硅化物的氧化物膜图案OL所暴露的堆叠电极110、源结130和漏结140上形成自对准硅化物150。具体而言，在沉积金属膜于暴露部分上之后执行的热处理过程中，用于形成自对准硅化物的金属膜通过与控制栅极118的多晶硅以及源结130和漏结140的硅反应变成自对准硅化物。一旦形成自对准硅化物膜150，可以使用磷酸溶液通过湿性剥离来去除用于抑制自对准硅化物的所用氧化物膜图案OL。
由此完成制造堆叠栅型闪存器件的工艺。
通过在形成源结130和漏结140时使用光刻胶膜图案(PR-2)来取代厚氮化物膜用于间隔件，可以防止或者减轻电子俘获现象。
因此，在形成氧化层122’和HTO膜124’之后，可以立即形成第二光刻胶膜图案(PR-2)。然而，根据上述工艺，由于HTO膜124’和氧化层122’是氧化物膜，所以它们湿剥离工艺所施加的磷酸去除，所述湿性剥离工艺被用来去除用于抑制氧化物膜图案OL的自对准硅化物。没有HTO膜124’和氧化层122’，堆叠电极110就可能受损。为了防止破坏HTO膜124’和氧化层122’并且因此破坏堆叠电极110，可以在HTO膜124’的外表面上形成相对薄的氮化物膜126a’。
如上所述，可以通过形成薄的氮化物膜126a来防止或者减轻在侧间隔件与浮栅之间的电子俘获现象。通过防止或者减轻电子俘获现象，可以提高产品稳定性和可靠性。
尽管已经参照优选实施例示出和描述了本发明，但是本领域技术人员将理解在不脱离如所附权利要求限定的本发明的精神和范围情况下可以做出各种改变和修改。

Claims (8)

1.一种制造闪存器件的方法，包括：
在半导体衬底上形成具有堆叠结构的堆叠电极，所述堆叠结构包括栅氧化物膜、浮栅、层间绝缘膜和控制栅极；
在所述堆叠电极的侧壁上形成侧间隔件；
在所述侧间隔件的侧壁上以预定厚度形成光刻胶膜图案；以及
使用所述光刻胶膜作为用于离子注入的掩模，通过离子注入在所述半导体衬底上形成源/漏结；
其中形成所述侧间隔件的步骤包括在所述堆叠电极的所述侧壁上依次形成氧化物膜和氮化物膜；
其中在所述侧间隔件的侧壁上以
Figure FSB00000137065800011
至
Figure FSB00000137065800012
的厚度形成所述光刻胶膜图案；以及
其中以
Figure FSB00000137065800013
至
Figure FSB00000137065800014
的厚度形成所述氮化物膜。
2.根据权利要求1所述的方法，其中形成所述氧化物膜包括：
在所述堆叠电极的所述侧壁上依次形成氧化层和高温氧化物膜。
3.根据权利要求1所述的方法，其中形成所述氧化物膜包括：
在所述堆叠电极的所述侧壁上依次形成氧化层和正硅酸乙脂膜。
4.根据权利要求1所述的方法，还包括：
在形成所述源/漏结之后，在所述堆叠电极和所述源/漏结上形成自对准硅化物膜。
5.根据权利要求2所述的方法，其中所述氧化层以至的厚度形成。
6.根据权利要求2所述的方法，其中所述高温氧化物膜以至的厚度形成。
7.根据权利要求3所述的方法，其中所述氧化层以
Figure FSB00000137065800019
至
Figure FSB000001370658000110
的厚度形成。
8.根据权利要求3所述的方法，其中所述正硅酸乙脂膜以
Figure FSB000001370658000111
至
Figure FSB000001370658000112
的厚度形成。
CN2008101273068A 2007-06-27 2008-06-27 闪存器件及其制造方法 Expired - Fee Related CN101335209B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020070063756 2007-06-27
KR1020070063756A KR100898440B1 (ko) 2007-06-27 2007-06-27 플래시 메모리 소자의 제조 방법
KR10-2007-0063756 2007-06-27

Publications (2)

Publication Number Publication Date
CN101335209A CN101335209A (zh) 2008-12-31
CN101335209B true CN101335209B (zh) 2010-12-01

Family

ID=40159333

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101273068A Expired - Fee Related CN101335209B (zh) 2007-06-27 2008-06-27 闪存器件及其制造方法

Country Status (3)

Country Link
US (1) US20090001446A1 (zh)
KR (1) KR100898440B1 (zh)
CN (1) CN101335209B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5304536B2 (ja) * 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
US8557647B2 (en) * 2011-09-09 2013-10-15 International Business Machines Corporation Method for fabricating field effect transistor devices with high-aspect ratio mask
KR101926359B1 (ko) * 2012-04-06 2018-12-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1212468A (zh) * 1997-09-26 1999-03-31 常忆科技股份有限公司 自对准漏接触p沟mos快速存储器及其制造工艺
US5932904A (en) * 1997-03-07 1999-08-03 Sharp Laboratories Of America, Inc. Two transistor ferroelectric memory cell
CN1326223A (zh) * 2001-06-13 2001-12-12 旺宏电子股份有限公司 闪存的制造方法
CN1468447A (zh) * 2000-10-30 2004-01-14 �Ƚ�΢װ�ù�˾ 用源极侧硼注入的非易失性存储器
CN1551334A (zh) * 2003-05-14 2004-12-01 旺宏电子股份有限公司 形成非挥发性存储元件的方法
CN1763931A (zh) * 2004-10-22 2006-04-26 力晶半导体股份有限公司 快闪存储单元及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459091A (en) * 1993-10-12 1995-10-17 Goldstar Electron Co., Ltd. Method for fabricating a non-volatile memory device
KR20030000906A (ko) * 2001-06-27 2003-01-06 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100390917B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 플레시 메모리소자의 제조방법
US6756313B2 (en) * 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
KR100451513B1 (ko) * 2002-05-07 2004-10-06 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
KR101060702B1 (ko) * 2004-03-18 2011-08-30 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그 제조방법
KR100583731B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 노어형 플래시 메모리 소자 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932904A (en) * 1997-03-07 1999-08-03 Sharp Laboratories Of America, Inc. Two transistor ferroelectric memory cell
CN1212468A (zh) * 1997-09-26 1999-03-31 常忆科技股份有限公司 自对准漏接触p沟mos快速存储器及其制造工艺
CN1468447A (zh) * 2000-10-30 2004-01-14 �Ƚ�΢װ�ù�˾ 用源极侧硼注入的非易失性存储器
CN1326223A (zh) * 2001-06-13 2001-12-12 旺宏电子股份有限公司 闪存的制造方法
CN1551334A (zh) * 2003-05-14 2004-12-01 旺宏电子股份有限公司 形成非挥发性存储元件的方法
CN1763931A (zh) * 2004-10-22 2006-04-26 力晶半导体股份有限公司 快闪存储单元及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平8-186256A 1996.07.16

Also Published As

Publication number Publication date
US20090001446A1 (en) 2009-01-01
CN101335209A (zh) 2008-12-31
KR100898440B1 (ko) 2009-05-21
KR20080114317A (ko) 2008-12-31

Similar Documents

Publication Publication Date Title
CN100421253C (zh) 闪存单元及其制造方法
US8058680B2 (en) Nonvolatile semiconductor memory with erase gate and its manufacturing method
TWI408800B (zh) 非揮發性記憶體單元及其製造方法
WO2007086304A1 (ja) 半導体装置および半導体装置の製造方法
KR100480619B1 (ko) 프로그램 및 소거 특성이 개선된 ｓｏｎｏｓ ｅｅｐｒｏｍ및 그 제조방법
US20050247971A1 (en) Nonvolatile memory device and method for fabricating the same
TWI306312B (en) Floating gate memory cells with increased coupling ratio
US20110133264A1 (en) System and method for eeprom architecture
US6399466B2 (en) Method of manufacturing non-volatile semiconductor memory device storing charge in gate insulating layer therein
CN101335209B (zh) 闪存器件及其制造方法
US7741179B2 (en) Method of manufacturing flash semiconductor device
US7429766B2 (en) Split gate type nonvolatile memory device
US20140209995A1 (en) Non-Volatile Memory Cells Having Carbon Impurities and Related Manufacturing Methods
US20070200165A1 (en) Floating gate, a nonvolatile memory device including the floating gate and method of fabricating the same
US8445351B2 (en) Floating-gate nonvolatile semiconductor memory device and method of making
US8390075B2 (en) Semiconductor memory devices and methods of fabricating the same
JP2004056071A (ja) 半導体素子の製造方法及びその素子
KR100654359B1 (ko) 비휘발성 메모리 소자 제조 방법
US20070048936A1 (en) Method for forming memory cell and periphery circuits
KR100672717B1 (ko) 비휘발성 메모리 장치의 제조방법
KR100800902B1 (ko) 플래시 메모리 소자 제조 방법
KR20040025241A (ko) 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법
KR20100008112A (ko) 플래시 메모리 소자 및 그 제조 방법
US8039889B2 (en) Non-volatile memory devices including stepped source regions and methods of fabricating the same
KR0123847B1 (ko) 매립 비트라인을 갖는 플래시 eeprom장치 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101201

Termination date: 20120627