KR101060702B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 UV 이레이즈(erase) 효율을 극대화할 수 있는 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 상기 비휘발성 메모리 소자는 소정의 구조가 형성된 실리콘 기판 상에 스택(stack) 구조로 형성된 게이트; 상기 게이트의 소오스 쪽 측벽에 형성된 산화막; 상기 게이트 양측 하부에 형성된 소오스/드레인 정션 영역; 상기 소오스 정션 영역의 상부에 형성된 메탈 미러(metal mirror)를 포함하여 구성된다.
비휘발성 메모리 소자, UV 이레이즈, 메탈 미러, EPROM, 난반사
Description
도 1은 종래기술에 의해 제조된 EPROM CELL 구조 및 UV 이레이즈 메카니즘을 보여주는 그림이다.
도 2a 내지 도 2j는 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 보여주는 공정 단면도이다.
-도면의 주요부분에 대한 부호의 설명-
200 : 실리콘 기판 240 : 컨트롤 게이트
210 : 터널 산화막 260 : 소오스 정션
220 : 플로팅 게이트 270 : 산화막
230 : 인터-폴리 산화막 280 : 메탈 미러
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 UV 이레이즈(erase) 효율을 극대화할 수 있는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자(Non-volatile memory device)란 전원의 공급을 중단하여도 기록 상태를 유지할 수 있는 메모리 소자를 말하며, 이는 다양한 응용분야, 즉 모바일 제품, 개인 휴대 단말기, 저장 장치, 스마트 미디어(Smart Media) 등과 같이 소형 사이즈에 많은 데이터 저장을 필요로 하는 분야에서 주로 사용되고 있다.
이러한 비휘발성 메모리 소자의 종류에는 전기적으로 기입(program) 할 수 있고, 자외선을 조사하여 소거(erase) 할 수 있는 EPROM, 전기적으로 기입 및 소거할 수 있는 EEPROM, EEPROM 중에서 칩 크기가 작고, 기입 및 소거 특성이 우수한 플래시 메모리(FLASH MEMORY) 등이 있다.
일반적으로 비휘발성 메모리 소자의 데이터를 저장하는 메모리 장치는 반도체 기판 상부에 F-N 터널링을 위한 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트로 이루어진 스택(stack)형 게이트 구조로 형성되어 있다. 즉, 비휘발성 메모리 소자의 경우에는 통상의 컨트롤 게이트 외에 플로팅 게이트(floating gate)를 더 가지고 있는 것이 그 특징이다.
비휘발성 메모리 소자에서의 플로팅 게이트는 산화막에 의하여 절연되어 있기 때문에, 일단 이 곳에 축적된 전하는 빠져나가지 못하게 되므로, 기억이 유지되 게 되는 것이다. 따라서, 비휘발성 메모리 소자에서 기억을 소거하기 위해서는 상기 플로팅 게이트에 축적된 전하를 방출하는 작업, 즉 UV나 전기적으로 이레이즈 하는 작업을 수행해야 한다. 그러나, UV에 의해서 이레이즈가 이루어지게 되는 경우, 정션으로 입사된 UV 파장이 정션의 표면에서 난반사가 일어나게 되므로, 특정 영역에서 난반사가 일어나는 UV 파장만이 플로팅 게이트에 도달하게 되어 이레이즈 효율이 떨어진다는 문제점이 있었다.
이하에서, 종래 기술에 의한 비휘발성 메모리 소자의 문제점을 첨부된 도면을 참조하여 더욱 상세히 설명하도록 한다.
도 1은 종래기술에 의해 제조된 EPROM CELL 구조 및 UV 이레이즈 메카니즘을 보여주는 그림으로서, 특히 EPROM CELL 트랜지스터나 플래시 셀 트랜지스터에 주로 사용되고 있는 ETOX(EPROM Tunnel Oxide) 타입의 구조를 보여준다.
EPROM CELL에서는 공정 진행과정에서 발생하여 플로팅 게이트(120)에 축적되어 있는 전자를 제거하기 위하여 제조공정이 끝난후, UV를 조사한다. 이에 의해서 초기 문턱전압을 안정화시키게 되는 것이다. 또한 프로그램을 진행한 후에도 기억을 소거하기 위해서, 플로팅 게이트(120)에 주입된 전자를 제거해야 하는데, 이 경우에도 UV 이레이즈를 실시한다.
상기와 같은 UV 이레이즈 시에, UV가 조사되어 전자가 제거되는 메커니즘은 다음과 같다. 즉, 이레이저(ERASER)에 의하여 UV가 조사되면, 정션에 도달한 UV 파장이 소자의 소오스 및 드레인 정션(160) 표면에서 난반사되게 된다. 이 때, 난반 사된 UV 파장이 플로팅 게이트(120)에 조사되어 플로팅 게이트(120) 내에 주입된 전자의 에너지를 증가시키게 되고, 결국 상기 전자가 플로팅 게이트(120)를 감싸고 있는 산화막의 에너지 장벽(barrier)을 뛰어넘게 되어 제거되는 것이다.
상기와 같이, UV에 의하여 이레이즈가 이루어질 경우, UV 이레이즈 효율은 난반사된 UV 파장의 양과 UV 파장의 조도에 의해서 결정된다. 그러나 조도가 높은 UV 파장이라도 셀을 감싸고 있는 BPSG 산화막 및 배선과 배선 사이의 각종 산화막에 의하여 UV 파장의 투과력이 감소되게 된다. 또한, UV 파장이 최종적으로 정션 표면에 도달하였더라도 정션 표면에서 난반사되는 일부 파장만이 플로팅 게이트로 입사되어 UV 이레이즈에 참여하게 되므로, 실제로 UV 이레이즈 효율이 낮다는 문제점이 있었다.
결국, 이레이즈가 제대로 이루어지지 않게 되어 셀의 초기 문턱 전압의 변화를 야기시키게 되므로 메모리 특성을 저하시키게 된다. 또한, 이레이즈를 충분히 실시하기 위해서는 이레이즈 시간을 늘여야 하므로, 생산성의 저하를 가져오게 된다.
이에 나아가, 프로그램된 EPROM CELL의 경우에 이레이즈가 제대로 이루어지지 않게 되므로, 오동작의 원인이 될 수 있으며, 또한, 플래시 셀인 경우 초기 문턱전압의 변화로 인하여 레퍼런스 셀 트랜지스터(Reference Cell Transistor)의 유니포미티(uniformity)를 저하시켜 메모리 셀의 오동작의 원인이 될 수도 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 UV 이레이즈 시에 안정된 반사율을 얻을 수 있어서, UV 이레이즈 효율을 높일 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 것에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소정의 구조가 형성된 실리콘 기판 상에 스택(stack) 구조로 형성된 게이트; 상기 게이트의 소오스 쪽 측벽에 형성된 산화막; 상기 게이트 양측 하부에 형성된 소오스/드레인 정션 영역; 상기 소오스 정션 영역의 상부에 형성된 메탈 미러(metal mirror)를 포함하는 비휘발성 메모리 소자를 제공한다.
이 때, 상기 메탈 미러는 라운드 형태이다.
또한, 본 발명은 소정의 구조가 형성된 실리콘 기판 상에 터널 산화막, 제 1 폴리실리콘, 인터-폴리 산화막, 제 2 폴리실리콘을 순차 형성한후, 이를 패터닝하여 소오스 정션 형성부의 실리콘 기판을 개방하는 1 단계; 상기 1 단계의 결과물에 소오스 정션을 형성하는 2 단계; 상기 2 단계의 결과물 전면에 산화막을 증착한 후, 상기 산화막을 에치-백하는 3 단계; 상기 3 단계의 결과물에서 소오스 정션의 상부를 식각하는 4 단계; 상기 4 단계의 결과물 전면에 금속 물질을 증착한 후, 상기 금속 물질을 에치-백하는 5 단계; 상기 5 단계의 결과물을 패터닝하여 드레인 정션 형성부를 개방한 후, 드레인 정션을 형성하는 6 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이 때, 상기 소오스 정션 상부의 식각은 등방성식각에 의하며, 소오스 정션 상부가 라운드 형태로 되도록 수행한다.
이로써, 각종 산화막을 투과하여 들어온 UV 파장을 메탈 미러에 의해 플로팅 게이트로 집중시킬 수 있게 되어, UV 이레이즈 효율을 극대화시킬 수 있을 뿐아니라, 이레이즈 시간을 감소시킬 수 있게 되는 것이다.
이하에서, 본 발명을 첨부된 도면을 참조하여 더욱 상세히 설명하도록 한다.
도 2a에 도시된 바와 같이, 우선 소정의 구조가 형성된 실리콘 기판(200) 상에 터널 산화막(210)을 성장시키고 그 위에 플로팅 게이트로 이용할 제 1 폴리실리콘(220)을 증착한다. 이어서 상기 제 1 폴리실리콘(220) 상에 인터-폴리 산화막(230)을 형성한 후 그 위에 컨트롤 게이트로 이용할 제 2 폴리실리콘(240)을 증착한다. 이후 소오스 라인 정션이 형성될 영역을 확보하기 위해서, 상기 제 2 폴리실리콘(240) 상에 감광막(250)으로 패턴을 형성한 후 제 2 폴리실리콘(240), 인터-폴리 산화막(230) 및 제 1 폴리실리콘(220)을 연속해서 식각한다. 즉, 상기와 같이 연속 식각을 진행하게 되면, 실리콘 기판 상에서 소오스 라인의 정션이 형성될 부분에 대해서만 실리콘 기판이 개방된 상태가 된다.
이어서, 도 2b와 같이 상기 식각공정에서 사용된 감광막을 제거하지 않은 상태로, 셀의 소오스 라인의 정션(260)을 형성하기 위하여 N-type 도펀트를 주입한다. 이때, 에너지를 높게 하여 이온주입을 실시하여 정션의 깊이가 깊게 형성되도록 한다.
그 다음에 도 2c에 도시된 바와 같이, 상기와 같은 게이트 형성물질(220, 240) 및 소오스 정션(260)이 형성되어 있는 반도체 기판 상에 산화막(270)을 증착 한다.
그리고나서, 도 2d에서 처럼, 상기에서 증착된 산화막(270)에 대하여 에치-백(etch-back)을 진행하는데, 이 때, 게이트 형성물질의 소오스 라인 쪽 측벽에 LDD 스페이서와 유사하게 산화막이 남도록 식각을 수행한다. 이 측벽에 남은 산화막(270)은 나중에 메탈 증착후 폴리실리콘과 메탈 간을 절연시키는 역할을 하게 된다.
이후 도 2e에 도시된 바와 같이, 소오스 정션(260)의 실리콘 식각을 진행한다. 이 때, 실리콘이 식각되는 부위가 라운드 형태로 되도록 등방성 식각을 수행한다. 상기와 같은 실리콘 식각에 의해 제 2 폴리실리콘(240) 및 산화막(270)도 식각 되어 두께가 감소하게 된다. 즉, 도 2e에서 볼 수 있는 것과 같이, 식각 전에는 게이트 형성물질이 점선으로 표시된 부분과 같은 형태이었으나, 식각후에는 게이트 형성물질의 형태가 실선으로 표시된 부분과 같이 되는 것이다.
이어서, 도 2f에서 처럼, 상기에서 식각된 결과물 상에 메탈 물질(280; 예컨대, 알루미늄)을 증착한다. 이 때 증착되는 물질은 반사율이 좋은 물질로 한다.
그리고 도 2g에서 볼 수 있는 바와 같이, 상기에서 증착된 메탈에 대하여 에치-백을 진행하면 소오스 정션(260)에 채워졌던 메탈 물질(280)이 얇고 둥근 미러 형태로 남게 된다. 이 라운드 미러(280)가 투과되어 셀 정션까지 들어온 UV 파장을 플로팅 게이트에 모이도록 하는 역할을 하게 되므로, UV 이레이즈 효율을 극대화할 수 있게 되는 것이다.
그 다음에 도 2h에서 처럼, 드레인 정션이 형성될 부분을 확보하기 위해, 감광막(250)으로 패턴을 형성한 후 제 2 폴리실리콘(240) 식각, 인터-폴리 산화막(230) 식각 그리고 제 1 폴리실리콘(220) 식각을 연속하여 진행한다. 이와 같은 식각과정에 의해서 비로소 스택 구조의 게이트 전극이 형성되는 것이다.
이후, 도 2i에 도시된 바와 같이, 상기 식각공정에서 사용된 감광막(250)을 제거하지 않은 채로 셀의 드레인 정션(290)을 형성하기 위하여 연속하여 N-type 이온주입을 진행한다. 이 때 드레인 정션(290)은 쉘로우 정션이 되도록 에너지를 조절하여 이온주입을 수행한다.
도 2j는 본 발명의 비휘발성 메모리 소자의 제조방법에 의하여 형성된 소자의 구조를 보여주는 그림으로, UV 이레이즈 시 메탈 미러(280)에 의해서 셀 정션(260)까지 투과하여 들어온 UV 파장을 플로팅 게이트(220)에 집중시키는 메카니즘을 보여주고 있다. 즉, 라운드 형태의 메탈 미러(280)에 의해서 UV 파장이 플로팅 게이트(220)에 집중되므로, UV 이레이즈 효율을 극대화시킬 수 있게 되는 것이다.
본 발명에 의하면, 메탈 미러를 소자와 소자 사이에 삽입함으로써 안정된 반사율을 얻을 수 있게 되어, UV 파장을 플로팅 게이트로 집중시킬 수 있게 된다.
따라서, 본 발명에 의하면, EPROM 셀의 경우 UV 이레이즈 시간을 감소시킬 수 있을 뿐 아니라 UV 이레이즈 효율을 극대화할 수 있게 된다. 그리하여, 종래에 제대로 이레이즈가 이루어지지 않아 발생했던 문제점인 초기 문턱전압의 변화로 인한 메모리 특성 저하 및 오동작을 방지할 수 있게 된다.
또한 본 발명에 의한 비휘발성 메모리 소자의 구조를 플래시 셀(Flash cell)에 적용하는 경우 UV 이레이즈 효율을 극대화하여 초기 문턱전압의 변화를 최소화 할 수 있게 된다.
Claims (7)
- 실리콘 기판 상에 스택(stack) 구조로 형성된 게이트;상기 게이트 양측 하부의 실리콘 기판 내에 형성된 소오스/드레인 정션 영역;상기 게이트의 양 측벽 중 상기 소오스 정션 영역에 접한 측벽에 형성된 산화막; 및상기 소오스 정션 영역 위에 배치되어 조사되는 UV를 상기 게이트로 반사시키는 메탈 미러(metal mirror)를 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 메탈 미러는 라운드 형태인 것을 특징으로 하는 비휘발성 메모리 소자.
- 실리콘 기판 상에 터널 산화막, 제 1 폴리실리콘, 인터-폴리 산화막, 제 2 폴리실리콘을 순차 형성한후, 이를 패터닝하여 게이트 스택을 형성하는 1 단계;상기 1 단계의 결과물에 소오스 정션을 형성하는 2 단계;상기 2 단계의 결과물 전면에 산화막을 증착한 후, 상기 산화막을 에치-백하여 상기 게이트 스택의 측벽에 스페이서 형태의 산화막을 형성하는 3 단계;상기 3 단계의 결과물에서 소오스 정션의 상부를 식각하는 4 단계;상기 4 단계의 결과물 전면에 금속 물질을 증착한 후, 상기 금속 물질을 에치-백하여 상기 소오스 정션 위에 메탈 미러를 형성하는 5 단계;상기 5 단계의 결과물을 패터닝하여 드레인 정션 형성부를 개방한 후, 드레인 정션을 형성하는 6 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 산화막 에치-백은 상기 게이트 스택의 측벽들 중 상기 소오스 정션에 접한 측벽에 산화막이 남도록 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 소오스 정션 상부의 식각은 등방성 식각에 의하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 소오스 정션 상부의 식각은 라운드 형태로 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 소오스 정션 상부의 식각 시에 컨트롤 게이트 및 게이트 형성물질 측벽의 산화막의 일부도 함께 식각되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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| KR1020040018412A KR101060702B1 (ko) | 2004-03-18 | 2004-03-18 | 비휘발성 메모리 소자 및 그 제조방법 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2004
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Also Published As
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