CN1551334A - 形成非挥发性存储元件的方法 - Google Patents
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Abstract
一种形成非挥发性存储元件的方法，先于一半导体基底上形成一堆栈结构，包括一穿隧氧化层、一浮置栅极、一薄氧化层以及一控制栅极。之后，蚀刻定义堆栈结构的侧壁，再植入掺质到暴露出的基底区域内，以于邻接堆栈结构的基底中形成源极与漏极区。然后，于堆栈结构的侧壁上形成一介电衬层，以修补蚀刻造成的损害。之后，于介电衬层上形成一氮化阻障层，以及于氮化阻障层上形成一氧化间隙壁。由于氮化阻障层可捕捉负电荷，因而在穿隧氧化边缘作为一相当高的阻障。因此，可降低存储元件的最初抹除与经多次循环后的抹除之间的启始电压差。
Description
技术领域
本发明是有关于一种半导体制造方法，且特别是有关于一种制造具有氮化硅阻障层(silicon nitride barrier)的非挥发性存储元件(non-volatile memory device)的方法，以降低快速抹除效应(fast eraseeffect)。
背景技术
半导体元件通常包括多个形成于一基底上或内的单独构件。其中的一构件为存储元件，其用以储存电子数据如用一电子处理器(processor)实施的计算机程序以及由处理器操作的逻辑数据(logicdata)。而不需周围电力(ambient power)来储存电子数据的存储元件通常为非挥发性存储元件。闪存(flash)是其中一种特殊的非挥发存储器，而逻辑数据的位就储存于此种存储器的单元即存储单元中。存储单元的群组可被称为一字符(word)，字符的群组可被称为一纪录(page)，而记录的群族可称为一区段(section)。可通过字符或记录存取数据进行以读取(reading)与编程(programming)，同时可存取一整个区段用以进行抹除(erasing)。
一个传统的快闪存储单元包括一晶体管具有一可编程启始电压VT。晶体管的启始电压可根据设计参数(design parameter)所决定而被设定或编程到一想要的数值，其沿着一模拟规模(analog scale)在最大与最小的启始电压界限(limit)之间。晶体管通常包括位于一半导体基底上的一堆栈栅极结构。此一堆栈结构包含一相当薄的穿隧氧化层(tunnel oxide)(如二氧化硅)覆盖于基底、一掺杂多晶硅浮置栅极(floating gate)覆盖于穿隧氧化层以及一内多晶介电层(interpolydielectric)覆盖于浮置栅极。最后，有一掺杂多晶硅控制栅极覆盖内多晶介电层。晶体管也包括自对准于堆栈栅极结构侧壁的源极与漏极区域。
一般快闪存储单元可通过感应电子从漏极区域到浮置栅极的注入(injection)来编程。电子经由一已知的“F-N穿隧效应(Fowler-Nordheim tunneling)”机制通过氧化层到浮置栅极。于浮置栅极上有足够的负电荷累积之后，浮置栅极的负电位将提升联合的场效晶体管的启始电压并且于后续“读取”模式(mode)期间抑制电流流经信道区域。而浮置栅极的放电行为如抹除作用可通过感应于浮置栅极中的电子移动到源极区域来实施。有许多移动电子到达浮置栅极或从浮置栅极离开的方法。举例来说，电子可被电汲或是被用紫外线汲取。
对闪存而言，希望能显示一致的抹除时间。然而，多次编程与抹除循环之后，会发生快速抹除效应(fast erase effect)，即某些存储单元的抹除时的速率会比其它存储单元快。特别是较快抹除的存储单元的启始电压会在最初抹除与经多次循环的抹除之间不适当地下降。因此较快抹除的存储单元可能会过度抹除(over erase)，且具有一较其它存储单元低的启始电压，导致漏电流。过度的漏电流会在快闪存储单元的操作上带来不良影响。举例来说，在一列(column)中的多个存储单元的漏电流会在位线上有一漏电流的总和效应(summing effect)，导致不正确的数据读取。所以需要降低存储单元上的快速抹除效应，以减小最初抹除与经多次循环的抹除之间的启始电压差(difference)。
发明内容
因此，本发明的目的是提供一种用以降低异常的快速抹除效应的方法。特别是在一存储元件的堆栈栅极结构侧壁侧面邻近形成一氮化(如氮化硅)阻障层。因为氮化层具有捕捉负电荷的能力，这种氮化层在穿隧氧化边缘(edge)作为一相当大的阻障。因此，最初抹除与经多次循环的抹除之间的启始电压差会被降低。
根据上述与其它目的，本发明提出一种形成非挥发性存储元件的方法，先于一半导体基底上形成一堆栈结构，包括一穿隧氧化层、一浮置栅极、一薄氧化层以及一控制栅极。之后，蚀刻定义堆栈结构的侧壁，再植入掺质到暴露出的基底区域内，以于邻接堆栈结构的基底中形成源极与漏极区。然后，于堆栈结构的侧壁上形成一氧化衬层(liner oxide layer)，以修补蚀刻造成之损害。之后，于介电衬层上形成一氮化阻障层(nitride barrier layer)。而形成氮化阻障层的方法例如是低压化学气相沉积(LPCVD)氮化硅沉积法、在有N2或N2O的存在下施行快速热工艺或暴露氧化衬层于一N2等离子中。然后，于氮化阻障层上可形成一氧化间隙壁。这个方法可以用于形成数个非挥发存储元件或胞，其均具有横向邻接其侧壁的一氮化阻障层。
依照本发明的其它观点，又提供一非挥发存储元件包括形成于一基底上的一堆栈栅极结构。此种堆栈结构包含一穿隧氧化层、一浮置栅极、一薄氧化层以及一控制栅极。源极与漏极区域则位于邻接堆栈栅极结构的基底中。一氧化衬层位于堆栈结构的侧壁上。还有一氮化阻障层位于氧化衬层上。存储元件更包括位于氮化阻障层上的氧化间隙壁。
于本发明中，氮化阻障层的存在提供对抗快速抹除效应的保护，其系通过降低或消除存储元件的漏电流。氮化阻障层有捕捉负电荷的倾向，特别在氧化衬层与氮化阻障层之间的界面。氮化阻障层本身系被放置于电子的行经路线中，而其余电子会从浮置栅极流到源极/漏极区。因此，氮化阻障层形成了一个在电子到达源极/漏极区之前将其捕捉的“阻障”，以避免漏电。在无漏电的情形下，存储单元的最初抹除与经多次循环的抹除之间的差异将被降低以减弱快速抹除效应甚至使其不成问题。
在穿隧氧化边缘(edge)作为一相当大的阻障。因此，最初抹除与经多次循环的抹除之间的启始电压差会被降低。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1为依照本发明的一较佳实施例的存储元件的剖面示意图，其具有一堆栈栅极结构；
图2为图1所示的存储元件的剖面示意图，其中有一氧化衬层形成于堆栈栅极结构的侧壁上；
图3为图2所示的存储元件的剖面示意图，其中有一氮化阻障层形成于氧化衬层上；
图4为图3所示的存储元件的剖面示意图，其中有一氧化间隙壁形成于氧化衬层氮化阻障层上；以及
图5为依照本发明的非挥发存储元件的最初抹除与经100次循环后的抹除之间的启始电压差的图表。
8：堆栈结构
10：基底
12：栅极介电层
14：浮置栅极
16：第二介电层
18：控制栅极
20：源极/漏极区
22：介电衬层
24：阻障层
26：介电间隙壁
30：传统样品
32：本发明的样品
具体实施方式
本发明将详细描述其较佳实施例，并以附图作为范例。在图标与说明书中的相同或相似的图标标号代表相同或类似的部分。而且，请注意图标为简化的形式而非精确的比率。于此揭露所提及的方向名称如上、下、左、右、前、后只为了方便及清楚而用于图标中。这种方向上的名称应理解为非用以限定本发明的范围。
于此揭露的是关于某一图例，但是应可理解这些实施例是用来举例而非限制。举例来说，熟悉此技艺者根据本发明施行制造方法时，包括形成一存储元件，其具有一氮化阻障层邻接堆栈栅极结构的侧壁。因此，可使用不同于实施例中所述的处理技术形成氮化阻障层。再者，可使用与实施例不同的特有的材料来形成堆栈结构。因此，可用不同的制造技术与不同的材料来实施本发明。
可知于此所描述的工艺步骤与结构都无法涵盖一集成电路的完整制造流程。本发明可与多种传统的集成电路制造技术相连结，并且只需于此提供包含用以理解本发明的一般实施工艺步骤内容。
图1至图4为一存储元件的形成图，其具有一氮化阻障层(nitridebarrier layer)侧向邻接一堆栈栅极结构，用以降低快速抹除效应(fasterase effect)。请先参照图1，一基底10，其上形成有一堆栈栅极结构8。虽然基底10较佳为单晶硅，但是在可选择的实施例中，基底10的材质可以是氮化镓(GaN)、砷化镓(GaAs)、多晶硅或其它公知认定为适合的半导体材料的材质。基底10还可用p型掺质(如砷、磷、锑)或n型掺质(如硼、二氟化硼)进行浅掺杂。虽然在基底10的剖面图中未显示，但可于基底中相隔一距离配置介电隔离区如沟渠隔离结构，以隔离确保主动区(即源极/漏极区)。
如同现在的实施例，堆栈栅极结构8包括一相当薄的栅介电层12配置于基底10上。栅介电层12包括任何公知适合的绝缘材质。而栅介电层12较佳包括一穿隧氧化层(tunnel oxide layer)，其可通过一含氧气体的存在加热硅基基底10而形成(即热氧化法)。包括任何公知适合的导体或半导材料的一浮置栅极(floating gate)14横越栅介电层12形成。浮置栅极14的形成例如是通过化学气相沉积(CVD)而从一硅烷源(silane source)沉积多晶硅形成的，并伴随将掺质植入多晶硅中以降低其阻值。堆栈栅极结构8更包括一第二介电层16覆盖浮置栅极14。第二介电层16可包括任何公知适合的绝缘材质，且较佳为一相当薄的氧化层。这个氧化层可在较佳的多晶硅浮置栅极14上通过热成长。一控制栅极18形成于第二介电层16。控制栅极18较佳包括化学气相沈积法沉积的多晶硅。
形成于基底10上的多层(multiple layer)通过光学微影与一已知的蚀刻技术如等离子蚀刻来定义堆栈栅极结构8。蚀刻的持续时间可选择于基底10的一部份被去除之前终止。堆栈栅极结构8的侧壁将因蚀刻而有被破坏的倾向。也就是说，这些侧壁可包含悬空键(danglingbond)，用以提供有害污染物(deleterious contaminant)适时的键结位置(bonding site)。于一实施例中，离子植入与大部分基底10相反型态的掺质到基底10与控制栅极18中，其中离子植入步骤自对准(self-aligned)于堆栈栅极结构8的侧壁，以于堆栈栅极结构8相对侧边的基底10中形成源极/漏极区20。
请参照第2图，一介电衬层(liner dielectric layer)22形成于堆栈栅极结构8的侧壁上。介电衬层22较佳包括一热成长氧化物，其将堆栈栅极结构8曝露于热能(thermal radiation)与一氧雾沫气(oxygen-entrained gas)所形成的。介电衬层22的形成可修补因定义堆栈栅极结构8的蚀刻步骤所造成的损害。相信氧可及时填补键结位置如蚀刻步骤产生的悬空键，因而堵住进入堆栈栅极结构8与从其中出来的移动路径(migration avenue)。因此，在后续曝露于热能期间，外来的物质不太可能流入且掺质不太可能从堆栈栅极结构8流出。
之后，请参照图3，于至少部分介电衬层22上形成一氮化阻障层24，以于邻接穿隧氧化层12边缘处产生一电子阻障(electronbarrier)。形成氮化阻障层24的方法有很多种。举例来说，氮化阻障层24于一炉中经由一热氮化工艺(thermal nitrification process)形成的。较特别的是于含氮气体如N2O或NH3的存在下加热介电衬层22，使氮原子吸附于介电衬层22表面并且与其中的硅原子键结。于此例子中，氮化阻障层24的厚度会大于30埃。另一种形成氮化阻障层24的方法是在有N2或N2O的存在下使用快速热工艺(rapid thermalprocessing，简称RTP)回火介电衬层22。另外，氮化阻障层24还可暴露介电衬层22于一N2等离子中形成。于后面两个例子中，氮化阻障层24的厚度约将不大于30埃。
依照本发明的一方面来看，阻障层24邻接栅介电层12边缘形成且至少部分延伸于源极/漏极区20上。于图标的实施例中，阻障层24沿着离开基底10的一方向延伸于栅介电层12的一边缘上，以致阻障层24的最大范围垂直延伸至基底10。于一改良的实施例中，阻障层24沿着平行基底10的一方向离开介电层的边缘延伸，以使阻障层24的最大范围延伸于平行基底10的一方向。于进一步的实施例中，阻障层24邻接栅介电层12边缘形成，以沿着离开基底10的一方向延伸并平行基底10的一方向延伸。
如前述，氮化阻障层24可捕捉在浮置栅极14与源极/漏极区20之间移动的负电荷，因而抑制最终非挥发存储元件的漏电流。因此，存储元件的快速抹除效应将被降低。尤其，存储元件可被多次编程与抹除而不需关心启始电压的下降。
请接着参照图4，可选择于氮化阻障层24上形成一介电间隙壁26。介电间隙壁26可包括任何公知适合的绝缘材料。较佳的介电间隙壁26是使用一四乙氧基硅烷(tetraethylorthosilicate，简称TEOS)源的化学气相沉积(CVD)形成的一氧化物。
范例
根据本发明形成具有200埃的氮化阻障层与的一非挥发存储元件的数个样品。还有形成一传统的非挥发存储元件的样品作为对照之用。之后，所有样品被编程与抹除循环100次，以决定每一样品的最初抹除与经100次循环的抹除之间的启始电压差。图5为传统样品30与依照本发明的样品32的最初抹除与经100次循环后的抹除之间的电压差的图表。传统样品30显示出的电压差比样品32显示出的电压差大。
Claims (20)
1.一种形成非挥发存储元件的方法，其特征是，该方法包括：
于一基底上提供一堆栈结构，该堆栈结构包括一第一介电层、一浮置栅极、一第二介电层以及一控制栅极；
于该堆栈结构的侧壁上形成一介电衬层；以及
于该介电衬层的至少一部份上形成一阻障层。
2.如权利要求1所述的方法，其特征是，该阻障层包括一氮化硅层。
3.如权利要求2所述的方法，其特征是，
该存储元件是一快闪存储单元；
该方法包括植入掺质到该基底的区域内，以于该基底中形成复数个源极与漏极区；以及
该方法更包括于该氮化硅层上形成一二氧化硅间隙壁。
4.如权利要求2所述的方法，其特征是，形成该介电衬层包括施行热氧化工艺，使得该介电衬层包括二氧化硅。
5.如权利要求4所述的方法，其特征是，形成该氮化硅层包括低压化学气相沉积氮化硅沉积法。
6.如权利要求5所述的方法，其特征是，该氮化硅层的厚度大于30埃。
7.如权利要求4所述的方法，其特征是，形成该氮化硅层包括在有N2或N2O的存在下施行快速热工艺。
8.如权利要求7所述的方法，其特征是，该氮化硅层的厚度小于30埃。
9.如权利要求4所述的方法，其特征是，形成该氮化硅层包括暴露该介电衬层于一N2等离子中。
10.如权利要求9所述的方法，其特征是，该氮化硅层的厚度小于30埃。
11.如权利要求1所述的方法，其特征是，形成的该阻障层系沿着离开该基底的一方向延伸于该第一介电层的一边缘上。
12.如权利要求11所述的方法，其特征是，该阻障层的最大范围垂直延伸至该基底。
13.如权利要求12所述的方法，其特征是，形成的该阻障层延伸至该存储元件的一源极/漏极区。
14.如权利要求1所述的方法，其特征是，形成的该阻障层邻接于该第一介电层的一边缘。
15.如权利要求14所述的方法，其特征是，形成的该阻障层沿着平行该基底的一方向离开该第一介电层的该边缘延伸。
16.如权利要求15所述的方法，其特征是，该阻障层的最大范围延伸于平行该基底的一平面。
17.如权利要求16所述的方法，其特征是，形成的该阻障层延伸至该存储元件的一源极/漏极区上。
18.如权利要求16所述的方法，其特征是，形成的该阻障层更包括沿着离开该基底的一方向延伸于该第一介电层的该边缘上。
19.如权利要求18所述的方法，其特征是，该阻障层的最大范围垂直延伸至该基底。
20.如权利要求19所述的方法，其特征是，形成的该阻障层延伸至该存储元件的一源极/漏极区上。
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