KR100988135B1 - 불휘발성 반도체 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

절연체에 전하를 축적하는 불휘발성 메모리에서, 데이터 유지 특성을 향상시킬 수 있는 기술을 제공한다. 메모리 게이트 전극 MG와 반도체 기판(1) 사이에 개재하는 전하 축적층 CSL을 메모리 게이트 전극 MG의 게이트 길이 또는 절연막(6t, 6b)의 길이보다도 짧게 형성하여, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량(Lono)을 40㎚ 미만으로 한다. 이에 의해, 기입 상태에서는, 재기입을 반복함으로써 생기는 소스 영역 Srm 위의 전하 축적층 CSL에 축적되는 정공이 적어지고, 전하 축적층 CSL 내에 국재하는 전자와 정공의 가로 방향의 이동이 적어지므로, 고온 유지한 경우의 임계값 전압의 변동을 작게 할 수 있다. 또한, 실효 채널 길이를 30㎚ 이하로 하면, 임계값 전압을 결정하는 외관상의 정공이 적어지고, 전하 축적층 CSL 내에서의 전자와 정공의 결합이 적어지므로, 실온 유지한 경우의 임계값 전압의 변동을 작게 할 수 있다.
게이트 절연막, 실리사이드층, 사이드 월, 코발트 실리사이드층, 소스/드레인 영역, 컨택트 홀, 단위 메모리 셀, 매립 n웰

Description

불휘발성 반도체 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 질화막을 전하 축적층으로 하는 MONOS(Metal Oxide Nitride Oxide Semiconductor) 메모리 셀 또는 NROM 메모리 셀을 갖는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
불휘발성 메모리 셀을 논리용 반도체 장치와 동일한 실리콘 기판 위에 혼재함으로써, 고기능의 반도체 장치를 실현하는 것이 가능하게 된다. 그들은, 내장형 마이크로컴퓨터로서, 산업용 기계, 가전품, 자동차 탑재 장치 등에 널리 이용되고 있다. 일반적으로는, 그 마이크로컴퓨터가 필요로 하는 프로그램이, 혼재된 불휘발성 메모리에 저장되어 있어, 수시로, 판독되어 사용된다.
현재 실용화되어 있는 불휘발성 메모리 셀에는, 전하의 축적에 의해 임계값 전압이 변화하는 기억용 전계 효과형 트랜지스터가 이용되고 있다. 기억용 전계 효과형 트랜지스터의 전하 유지 방식에는, 전기적으로 고립된 도전체에 전하를 축적하는 플로팅 게이트 방식(예를 들면 특허 문헌 1 참조)과, 질화 실리콘막과 같은 전하를 축적하는 성질을 갖는 절연체에 전하를 축적하는 MONOS 방식(예를 들면 특 허 문헌 2 참조)이 있다.
플로팅 게이트 방식은, 전하 유지 특성이 좋아, 휴대 전화용의 프로그램 저장용 플래시 메모리 또는 데이터 저장용 대용량 플래시 메모리 등에 널리 이용되고 있다. 그러나, 미세화에 수반하여 플로팅 게이트의 전위 제어에 필요한 용량 결합비의 확보가 어려워져서, 메모리 셀 구조가 복잡화하고 있다. 또한, 유지 전하의 리크를 억제하기 위해서는 플로팅 게이트를 둘러싸는 산화막의 두께를 8㎚ 이상으로 할 필요가 있어, 고속화, 고집적화를 목적으로 한 미세화의 한계가 근접해 있다. 도전체에 전하를 축적하기 위해서, 플로팅 게이트 주위의 산화막에 1개소라도 리크 패스로 되는 결함이 있으면 극단적으로 전하 유지 수명이 저하한다.
한편, MONOS 방식은, 일반적으로는 전하 유지 특성이 플로팅 게이트 방식에 비해 뒤떨어지고, 임계값 전압은 시간의 대수로 저하해 가는 경향이 있다. 이 때문에 옛부터 알려진 방식이기는 하지만 일부의 제품에서만 실용화되는 데에 그치고 있었다. 그러나, 절연체에 전하를 저장하는 이산적 기억 방식이기 때문에, 몇 개의 리크 패스가 있어도 전체 유지 전하가 소실되는 일이 없어, 절연체를 둘러싸는 산화막 결함에 강하다고 하는 이점을 갖는다. 따라서, 8㎚ 이하의 얇은 산화막도 적용 가능하여 미세화에 적합한 것, 저확률로 발생하는 결함에 의한 극단적인 유지 수명 저하가 없기 때문에 신뢰성 예측이 용이한 것, 메모리 셀 구조가 단순하여 논리 회로부와 혼재하기 쉬운 것 등으로부터, 최근, 미세화의 진전에 따라 다시 주목받고 있다.
MONOS 방식의 메모리 셀에서 가장 심플한 것으로서 NROM 구조(예를 들면 특 허 문헌 3, 특허 문헌 4 참조)가 있다. 전계 효과형 트랜지스터의 게이트 절연막을 산화막/질화막/산화막의 ONO막 구조로 치환한 구조로, 기입에는 CHE(Channel Hot Electron) 방식을, 소거에는 밴드간 터널에 의한 BTBT(Band-To-Band Tunneling) 방식을 이용한다. 형성 프로세스가 심플하기 때문에 미세화나 논리 회로부의 혼재에 적합하다.
이것과는 별도로 논리용 회로부와의 혼재에 적합한 메모리 셀로서, 선택용 전계 효과형 트랜지스터와 메모리용 전계 효과형 트랜지스터로 이루어지는 스플리트 게이트형 메모리 셀을 들 수 있다. 이 메모리 셀에서는 주입 효율이 좋은 SSI(Source Side Injection) 방식을 채용할 수 있기 때문에 기입의 고속화 및 전원부 면적의 저감이 도모되는 것, 이 메모리 셀을 선택하는 트랜지스터 및 이에 접속하는 트랜지스터를 소자 면적이 작은 저압계의 트랜지스터로 구성할 수 있기 때문에 주변 회로의 면적을 저감할 수 있는 것으로부터 혼재 용도에 적합하다.
특히 미세화에 적합한 스플리트 게이트형 메모리 셀로서, 자기 정합을 이용하여 한쪽의 전계 효과형 트랜지스터를 사이드 월로 형성하는 구조의 메모리 셀이 있다(예를 들면 특허 문헌 1 참조). 이 경우, 포토리소그래피의 위치 정렬 마진이 불필요한 것, 자기 정합으로 형성하는 전계 효과형 트랜지스터의 게이트 길이는 포토리소그래피의 최소 해상 치수 이하로 할 수 있기 때문에, 선택용 전계 효과형 트랜지스터 및 메모리용 전계 효과형 트랜지스터를 각각 포토마스크로 형성하는 종래의 메모리 셀에 비하여, 보다 미세한 메모리 셀을 실현할 수 있다.
[특허 문헌 1] 일본 특개평 5-121700호 공보
[특허 문헌 2] 일본 특개평 5-48113호 공보
[특허 문헌 3] USP5768192호
[특허 문헌 4] 일본 특개 2004-186452호
본 발명자들은, 스플리트 게이트형 메모리 셀의 재기입(기입/소거) 내성의 향상 및 데이터 유지 특성의 향상 등을 도모하기 위해서, 메모리 셀의 구조를 검토하고 있다. 그러나, 스플리트 게이트형 메모리 셀의 재기입 내성에 대해서는, 이하에 설명하는 여러 가지의 기술적 과제가 존재한다.
스플리트 게이트형 메모리 셀을 기입 상태에서 고온 유지한 경우에는, 메모리 셀의 임계값 전압이 유지 시간의 경과와 함께 서서히 감소한다는 문제가 있다.
도 44에, 기입을 SSI 방식, 소거를 BTBT 방식으로 행하고, 10K회 재기입한 후의 기입 상태에서의 메모리 셀의 고온 유지 특성의 일례를 도시한다. 도 44의 그래프도의 횡축은, 10K회 재기입한 후에 메모리 셀을 기입 상태로 하고, 그 기입 상태에서의 경과 시간이며, 도 44의 그래프도의 종축은, 메모리 셀의 임계값 전압의 변동량이다. 메모리 셀의 기입 및 소거 조건은, 후술하는 도 4에 기재한 조건과 동일하다. 이 기입 및 소거 조건으로 베리파이를 행하고, 기입 판정을 4V, 소거 판정을 -1.8V로 설정하여 10K회 재기입을 행하여, 기입 상태에서 고온 유지한 경우의 임계값 전압을 측정하였다. 임계값 전압의 변동은 고온 유지한 경우가 워스트 케이스로 되어, 임계값 전압이 판정 기준 이하로 되면, 올바른 "0", "1" 판정 을 할 수 없게 된다.
도 44에 도시하는 바와 같이, 메모리 셀의 임계값 전압은 고온 유지의 경과 시간과 함께 서서히 감소한다. 이와 같은 임계값 전압의 변동은 단일의 원인이 아니라, 전하 축적층 내에 국재하여 존재하는 전자와 정공이 가로 방향으로 이동하여 해소하는 것, 전하 축적층 계면의 준위가 회복하는 것, 실리콘 기판 내의 전자가 전하 축적층 내에 디트랩되는 것 등을 예로 들 수 있다.
도 45에, 각각의 유지 전압을 메모리 게이트 전극에 인가하여 1시간 고온 유지한 후의 임계값 전압의 변동량을, 0V의 유지 전압을 메모리 게이트 전극에 인가하여 1시간 유지한 후의 임계값 전압의 변동량과의 상대비로 나타낸다. 메모리 게이트 전극에 인가되는 유지 전압에 의해 가속되는 성분이, 상기 디트랩의 성분이다. 도 45에 도시하는 바와 같이, 유지 전압이 +3V에서 임계값 전압의 변동량의 상대값이 가장 작게 되어 있고, 이 약 93%의 상대값이 유지 전압에 의해 가속되지 않은 성분, 즉 디트랩 이외의 성분으로 된다. 따라서, 유지 전압이 0V에서의 임계값 전압의 변동량의 약 90% 이상이, 전하 축적층 내에 국재하여 존재하는 전자와 정공이 가로 방향으로 이동하여 해소하는 성분이라고 생각된다.
또한, 스플리트 게이트형 메모리 셀을 소거 상태에서 실온 유지한 경우에는, 메모리 셀의 임계값 전압이 유지 시간의 경과와 함께 서서히 증가한다는 문제가 있다.
도 46에, 기입을 SSI 방식, 소거를 BTBT 방식으로 행하고, 10K회 재기입한 후의 소거 상태에서의 메모리 셀의 실온 유지 특성의 일례를 도시한다. 도 45의 그래프도의 횡축은, 10K회 재기입한 후에 메모리 셀을 소거 상태로 하고, 그 소거 상태에서의 경과 시간이며, 도 46의 그래프도의 종축은, 메모리 셀의 임계값 전압의 변동량이다. 메모리 셀의 기입 및 소거 조건은, 후술하는 도 4에 기재한 조건과 동일하다. 이 기입 및 소거 조건으로 베리파이를 행하고, 기입 판정을 4V, 소거 판정을 -1.8V로 설정하여 10K회 재기입을 행하여, 소거 상태에서 실온 유지한 경우의 임계값 전압을 측정하였다.
도 46에 도시하는 바와 같이, 메모리 셀의 임계값 전압은 실온 유지의 경과 시간과 함께 서서히 증가한다. 이와 같은 임계값 전압의 변동의 원인 중 하나로서는, 재기입에 의해 생긴 실리콘 기판측의 산화막의 결함을 통하여, 실리콘 기판 내에 존재하는 전자가 전하 축적층에 주입되고, 주입된 전자와 정공의 전하 축적층 내에서의 결합이 생각된다. 실리콘 기판의 주면에 수직의 방향의 전계가 강하게 가속되면, 전자가 주입되기 쉬워져, 전자와 정공의 결합이 발생하기 쉬워진다.
본 발명의 목적은, 절연체에 전하를 저장하는 불휘발성 메모리에서, 데이터 유지 특성을 향상시킬 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 불휘발성 반도체 장치는, 반도체 기판의 주면에 하층 절연막, 전 하를 축적하는 기능을 갖는 전하 축적층 및 상층 절연막을 하층으로부터 순차적으로 형성한 적층 구조의 절연막과, 절연막 위에 형성된 게이트 전극과, 게이트 전극의 한쪽 측면의 아래의 반도체 기판에 형성된 소스 영역을 포함하는 전계 효과형 트랜지스터를 갖고, 전하 축적층과 소스 영역의 오버랩량을 40㎚ 미만으로 하는 것이다.
본 발명의 불휘발성 반도체 장치의 제조 방법은, 전하 유지 기능을 구비하는 전계 효과형 트랜지스터를 갖는 불휘발성 반도체 장치의 제조 방법으로서, 반도체 기판의 주면에 하층 절연막, 전하를 축적하는 기능을 갖는 전하 축적층 및 상층 절연막을 하층으로부터 순차적으로 형성하는 공정과, 상층 절연막 위에 게이트 전극을 형성하는 공정과, 게이트 전극의 측면으로부터 전하 축적층을 소정량 에칭하는 공정과, 게이트 전극을 마스크로 하여 반도체 기판에 불순물을 이온 주입하고, 게이트 전극의 한쪽 측면의 아래의 반도체 기판에 불순물 영역을 형성하는 공정과, 반도체 기판에 대하여 열 처리를 실시함으로써, 불순물 영역을 활성화하여 소스 영역을 형성하는 공정을 포함하고, 전하 축적층과 소스 영역의 오버랩량을 40㎚ 미만으로 하는 것이다.
본 발명의 불휘발성 반도체 장치의 제조 방법은, 전하 유지 기능을 구비하는 전계 효과형 트랜지스터를 갖는 불휘발성 반도체 장치의 제조 방법으로서, 반도체 기판의 주면에 하층 절연막, 전하를 축적하는 기능을 갖는 전하 축적층 및 상층 절연막을 하층으로부터 순차적으로 형성하는 공정과, 상층 절연막 위에 게이트 전극을 형성하는 공정과, 게이트 전극의 측벽에 사이드 월을 형성하는 공정과, 게이트 전극 및 사이드 월을 마스크로 하여 반도체 기판에 불순물을 이온 주입하고, 게이트 전극의 한쪽 측면의 아래의 반도체 기판에 불순물 영역을 형성하는 공정과, 반도체 기판에 대하여 열 처리를 실시함으로써, 불순물 영역을 활성화하여 소스 영역을 형성하는 공정을 포함하고, 전하 축적층과 소스 영역의 오버랩량을 40㎚ 미만으로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
MONOS형 불휘발성 메모리에 대표되는 전하 축적막을 이용하는 불휘발성 메모리에서, 기입 상태에서 고온 유지한 경우의 임계값 전압의 변동량이 작아지고, 또한 소거 상태에서 실온 유지한 경우의 임계값 전압의 변동량이 작아져서, 데이터 유지 특성을 향상할 수 있다.
본 실시 형태에서, 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 본 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상 이라도 이하라도 된다. 또한, 본 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 본 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 본 실시 형태에서는, 전계 효과 트랜지스터를 대표하는 MIS·FET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라고 약칭하고, n채널형의 MIS·FET를 nMIS라고 약칭한다. 또한, MOSFET(Metal Oxide Semiconductor FET)는, 그 게이트 절연막이 산화 실리콘(SiO2 등)막으로 이루어지는 구조의 전계 효과 트랜지스터이며, 상기 MIS의 하위 개념에 포함되는 것으로 한다. 또한, 본 실시 형태에서 기재하는 MONOS형 메모리 셀에 대해서도, 상기 MIS의 하위 개념에 포함되는 것은 물론이다. 또한, 본 실시 형태에서, 질화 실리콘, 질화 규소 또는 실리콘 나이트라이드라고 할 때에는, Si3N4는 물론이지만, 그것뿐만 아니라, 실리콘의 질화물에서 유사 조성의 절연막을 포함하는 것으로 한다. 또한, 본 실시 형태에서, 웨이퍼라고 할 때에는, Si(Silicon) 단결정 웨이퍼를 주로 하지만, 그것뿐만 아니라, SOI(Silicon On Insulator) 웨이퍼, 집적 회로를 그 위에 형성하기 위한 절연막 기판 등을 가리키는 것으로 한다. 그 형태도 원형 또는 대략 원형 뿐만 아니라, 정방형, 장방형 등도 포함하는 것으로 한다.
또한, 본 실시 형태를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 원칙적으로 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
[실시 형태 1]
본 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀의 구조의 일례를 도 1∼도 3을 이용하여 설명한다. 도 1은 스플리트 게이트형 MONOS 메모리 셀을 이용한 어레이 구성도, 도 2는 스플리트 게이트형 MONOS 메모리 셀을 도시하는 평면 레이아웃도, 도 3은 채널을 메모리 게이트 전극에 대하여 교차하는 방향을 따라서 절단한 메모리 셀의 주요부 단면도이다.
도 1 및 도 2에 도시하는 바와 같이, 워드선에는, 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG용의 워드선 MG1, MG2와 선택용 nMIS(Qnc)의 선택 게이트 전극 CG용의 워드선 CG1, CG2, CG3, CG4의 2종류가 있으며, 이들은 평행하게 제1 방향으로 연장되어 있다. 소스선 SL1, SL2는 워드선과 평행하게 제1 방향으로 연장되어 있고, 각 메모리 셀의 메모리 게이트 전극 MG에 인접하고, 대향하는 메모리 셀과 공유하는 소스 영역에 접속하고 있다. 또한, 비트선 BL1, BL2는 제1 방향으로 연장하는 워드선에 대하여 교차하는 방향인 제2 방향으로 연장되어 있고, 각 메모리 셀의 선택 게이트 전극 CG에 인접하는 드레인 영역에 접속하고 있다. 단위 메모리 셀 MC는, 도 2 중에서 점선으로 둘러싸인 영역에 맞닿아, 소자 분리부 SGI에 의해 인접하는 메모리 셀과 전기적으로 절연되어 있다.
도 3에 도시하는 바와 같이, 반도체 기판(1)은, 예를 들면 p형의 단결정 실리콘으로 이루어지고, 그 주면(디바이스 형성면)의 활성 영역에는 본 실시 형태 1에 따른 메모리 셀 MC1의 선택용 nMIS(Qnc)와 메모리용 nMIS(Q㎚)가 배치되어 있다. 이 메모리 셀 MC1의 드레인 영역 Drm 및 소스 영역 Srm은, 예를 들면 상대적으로 저농도의 n-형의 반도체 영역(2ad, 2as)과, 그 n-형의 반도체 영역(2ad, 2as)보다도 불순물 농도가 높은 상대적으로 고농도의 n+형의 반도체 영역(2b)을 갖고 있다(LDD(Lightly Doped Drain) 구조). n-형의 반도체 영역(2ad, 2as)은, 메모리 셀 MC1의 채널 영역측에 배치되고, n+형의 반도체 영역(2b)은, 메모리 셀 MC1의 채널 영역측으로부터 n-형의 반도체 영역(2ad, 2as)분만큼 떨어진 위치에 배치되어 있다.
이 드레인 영역 Drm과 소스 영역 Srm 사이의 반도체 기판(1)의 주면 위에는, 상기 선택용 nMIS(Qnc)의 선택 게이트 전극 CG와, 상기 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG가 인접하여 연장되어 있고, 그 연장 방향에서 복수의 메모리 셀 MC1은 반도체 기판(1)에 형성된 소자 분리부 SGI를 통하여 인접하고 있다. 선택 게이트 전극 CG는 반도체 기판(1)의 주면의 제1 영역에 배치되고, 메모리 게이트 전극 MG는 반도체 기판(1)의 주면의 제1 영역과는 다른 제2 영역에 배치되어 있다. 선택 게이트 전극 CG는, 예를 들면 n형의 다결정 실리콘막으로 이루어지고, 그 불순물 농도는, 예를 들면 2×1020㎝-3 정도, 그 게이트 길이는, 예를 들면 100∼200㎚ 정도이다. 메모리 게이트 전극 MG는, 예를 들면 n형의 다결정 실리콘막으로 이루어지고, 그 불순물 농도는, 예를 들면 2×1020㎝-3 정도, 그 게이트 길이는, 예를 들면 50∼150㎚ 정도이다.
선택 게이트 전극 CG와, 메모리 게이트 전극 MG와, 소스 영역 Srm 및 드레인 영역 Drm의 일부를 구성하는 n+형의 반도체 영역(2b)의 상면에는, 예를 들면 코발트 실리사이드, 니켈 실리사이드, 티탄 실리사이드 등과 같은 실리사이드층(3)이 형성되어 있다. MONOS형 메모리 셀에서는, 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 쌍방에 전위를 공급할 필요가 있으며, 그 동작 속도는 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 저항값에 크게 의존한다. 따라서 실리사이드층(3)을 형성함으로써 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 저저항화를 도모하는 것이 바람직하다. 실리사이드층(3)의 두께는, 예를 들면 20㎚ 정도이다.
선택 게이트 전극 CG와 반도체 기판(1)의 주면 사이에는, 예를 들면 두께 1∼5㎚ 정도의 얇은 산화 실리콘막으로 이루어지는 게이트 절연막(4)이 형성되어 있다. 따라서 소자 분리부 SGI 상 및 게이트 절연막(4)을 개재한 반도체 기판(1)의 제1 영역 위에 선택 게이트 전극 CG가 배치되어 있다. 이 게이트 절연막(4)의 하방의 반도체 기판(1)의 주면에는, 예를 들면 붕소가 도입되어 p형의 반도체 영역(5)이 형성되어 있다. 이 반도체 영역(5)은, 선택용 nMIS(Qnc)의 채널 형성용의 반도체 영역이고, 이 반도체 영역(5)에 의해 선택용 nMIS(Qnc)의 임계값 전압이 소정의 값으로 설정되어 있다.
메모리 게이트 전극 MG는 선택 게이트 전극 CG의 측벽의 한쪽에 형성되어 있고, 절연막(6b), 전하 축적층 CSL 및 절연막(6t)을 적층한 전하 유지용 절연막(이하, 절연막(6b, 6t) 및 전하 축적층 CSL이라고 기재함)에 의해 선택 게이트 전극 CG와 메모리 게이트 전극 MG의 절연이 이루어져 있다. 또한, 절연막(6b, 6t) 및 전하 축적층 CSL을 개재한 반도체 기판(1)의 제2 영역 위에 메모리 게이트 전극 MG가 배치되어 있다. 또한, 도 3에서는 절연막(6b, 6t) 및 전하 축적층 CSL의 표기를 6b/CSL/6t로서 표현하고 있다.
전하 축적층 CSL은, 그 상하를 절연막(6b, 6t) 사이에 두어진 상태에서 형성되어 있으며, 예를 들면 질화 실리콘막으로 이루어지고, 그 두께는, 예를 들면 5∼20㎚ 정도이다. 질화 실리콘막은, 그 막 내에 이산적인 트랩 준위를 갖고, 이 트랩 준위에 전하를 축적하는 기능을 갖는 절연막이다. 절연막(6b, 6t)은, 예를 들면 산화 실리콘막 등으로 이루어지고, 절연막(6b)의 두께는, 예를 들면 1∼10㎚ 정도, 절연막(6t)의 두께는, 예를 들면 5∼15㎚ 정도이다. 절연막(6b, 6t)은 질소를 포함한 산화 실리콘막으로 형성할 수도 있다.
또한, 메모리 게이트 전극 MG와 반도체 기판(1) 사이에 개재하는 전하 축적층 CSL이, 메모리 게이트 전극 MG의 게이트 길이 또는 절연막(6t, 6b)의 길이보다도 짧게 형성되어 있고, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량이 소정의 값으로 되도록 제어되어 있다. 본 실시 형태 1에서 설명되는 메모리 셀 MC1의 특징은, 메모리 게이트 전극 MG와 반도체 기판(1) 사이에 개재하는 전하 축적층 CSL의 길이를, 메모리 게이트 전극 MG의 게이트 길이 또는 절연막(6t, 6b)의 길이보다도 짧게 해서, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 소정의 값으로 하는 데에 있다. 나중에, 이 전하 축적층 CSL을 포함하는 메모리 셀 MC1의 주된 각 부위의 치수 및 재기입(기입/소거) 특성에 대해서는 도 7∼도 9를 이용하여, 이 전하 축적층 CSL을 포함하는 메모리 셀 MC1의 제조 방법에 대해서는 도 10∼도 23을 이용하여 상세하게 설명한다.
상기 절연막(6b)의 하방, p형의 반도체 영역(5)과 소스 영역 Srm 사이의 반도체 기판(1)의 주면에는, 예를 들면 비소 또는 인이 도입되어 n형의 반도체 영역(7)이 형성되어 있다. 이 반도체 영역(7)은, 메모리용 nMIS(Q㎚)의 채널 형성용의 반도체 영역이며, 이 반도체 영역(7)에 의해 메모리용 nMIS(Q㎚)의 임계값 전압이 소정의 값으로 설정되어 있다. 드레인 영역 Drm에는, 컨택트 홀 CNT에 매립된 플러그 PLG를 통하여, 제1 방향으로 연장하는 메모리 게이트 전극 MG(또는 선택 게이트 전극 CG)에 대하여 교차하는 방향인 제2 방향으로 연장하는 제1층 배선 M1이 접속되어 있다. 이 배선 M1이, 각 메모리 셀 MC1의 비트선 BL1, BL2를 구성하고 있다.
다음으로, 본 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀의 기입, 소거 및 판독 방법에 대하여 도 4∼도 6을 이용하여 설명한다.
도 4에, 기입, 소거 및 판독 시에서의 메모리 셀 MC1의 각 부위에의 전압의 인가 조건의 일례를 도시한다. 도 4에는, 전술한 메모리 셀 MC1의, 드레인 영역 Drm에 인가하는 전압 Vd, 선택 게이트 전극 CG에 인가하는 전압 Vcg, 메모리 게이트 전극 MG에 인가하는 전압 Vmg, 소스 영역 Srm에 인가하는 전압 Vs 및 반도체 기 판(1)에 인가하는 전압 Vsub가 기재되어 있다. 또한, 도 4에 도시한 전압은 인가 조건의 일례로서, 이것에 한정되는 것은 아니고, 필요에 따라서 여러 가지로 변경 가능하다. 또한, 본 실시 형태 1에서는, 전하 축적층 CSL에의 전자의 주입을 「기입」, 정공의 주입을 「소거」라고 정의한다.
도 5에, 기입 방법을 설명하기 위한 메모리 셀 MC1의 주요부 단면도를 도시한다. 기입 방법은, SSI 방식이라고 불리는 전자(핫 일렉트론)의 소스 사이드 주입 방식을 이용할 수 있다. 예를 들면 메모리 셀 MC1의 각 부위에 도 4에 도시하는 각 전압을 인가하고, 메모리 셀 MC1의 전하 축적층 CSL 내에 전자를 주입한다. 전자는, 2개의 게이트 전극(메모리 게이트 전극 MG 및 선택 게이트 전극 CG) 사이의 아래의 채널 영역(소스 영역 Srm과 드레인 영역 Drm 사이)에서 발생하고, 메모리 게이트 전극 MG 아래의 전하 축적층 CSL의 선택용 nMIS(Qnc)측의 영역에 국소적으로 전자가 주입된다. 주입된 전자는, 전하 축적층 CSL의 트랩에 이산적으로 포획되고, 그 결과, 메모리용 nMIS(Q㎚)의 임계값 전압이 상승한다.
도 6에, 소거 방법을 설명하기 위한 메모리 셀 MC1의 주요부 단면도를 도시한다. 소거 방법은, BTBT 방식을 이용할 수 있다. 예를 들면 메모리 셀 MC1의 각 부위에 상기 도 4에 도시하는 각 전압을 인가하고, 밴드간 터널 현상에 의해 발생한 정공을 전계 가속함으로써, 전하 축적층 CSL에 주입하여 소거를 행한다. 이에 의해, 메모리용 nMIS(Q㎚)의 임계값 전압을 저하시킨다.
판독 시에는, 예를 들면 상기 도 4의 「Read」의 란에 나타내어지는 전압을, 판독을 행하는 메모리 셀 MC1의 각 부위에 인가한다. 판독 시의 메모리 게이트 전 극 MG에 인가하는 전압 Vmg를, 기입 상태에서의 메모리용 nMIS(Q㎚)의 임계값 전압과 소거 상태에서의 메모리용 nMIS(Q㎚)의 임계값 전압 사이의 값으로 하여, 드레인 영역 Drm에 흐르는 전류를 측정하고, 이 전류의 대소에 의해 기입 상태와 소거 상태를 판별할 수 있다.
다음으로, 본 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀 MC1의 주된 각 부위의 치수 및 재기입(기입·소거) 특성에 대하여 도 7∼도 9를 이용하여 상세하게 설명한다. 도 7은 메모리 셀의 일부를 확대한 주요부 단면도, 도 8은 10K회 재기입한 후의 기입 상태에서의 메모리 셀의 고온 유지 특성을 도시하는 그래프도, 도 9는 10K회 재기입한 후의 메모리 셀의 실온 소거 특성을 도시하는 그래프도이다.
본 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀이, 종래의 스플리트 게이트형 MONOS 메모리 셀과 다른 점은, 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG와 반도체 기판(1) 사이에 개재하는 전하 축적층 CSL을 메모리 게이트 전극 MG의 게이트 길이 또는 절연막(6t, 6b)의 길이보다도 짧게 형성하여, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 소정의 값으로 되도록 제어하는 데에 있다. 기입 상태에서 고온 유지한 경우의 임계값 전압의 변동은, 전하 축적층 CSL 내에 국재하는 전자와 정공이 가로 방향으로 이동하여 해소되는 것이 주된 성분이라고 생각되며, 재기입을 반복함으로써 생기는 소스 영역 Srm 위의 전하 축적층 CSL에 축적되는 정공 그 자체를 적게 함으로써, 작게 할 수 있다. 따라서, 전하 축적층 CSL을 짧게 형성함으로써, 소스 영역 Srm과 전하 축적층 CSL의 오버랩량이 짧아져 서, 임계값 전압의 변동을 작게 할 수 있다.
도 7에 도시하는 바와 같이, 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG와 반도체 기판(1) 사이에는, 절연막(6t, 6b) 및 전하 축적층 CSL이 개재되고 있다. 전하 축적층 CSL은, 전하 축적층 CSL과 반도체 기판(1)에 형성된 소스 영역 Srm과 오버랩하고 있지만, 메모리 게이트 전극 MG의 게이트 길이(Lg) 및 절연막(6t, 6b)보다도 짧게 형성되어 있다. 그 오버랩량(Lono)은, 예를 들면 전하 축적층 CSL의 에칭량(Let), 소스 영역 Srm의 일부를 구성하는 n-형의 반도체 영역(2as)의 농도 프로파일 등에 의해 결정된다. 그러나, n-형의 반도체 영역(2as)의 형상은, 데이터 유지 특성 이외의 메모리 셀 MC1의 동작 특성에도 영향을 미치기 때문에, 데이터 유지 특성을 확보하기 위해서만 n-형의 반도체 영역(2as)의 형성 조건을 설정하는 것이 어렵기 때문에, 오버랩량(Lono)은, 주로, 전하 축적층 CSL의 에칭량(Let)에 의해 제어한다.
도 8에, 10K회 재기입한 후에, 다시 기입 상태에서 1시간 고온 유지한 경우의 메모리 셀의 임계값 전압의 변동량과, 전하 축적층과 소스 영역의 오버랩량의 관계를 도시한다. 10K회의 재기입은, 상기 도 4에 도시한 기입 조건 및 소거 조건을 채용하고 있다. 전하 축적층과 소스 영역의 오버랩량은, 전하 축적층의 에칭량에 의해 조절하고 있다. 또한, 예를 들면 혼산 OJ(HF:NH4F:CH3COOH=2.1%:28.6%:23.6%)에서 10초간 처리하고, 폴리스테인(불산:질산 =1:200)에서 5초간 처리한 후에 백금을 증착한 시료를 SEM(Scanning Electron Microscope) 관찰함으로써, 전하 축적층과 소스 영역의 오버랩량을 측정하였다.
도 8에 도시하는 바와 같이, 전하 축적층과 소스 영역의 오버랩량이 40㎚ 미만인 경우에는, 오버랩량이 작아짐에 따라, 임계값 전압의 변동량이 작아진다. 이것은, 오버랩량이 작아지면, 전하 축적층 CSL에 주입되는 정공의 증가량이 서서히 적어져서, 전하 축적층 CSL 내에 국재하는 전자와 정공의 가로 방향의 이동이 적어진다고 생각된다. 또한, 전하 축적층과 소스 영역의 오버랩량이 40㎚ 이상인 경우에는, BTBT 방식에서는 소스 영역 Srm 위에 정공이 도달하지 않게 되므로 임계값 전압의 변동은 거의 변화되지 않는다.
도 9에, 10K회 재기입한 후에, 실온 상태에서 임계값 전압이 소거 판정 전압(-1.8V)에 도달할 때까지의 소거 시간과, 전하 축적층과 소스 영역의 오버랩량의 관계를 도시한다. 10K회의 재기입은, 상기 도 4에 도시한 기입 조건 및 소거 조건을 채용하고 있고, 시료의 제작 방법 및 측정 방법 등은, 상기 도 8의 설명에 기재한 것과 마찬가지이다.
도 9에 도시하는 바와 같이, 전하 축적층과 소스 영역의 오버랩량이 작아짐에 따라, 소거 시간은 늦어지고, 오버랩량이 25㎚보다도 작아지면 급격하게 소거 시간이 늦어지는 것을 알 수 있다.
상기 도 8에 도시한 기입 상태에서 고온 유지한 경우의 메모리 셀의 임계값 전압의 변동 및 상기 도 9에 도시한 10K회 재기입한 후의 메모리 셀의 실온 소거 시간으로부터, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량은, 예를 들면 40㎚ 미 만이 적절한 범위라고 생각된다(다른 조건에 의해서는 이 범위에 한정되지 않는 것은 물론임). 또한, 양산에 적합한 범위로서는 10∼30㎚가 생각되지만, 또한 25㎚를 중심값으로 하는 범위가 가장 적합하다고 생각된다. 예를 들면 메모리 게이트 전극 MG의 게이트 길이(Lg)를 80㎚, 메모리 게이트 전극 MG와 소스 영역 Srm의 오버랩량(Lso)을 50㎚, 메모리 게이트 전극 MG의 실효 채널 길이(Lch)를 30㎚, 전하 축적층 CSL의 에칭량(Let)을 20∼40㎚, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량(Lono)을 10∼30㎚로 하는 메모리 셀 MC1을 구성할 수 있다.
다음으로, 본 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀의 제조 방법의 일례를 도 10∼도 23을 이용하여 설명한다. 도 10∼도 16, 도 18∼도 23은, 반도체 장치의 제조 공정 중에서의 메모리 셀의 주요부 단면도로서, 상기 도 3에 도시한 메모리 셀의 주요부 단면도와 동일한 개소를 도시하고, 도 17은, 전하 축적층의 에칭량과 에칭 시간의 관계를 도시하는 그래프도이다.
우선, 예를 들면 1∼10Ω·㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(이 단계에서는 반도체 웨이퍼라고 칭하는 평면이 대략 원형상인 반도체의 박판)(1)을 준비한다. 계속해서 반도체 기판(1)의 주면에, 예를 들면 홈형의 소자 분리부 SGI 및 이것에 둘러싸이도록 배치된 활성 영역 등을 형성한다. 즉 반도체 기판(1)의 소정 개소에 분리홈을 형성한 후, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 절연막을 퇴적하고, 또한 그 절연막이 분리홈 내에만 남겨지도록 절연막을 CMP(Chemical Mechanical Polishing)법 등에 의해 연마함으로써, 소자 분리부 SGI를 형성한다.
다음으로, 도 10에 도시하는 바와 같이, 반도체 기판(1)의 소정 부분에 소정의 불순물을 소정의 에너지로 선택적으로 이온 주입법 등에 의해 도입함으로써, 매립 n웰 NW 및 p웰 PW를 형성한다. 계속해서 반도체 기판(1)의 주면에 p형 불순물, 예를 들면 붕소를 이온 주입함으로써, 선택용 nMIS(Qnc)의 채널 형성용의 p형의 반도체 영역(5)을 형성한다. 이 때의 p형 불순물 이온의 주입 에너지는, 예를 들면 20KeV 정도, 도즈량은, 예를 들면 1.5×1013㎝-2 정도이다.
다음으로, 반도체 기판(1)에 대하여 산화 처리를 실시함으로써, 반도체 기판(1)의 주면에, 예를 들면 산화 실리콘막으로 이루어지는 두께 1∼5㎚ 정도의 게이트 절연막(4)을 형성한다. 계속해서, 반도체 기판(1)의 주면 위에, 예를 들면 2×1020㎝-3 정도의 불순물 농도를 갖는 다결정 실리콘막으로 이루어지는 제1 도체막을 퇴적한다. 이 제1 도체막은 CVD(Chemical Vapor Deposition)법에 의해 형성되고, 그 두께는, 예를 들면 150∼250㎚ 정도를 예시할 수 있다. 계속해서, 레지스트 패턴을 마스크로 하여 상기 제1 도체막을 가공함으로써, 선택 게이트 전극 CG를 형성한다. 선택 게이트 전극 CG의 게이트 길이는, 예를 들면 100∼200㎚ 정도이다.
다음으로, 도 11에 도시하는 바와 같이, 선택 게이트 전극 CG 및 레지스트 패턴을 마스크로 하여, 반도체 기판(1)의 주면에 n형 불순물, 예를 들면 비소 또는 인을 이온 주입함으로써, 메모리용 nMIS의 채널 형성용의 n형의 반도체 영역(7)을 형성한다. 이 때의 n형 불순물 이온의 주입 에너지는, 예를 들면 25keV 정도, 도 즈량은, 예를 들면 6.5×1012㎝-2 정도이다.
다음으로, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 절연막(6b), 질화 실리콘막으로 이루어지는 전하 축적층 CSL 및 산화 실리콘막으로 이루어지는 절연막(6t)을 순차적으로 퇴적한다. 절연막(6b)은 열산화법에 의해 형성되고, 그 두께는, 예를 들면 1∼10㎚ 정도, 전하 축적층 CSL은 CVD법에 의해 형성되고, 그 두께는, 예를 들면 5∼20㎚ 정도, 절연막(6t)은 CVD법에 의해 형성되고, 그 두께는, 예를 들면 5∼15㎚ 정도를 예시할 수 있다. 따라서, 절연막(6b, 6t) 및 전하 축적층 CSL의 두께는, 예를 들면 11∼45㎚ 정도로 된다. 절연막(6b, 6t) 및 전하 축적층 CSL은, 전하 유지 기능 외에, 나중에 형성되는 메모리용 nMIS(Q㎚)의 게이트 절연막으로서도 기능한다. 또한, 절연막(6b, 6t) 및 전하 축적층 CSL은, 하층 및 상층의 포텐셜 장벽 높이에 비해, 중간층의 포텐셜 장벽 높이가 낮다고 하는 특성을 갖고 있다.
절연막(6t)은, 예를 들면 전하 축적층 CSL의 상층 부분을 열산화함으로써 형성해도 되고, 고내압막을 형성할 수 있다. 이 경우, 전하 축적층 CSL의 퇴적막 두께는, 상기 값보다도 두껍게 하면 된다. 또한, 절연막(6t)은, 전하 축적층 CSL의 상층 부분의 열산화만으로 형성할 수 있지만, 절연막(6t)의 성장 속도(질화 실리콘막의 열산화에 의한 산화 실리콘막의 성장 속도)는 비교적 느리므로, 예를 들면 6㎚ 정도의 두께의 산화 실리콘막을 전하 축적층 CSL 위에 퇴적한 후, 전하 축적층 CSL의 상층 부분을, 예를 들면 1㎚ 정도 산화하여 전체 두께를 7㎚ 정도로 하는 절 연막(6t)을 형성해도 되며, 이에 의해서도 고내압막을 형성할 수 있다.
절연막(6b, 6t) 및 전하 축적층 CSL을 구성하는 각 막(절연막(6b), 전하 축적층 CSL 및 절연막(6t))의 구성은, 제조하는 반도체 장치의 사용 방법에 따라 변화되기 때문에, 여기서는 대표적인 구성 및 값만을 예시하고 있지만, 상기 구성 및 값에 한정되는 것은 아니다.
다음으로, 도 12에 도시하는 바와 같이, 반도체 기판(1)의 주면 위에, 예를 들면 2×1020㎝-3 정도의 불순물 농도를 갖는 다결정 실리콘막으로 이루어지는 제2 도체막(8a)을 퇴적한다. 이 제2 도체막(8a)은 CVD법에 의해 형성되고, 그 두께는, 예를 들면 50∼150㎚ 정도를 예시할 수 있다.
다음으로, 도 13에 도시하는 바와 같이, 상기 제2 도체막(8a)을 이방성의 드라이 에칭법으로 에치백함으로써, 선택 게이트 전극 CG의 양측면에 절연막(6b, 6t) 및 전하 축적층 CSL을 개재하여 사이드 월(8)을 형성한다. 도시는 생략하지만, 레지스트 패턴을 마스크로 하여 제2 도체막(8a)을 가공하고, 나중에 메모리 게이트 전극에 접속하는 컨택트 홀을 형성하는 영역에 인출부를 형성해둔다. 또한, 이 사이드 월(8)의 형성 공정에서는, 절연막(6t)을 에칭 스토퍼층으로 하여 제2 도체막(8a)이 에치백되지만, 에치백에 의해 절연막(6t) 및 그 아래의 전하 축적층 CSL이 데미지를 받아서 손상되지 않도록, 저데미지의 에칭 조건을 설정하는 것이 바람직하다. 절연막(3t) 및 전하 축적층 CSL이 손상되면, 전하 유지 특성이 열화하는 등의 메모리 셀의 특성 열화가 발생하게 된다.
다음으로, 도 14에 도시하는 바와 같이, 레지스트 패턴을 마스크로 하여, 그곳으로부터 노출되는 사이드 월(8)을 에칭하여, 선택 게이트 전극 CG의 측벽의 한쪽에만, 사이드 월(8)로 이루어지는 메모리 게이트 전극 MG를 형성한다. 메모리 게이트 전극 MG의 게이트 길이는, 예를 들면 50∼150㎚ 정도이다.
메모리 게이트 전극 MG의 게이트 길이는, 제2 도체막(8a)의 퇴적막 두께에 의해 결정하는 것이 가능하기 때문에, 제2 도체막(8a)의 퇴적막 두께를 조정함으로써, 메모리 게이트 전극 MG의 게이트 길이를 조정한다. 예를 들면 제2 도체막(8a)의 퇴적막 두께를 얇게 하면 메모리 게이트 전극 MG의 게이트 길이를 짧게 할 수 있고, 제2 도체막(8a)의 퇴적막 두께를 두껍게 하면 메모리 게이트 전극 MG의 게이트 길이를 길게 할 수 있다. 트레이드 오프의 관계를 갖는 메모리 셀 MC1의 채널 제어성과 기입·소거 특성으로부터, 제2 도체막(8a)의 퇴적막 두께는 50∼150㎚ 정도로 하는 것이 바람직하다. 또한, 선택 게이트 전극 CG의 게이트 길이를 200㎚ 정도로 한 경우에는, 제2 도체막(8a)의 퇴적막 두께는 50∼100㎚ 정도로 하는 것이 바람직하다. 이에 의해, 메모리 게이트 전극 MG의 게이트 길이는 50∼100㎚ 정도로 할 수 있다.
다음으로, 도 15에 도시하는 바와 같이, 선택 게이트 전극 CG와 메모리 게이트 전극 MG 사이 및 반도체 기판(1)과 메모리 게이트 전극 MG 사이의 절연막(6b, 6t) 및 전하 축적층 CSL을 남겨, 그 밖의 영역의 절연막(6b, 6t) 및 전하 축적층 CSL을 선택적으로 에칭한다.
다음으로, 도 16에 도시하는 바와 같이, 전하 축적층 CSL과 소스 영역의 오 버랩량을 조정하기 위해, 전하 축적층 CSL을 등방성의 웨트 에칭법으로 사이드 에칭한다. 예를 들면 전하 축적층 CSL은 160℃ 정도의 열 인산을 이용하여 에칭할 수 있고, 에칭량은 에칭 시간에 의해 제어된다. 도 17에, 전하 축적층(질화 실리콘막)의 에칭량과 에칭 시간의 관계를 도시한다. 에칭 시간에 대하여 에칭량은 비례하고 있으며, 전하 축적층의 에칭량이 에칭 시간에 의해 제어 가능한 것을 알 수 있다.
다음으로, 도 18에 도시하는 바와 같이, 그 단부가 선택 게이트 전극 CG의 상면에 위치하여 메모리 게이트 전극 MG와 반대측의 선택 게이트 전극 CG의 일부를 덮는 레지스트 패턴을 형성한 후, 선택 게이트 전극 CG, 메모리 게이트 전극 MG 및 레지스트 패턴을 마스크로 하여 n형 불순물, 예를 들면 비소를 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2as)을 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성한다. 이 때의 불순물 이온의 주입 에너지는, 예를 들면 5keV 정도, 도즈량은, 예를 들면 1×1015㎝-2 정도이다.
다음으로, 그 단부가 선택 게이트 전극 CG의 상면에 위치하여 메모리 게이트 전극 MG측의 선택 게이트 전극 CG의 일부 및 메모리 게이트 전극 MG를 덮는 레지스트 패턴을 형성한 후, 선택 게이트 전극 CG, 메모리 게이트 전극 MG 및 레지스트 패턴을 마스크로 하여 n형 불순물, 예를 들면 비소를 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2ad)을 선택 게이트 전극 CG에 대하여 자기 정합적으로 형성한다. 이 때의 n형 불순물 이온의 주입 에 너지는, 예를 들면 7keV 정도, 도즈량은, 예를 들면 1×1015㎝-2이다.
여기서는, 먼저 n-형의 반도체 영역(2as)을 형성하고, 그 후 n-형의 반도체 영역(2ad)을 형성하였지만, 먼저 n-형의 반도체 영역(2ad)을 형성하고, 그 후 n-형의 반도체 영역(2as)을 형성해도 되고, 동시에 n-형의 반도체 영역(2as, 2ad)을 형성해도 된다. 또한, n-형의 반도체 영역(2ad)을 형성하는 n형 불순물의 이온 주입에 계속해서, p형 불순물, 예를 들면 붕소를 반도체 기판(1)의 주면에 이온 주입하고, n- 형의 반도체 영역(2as, 2ad)의 하부를 둘러싸도록 p형의 반도체 영역을 형성해도 된다. p형 불순물 이온의 주입 에너지는, 예를 들면 20keV 정도, 도즈량은, 예를 들면 2.5×1013㎝-2이다.
본 실시 형태 1에 따른 메모리 셀 MC1에서는, 소거 시에는, n-형의 반도체 영역(2as)의 단부에서, 소위 밴드간 터널 현상을 이용하여 정공을 생성한다. 이 현상에 의한 정공 생성 효율은, n-형의 반도체 영역(2as) 측의 불순물 농도(불순물의 전하 밀도)에 의존하고, 정공의 생성에 적합한 불순물 농도가 있다. 따라서, n-형의 반도체 영역(2as)을 형성할 때에, 비소와 함께, 예를 들면 인을 1×1013∼1×1014㎝-2의 도즈량으로 이온 주입하여, 비소에 의해 형성되는 불순물 영역의 옆(단 부)에 정공의 생성에 적합한 불순물 농도 영역을 형성한다. 즉, 이온 주입된 비소와 인에서는, 인이 비소보다도 가로 방향(반도체 기판(1)의 주면과 평행한 방향)으로 확산되기 쉬우므로, 저불순물 농도의 영역이 n-형의 반도체 영역(2as)의 단부에 형성된다. 이에 의해, 효율적으로 정공을 생성할 수 있다.
다음으로, 도 19에 도시하는 바와 같이, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 80㎚ 정도의 절연막을 플라즈마 CVD법에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법으로 에치백함으로써, 선택 게이트 전극 CG의 한쪽면 및 메모리 게이트 전극 MG의 한쪽면에 각각 사이드 월(9)을 형성한다. 사이드 월(9)의 스페이서 길이는, 예를 들면 60㎚ 정도이다. 이에 의해, 선택 게이트 전극 CG와 반도체 기판(1) 사이의 게이트 절연막(6)이 노출되어 있던 측면, 및 메모리 게이트 전극 MG와 반도체 기판(1) 사이의 절연막(6b, 6t) 및 전하 축적층 CSL이 노출되어 있던 측면을 사이드 월(9)에 의해 덮을 수 있다.
다음으로, 도 20에 도시하는 바와 같이, 사이드 월(9)을 마스크로 하여 n형 불순물, 예를 들면 비소 및 인을 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n+형의 반도체 영역(2b)을 선택 게이트 전극 CG 및 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성한다. 이 때의 n형 불순물 이온의 주입 에너지는, 예를 들면 50keV 정도, 도즈량은, 예를 들면 4×1015㎝-2, 인 이온의 주입 에너지는, 예를 들면 40keV 정도, 도즈량은, 예를 들면 5×1013㎝-2이다. 이에 의해, n-형의 반도체 영역(2ad) 및 n+형의 반도체 영역(2b)으로 이루어지는 드레인 영역 Drm, n-형의 반도체 영역(2as) 및 n+형의 반도체 영역(2b)으로 이루어지는 소스 영역 Srm이 형성된다.
다음으로, 도 21에 도시하는 바와 같이, 반도체 기판(1)에 대하여 열 처리를 실시하여, 소스 영역 Srm을 메모리 게이트 전극 MG 아래에 신장함으로써, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 결정한다. 예를 들면 반도체 기판(1)에 1000℃의 스파이크 어닐링을 10초 실시함으로써, 50㎚ 정도 소스 영역 Srm을 신장할 수 있다.
다음으로, 도 22에 도시하는 바와 같이, 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 상면, 및 n+형의 반도체 영역(2b)의 상면에, 예를 들면 코발트 실리사이드(CoSi2)층(10)을 자기 정합법, 예를 들면 살리사이드(Salicide:Self Align silicide) 프로세스에 의해 형성한다. 우선, 반도체 기판(1)의 주면 위에 스퍼터링법에 의해 코발트막을 퇴적한다. 계속해서, 반도체 기판(1)에 RTA(Rapid Thermal Anneal)법을 이용한 열 처리를 실시함으로써, 코발트막과 선택 게이트 전극 CG를 구성하는 다결정 실리콘막 및 메모리 게이트 전극 MG를 구성하는 다결정 실리콘막, 코발트막과 반도체 기판(1)(n+형의 반도체 영역(2b))을 구성하는 단결정 실리콘을 반응시켜 코발트 실리사이드층(10)을 형성한다. 그 후, 미반응의 코발트막을 제거한다. 코발트 실리사이드층(10)을 형성함으로써, 코발트 실리사이드 층(10)과, 그 상부에 형성되는 플러그 등의 접촉 저항을 저감할 수 있으며, 또한 선택 게이트 전극 CG, 메모리 게이트 전극 MG, 소스 영역 Srm 및 드레인 영역 Drm 자신의 저항을 저감할 수 있다.
다음으로, 도 23에 도시하는 바와 같이, 반도체 기판(1)의 주면 위에, 예를 들면 질화 실리콘막(11a) 및 산화 실리콘막(11b)으로 이루어지는 층간 절연막(11)을 CVD법에 의해 형성한다. 계속해서 층간 절연막(11)에 컨택트 홀 CNT를 형성한 후, 컨택트 홀 CNT 내에 플러그 PLG를 형성한다. 플러그 PLG는, 예를 들면 티탄 및 질화 티탄의 적층막으로 이루어지는 상대적으로 얇은 배리어막과, 그 배리어막에 둘러싸여지도록 형성된 텅스텐 또는 알루미늄 등으로 이루어지는 상대적으로 두꺼운 도체막을 갖고 있다. 그 후, 층간 절연막(11) 위에, 예를 들면 텅스텐, 알루미늄 또는 구리 등으로 이루어지는 제1층 배선 M1을 형성함으로써, 상기 도 3에 도시한 메모리 셀 MC1이 대략 완성된다. 이 이후는, 통상의 반도체 장치의 제조 공정을 거쳐, 반도체 장치를 제조한다.
이와 같이, 본 실시 형태 1에 따르면, 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG와 반도체 기판(1) 사이에 개재하는 전하 축적층 CSL을, 메모리 게이트 전극 MG의 게이트 길이 또는 전하 축적층 CSL의 상하에 위치하는 절연막(6b, 6t)보다도 짧게 형성하고, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 40㎚ 미만(바람직한 범위로서는 10∼30㎚)으로 함으로써, 기입 상태에서 메모리 셀 MC1을 고온 유지한 경우의 임계값 전압의 변동량을 작게 할 수 있다. 이에 의해, 스플리트 게이트형 MONOS, 메모리 셀 MC1의 데이터 유지 특성을 향상시킬 수 있다.
[실시 형태 2]
본 실시 형태 2에서는, 전하 축적층과 소스 영역의 오버랩량을 제어할 수 있는 전술한 실시 형태 1과는 다른 구조를 갖는 스플리트 게이트형 MONOS 메모리 셀의 일례를 설명한다. 본 실시 형태 2에 따른 스플리트 게이트형 MONOS 메모리 셀의 제조 방법을 도 24∼도 30을 이용하여 설명한다. 도 24∼도 29는 반도체 장치의 제조 공정 중에서의 메모리 셀의 주요부 단면도, 도 30은 10K회 재기입한 후의 기입 상태에서의 메모리 셀의 고온 유지 특성을 도시하는 그래프도이다. 본 실시 형태 2인 스플리트 게이트형 MONOS 메모리 셀의 어레이 구성 및 동작 조건은, 전술한 실시 형태 1과 동일하다. 또한, 선택용 nMIS(Qnc)의 선택 게이트 전극 CG 및 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG를 형성할 때까지의 제조 과정은, 전술한 실시 형태 1의 메모리 셀 MC1(상기 도 15)의 제조 과정과 마찬가지이기 때문에, 그 설명을 생략한다.
상기 도 15를 이용하여 설명한 제조 과정에 계속해서, 도 24에 도시하는 바와 같이, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 50㎚ 정도의 절연막(21)을 CVD법에 의해 퇴적한다.
다음으로, 도 25에 도시하는 바와 같이, 절연막(21)을 이방성의 드라이 에칭법으로 에치백하고, 또한 선택 게이트 전극 CG의 한쪽면에 형성된 사이드 월을 제거함으로써, 메모리 게이트 전극 MG의 한쪽면에만 사이드 월(22)을 형성한다. 사이드 월(22)의 스페이서 길이는, 예를 들면 20∼40㎚ 정도이다.
다음으로, 도 26에 도시하는 바와 같이, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2as)을 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성하고, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2ad)을 선택 게이트 전극 CG에 대하여 자기 정합적으로 형성한다. n-형의 반도체 영역(2as, ad)을 형성하는 n형 불순물의 이온 주입에 계속해서, p형 불순물, 예를 들면 붕소를 반도체 기판(1)의 주면에 이온 주입하고, n-형의 반도체 영역(2as, 2ad)의 하부를 둘러싸도록 p형의 반도체 영역을 형성해도 된다.
다음으로, 도 27에 도시하는 바와 같이, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 80㎚ 정도의 절연막을 플라즈마 CVD법에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법으로 에치백함으로써, 선택 게이트 전극 CG의 한쪽면 및 메모리 게이트 전극 MG의 한쪽면에 각각 사이드 월(9)을 형성한다. 사이드 월(9)의 스페이서 길이는, 예를 들면 60㎚ 정도이다.
다음으로, 도 28에 도시하는 바와 같이, 사이드 월(9)을 마스크로 하여 n형 불순물, 예를 들면 비소 및 인을 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n+형의 반도체 영역(2b)을 선택 게이트 전극 CG 및 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성한다. 이에 의해, n-형의 반도체 영역(2ad) 및 n+형의 반도체 영역(2b)으로 이루어지는 드레인 영역 Drm, n-형의 반도 체 영역(2as) 및 n+형의 반도체 영역(2b)으로 이루어지는 소스 영역 Srm이 형성된다.
다음으로, 도 29에 도시하는 바와 같이, 반도체 기판(1)에 열 처리를 실시하여, 소스 영역 Srm을 메모리 게이트 전극 MG 아래에 신장함으로써, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 결정한다. 여기서, 상기 오버랩량을 사이드 월(22)의 스페이서 길이에 의해 조정할 수 있다.
그 후에는, 전술한 실시 형태 1과 마찬가지로 하여, 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 상면, 및 n+형의 반도체 영역(2b)의 상면에, 예를 들면 코발트 실리사이드층(10)을 자기 정합법에 의해 형성한 후, 반도체 기판(1)의 주면 위에 층간 절연막(11)을 CVD법에 의해 형성한다. 계속해서 층간 절연막(11)에 컨택트 홀 CNT를 형성한 후, 컨택트 홀 CNT 내에 플러그 PLG를 형성한다. 그 후, 층간 절연막(11) 위에 제1층 배선 M1을 형성함으로써, 메모리 셀 MC2가 대략 완성된다.
도 30에, 10K회 재기입한 후에, 기입 상태에서 1시간 고온 유지한 경우의 메모리 셀의 임계값 전압의 변동량과, 전하 축적층과 소스 영역의 오버랩량과의 관계를 도시한다. 10K회의 재기입은, 상기 도 4에 도시한 기입 조건 및 소거 조건을 채용하고 있으며, 시료의 제작 방법 및 측정 방법 등은, 상기 도 8의 설명에 기재한 것과 마찬가지이다.
도 30에 도시하는 바와 같이, 전하 축적층과 소스 영역의 오버랩량이 40㎚ 미만인 경우에는, 오버랩량이 작아짐에 따라서, 임계값 전압의 변동량이 작아진다. 또한, 전하 축적층과 소스 영역의 오버랩량이 40㎚ 이상인 경우에는, BTBT 방식에서는 소스 영역 Srm 위에 정공이 도달하지 않게 되므로 임계값 전압의 변동은 거의 변화되지 않는다.
상기 도 30에 도시한 기입 상태에서 고온 유지한 경우의 메모리 셀의 임계값 전압의 변동으로부터, 예를 들면 메모리 게이트 전극 MG와 소스 영역 Srm의 오버랩량(Lso)을 10∼30㎚, 전하 축적층 CSL의 에칭량(Let)을 0㎚, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량(Lono)을 10∼30㎚로 하면, 사이드 월(22)의 스페이서 길이는 20∼40㎚가 적절한 범위라고 생각된다.
이와 같이, 본 실시 형태 2에 따르면, 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG의 측벽에, 예를 들면 20∼40㎚ 정도의 스페이서 길이를 갖는 사이드 월(22)을 형성하고, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 40㎚ 미만(바람직한 범위로서는 10∼30㎚)으로 함으로써, 기입 상태에서 메모리 셀 MC2를 고온 유지한 경우의 임계값 전압의 변동량을 작게 할 수 있다. 이에 의해, 스플리트 게이트형 MONOS 메모리 셀 MC2의 데이터 유지 특성을 향상시킬 수 있다.
[실시 형태 3]
본 실시 형태 3에서는, 메모리용 nMIS의 메모리 게이트 전극의 실효 채널 길이를 조정함으로써 소거 상태에서의 실온 유지 특성을 향상시킬 수 있는 스플리트 게이트형 MONOS 메모리 셀의 일례를 도 31∼도 35를 이용하여 설명한다. 도 31 및 도 32는 본 실시 형태 3에 따른 스플리트 게이트형 MONOS 메모리 셀의 제1 예의 주 요부 단면도, 도 33 및 도 34는 본 실시 형태 3에 따른 스플리트 게이트형 MONOS 메모리 셀의 제2 예의 주요부 단면도, 도 35는 10K회 재기입한 후의 소거 상태에서의 메모리 셀의 실온 유지 특성을 도시하는 그래프도이다. 본 실시 형태 3인 스플리트 게이트형 MONOS 메모리 셀의 어레이 구성 및 동작 조건은, 전술한 실시 형태 1와 동일하다.
우선, 본 실시 형태 3에 따른 스플리트 게이트형 MONOS 메모리 셀의 제1 예의 제조 방법에 대하여 도 31 및 도 32를 이용하여 설명한다. 또한, 선택용 nMIS(Qnc)의 선택 게이트 전극 CG 및 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG를 형성할 때까지의 제조 과정은, 전술한 실시 형태 1의 메모리 셀 MC1(상기 도 15)의 제조 과정과 마찬가지이기 때문에, 그 설명을 생략한다.
상기 도 15를 이용하여 설명한 제조 과정에 계속해서, 도 31에 도시하는 바와 같이, 전하 축적층 CSL과 소스 영역의 오버랩량을 조정하기 위해서, 전하 축적층 CSL을 등방성의 웨트 에칭법으로 사이드 에칭한다. 전하 축적층 CSL의 에칭량(Let)은 30∼50㎚로 한다(전술한 실시 형태 1의 메모리 셀 MC1에서는 20∼40㎚). 계속해서, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2as)을 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성하고, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2ad)을 선택 게이트 전극 CG에 대하여 자기 정합적으로 형성한다. n-형의 반도체 영역(2as, ad)을 형성하는 n형 불순물의 이온 주입에 계속해서, p형 불순물, 예 를 들면 붕소를 반도체 기판(1)의 주면에 이온 주입하고, n-형의 반도체 영역(2as, 2ad)의 하부를 둘러싸도록 p형의 반도체 영역을 형성해도 된다.
다음으로, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 80㎚ 정도의 절연막을 플라즈마 CVD법에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법으로 에치백함으로써, 선택 게이트 전극 CG의 한쪽면 및 메모리 게이트 전극 MG의 한쪽면에 각각 사이드 월(9)을 형성한다. 사이드 월(9)의 스페이서 길이는, 예를 들면 60㎚ 정도이다.
다음으로, 사이드 월(9)을 마스크로 하여 n형 불순물, 예를 들면 비소 및 인을 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n+형의 반도체 영역(2b)을 선택 게이트 전극 CG 및 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성한다. 이에 의해, n-형의 반도체 영역(2ad) 및 n+형의 반도체 영역(2b)으로 이루어지는 드레인 영역 Drm, n-형의 반도체 영역(2as) 및 n+형의 반도체 영역(2b)으로 이루어지는 소스 영역 Srm이 형성된다.
다음으로, 도 32에 도시하는 바와 같이, 반도체 기판(1)에 열 처리를 실시하여, 소스 영역 Srm을 메모리 게이트 전극 MG 아래에 신장함으로써, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량 및 메모리 게이트 전극 MG의 실효 채널 길이를 결정한다. 예를 들면 반도체 기판(1)에 1050℃의 스파이크 어닐링을 10초 실시함으로써, 60㎚ 정도 소스 영역 Srm을 신장할 수 있다.
메모리 게이트 전극 MG와 소스 영역 Srm의 오버랩량(Lso)을 60㎚(전술한 실시 형태 1의 메모리 셀 MC1에서는 50㎚)로 하여도, 전술한 바와 같이, 전하 축적층 CSL의 에칭량(Let)을 30∼50㎚(전술한 실시 형태 1의 메모리 셀 MC1에서는 20∼40㎚)로 하고 있기 때문에, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량(Lono)을 10∼30㎚로 적절한 범위로 한 상태에서, 메모리 게이트 전극 MG의 실효 채널 길이(Lch)를 짧게 할 수 있다. 예를 들면 메모리 게이트 전극 MG의 게이트 길이(Lg)가 80㎚인 메모리 셀 MC2의 경우에는, 메모리 게이트 전극 MG의 실효 채널 길이(Lch)를 20㎚(전술한 실시 형태 1의 메모리 셀 MC1에서는 30㎚)로 할 수 있다.
그 후에는, 전술한 실시 형태 1과 마찬가지로 하여, 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 상면, 및 n+형의 반도체 영역(2b)의 상면에, 예를 들면 코발트 실리사이드층(10)을 자기 정합법에 의해 형성한 후, 반도체 기판(1)의 주면 위에 층간 절연막(11)을 CVD법에 의해 형성한다. 계속해서 층간 절연막(11)에 컨택트 홀 CNT를 형성한 후, 컨택트 홀 CNT 내에 플러그 PLG를 형성한다. 그 후, 층간 절연막(11) 위에 제1층 배선 M1을 형성함으로써, 메모리 셀 MC3a가 대략 완성된다.
다음으로, 본 실시 형태 3에 따른 스플리트 게이트형 MONOS 메모리 셀의 제2 예의 제조 방법에 대하여 도 33 및 도 34를 이용하여 설명한다. 또한, 선택용 nMIS(Qnc)의 선택 게이트 전극 CG 및 메모리용 nMIS(Q㎚)의 메모리 게이트 전극 MG를 형성할 때까지의 제조 과정은, 전술한 실시 형태 2의 메모리 셀 MC2(상기 도 25)의 제조 과정과 마찬가지이기 때문에, 그 설명을 생략한다. 단, 메모리 게이트 전극 MG의 게이트 길이는, 전술한 실시 형태 2의 메모리 셀 MC2의 게이트 전극 MG보다도 짧게, 예를 들면 10㎚ 정도 짧게 형성한다.
상기 도 25를 이용하여 설명한 제조 과정에 계속해서, 도 33에 도시하는 바와 같이, 메모리 게이트 전극 MG의 한쪽면에만 사이드 월(22)을 형성한다. 계속해서 반도체 기판(1)의 주면에 n-형의 반도체 영역(2as)을 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성하고, 반도체 기판(1)의 주면에 n-형의 반도체 영역(2ad)을 선택 게이트 전극 CG에 대하여 자기 정합적으로 형성한다. n-형의 반도체 영역(2as, ad)을 형성하는 n형 불순물의 이온 주입에 계속해서, P형 불순물, 예를 들면 붕소를 반도체 기판(1)의 주면에 이온 주입하고, n-형의 반도체 영역(2as, 2ad)의 하부를 둘러싸도록 p형의 반도체 영역을 형성해도 된다.
다음으로, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 80㎚ 정도의 절연막을 플라즈마 CVD법에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법으로 에치백함으로써, 선택 게이트 전극 CG의 한쪽면 및 메모리 게이트 전극 MG의 한쪽면에 각각 사이드 월(9)을 형성한다. 사이드 월(9)의 스페이서 길이는, 예를 들면 60㎚ 정도이다.
다음으로, 사이드 월(9)을 마스크로 하여 n형 불순물, 예를 들면 비소 및 인을 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n+형의 반도체 영역(2b)을 선택 게이트 전극 CG 및 메모리 게이트 전극 MG에 대하여 자기 정합적으로 형성한다. 이에 의해, n-형의 반도체 영역(2ad) 및 n+형의 반도체 영역(2b)으로 이루어지는 드레인 영역 Drm, n-형의 반도체 영역(2as) 및 n+형의 반도체 영역(2b)으로 이루어지는 소스 영역 Srm이 형성된다.
다음으로, 도 34에 도시하는 바와 같이, 반도체 기판(1)에 열 처리를 실시하여, 소스 영역 Srm을 메모리 게이트 전극 MG 아래에 신장함으로써, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량 및 메모리 게이트 전극의 실효 채널 길이를 결정한다. 예를 들면 반도체 기판(1)에 1000℃의 스파이크 어닐링을 10초 실시함으로써, 50㎚ 정도 소스 영역 Srm을 신장할 수 있다. 이에 의해, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량(Lono)을 10∼30㎚로 적절한 범위로 한 상태에서, 메모리 게이트 전극 MG의 실효 채널 길이(Lch)를 전술한 실시 형태 2의 메모리 셀 MC2의 메모리 게이트 전극 MG의 채널 길이(Lch)보다도, 예를 들면 10㎚ 정도 짧게 형성할 수 있다.
그 후에는, 전술한 실시 형태 1과 마찬가지로 하여, 선택 게이트 전극 CG 및 메모리 게이트 전극 MG의 상면, 및 n+형의 반도체 영역(2b)의 상면에, 예를 들면 코발트 실리사이드층(10)을 자기 정합법에 의해 형성한 후, 반도체 기판(1)의 주면 위에 층간 절연막(11)을 CVD법에 의해 형성한다. 계속해서 층간 절연막(11)에 컨택트 홀 CNT를 형성한 후, 컨택트 홀 CNT 내에 플러그 PLG를 형성한다. 그 후, 층간 절연막(11) 위에 제1층 배선 M1을 형성함으로써, 메모리 셀 MC3b가 대략 완성된 다.
도 35에, 10K회 재기입한 후에, 소거 상태에서 1000시간 실온 유지한 경우의 메모리 셀의 임계값 전압의 변동량과, 메모리용 nMIS의 게이트 전극의 실효 채널 길이의 관계를 도시한다. 10K회의 재기입은, 상기 도 4에 도시한 기입 조건 및 소거 조건을 채용하고 있으며, 시료의 제작 방법 및 측정 방법 등은, 상기 도 8의 설명에 기재한 것과 마찬가지이다.
소거 상태에서 실온 유지한 경우의 메모리 셀의 임계값 전압의 변동을 작게 하기 위해서는, 재기입에 의해 생긴 반도체 기판측의 절연막의 결함을 통하여 전하 축적층의 정공과 결합하는 반도체 기판 내에 존재하는 반전층의 전자의 양을 적게 하면 된다. 따라서, 메모리 게이트 전극의 실효 채널 길이를 짧게 함으로써 외관상의 정공의 양을 적게 하고, 반도체 기판의 주면에 대하여 세로 방향의 전계를 작게 한다. 이에 의해, 정공과 결합하는 전자의 양이 적어져서, 메모리 셀의 임계값 전압의 변동을 작게 할 수 있다. 또한, 소거에는 BTBT 방식을 이용하고 있으므로, 임계값 전압을 결정하는 정공은 전하 축적층에 국재하여 분포하고 있다. 이 때문에, 도 35에 도시하는 바와 같이, 실효 채널 길이가 30㎚로부터 20㎚로 감소하면, 급격하게 임계값 전압이 감소한다. 따라서, 메모리 게이트 전극의 실효 채널 길이는, 예를 들면 30㎚ 이하가 적절한 범위라고 생각된다(다른 조건에 따라서는, 이 범위에 한정되지 않는 것은 물론임). 또한, 양산에 적합한 범위로서는 20㎚ 이하가 생각된다.
이와 같이, 본 실시 형태 3에 따르면, 전술한 실시 형태 1, 2와 마찬가지로 하여, 전하 축적층 CSL과 소스 영역 Srm의 오버랩량을 40㎚ 미만(바람직한 범위로서는 10∼30㎚)으로 하는 것 외에, 더욱 메모리 게이트 전극 MG의 실효 채널 길이(Lch)를 30㎚ 이하(바람직한 범위로서는 20㎚ 이하)로 하여, 반도체 기판(1)의 주면에 수직인 방향의 전계를 약하게 하고, 전자와 정공의 결합을 발생하기 어렵게 함으로써, 기입 상태에서 메모리 셀 MC3a, MC3b를 고온 유지한 경우의 임계값 전압의 변동량 및 소거 상태에서 메모리 셀을 실온 유지한 경우의 임계값 전압의 변동량을 작게 할 수 있다. 이에 의해, 스플리트 게이트형 MONOS 메모리 셀 MC3a, MC3b의 데이터 유지 특성을 향상시킬 수 있다.
[실시 형태 4]
본 실시 형태 4에 따른 NROM 메모리 셀의 구조의 일례를 도 36∼도 43을 이용하여 설명한다. NROM 메모리 셀에서도, 스플리트 게이트형 MONOS 메모리 셀과 마찬가지로, 기입 상태로 한 고온 유지 특성에서는, 메모리 셀의 임계값 전압이 유지 시간의 경과와 함께 서서히 감소하고, 소거 상태로 한 실온 유지 특성에서는, 메모리 셀의 임계값 전압이 유지 시간의 경과와 함께 서서히 증가한다고 하는 과제가 있다. 본 실시 형태 4에서는, 전술한 실시 형태 1, 2의 스플리트 게이트형 MONOS 메모리 셀에서 설명한 전하 축적층과 소스 영역의 오버랩량의 제어 방법을 NROM 메모리 셀에 적용하였다. 도 36∼도 40은 본 실시 형태 4에 따른 NROM 메모리 셀의 제1 예의 주요부 단면도, 도 41은 기입, 소거 및 판독 시에서의 메모리 셀의 각 부위에의 전압의 인가 조건의 일례를 통합한 표, 도 42 및 도 43은 본 실시 형태 4에 따른 NROM 메모리 셀의 제2 예의 주요부 단면도이다.
본 실시 형태 4에 따른 NROMMOS 메모리 셀의 제1 예의 제조 방법에 대하여 도 36∼도 40을 이용하여 설명한다.
우선, 도 36에 도시하는 바와 같이, 예를 들면 1∼10Ω·㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(이 단계에서는 반도체 웨이퍼라고 칭하는 평면이 대략 원형상인 반도체의 박판)(41)을 준비한다. 계속해서 반도체 기판(1)의 주면에, 예를 들면 홈형의 소자 분리부 SGI 및 이것에 둘러싸이도록 배치된 활성 영역 등을 형성한다. 계속해서 반도체 기판(41)의 소정 부분에 p형의 불순물을 소정의 에너지로 선택적으로 이온 주입법 등에 의해 도입함으로써, 예를 들면 1×1017㎝-3 정도의 불순물 농도를 갖는 p웰(42)을 형성한다.
다음으로, 반도체 기판(41)에 대하여 산화 처리를 실시함으로써, 반도체 기판(41)의 주면에, 예를 들면 산화 실리콘막으로 이루어지는 두께 4㎚ 정도의 절연막(43b)을 형성한다. 계속해서, 절연막(43b) 위에, 예를 들면 질화 실리콘막으로 이루어지는 두께 6㎚ 정도의 전하 축적층 CSL1을 CVD법에 의해 퇴적하고, 다시 이 전하 축적층 CSL1 위에, 예를 들면 산소를 포함하는 질화 실리콘막으로 이루어지는 두께 5㎚ 정도의 전하 축적층 CSL2를 퇴적한다. 일반적으로 질화 실리콘막을 형성하는 CVD법에서는, SiH2C12와 NH3을 원료 가스로서 이용하지만, 이 원료 가스에 산화제(예를 들면 N2O)를 첨가하고, NH3 유량을 제어함으로써, 소정 농도의 산소를 함유한 질화 실리콘막을 형성할 수 있다. 산소를 함유시킴으로써 질화 실리콘막의 밴드갭을 크게 할 수 있다. 상기 산소를 포함하는 질화 실리콘막으로 이루어지는 전하 축적층 CSL2에서는, 산소와 질소의 조성비를 1:1로 하고 있다.
다음으로, 전하 축적층 CSL2 위에, 예를 들면 산화막으로 이루어지는 두께 1㎚ 정도의 절연막(43t)을 형성한다. 이 절연막(43t)의 형성에서는, ISSG(In-Site Steam Generation) 산화법을 이용한다. ISSG 산화법에서는, 산화에 의해 전하 축적층 CSL2의 막 두께가 감소하기 때문에, 전하 축적층 CSL2를 퇴적할 때에는, 미리 이 산화에 의한 막 두께의 감소분을 고려하여 전하 축적층 CSL2의 퇴적막 두께를 설정할 필요가 있다. 이에 의해, 절연막(43b), 전하 축적층 CSL1, CSL2, 절연막(43t)으로 이루어지는 적층 절연막이 형성된다.
다음으로, 도 37에 도시하는 바와 같이, 절연막(43t) 위에, 예를 들면 2×1020㎝-3 정도의 불순물 농도를 갖는 다결정 실리콘막으로 이루어지는 도체막을 퇴적한다. 이 도체막은 CVD법에 의해 형성되고, 그 두께는, 예를 들면 150㎚ 정도를 예시할 수 있다. 계속해서 레지스트 패턴을 마스크로 하여 도체막을 가공하고, 게이트 전극(44)을 형성하며, 또한, 게이트 전극(44)과 반도체 기판(41) 사이의 절연막(43b, 43t) 및 전하 축적층 CSL1, CSL2를 남기고, 그 밖의 영역의 절연막(43b, 43t) 및 전하 축적층 CSL1, CSL2를 선택적으로 제거한다.
다음으로, 도 38에 도시하는 바와 같이, 전하 축적층 CSL1, CSL2와 소스 영역의 오버랩량을 조정하기 위해서, 전하 축적층 CSL1, CSL2를 등방성의 웨트 에칭법으로 사이드 에칭한다. 예를 들면 전하 축적층 CSL1, CSL2는 160℃ 정도의 열 인산을 이용하여 에칭할 수 있고, 에칭량은 에칭 시간에 의해 제어된다.
다음으로, 도 39에 도시하는 바와 같이, 게이트 전극(44)을 마스크로 하여 n형 불순물, 예를 들면 비소를 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n+형의 반도체 영역을 게이트 전극(44)에 대하여 자기 정합적으로 형성한다. 이 때의 불순물 이온의 주입 에너지는, 예를 들면 40keV 정도, 도즈량은, 예를 들면 2×1015㎝-2 정도이다. 그 후, 예를 들면 950℃ 정도의 온도에서 60초의 열 처리를 실시함으로써, 이온 주입한 n형 불순물을 활성화함으로써, 소스/드레인 영역(45)을 형성한다.
다음으로, 도 40에 도시하는 바와 같이, 반도체 기판(41)의 주면 위에 층간 절연막(46)을 CVD법에 의해 형성한다. 계속해서 층간 절연막(46)에 컨택트 홀(47)을 형성한 후, 컨택트 홀(47) 내에 플러그(48)를 형성한다. 그 후, 층간 절연막(46) 위에, 예를 들면 텅스텐, 알루미늄 또는 구리 등으로 이루어지는 제1층 배선 M1을 형성함으로써, 메모리 셀 MC4a가 대략 완성된다. 이 이후에는, 통상의 반도체 장치의 제조 공정을 거쳐, 반도체 장치를 제조한다.
도 41에, 기입, 소거 및 판독 시에서의 NROM 메모리 셀의 소스/드레인 영역에 인가하는 전압 Vs, Vd, 게이트 전극에 인가하는 전압 Vmg 및 반도체 기판에 인가하는 전압 Vsub를 통합한다. 또한, 도 41에 도시한 각 전압은 인가 조건의 일례이며, 이것에 한정되는 것은 아니고, 필요에 따라서 여러 가지로 변경 가능하다.
도 41에 도시한 각 전압의 인가 조건에서, 메모리 셀 MC4a에 대하여, SSI 방식에 의한 기입 및 BTBT 방식에 의한 소거를 행한 바, 메모리 셀 MC4a의 임계값 전 압의 변동을, 전하 축적층 CSL1, CSL2와 소스/드레인 영역(45)의 오버랩량이 40㎚보다도 큰 메모리 셀의 임계값 전압의 변동보다도 작게 억제할 수 있었다.
다음으로, 본 실시 형태 4에 따른 NROM 메모리 셀의 제2 예의 제조 방법에 대하여 도 42 및 도 43을 이용하여 설명한다. 또한, 게이트 전극(44)을 형성할 때까지의 제조 과정은, 전술한 메모리 셀 MC4a(상기 도 37)의 제조 과정과 마찬가지이기 때문에, 그 설명을 생략한다.
상기 도 37을 이용하여 설명한 제조 과정에 계속해서, 도 42에 도시하는 바와 같이, 반도체 기판(41)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 20㎚ 정도의 절연막을 CVD법에 의해 퇴적한다. 계속해서 이 절연막을 이방성의 드라이 에칭법으로 에치백함으로써, 게이트 전극(44)의 측면에 사이드 월(49)을 형성한다. 사이드 월(49)의 스페이서 길이는, 예를 들면 20㎚ 정도이다.
다음으로, 게이트 전극(44)을 마스크로 하여 n형 불순물, 예를 들면 비소를 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(41)의 주면에 n+형의 반도체 영역을 게이트 전극(44)에 대하여 자기 정합적으로 형성한다. 이 때의 불순물 이온의 주입 에너지는, 예를 들면 40keV 정도, 도즈량은, 예를 들면 2×1015㎝-2 정도이다. 그 후, 예를 들면 950℃ 정도의 온도에서 60초의 열 처리를 실시함으로써, 이온 주입한 n형 불순물을 활성화함으로써, 소스/드레인 영역(45)을 형성한다.
다음으로, 도 43에 도시하는 바와 같이, 반도체 기판(41)의 주면 위에 층간 절연막(46)을 CVD법에 의해 형성한다. 계속해서 층간 절연막(46)에 컨택트 홀(47) 을 형성한 후, 컨택트 홀(47) 내에 플러그(48)를 형성한다. 그 후, 층간 절연막(46) 위에, 예를 들면 텅스텐, 알루미늄 또는 구리 등으로 이루어지는 제1층 배선 M1을 형성함으로써, 메모리 셀 MC4b가 대략 완성된다. 이 이후에는, 통상의 반도체 장치의 제조 공정을 거쳐, 반도체 장치를 제조한다.
상기 도 41에 도시한 각 전압의 인가 조건에서, 메모리 셀 MC4b에 대하여, SSI 방식에 의한 기입 및 BTBT 방식에 의한 소거를 행한 바, 메모리 셀 MC4a와 마찬가지로, 메모리 셀 MC4b의 임계값 전압의 변동을, 전하 축적층과 소스/드레인 영역의 오버랩량이 40㎚보다도 큰 메모리 셀의 임계값 전압의 변동보다도 작게 억제할 수 있었다.
이와 같이, 본 실시 형태 4에 따르면, 게이트 전극(44)과 반도체 기판(1) 사이에 개재하는 전하 축적층 CSL1, CSL2를, 게이트 전극(44)의 게이트 길이 또는 전하 축적층 CSL1, CSL2의 상하에 위치하는 절연막(43b, 43t)보다도 짧게 형성하거나, 또는 게이트 전극(44)의 측벽에, 예를 들면 20∼40㎚ 정도의 스페이서 길이를 갖는 사이드 월(49)을 형성하고, 전하 축적층 CSL1, CSL2와 소스 영역 Srm의 오버랩량을 40㎚ 미만(바람직한 범위로서는 10∼30㎚)으로 함으로써, 기입 상태에서 메모리 셀 MC4a, MC4b를 고온 유지한 경우의 임계값 전압의 변동량 및 소거 상태에서 메모리 셀 MC4a, MC4b를 실온 유지한 경우의 임계값 전압의 변동량을 작게 할 수 있다. 이에 의해, NROM 메모리 셀 MC4a, MC4b의 데이터 유지 특성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명은, 질화막과 같은 절연막에 전하를 저장하는 불휘발성 메모리 셀을 갖는 반도체 기억 장치에 적용할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀을 이용한 어레이 구성도.
도 2는 본 발명의 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀을 도시하는 평면 레이아웃도.
도 3은 본 발명의 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀의 채널을 메모리 게이트 전극에 대하여 교차하는 방향을 따라서 절단한 메모리 셀의 주요부 단면도.
도 4는 본 발명의 실시 형태 1에 따른 기입, 소거 및 판독 시에서의 스플리트 게이트형 MONOS 메모리 셀의 각 부위에의 전압의 인가 조건의 일례를 통합한 표.
도 5는 본 발명의 실시 형태 1에 따른 기입 방법을 설명하기 위한 스플리트 게이트형 MONOS 메모리 셀의 주요부 단면도.
도 6은 본 발명의 실시 형태 1에 따른 소거 방법을 설명하기 위한 스플리트 게이트형 MONOS 메모리 셀의 주요부 단면도.
도 7은 본 발명의 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀의 일부를 확대한 주요부 단면도.
도 8은 본 발명의 실시 형태 1에 따른 10K회 재기입한 후의 기입 상태에서의 스플리트 게이트형 MONOS 메모리 셀의 고온 유지 특성을 도시하는 그래프도.
도 9는 본 발명의 실시 형태 1에 따른 10K회 재기입한 후의 스플리트 게이트형 MONOS 메모리 셀의 실온 소거 특성을 도시하는 그래프도.
도 10은 본 발명의 실시 형태 1에 따른 스플리트 게이트형 MONOS 메모리 셀의 제조 공정 중의 주요부 단면도.
도 11은 도 10에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 12는 도 11에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 13은 도 12에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 14는 도 13에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소 의 주요부 단면도.
도 15는 도 14에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 16은 도 15에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 17은 본 발명의 실시 형태 1에 따른 전하 축적층의 에칭량과 에칭 시간의 관계를 도시하는 그래프도.
도 18은 도 16에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 19는 도 18에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 20은 도 19에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 21은 도 20에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 22는 도 21에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 23은 도 22에 후속하는 메모리 셀의 제조 공정 중의 도 10과 동일한 개소의 주요부 단면도.
도 24는 본 발명의 실시 형태 2에 따른 스플리트 게이트형 MONOS 메모리 셀 의 제조 공정 중의 주요부 단면도.
도 25는 도 24에 후속하는 메모리 셀의 제조 공정 중의 도 24와 동일한 개소의 주요부 단면도.
도 26은 도 25에 후속하는 메모리 셀의 제조 공정 중의 도 24와 동일한 개소의 주요부 단면도.
도 27은 도 26에 후속하는 메모리 셀의 제조 공정 중의 도 24와 동일한 개소의 주요부 단면도.
도 28은 도 27에 후속하는 메모리 셀의 제조 공정 중의 도 24와 동일한 개소의 주요부 단면도.
도 29는 도 28에 후속하는 메모리 셀의 제조 공정 중의 도 24와 동일한 개소의 주요부 단면도.
도 30은 본 발명의 실시 형태 2에 따른 10K회 재기입 후의 기입 상태에서의 메모리 셀의 고온 유지 특성을 도시하는 그래프도.
도 31은 본 발명의 실시 형태 3에 따른 스플리트 게이트형 MONOS 메모리 셀의 제1 예의 제조 공정 중의 주요부 단면도.
도 32는 도 31에 후속하는 메모리 셀의 제조 공정 중의 도 31과 같은 개소의 주요부 단면도.
도 33은 본 발명의 실시 형태 3에 따른 스플리트 게이트형 MONOS 메모리 셀의 제2 예의 제조 공정 중의 주요부 단면도.
도 34는 도 33에 후속하는 메모리 셀의 제조 공정 중의 도 33과 동일한 개소 의 주요부 단면도.
도 35는 본 발명의 실시 형태 3에 따른 10K회 재기입한 후의 소거 상태에서의 메모리 셀의 실온 유지 특성을 도시하는 그래프도.
도 36은 본 발명의 실시 형태 4에 따른 NROM 메모리 셀의 제1 예의 제조 공정 중의 주요부 단면도.
도 37은 도 36에 후속하는 메모리 셀의 제조 공정 중의 도 36과 동일한 개소의 주요부 단면도.
도 38은 도 37에 후속하는 메모리 셀의 제조 공정 중의 도 36과 동일한 개소의 주요부 단면도.
도 39는 도 38에 후속하는 메모리 셀의 제조 공정 중의 도 36과 동일한 개소의 주요부 단면도.
도 40은 도 39에 후속하는 메모리 셀의 제조 공정 중의 도 36과 동일한 개소의 주요부 단면도.
도 41은 본 발명의 실시 형태 4에 따른 기입, 소거 및 판독 시에서의 NR0M 메모리 셀의 각 부위에의 전압의 인가 조건의 일례를 통합한 표.
도 42는 본 발명의 실시 형태 4에 따른 NROM 메모리 셀의 제2 예의 제조 공정 중의 주요부 단면도.
도 43은 도 42에 후속하는 메모리 셀의 제조 공정 중의 도 42와 동일한 개소의 주요부 단면도.
도 44는 기입을 SSI 방식, 소거를 BTBT 방식으로 행하고, 10K회 재기입한 후 의 기입 상태에서의 메모리 셀의 고온 유지 특성의 일례를 도시하는 그래프도.
도 45는 각각의 유지 전압을 메모리 게이트 전극에 인가하여 1시간 고온 유지한 후의 임계값 전압의 변동량을, 0V의 유지 전압을 메모리 게이트 전극에 인가하여 1시간 유지한 후의 임계값 전압의 변동량의 상대비로 도시하는 그래프도.
도 46은 기입을 SSI 방식, 소거를 BTBT 방식으로 행하고, 10K회 재기입한 후의 소거 상태에서의 메모리 셀의 실온 유지 특성의 일례를 도시하는 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2ad, 2as, 2b : 반도체 영역
3 : 실리사이드층
4 : 게이트 절연막
5 : 반도체 영역
6b, 6t : 절연막
7 : 반도체 영역
8 : 사이드 월
8a : 제2 도체막
9 : 사이드 월
10 : 코발트 실리사이드층
11 : 층간 절연막
11a : 질화 실리콘막
11b : 산화 실리콘막
21 :절연막
22 : 사이드 월
41 : 반도체 기판
42 : p웰
43b, 43t : 절연막
44 : 게이트 전극
45 : 소스/드레인 영역
46 : 층간 절연막
47 : 컨택트 홀
48 : 플러그
49 : 사이드 월
BL1, BL2 : 비트선
CG : 선택 게이트 전극
CG1, CG2, CG3, CG4 : 워드선
CNT : 컨택트 홀
CSL, CSL1, CSL2 : 전하 축적층
Drm : 드레인 영역
MC : 단위 메모리 셀
MC1, MC2, MC3a, MC3b, MC4a, MC4b : 메모리 셀
MG : 메모리 게이트 전극
MG1, MG2 : 워드선
NW : 매립 n웰
PLG : 플러그
PW : p웰
Qnc : 선택용 nMIS
Qnm : 메모리용 nMIS
SGI : 소자 분리부
SL1, SL2 : 소스선
Srm : 소스 영역

Claims (20)

  1. 반도체 기판의 주면에 형성된 절연막과,
    상기 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한쪽 측면의 아래의 상기 반도체 기판에 형성된 소스 영역을 구비하는 전계 효과형 트랜지스터를 갖는 불휘발성 반도체 장치로서,
    상기 절연막은 전하를 축적하는 기능을 갖는 전하 축적층을 포함하고, 상기 게이트 전극의 게이트 길이 방향에서의 상기 전하 축적층의 길이는 상기 게이트 길이보다도 짧고, 상기 전하 축적층과 상기 소스 영역의 오버랩량이 40㎚ 미만인 것을 특징으로 하는 불휘발성 반도체 장치.
  2. 제1항에 있어서,
    상기 전하 축적층과 상기 소스 영역의 상기 오버랩량은 10∼30㎚인 것을 특징으로 하는 불휘발성 반도체 장치.
  3. 제1항에 있어서,
    상기 전계 효과형 트랜지스터의 실효 채널 길이가 30㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 장치.
  4. 제1항에 있어서,
    상기 전계 효과형 트랜지스터의 실효 채널 길이가 20㎚ 이하인 것을 특징으 로 하는 불휘발성 반도체 장치.
  5. 제1항에 있어서,
    전자를 상기 전하 축적층에 주입함으로써, 상기 전계 효과형 트랜지스터의 임계값 전압을 상승시키고, 밴드간 터널링 현상에 의해 발생한 정공을 상기 전하 축적층에 주입함으로써, 상기 전계 효과형 트랜지스터의 임계값 전압을 저하시키는 것을 특징으로 하는 불휘발성 반도체 장치.
  6. 제1항에 있어서,
    상기 전하 축적층은 질화 실리콘막, 또는 질화 실리콘막 위에 산소를 포함한 질화 실리콘막을 퇴적한 적층막인 것을 특징으로 하는 불휘발성 반도체 장치.
  7. 제1항에 있어서,
    상기 절연막은 하층 절연막, 상기 전하 축적층 및 상층 절연막으로 구성되는 적층막이고, 상기 하층 및 상층 절연막과 상기 전하 축적층은 서로 재질이 다른 절연체인 것을 특징으로 하는 불휘발성 반도체 장치.
  8. 제7항에 있어서,
    상기 하층 절연막의 두께는 1∼10㎚, 상기 전하 축적층의 두께는 5∼20㎚, 상기 상층 절연막의 두께는 5∼15㎚인 것을 특징으로 하는 불휘발성 반도체 장치.
  9. 제7항에 있어서,
    상기 하층 및 상층 절연막은 산화 실리콘막, 상기 전하 축적층은 질화 실리콘막, 또는 질화 실리콘막 위에 산소를 포함한 질화 실리콘막을 퇴적한 적층막인 것을 특징으로 하는 불휘발성 반도체 장치.
  10. 제7항에 있어서,
    상기 전하 축적층은, 상기 하층 및 상층 절연막보다도 이산적인 트랩 준위를 많이 갖는 것을 특징으로 하는 불휘발성 반도체 장치.
  11. (a) 반도체 기판의 주면에 하층 절연막, 전하를 축적하는 기능을 갖는 전하 축적층 및 상층 절연막을 순차적으로 형성하는 공정과,
    (b) 상기 상층 절연막 위에 게이트 전극을 형성하는 공정과,
    (c) 상기 게이트 전극의 측면으로부터 상기 전하 축적층을 소정량 에칭하는 공정과,
    (d) 상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 불순물을 이온 주입하고, 상기 게이트 전극의 한쪽 측면의 아래의 상기 반도체 기판에 불순물 영역을 형성하는 공정과,
    (e) 상기 반도체 기판에 대하여 열 처리를 실시함으로써, 상기 불순물 영역을 활성화하여 소스 영역을 형성하는 공정을 포함하여 형성되는 전계 효과형 트랜지스터를 갖는 불휘발성 반도체 장치의 제조 방법으로서,
    상기 전하 축적층과 상기 소스 영역의 오버랩량이 40㎚ 미만인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (c) 공정에서의 상기 전하 축적층의 에칭량은 20∼40㎚인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  13. (a) 반도체 기판의 주면에 하층 절연막, 전하를 축적하는 기능을 갖는 전하 축적층 및 상층 절연막을 순차적으로 형성하는 공정과,
    (b) 상기 상층 절연막 위에 게이트 전극을 형성하는 공정과,
    (c) 상기 게이트 전극의 측벽에 사이드 월을 형성하는 공정과,
    (d) 상기 게이트 전극 및 상기 사이드 월을 마스크로 하여 상기 반도체 기판에 불순물을 이온 주입하고, 상기 게이트 전극의 한쪽 측면의 아래의 상기 반도체 기판에 불순물 영역을 형성하는 공정과,
    (e) 상기 반도체 기판에 대하여 열 처리를 실시함으로써, 상기 불순물 영역을 활성화하여, 소스 영역을 형성하는 공정을 포함하여 형성되는 전계 효과형 트랜지스터를 갖는 불휘발성 반도체 장치의 제조 방법으로서,
    상기 전하 축적층과 상기 소스 영역의 오버랩량이 40㎚ 미만인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (c) 공정에서의 상기 사이드 월의 스페이서 길이는 20∼40㎚인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 전하 축적층과 상기 소스 영역의 상기 오버랩량은 10∼30㎚인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 전계 효과형 트랜지스터의 실효 채널 길이가 30㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 전계 효과형 트랜지스터의 실효 채널 길이가 20㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 하층 절연막의 두께는 1∼10㎚, 상기 전하 축적층의 두께는 5∼20㎚, 상기 상층 절연막의 두께는 5∼15㎚인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  19. 제11항에 있어서,
    상기 하층 및 상층 절연막은 산화 실리콘막, 상기 전하 축적층은 질화 실리콘막, 또는 질화 실리콘막 위에 산소를 포함한 질화 실리콘막을 퇴적한 적층막인 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  20. 제11항에 있어서,
    상기 전하 축적층은 상기 하층 및 상층 절연막보다도 이산적인 트랩 준위를 많이 갖는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
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