JP2009054687A - 不揮発性半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】メモリゲート電極MGと半導体基板1との間に介在する電荷蓄積層CSLをメモリゲート電極MGのゲート長または絶縁膜6t,6bの長さよりも短く形成して、電荷蓄積層CSLとソース領域Srmとのオーバーラップ量(Lono)を40nm未満とする。これにより、書込み状態では、書き換えを繰り返すことによって生じるソース領域Srm上の電荷蓄積層CSLに蓄積される正孔が少なくなり、電荷蓄積層CSL中に局在する電子と正孔との横方向の移動が少なくなるので、高温保持した場合のしきい値電圧の変動を小さくすることができる。また、実効チャネル長を30nm以下にすると、しきい値電圧を決定する見かけ上の正孔が少なくなり、電荷蓄積層CSL中での電子と正孔との結合が少なくなるので、室温保持した場合のしきい値電圧の変動を小さくすることができる。
【選択図】図7
Description
本実施の形態1によるスプリットゲート型MONOSメモリセルの構造の一例を図1〜図3を用いて説明する。図1はスプリットゲート型MONOSメモリセルを用いたアレー構成図、図2はスプリットゲート型MONOSメモリセル示す平面レイアウト図、図3はチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図である。
本実施の形態2では、電荷蓄積層とソース領域とのオーバーラップ量を制御することのできる前述した実施の形態1とは異なる構造を有するスプリットゲート型MONOSメモリセルの一例を説明する。本実施の形態2によるスプリットゲート型MONOSメモリセルの製造方法を図24〜図30を用いて説明する。図24〜図29は半導体装置の製造工程中にけるメモリセルの要部断面図、図30は10K回書き換えた後の書き込み状態におけるメモリセルの高温保持特性を示すグラフ図である。本実施の形態2であるスプリットゲート型MONOSメモリセルのアレー構成および動作条件は、前述した実施の形態1と同一である。なお、選択用nMIS(Qnc)の選択ゲート電極CGおよびメモリ用nMIS(Qnm)のメモリゲート電極MGを形成するまでの製造過程は、前述した実施の形態1のメモリセルMC1(前記図15)の製造過程と同様であるため、その説明を省略する。
本実施の形態3では、メモリ用nMISのメモリゲート電極の実効チャネル長を調整することにより消去状態における室温保持特性を向上することのできるスプリットゲート型MONOSメモリセルの一例を図31〜図35を用いて説明する。図31および図32は本実施の形態3によるスプリットゲート型MONOSメモリセルの第1例の要部断面図、図33および図34は本実施の形態3によるスプリットゲート型MONOSメモリセルの第2例の要部断面図、図35は10K回書き換えた後の消去状態におけるメモリセルの室温保持特性を示すグラフ図である。本実施の形態3であるスプリットゲート型MONOSメモリセルのアレー構成および動作条件は、前述した実施の形態1と同一である。
本実施の形態4によるNROMメモリセルの構造の一例を図36〜図43を用いて説明する。NROMメモリセルにおいても、スプリットゲート型MONOSメモリセルと同様に、書込み状態にした高温保持特性においては、メモリセルのしきい値電圧が保持時間の経過と共に徐々に減少し、消去状態にした室温保持特性においては、メモリセルのしきい値電圧が保持時間の経過と共に徐々に増加するという課題がある。本実施の形態4では、前述した実施の形態1,2のスプリットゲート型MONOSメモリセルにおいて説明した電荷蓄積層とソース領域とのオーバーラップ量の制御方法をNROMメモリセルに適用した。図36〜図40は本実施の形態4によるNROMメモリセルの第1例の要部断面図、図41は書込み、消去および読み出し時におけるメモリセルの各部位への電圧の印加条件の一例をまとめた表、図42および図43は本実施の形態4によるNROMメモリセルの第2例の要部断面図である。
2ad,2as,2b 半導体領域
3 シリサイド層
4 ゲート絶縁膜
5 半導体領域
6b,6t 絶縁膜
7 半導体領域
8 サイドウォール
8a 第2導体膜
9 サイドウォール
10 コバルトシリサイド層
11 層間絶縁膜
11a 窒化シリコン膜
11b 酸化シリコン膜
21 絶縁膜
22 サイドウォール
41 半導体基板
42 pウェル
43b,43t 絶縁膜
44 ゲート電極
45 ソース・ドレイン領域
46 層間絶縁膜
47 コンタクトホール
48 プラグ
49 サイドウォール
BL1,BL2 ビット線
CG 選択ゲート電極
CG1,CG2,CG3,CG4 ワード線
CNT コンタクトホール
CSL,CSL1,CSL2 電荷蓄積層
Drm ドレイン領域
MC 単位メモリセル
MC1,MC2,MC3a,MC3b,MC4a,MC4b メモリセル
MG メモリゲート電極
MG1,MG2 ワード線
NW 埋め込みnウェル
PLG プラグ
PW pウェル
Qnc 選択用nMIS
Qnm メモリ用nMIS
SGI 素子分離部
SL1,SL2 ソース線
Srm ソース領域
Claims (20)
- 半導体基板の主面に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の片側側面の下の前記半導体基板に形成されたソース領域とを備える電界効果型トランジスタを有する不揮発性半導体装置であって、
前記絶縁膜は電荷を蓄積する機能を有する電荷蓄積層を含み、前記電荷蓄積層と前記ソース領域とのオーバーラップ量が40nm未満であることを特徴とする不揮発性半導体装置。 - 請求項1記載の不揮発性半導体装置において、前記電荷蓄積層と前記ソース領域との前記オーバーラップ量は10〜30nmであることを特徴とする不揮発性半導体装置。
- 請求項1記載の不揮発性半導体装置において、前記電界効果型トランジスタの実効チャネル長が30nm以下であることを特徴とする不揮発性半導体装置。
- 請求項1記載の不揮発性半導体装置において、前記電界効果型トランジスタの実効チャネル長が20nm以下であることを特徴とする不揮発性半導体装置。
- 請求項1記載の不揮発性半導体装置において、電子を前記電荷蓄積層に注入することにより、前記電界効果型トランジスタのしきい値電圧を上昇させ、バンド間トンネリング現象により発生した正孔を前記電荷蓄積層に注入することにより、前記電界効果型トランジスタのしきい値電圧を低下させることを特徴とする不揮発性半導体装置。
- 請求項1記載の不揮発性半導体装置において、前記電荷蓄積層は窒化シリコン膜、または窒化シリコン膜の上に酸素を含んだ窒化シリコン膜を堆積した積層膜であることを特徴とする不揮発性半導体装置。
- 請求項1記載の不揮発性半導体装置において、前記絶縁膜は下層絶縁膜、前記電荷蓄積層および上層絶縁膜から構成される積層膜であり、前記下層および上層絶縁膜と前記電荷蓄積層とは互いに材質の異なる絶縁体であることを特徴とする不揮発性半導体装置。
- 請求項7記載の不揮発性半導体装置において、前記下層絶縁膜の厚さは1〜10nm、前記電荷蓄積層の厚さは5〜20nm、前記上層絶縁膜の厚さは5〜15nmであることを特徴とする不揮発性半導体装置。
- 請求項7記載の不揮発性半導体装置において、前記下層および上層絶縁膜は酸化シリコン膜、前記電荷蓄積層は窒化シリコン膜、または窒化シリコン膜の上に酸素を含んだ窒化シリコン膜を堆積した積層膜であることを特徴とする不揮発性半導体装置。
- 請求項7記載の不揮発性半導体装置において、前記電荷蓄積層は、前記下層および上層絶縁膜よりも離散的なトラップ準位を多く有することを特徴とする不揮発性半導体装置。
- (a)半導体基板の主面に下層絶縁膜、電荷を蓄積する機能を有する電荷蓄積層および上層絶縁膜を順次形成する工程と、
(b)前記上層絶縁膜の上にゲート電極を形成する工程と、
(c)前記ゲート電極の側面から前記電荷蓄積層を所定量エッチングする工程と、
(d)前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入し、前記ゲート電極の片側側面の下の前記半導体基板に不純物領域を形成する工程と、
(e)前記半導体基板に対して熱処理を施すことにより、前記不純物領域を活性化してソース領域を形成する工程とを含む不揮発性半導体装置の製造方法であって、
前記電荷蓄積層と前記ソース領域とのオーバーラップ量が40nm未満であることを特徴とする不揮発性半導体装置の製造方法。 - 請求項11記載の不揮発性半導体装置の製造方法において、前記(c)工程における前記電荷蓄積層のエッチング量は20〜40nmであることを特徴とする不揮発性半導体装置の製造方法。
- (a)半導体基板の主面に下層絶縁膜、電荷を蓄積する機能を有する電荷蓄積層および上層絶縁膜を順次形成する工程と、
(b)前記上層絶縁膜の上にゲート電極を形成する工程と、
(c)前記ゲート電極の側壁にサイドウォールを形成する工程と、
(d)前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板に不純物をイオン注入し、前記ゲート電極の片側側面の下の前記半導体基板に不純物領域を形成する工程と、
(e)前記半導体基板に対して熱処理を施すことにより、前記不純物領域を活性化して、ソース領域を形成する工程とを含む不揮発性半導体装置の製造方法であって、
前記電荷蓄積層と前記ソース領域とのオーバーラップ量が40nm未満であることを特徴とする不揮発性半導体装置の製造方法。 - 請求項13記載の不揮発性半導体装置の製造方法において、前記(c)工程における前記サイドウォールのスペーサ長は20〜40nmであることを特徴とする不揮発性半導体装置の製造方法。
- 請求項11または13記載の不揮発性半導体装置の製造方法において、前記電荷蓄積層と前記ソース領域との前記オーバーラップ量は10〜30nmであることを特徴とする不揮発性半導体装置の製造方法。
- 請求項11または13記載の不揮発性半導体装置の製造方法において、前記電界効果型トランジスタの実効チャネル長が30nm以下であることを特徴とする不揮発性半導体装置の製造方法。
- 請求項11または13記載の不揮発性半導体装置の製造方法において、前記電界効果型トランジスタの実効チャネル長が20nm以下であることを特徴とする不揮発性半導体装置の製造方法。
- 請求項11または13記載の不揮発性半導体装置の製造方法において、前記下層絶縁膜の厚さは1〜10nm、前記電荷蓄積層の厚さは5〜20nm、前記上層絶縁膜の厚さは5〜15nmであることを特徴とする不揮発性半導体装置の製造方法。
- 請求項11または13記載の不揮発性半導体装置の製造方法において、前記下層および上層絶縁膜は酸化シリコン膜、前記電荷蓄積層は窒化シリコン膜、または窒化シリコン膜の上に酸素を含んだ窒化シリコン膜を堆積した積層膜であることを特徴とする不揮発性半導体装置の製造方法。
- 請求項11または13記載の不揮発性半導体装置の製造方法において、前記電荷蓄積層は前記下層および上層絶縁膜よりも離散的なトラップ準位を多く有することを特徴とする不揮発性半導体装置の製造方法。
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