JP2006278987A - 不揮発性記憶素子およびその製造方法 - Google Patents

不揮発性記憶素子およびその製造方法 Download PDF

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Abstract

【課題】 ２ビット／セルのメモリ素子において、素子サイズの縮小および信頼性の向上を図る。
【解決手段】 不揮発性記憶素子１００は、シリコン基板１０２と、シリコン基板１０２上に、第１の下層シリコン酸化膜１０８ａ、第１のシリコン窒化膜１１０ａ、および第１の上層シリコン酸化膜１１２ａがこの順で設けられた第１のメモリ領域１０６ａと、第２の下層シリコン酸化膜１０８ｂ、第２のシリコン窒化膜１１０ｂ、および第２の上層シリコン酸化膜１１２ｂがこの順で設けられた第２のメモリ領域１０６ｂと、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂ上にそれぞれ配置された第１のコントロールゲート１１４および第２のコントロールゲート１１６と、を含み、シリコン窒化膜１１０は、基板面内方向に水平に設けられた構成を有する。
【選択図】 図１

Description

本発明は、コントロールゲートを備える不揮発性記憶素子およびその製造方法に関する。
特許文献１には、従来のツインＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）メモリセルの構造が開示されている。ツインＭＯＮＯＳメモリセルは、１つのワードゲートおよびその両側に形成された２つのコントロールゲート、その下に形成された２つの窒化物記憶部位、およびその下に形成された２つの拡散領域を含む。このような構成のメモリセルでは、一つのセルに二つのデータ保存領域を形成することができ、２ビット／セルが実現される。
しかし、従来、このようなツインＭＯＮＯＳメモリセルは、２つのコントロールゲートの間にワードゲートが形成されている。また、ワードゲートの側壁に、データ保存領域を構成するたとえばＯＮＯ膜が形成されている。そのため、ワードゲートの幅とＯＮＯ膜の膜厚の分だけメモリセルの構造が大きくなり、微細化に限界があった。
特許文献２には、ワードゲートを含まない構成の不揮発性メモリ素子が開示されている。図２０は、特許文献２に記載のセルの構成を示す断面図である。ここで、ＥＥＰＲＯＭ（Electrically Eraseable and Programable Memory）素子は、半導体基板６０と、相互向かい合うように第１および第２チャネル領域８３、８４上に各々形成された第１および第２導電性ゲート７１、７２と、第１および第２導電性ゲート７１、７２下部ならびにそれらの間の基板６０上に各々形成された第１および第２絶縁膜（ＯＮＯ膜）７０、６５と、第１および第２導電性ゲート７１、７２とオーバーラップされて基板６０上に形成されて、それらの間の基板６０の空間に第１および第２チャネル領域８３、８４を限定する第２導電型の第１および第２接合領域８１、８２とを含む。この構成の不揮発性メモリ素子は、１対のビットライン間に２個のメモリセルが連結接続されて１つの単位セルを構成しているので、各単位セルは各メモリセルに１ビットずつ、２ビットのデータを貯蔵するようになる。
特開２００２−２３０９８８号公報 特開２００３−１７６００号公報
特許文献２に記載の不揮発性メモリ素子は、以下のように形成される。まず、半導体基板上にパッド酸化膜および厚い窒化膜を順次形成する。ついで、窒化膜およびパッド酸化膜をフォトエッチング方法でパターニングして基板の所定部分が露出されるようにウィンドウを形成する。その後、ウィンドウを含んだ窒化膜上に酸化膜、窒化膜、および酸化膜を順次形成し、その上にポリシリコン膜を蒸着する。その後、ポリシリコン膜、酸化膜、窒化膜、および酸化膜をエッチバックしてウィンドウ内の窒化膜の側壁にスペーサ状の第１導電性ゲート、および酸化膜、窒化膜、および酸化膜からなるＯＮＯ膜を形成する。この後、窒化膜およびパッド酸化膜を除去する。これにより、図２０に示した第１導電性ゲート７１、および第１絶縁膜（ＯＮＯ膜）７０が形成される。
つづいて、基板全面に酸化膜、窒化膜、および酸化膜を順次蒸着し、その上にポリシリコン膜を蒸着する。その後、ポリシリコン膜、酸化膜、窒化膜および酸化膜をエッチバックする。これにより、最初に形成していた第１導電性ゲート７１と向かい合うように第２導電性ゲート７２および第２絶縁膜（ＯＮＯ膜）６５が形成される。
特許文献２に記載の不揮発性メモリ素子は、以上のような製造手順で形成されるため、必然的に、各ＯＮＯ膜が、導電性ゲート底部から、２つの導電性ゲートの間の側壁にわたって連続的に形成される。従って、２つの導電性ゲートの間には、２つのＯＮＯ膜が配置されることになる。そのため、２つの導電性ゲート間を２つのＯＮＯ膜の距離以上に縮めることができず、不揮発性メモリ素子の微細化に制限がある。
また、ＯＮＯ膜中の電子捕獲膜である窒化膜が導電性ゲートの底部から側壁にわたって形成されるため、窒化膜内に捕獲した電子が窒化膜内で分散してしまい、電子密度が希薄になり、保持特性が劣化するというおそれもある。
さらに、各単位セルの導電性ゲートを一つずつ形成しなければならないため、製造手順が複雑で工程数が多くなるという問題もある。さらに、２つの導電性ゲートの下方に形成された２つのＯＮＯ膜が、別工程で製造されるため、これらの膜の特性のばらつきが生じるという課題もあった。
本発明によれば、半導体基板と、前記半導体基板上に、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられたメモリ領域と、前記メモリ領域上に隣接配置された第１のコントロールゲートおよび第２のコントロールゲートと、を含み、前記電子捕獲膜は、基板面内方向に水平に設けられたことを特徴とする不揮発性記憶素子が提供される。
ここで、電子捕獲膜は、基板面内方向に水平な方向にのみ延在するように形成される。これにより、電子捕獲膜に捕獲した電子の分散を抑えることができ、不揮発性記憶素子の保持特性を良好に保つことができる。
また、電子捕獲膜としてＯＮＯ膜を用いた場合、窒化膜に捕獲した電子の漏れ出しを防いで保持特性を保つためには、窒化膜およびこの窒化膜を完全に包み込むように形成される酸化膜が、それぞれある程度の膜厚を有することが必要になる。そのため、特許文献２に記載の不揮発性メモリ素子のように、２つのコントロールゲート（導電性ゲート）の間に２つのＯＮＯ膜が形成された構成とすると、２つのコントロールゲートは、２つのＯＮＯ膜の合計膜厚以上の間隔を隔てて配置されることになる。そのため、不揮発性メモリ素子の微細化に限界があった。
さらに、本発明者の検討により、２つのコントロールゲートの間隔が広くなると、読み出し電流が低下するという課題も生じることが明らかになった。
本発明によれば、電子捕獲膜が基板面内に水平に設けられ、２つのコントロールゲート間に電子捕獲膜が形成されないので、２つのコントロールゲート間の間隔を小さくすることができ、不揮発性記憶素子を微細化することができる。また、２つのコントロールゲート間の間隔を電子捕獲膜の膜厚にかかわらず、適宜自在に設定することができるので、不揮発性記憶素子の読み出し電流が適切な値となるように２つのコントロールゲートを配置することができる。
なお、本実施の形態における不揮発性記憶素子において、２つのコントロールゲートの間には、たとえばシリコン酸化膜、ＨＴＯ（high-temperature-oxide）膜、シリコン窒化膜、またはこれらを組み合わせた積層膜等の絶縁膜を配置することができる。これにより、２つのコントロールゲートを電気的に絶縁することができる。
本発明において、メモリ領域は様々な構成をとることができる。たとえば、メモリ領域は、電子捕獲膜をシリコン窒化膜により構成し、第１の絶縁膜および第２の絶縁膜をシリコン酸化膜等の絶縁膜により構成したいわゆるＯＮＯ膜により構成することができる。この場合でも、２つのコントロールゲートの間にメモリ領域として機能するＯＮＯ膜が形成されないため、２つのコントロールゲート間の距離を縮めて、不揮発性記憶素子を微細化することができる。
また、たとえば、メモリ領域は、電子捕獲膜を互いに離間して設けられた複数のドット状誘電体、ドット状半導体、またはドット状金属体等のドット状物質により構成し、第１の絶縁膜および第２の絶縁膜をシリコン酸化膜等の絶縁膜により構成することもできる。ドット状物質は、ナノ・スケールに構成することができ、球状、半球状、島状、または柱状の種々の形状とすることができる。ドット状物質がたとえば球状の場合、直径を約５〜１０ｎｍ程度とすることができる。ただし、ドット状物質の大きさはこれに限定されず、１つのコントロールゲート下のメモリ領域を２つ以上の領域に分割した構成であれば、どのような大きさであってもよい。ドット状物質は、たとえばＳｉ、Ｇｅ、またはＳｉ−Ｇｅ等を含む半導体、Ａｌや、Ｈｆ、Ｃｏ、Ｔｉ、およびＷ等の高融点金属等を含む金属体や金属酸化物とすることができる。ドット状物質は、Ａｌ、Ｈｆ、Ｃｏ、Ｔｉ、またはＷ等の金属原子またはクラスターをシリコン酸化膜中に分散させた構成とすることもできる。このように、電子捕獲膜をドット状に形成することにより、絶縁膜の一部が損傷した場合でも、電子の流出が最小限に抑制され、メモリ領域の長期信頼性が向上する。
また、電子捕獲膜は、ポリシリコンや金属材料により構成することもできる。ここで、金属材料は、たとえば、Ａｌや、Ｈｆ、Ｃｏ、Ｔｉ、およびＷ等の高融点金属等を含む金属体や金属酸化物とすることができる。電子捕獲膜に捕獲された電子は、書き込み・読み出し動作時に印加される電圧や捕獲電子自身が形成する自己電界によって電子捕獲膜内を移動し得る。そのため、データ保持特性を高めるためには、電子捕獲膜のチャネル方向の幅を制御して捕獲電子の空間密度の変動を抑える必要がある。本発明の不揮発性記憶素子において、電子捕獲膜は、コントロールゲートの側壁にまで延在して形成されないので、電子捕獲膜に捕獲した電子の分散を抑えることができる。そのため、電子捕獲膜を電子の移動度が高い金属材料により構成しても、捕獲電子は、電子捕獲膜とそれを取り囲んでいる絶縁膜との界面に形成されるエネルギー障壁の中に閉じ込められる。そのため、保持特性を良好に保つことができる。この原理は、電子捕獲膜となる材料が連続して形成された膜でも、分散配置されたドット状物質により構成された場合でも成り立つ。
本発明によれば、コントロールゲートを含む不揮発性記憶素子を製造する方法であって、 半導体基板上に、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられた積層膜を形成する工程と、ゲート長方向の断面において、前記積層膜上のコントロールゲート形成領域の両側に犠牲膜を形成する工程と、前記半導体基板全面に導電膜を形成する工程と、前記導電膜をエッチバックして、前記犠牲膜の側面に前記導電膜を残すことにより、前記コントロールゲート形成領域上で離間するとともに隣接配置された第１および第２のコントロールゲートを形成する工程と、前記犠牲膜を除去する工程と、を含むことを特徴とする不揮発性記憶素子の製造方法が提供される。
ここで、ゲート長方向の断面とは、ゲート長方向に平行な断面、すなわちゲート長方向に沿って切断した断面のことである。
本発明の製造方法によれば、導電膜をエッチバックすることにより、第１および第二のコントロールゲートが同一工程で形成される。そのため、製造手順を簡略化することができ、工程数も少なくすることができる。さらに、２つのコントロールゲートの下方に形成される積層膜が同一工程で形成されるので、これらのメモリ領域の特性のばらつきを低減することができる。また、製造工程を簡略化することもできる。さらに、２つのコントロールゲートがエッチバックにより形成されるので、不揮発性記憶素子の構造を微細化しても、位置合わせのずれ等の問題が生じることなく、製造安定性を良好に保つことができる。
本発明によれば、２ビット／セルのメモリ素子において、素子サイズの縮小および信頼性の向上を図ることができる。
次に、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
以下の実施の形態において、不揮発性記憶素子は、半導体基板と、半導体基板上に、第１の絶縁膜である第１のシリコン酸化膜、電子捕獲膜であるシリコン窒化膜、および第２の絶縁膜である第２のシリコン酸化膜がこの順で設けられたメモリ領域と、メモリ領域上に隣接配置された第１のコントロールゲートおよび第２のコントロールゲートと、を含み、シリコン窒化膜は、基板面内方向に水平に設けられた構成を有する。
（第一の実施の形態）
図１は、本実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。
不揮発性記憶素子１００は、シリコン基板１０２と、シリコン基板１０２の表面に離間して形成された不純物拡散領域１０３および不純物拡散領域１０４と、不純物拡散領域１０３と不純物拡散領域１０４との間のチャネル領域に隣接配置された第１のセル１１８
および第２のセル１２０とを含む。第１のセル１１８は、第１のメモリ領域１０６ａと第１のコントロールゲート１１４とが積層した構造を有する。第２のセル１２０は、第２のメモリ領域１０６ｂと第２のコントロールゲート１１６とが積層した構造を有する。
本実施の形態において、メモリ領域１０６は、下層シリコン酸化膜（第１の絶縁膜）と、シリコン窒化膜（電子捕獲膜）、および上層シリコン酸化膜（第２の絶縁膜）がこの順で設けられた積層膜により構成される。また、シリコン窒化膜は、第１のコントロールゲート１１４下方に形成された第１のシリコン窒化膜１１０ａ（第１の電子捕獲膜）と、第２のコントロールゲート１１６の下方に形成されるとともに第１のシリコン窒化膜１１０ａに離間して設けられた第２のシリコン窒化膜１１０ｂ（第２の電子捕獲膜）とにより構成される。メモリ領域１０６は、第１の下層シリコン酸化膜１０８ａ、第１のシリコン窒化膜１１０ａ、および第１の上層シリコン酸化膜１１２ａを含む第１のメモリ領域１０６ａと、第２の下層シリコン酸化膜１０８ｂ、第２のシリコン窒化膜１１０ｂ、および第２の上層シリコン酸化膜１１２ｂを含む第２のメモリ領域１０６ｂとにより構成される。第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂは、ゲート長方向の断面において、それぞれ第１のコントロールゲート１１４および第２のコントロールゲート１１６直下の領域内に両端部が位置している。
第１のコントロールゲート１１４および第２のコントロールゲート１１６は、たとえば多結晶シリコンにより構成することができる。第１のコントロールゲート１１４および第２のコントロールゲート１１６は、エッチバックにより形成される。第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、互いに対向する方向に向かって高さが低くなる湾曲状に形成される。第１のコントロールゲート１１４および第２のコントロールゲート１１６は、互いに対向する面において、滑らかな曲面をなしている。このような形状とすることにより、製造安定性に優れる素子構造が得られる。
また、図１では図示していないが、第１のセル１１８および第２のセル１２０は、後述する図４（ｆ）に示すように、ＨＴＯ（high temperature oxide）膜１３６により埋め込まれた構成とされる。不揮発性記憶素子１００において、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間を埋めるＨＴＯ膜等の絶縁膜が設けられる。
次に、本実施の形態における不揮発性記憶素子１００の動作を説明する。
不揮発性記憶素子１００において、第１のコントロールゲート１１４および第２のコントロールゲート１１６を独立に制御することによって、不揮発性記憶素子１００の各単位セルにおいて、一方のセルにデータを蓄積したり、そのセルのデータを読み出したりする際に、他方のセルのコントールゲートは、選択ゲートとして機能させることができる。この構成により、不揮発性記憶素子１００の各単位セルは、各コントロールゲート下に形成されたメモリ領域に１ビットずつのデータを蓄積することができ、合計２ビットのデータを蓄積することができる。
まず、第１のセル１１８の第１のメモリ領域１０６ａに電子を蓄積する場合の動作を説明する。このとき、第２のセル１２０は選択ゲートとして機能する。
（ｉ）書き込み
第１のセル１１８の第１のメモリ領域１０６ａの第１のシリコン窒化膜１１０ａに電子を注入することにより、書き込み動作がなされる。第１のコントロールゲート１１４下部のチャネル領域および第２のコントロールゲート１１６下部のチャネル領域が強反転状態となるように、第１のコントロールゲート１１４および第２のコントロールゲート１１６を独立制御する。第１のセル１１８の第１のメモリ領域１０６ａにデータを書き込む場合、第１のコントロールゲート１１４に高電圧を印加し、第２のコントロールゲート１１６には低電圧を印加する。また、不純物拡散領域１０３には高電圧を印加し、不純物拡散領域１０４およびシリコン基板１０２を接地する。データ書き込みに用いる電流の量は、第２のコントロールゲート１１６の電圧によって制御される。これにより、不純物拡散領域１０４から不純物拡散領域１０３の方向に電子が移動するが、第２のコントロールゲート１１６と第１のコントロールゲート１１４との境界でシリコン基板表面の電位が急上昇するため、第２のコントロールゲート１１６下部のチャネル領域から流れ込んだ電子は、急速に加速されて高エネルギー状態に励起され、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａに注入される。
（ｉｉ）消去
ＢＴＢＴ（band-to-band-tunneling）現象で発生したホールを用いてデータ消去が行われる。
不純物拡散領域１０３および不純物拡散領域１０４に、たとえば６Ｖ程度の正電圧を印加し、第１のコントロールゲート１１４および第２のコントロールゲート１１６にたとえば−１０Ｖ程度の負電圧を印加すると、第１のコントロールゲート１１４および第２のコントロールゲート１１６とｎ型の不純物拡散領域の重なり部分において、ｎ型の不純物拡散領域のＳｉ／ＳｉＯ２界面近傍が空乏化する。その結果、バンド構造が下向きに急激に曲がり、価電子帯の電子がバンドギャップを介して伝導帯にトンネルする。伝導帯にトンネルした電子は上記のｎ型の不純物拡散領域に印加された正電圧によって外部へ流出するが、価電子帯に発生したホールはｎ型の不純物拡散領域とｐ型のチャネル領域の空乏層内を走行し、空乏層内の強電界によって励起される。励起されたホールは、第１のコントロールゲート１１４および第２のコントロールゲート１１６に印加された負電圧、および第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂに蓄積された電子による自己電界に基づき第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂにそれぞれ注入される。ホールが第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂ内の蓄積電子に到達すると、ホールと蓄積電子とが結合して消滅し、データ消去が完了する。これにより、電子が蓄積されていたセルのデータが一括消去される。
（ｉｉｉ）読み出し
第１のコントロールゲート１１４下の第１のメモリ領域１０６ａに蓄積されたデータを読み出す場合、不純物拡散領域１０３を接地し、不純物拡散領域１０４に読み出し電圧を印加する。また、第１のコントロールゲート１１４および第２のコントロールゲート１１６には、それぞれ適切な電圧が印加される。第１のメモリ領域１０６ａに所望の量の電子が蓄積されていると、ソース接合近傍の表面電位が低下してソース接合障壁が高くなるため、電子はソース領域からチャネル領域へ流出できなくなる。一方、第１のメモリ領域１０６ａに電子が蓄積されていなければ、チャネル領域へ大量の電子が流出する。しかし、本実施の形態における不揮発性記憶素子１００において、ドレイン側の第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂが電子を蓄積していると、この蓄積電子によってドレイン側の表面電位は低下しているため、検出される読み出し電流の値は、第２のメモリ領域１０６ｂが電子を蓄積していない場合よりも低くなってしまう。そこで、読み出し動作時のドレインとなる不純物拡散領域１０４側の第２のコントロールゲート１１６には、この表面電位の低下分を相殺するために、ソース側の第１のコントロールゲート１１４よりも高い電圧を印加する。このような条件で、不純物拡散領域１０４から取り出される電流に基づき、第１のセル１１８のデータを検出することができる。
また、第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂに蓄積されたデータを読み出す場合、不純物拡散領域１０４を接地し、不純物拡散領域１０３に読み出し電圧を印加する。この場合も、第１のメモリ領域１０６ａからデータを読み出す場合と同様に、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａが電子を蓄積していると、検出される読み出し電流の値は第１のメモリ領域１０６ａが電子を蓄積していない場合よりも低くなってしまう。そこで、読み出し動作時のドレインとなる不純物拡散領域１０３側の第１のコントロールゲート１１４には、この表面電位の低下分を相殺するために、ソース側の第２のコントロールゲート１１６よりも高い電圧を印加する。
図２は、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａに電子を蓄積させた場合の、逆方向および順方向の電流値を示す図である。逆方向とは、不純物拡散領域１０４側で検出した電流値、順方向とは、不純物拡散領域１０３側で検出した電流値である。第１のコントロールゲート１１４下の第１のメモリ領域１０６ａに蓄積する電子の個数密度Ｄｅを０から１４（×１０１８ｃｍ−３）とした場合の結果を示す。ここで、第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂには電子が蓄積されていない。
図２（ａ）は、第１のコントロールゲート１１４に印加する電圧ＶＣＧ１と逆方向の電流値ＩＲＥＡＤとの関係を示す図である。逆方向の電流値を検出することにより、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａの電子蓄積状態（データ書き込み状態）を識別できる。
たとえば、第２のコントロールゲート１１６に印加する電圧をＶＣＧ２＝４Ｖ、不純物拡散領域１０４に印加する電圧をＶＤ＝１Ｖ、不純物拡散領域１０３の電圧をＶＳ＝０Ｖとして、第１のコントロールゲート１１４の読み出し電圧ＶＣＧ１を変化させて、流れる電流値ＩＲＥＡＤを測定する。
たとえば、第１のコントロールゲート１１４にデータ読み出し電圧ＶＣＧ１＝３Ｖを印加したとき、消去状態の読み出し電流（ＩＲＥＡＤ）は約１ｅ−５Ａ（約２０μＡ）であるのに対して、電子をＤｅ＝１０×１０１８ｃｍ−３まで書き込んだ場合、読み出し電流（ＩＲＥＡＤ）は約１／１００（約１ｅ−７Ａ（約０．０２μＡ））まで低下している。これにより、メモリ領域の状態を明確に判別することができる。
図２（ｂ）は、第２のコントロールゲート１１６に印加する電圧ＶＣＧ２と順方向の電流値ＩＲＥＡＤとの関係を示す図である。
第１のコントロールゲート１１４に印加する電圧をＶＣＧ１＝４Ｖ、不純物拡散領域１０３に印加する電圧をＶＳ＝１Ｖ、不純物拡散領域１０４の電圧をＶＤ＝０Ｖとして、第２のコントロールゲート１１６に印加する電圧ＶＣＧ２を変化させて、流れる電流値ＩＲＥＡＤを測定する。
たとえば、第２のコントロールゲート１１６に電圧ＶＣＧ２＝３Ｖを印加したとき、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａにおける電子の蓄積の有無、電子の個数密度にかかわらず、電流値はほぼ一定であった。
以上の結果から、２つのコントロールゲートの値を適切に設定することによって、２ビットの書き込み状態を明確に判別できることが示された。
次に、図１に示した不揮発性記憶素子１００の製造方法について図面を参照して説明する。図３および図４は、本実施の形態における不揮発性記憶素子１００の製造手順を示す工程断面図である。
本実施の形態における不揮発性記憶素子１００の製造方法は、シリコン基板１０２上に、下層シリコン酸化膜１０８、シリコン窒化膜１１０、および上層シリコン酸化膜１１２がこの順で設けられた積層膜を形成する工程と、ゲート長方向の断面において、積層膜上のコントロールゲート形成領域の両側にシリコン窒化膜１３２（犠牲膜）を形成する工程と（図３（ａ））、多結晶シリコン１３１をエッチバックしてシリコン窒化膜１３２の側面に多結晶シリコン１３１を残すことにより、コントロールゲート形成領域上で離間するとともに隣接配置された第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成する工程と（図３（ｂ））、シリコン窒化膜１３２を除去する工程と（図３（ｃ））、を含む。なお、シリコン窒化膜１３２（犠牲膜）を形成する工程は、積層膜の上全面にシリコン窒化膜１３２を形成する工程と、シリコン窒化膜１３２に、コントロールゲート形成領域となる開口部を形成する工程とを含む。具体的な処理を以下に説明する。
まず、シリコン基板１０２上に、下層シリコン酸化膜１０８（たとえば膜厚５ｎｍ）、シリコン窒化膜１１０（たとえば膜厚５ｎｍ）、上層シリコン酸化膜１１２（たとえば膜厚５ｎｍ）、および多結晶シリコン１３０（たとえば膜厚１０ｎｍ）を形成する。ここでは多結晶シリコン１３０を例として示すが、この層は非結晶シリコンとすることもできる。多結晶シリコン１３０は、下層シリコン酸化膜１０８、シリコン窒化膜１１０、および上層シリコン酸化膜１１２により構成される積層膜を形成した後、この積層膜上に連続的に形成することができる。これにより、上層シリコン酸化膜１１２が積層膜を保護することができ、積層膜の膜質を良好に保つことができる。つづいて、多結晶シリコン１３０の上にシリコン窒化膜１３２（たとえば膜厚１５０ｎｍ）を形成する。次いで、ドライエッチングにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成する領域のシリコン窒化膜１３２を除去する。ここで、幅Ｌは、たとえば、８０ｎｍとすることができる。（図３（ａ））。
つづいて、シリコン基板１０２上全面に多結晶シリコン１３１（たとえば膜厚３５ｎｍ）を形成する。ここで、多結晶シリコン１３１の膜厚は、シリコン窒化膜１３２に形成された開口部の幅Ｌの半分未満の厚さとすることができる。このような膜厚とすることにより、次の工程でエッチバックによりギャップ１３３を形成することができる。次いで、多結晶シリコン１３１をエッチバックして、２つの多結晶シリコン１３１の側壁の間にギャップ１３３を形成する。ここで、ゲート長方向の断面において、ギャップ１３３の幅ＬＧＡＰは、３０ｎｍ以下とすることが好ましい。本実施の形態において、Ｌ＝８０ｎｍとし、１つの多結晶シリコン膜１３１の厚さを３５ｎｍとすれば、幅ＬＧＡＰは、１０ｎｍになる。後述するように、ギャップ１３３の幅ＬＧＡＰは、読み出し電流値に影響を与える。本実施の形態における不揮発性記憶素子１００の製造方法によれば、２つのコントロールゲートをエッチバックにより形成することができ、ギャップ１３３の幅ＬＧＡＰを制御性よく形成することができる。
ここで、２つの多結晶シリコン１３１は、ゲート長方向の断面において、互いに対向する方向に向かって高さが低くなる湾曲状に形成される（図３（ｂ））。このような形状とすることにより、製造安定性に優れる素子構造が得られる。
つづいて、ウェットエッチングにより、シリコン窒化膜１３２を除去する（図３（ｃ））。次いで、露出した多結晶シリコン１３０をエッチバックして除去する。このとき、多結晶シリコン１３１の上面も同時に一部エッチバックされる（図４（ｄ））。
その後、多結晶シリコン１３１をマスクとして、エッチバックにより、上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８を選択的に除去する。これにより第１のセル１１８および第２のセル１２０が形成される（図４（ｅ））。
次に、厚さ２０ｎｍ程度のＨＴＯ膜を堆積してからエッチバックすることにより、多結晶シリコン１３１の側面にＨＴＯ膜の側壁を形成し、同時にギャップ１３３内にＨＴＯ膜を充填する。つづいて、イオン注入を行い、第１のセル１１８および第２のセル１２０の側方にそれぞれ不純物拡散領域１０３および不純物拡散領域１０４を形成する。次いで、第１のセル１１８および第２のセル１２０の上にＨＴＯ膜１３６を成膜する。
その後、ＨＴＯ膜１３６に、不純物拡散領域１０３および不純物拡散領域１０４にそれぞれ接続するコンタクトホールを形成した後、それらのコンタクトホール内に金属材料を埋め込み、金属配線１３７および金属配線１３８を形成する（図４（ｆ））。以上の手順により、本実施の形態における不揮発性記憶素子１００が形成される。
以上のように、本実施の形態における不揮発性記憶素子１００の製造方法によれば、多結晶シリコン１３１をエッチバックすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６が同一工程で形成される。そのため、製造手順を簡略化することができ、工程数も少なくすることができる。さらに、第１のコントロールゲート１１４および第２のコントロールゲート１１６の下方に形成される第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂが同一工程で形成されるので、これらの特性のばらつきを低減することができる。また、製造工程を簡略化することもできる。
次に、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間のギャップ１３３の幅ＬＧＡＰの値が読み出し電流に与える影響について、シミュレーション結果を用いて説明する。
図５は、ギャップ１３３の幅ＬＧＡＰが異なる場合の、第１のコントロールゲート１１４に印加する電圧ＶＣＧ１と書き込み電流または読み出し電流との関係を示す図である。ここで、第１のコントロールゲート１１４および第２のコントロールゲート１１６のゲート幅方向の断面におけるゲート幅を３００ｎｍとし、図３（ａ）に示した開口部の横幅Ｌを８０ｎｍに固定し、第１のコントロールゲート１１４および第２のコントロールゲート１１６のゲート長方向に平行な断面における横幅Ｌｃｇ（多結晶シリコン膜１３１の厚さ）を （Ｌ−ＬＧＡＰ）÷２とした。このような構成の不揮発性記憶素子１００において、ギャップ１３３の幅ＬＧＡＰ＝１０ｎｍ、２０ｎｍ、および３０ｎｍとした場合、Ｌｃｇはそれぞれ３５ｎｍ、３０ｎｍ、２５ｎｍと変化するが、セル全体のチャネル長は共通（８０ｎｍ固定）である。
図５（ａ）は、第１のコントロールゲート１１４に印加する電圧ＶＣＧ１と書き込み電流ＩＰＲＯＧとの関係を示す。ここで、第２のコントロールゲート１１６に印加する電圧ＶＣＧ２＝５．５Ｖ、不純物拡散領域１０３と不純物拡散領域１０４との電位差ＶＤＳ＝４．５Ｖとした。ギャップ１３３の幅ＬＧＡＰが異なっても、Ｉｐｒｏｇに顕著な差は生じなかった。
また、書き込み動作時において、リーク電流（電圧ＶＣＧ１＝０Ｖのとき）の電流値は、
ギャップ１３３の幅ＬＧＡＰが狭いと、わずかに上昇しているが、ほとんど差がなく、許容範囲内である。さらに、書き込み動作時に用いる電流は、第１のコントロールゲート１１４に印加する電圧ＶＣＧ１で制御可能なため、たとえば１×１ｅ−６Ａ程度の低電流で書き込みを行うことができる。
図５（ｂ）は、第１のコントロールゲート１１４に印加する電圧ＶＣＧ１と読み出し電流ＩＲＥＡＤとの関係を示す。ここで、第２のコントロールゲート１１６に印加する電圧ＶＣＧ２＝３．３Ｖ、不純物拡散領域１０３と不純物拡散領域１０４との電位差ＶＤＳ＝１．０Ｖとした。読み出し電流値は、ギャップ１３３の幅ＬＧＡＰが小さくなると飛躍的に向上することが示された。
図６は、図５に示したグラフに基づき算出した、ギャップ１３３の幅ＬＧＡＰと読み出し電流ＩＲＥＡＤとの関係を示す図である。たとえば、第１のコントロールゲート１１４に印加する電圧を３Ｖとした場合、ギャップ１３３の幅ＬＧＡＰが３０ｎｍのときの読み出し電流値は約１×１０−６Ａである。これよりもギャップ１３３の幅ＬＧＡＰが広くなると、読み出し電流値が大幅に低下してしまう。読み出し電流値が下がると、データの読み出しに時間がかかるという課題が生じる。そのため、不揮発性記憶素子１００において、読み出し電流値が大きくなるような構成とすることが好ましい。不揮発性記憶素子１００を高速読み出しが必要な製品に用いる場合、第１のコントロールゲート１１４に印加する電圧が３Ｖのときに、読み出し電流値が１×１０−６Ａ程度以上であることが望まれる。また、ギャップ１３３の幅ＬＧＡＰをさらに狭くすることにより、読み出し電流値が急激に上昇する。また、たとえば、第１のコントロールゲート１１４に印加する電圧を２．５Ｖとした場合、ギャップ１３３の幅ＬＧＡＰを２０ｎｍとすることにより、読み出し電流値が急激に上昇する。このような観点から、ギャップ１３３の幅ＬＧＡＰが、ギャップ１３３の幅ＬＧＡＰは、好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とすることができる。
図７は、図５および図６に示したような現象が生じるメカニズムを示す図である。図７（ａ）に示すように、第１のコントロールゲート１１４と第２のコントロールゲート１１６との中間点をゼロ（０）として、ゲート長方向の断面における距離ｘ（ｎｍ）とする。
図７（ｂ）は、第１のコントロールゲート１１４に印加する電圧をＶＣＧ１＝３．０Ｖ、第２のコントロールゲート１１６に印加する電圧をＶＣＧ２＝３．３Ｖ、不純物拡散領域１０３を接地して、不純物拡散領域１０３と不純物拡散領域１０４との電位差ＶＤＳ＝１．０Ｖとしたときの、チャネル方向の距離ｘと表面電位との関係を示す。ここで、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａおよび第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂのいずれにも電子は蓄積されていない。ギャップ１３３の幅ＬＧＡＰが小さい方が、ｘ＝ゼロ付近のギャップ１３３における電位の落ち込みが小さいことが示された。すなわち、第１のコントロールゲート１１４領域の表面の電位は、ＶＣＧ２の影響を受けるため、ギャップ１３３の幅ＬＧＡＰが小さい方がｘ＝０付近の表面電位が上昇する。その結果、ソース接合障壁の高さが減少し、より多くの電子がソース領域からチャネル領域に流入する。
図７（ｃ）は、図７（ｂ）と同条件における距離ｘと電子密度との関係を示す。
ギャップ１３３の幅ＬＧＡＰが小さい方が、ｘ＝ゼロ付近のギャップ１３３における電子密度が高いことが示された。すなわち、ｘ＝ゼロ付近のギャップ１３３における電位の落ち込みが小さいことにより、ソース接合障壁の高さが減少し、その結果、チャネル電子濃度が指数関数的に増加する。これにより、ギャップ１３３の幅ＬＧＡＰが小さい方が、読み出し電流が増加したと考察される。
次に、ゲート長方向の断面において、シリコン窒化膜１１０の長さと読み出し電流値ＩＲＥＡＤとの関係を、シミュレーション結果を用いて説明する。
図８は、第１のコントロールゲート１１４および第２のコントロールゲート１１６下の第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂの第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが電子を捕獲している領域の横幅Ｘｅが異なる場合の電子の個数密度Ｄｅと逆方向および順方向の読み出し電流値ＩＲＥＡＤとの関係を示す図である。電子捕獲領域は縦＝窒化膜の膜厚、横＝Ｘｅの長方形で近似し、この領域に均一なＤｅ値を与えた。逆方向とは、不純物拡散領域１０４側で検出した電流値、順方向とは、不純物拡散領域１０３側で検出した電流値である。ここで、電子の個数密度Ｄｅは、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａに蓄積された電子の個数密度を示す。
図８（ａ）は、電子の個数密度Ｄｅと逆方向の読み出し電流値ＩＲＥＡＤとの関係を示す。第１のコントロールゲート１１４に印加する電圧ＶＣＧ１＝３Ｖ、第２のコントロールゲート１１６に印加する電圧ＶＣＧ２＝４Ｖ、不純物拡散領域１０４に印加する読み出し電圧ＶＤ＝１Ｖ、不純物拡散領域１０３の電圧ＶＳ＝０Ｖとして、流れる電流値を測定した。
図８（ｂ）は、電子の個数密度Ｄｅと順方向の読み出し電流値ＩＲＥＡＤとの関係を示す。第１のコントロールゲート１１４に印加する電圧ＶＣＧ１＝４Ｖ、第２のコントロールゲート１１６に印加する電圧ＶＣＧ２＝３Ｖ、不純物拡散領域１０４に印加する読み出し電圧ＶＤ＝０Ｖ、不純物拡散領域１０３の電圧ＶＳ＝１Ｖとして、流れる電流値を測定した。
以上の結果から、逆方向および順方向のいずれでも、メモリ領域１０６の電子捕獲領域の横幅Ｘｅが小さい方が、メモリ領域１０６に蓄積する電子の個数密度（Ｄｅ）の増加に伴う読み出し電流の減少量が小さいことが示された。
Ｘｅ＝２５ｎｍ、３０ｎｍ、３５ｎｍのいずれの場合にも、書き込み状態の読み出し電流はＤｅの増加とともに指数関数的に減少している。書き込み状態をたとえばＤｅ＝１０×１０１８ｃｍ−３とした場合、書き込み状態の読み出し電流は、Ｘｅ＝２５ｎｍでは消去状態の約１／１０、Ｘｅ＝３０ｎｍでは消去状態の約１／１００、Ｘｅ＝３５ｎｍでは消去状態の約１／１０００まで低下している。従って、Ｄｅ＝１０×１０１８ｃｍ−３とした場合には、電子捕獲領域の横幅Ｘｅは、Ｘｅ＞２５ｎｍが望ましいということがわかる。
一方、第２のセル１２０のメモリ領域が消去状態であっても、第１のセル１１８のメモリ領域が書き込み状態になっていると、第２のセル１２０（消去状態）の読み出し電流は第１のセル１１８の蓄積電子の影響を受けて低下してしまう。そこで、この影響を軽減するために、第１のコントロールゲート１１４と第２のコントロールゲート１１６に印加する電圧を最適化し、さらにＤｅとＸｅの値を最適化しなければならない。図８（ｂ）は、このような観点から行った検討結果の一例であり、図８（ａ）に示した第１のセル１１８の色々な状態（ＤｅとＸｅの組み合わせ）における対向ビット（第２のセル１２０、消去状態：Ｄｅ＝０）の読み出し電流Ｉｒｅａｄを示している。図８（ａ）と同様にＤｅ＝１０×１０１８ｃｍ−３で比較すると、書き込み状態にある第１のセル１１８のＸｅがＸｅ≦３０ｎｍであれば第２のセル１２０（消去状態）の読み出し電流の低下は著しく抑制されているが、Ｘｅ＝３５ｎｍの場合には、読み出し電流は一桁低下している。従って、書き込み状態の読み出し電流を充分低下させ、かつ消去状態にある対向ビットの読み出し電流を高く保つためには、バイアス条件、Ｄｅ、およびＸｅの値を精密制御しなければならない。
本実施の形態において、たとえば、メモリ領域１０６に蓄積する電子の個数密度が１０×１０１８ｃｍ−３とした場合、Ｘｅ＝３０ｎｍとすることにより、逆方向でも順方向でも適切な電流値が得られることが示された。
以上のように、本実施の形態における不揮発性記憶素子１００によれば、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂの第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが、それぞれ基板面内方向に水平な方向にのみ延在するように形成される。そのため、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂに捕獲した電子の分散を抑えることができ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの保持特性を良好に保つことができる。
また、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。また、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、読み出し電流を向上することが可能になる。
図９は、図１に示した不揮発性記憶素子１００の他の例を示す断面図である。
ここで、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａの第１のシリコン窒化膜１１０ａ（第１の電子捕獲膜）および第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂの第２のシリコン窒化膜１１０ｂ（第２の電子捕獲膜）は、ゲート長方向の断面において、それぞれ第１のコントロールゲート１１４および第２のコントロールゲート１１６の端部の内側に少なくとも一方の端部が位置している構成とすることができる。以下、具体的に説明する。
図９（ａ）に示した不揮発性記憶素子１００は、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂにおいて、それぞれ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが第１の下層シリコン酸化膜１０８ａや第１の上層シリコン酸化膜１１２ａ、および第２の下層シリコン酸化膜１０８ｂや第２の上層シリコン酸化膜１１２ｂよりも幅が短く形成される。図８を参照して上述したように、第１のメモリ領域１０６ａまたは第２のメモリ領域１０６ｂが電子を蓄積している場合、電子捕獲領域の横幅によって、逆方向および順方向の読み出し電流値が異なる。そのため、電子捕獲領域の横幅を適切に制御する必要がある。いいかえれば、あらかじめ最適化した電子捕獲領域の横幅以外の領域に電子が注入されたとしても、その電子が捕獲されなければよい。つまり、電子捕獲膜の横幅その物を所望の寸法に設定したようなセル構造を形成しておけばよい。そこで、本実施の形態において、電子捕獲膜である第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅が所望の寸法となるように制御する。
図９に示した構成の不揮発性記憶素子１００によれば、ゲート長方向の断面において、
第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの長さを第１のコントロールゲート１１４や第２のコントロールゲート１１６の長さとは独立に適切に設計することができる。これにより、たとえば第１のコントロールゲート１１４や第２のコントロールゲート１１６のゲート長方向の断面において、これらの長さにかかわらず、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅を所望の特性を示すように適切に制御することができる。
また、図９（ｂ）に示した不揮発性記憶素子１００は、図９（ａ）に示した不揮発性記憶素子１００と同様、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂにおいて、それぞれ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが第１の下層シリコン酸化膜１０８ａや第１の上層シリコン酸化膜１１２ａおよび第２の下層シリコン酸化膜１０８ｂや第２の上層シリコン酸化膜１１２ｂよりも幅が短く形成される。また、ここで、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂは、不純物拡散領域１０３や不純物拡散領域１０４と重ならないように形成される。電子捕獲領域の位置が不純物拡散領域の端から離れることによって、不純物拡散領域の電位変化がデータ保持特性に与える影響（いわゆるdisturbance）が軽減されるという効果がある。
また、図９では図示していないが、第１のセル１１８および第２のセル１２０は、後述する図１０（ｂ）に示すように、ＨＴＯ膜１３６により埋め込まれた構成とされる。不揮発性記憶素子１００は、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間を埋めるＨＴＯ膜１３６等の絶縁膜を含む。
図１０は、図９に示した不揮発性記憶素子１００の製造手順の一部を示す工程断面図である。
この例においても、図３（ａ）から図３（ｃ）、図４（ｄ）および図４（ｅ）を参照して説明したのと同様の手順でシリコン基板１０２上に第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂ、ならびに多結晶シリコン１３１を形成する。つづいて、シリコン基板１０２上全面に、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂを選択的に除去するエッチング液を用いてウェットエッチングする。ここで、エッチング液として、たとえば７０℃程度に加熱したリン酸を用いることができる。加熱したリン酸によるシリコン窒化膜のエッチング速度は５Å／分程度であり、かつ、シリコンやシリコン酸化膜はエッチングされないため、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂのみを選択的に制御性よく除去することができる。これにより、第１のセル１１８および第２のセル１２０の側方から第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂがそれぞれ削られ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅が第１の下層シリコン酸化膜１０８ａや第１の上層シリコン酸化膜１１２ａ、および第２の下層シリコン酸化膜１０８ｂや上層シリコン酸化膜１１２よりも短い構成の第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂが形成される（図１０（ａ））。
また、他の例において、シリコン窒化膜１１０は、たとえばプラズマエッチングのバイアス条件を適宜設定することにより、ドライエッチングにより選択的に除去することもできる。
その後、厚さ２０ｎｍ程度のＨＴＯ膜を堆積してからエッチバックすることにより、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間にＨＴＯ膜を埋め込み、同時に、これらの側面にＨＴＯの側壁を形成する。次に、イオン注入を行い、第１のセル１１８および第２のセル１２０の両脇に不純物拡散領域１０３および不純物拡散領域１０４を形成する。次いで、第１のセル１１８および第２のセル１２０の上にＨＴＯ膜１３６を成膜する。その後、ＨＴＯ膜１３６に、不純物拡散領域１０３および不純物拡散領域１０４にそれぞれ接続するためのコンタクトホールを形成した後、金属材料で埋め込み、金属配線１３７および金属配線１３８を形成する（図１０（ｂ））。以上の手順により、図９（ａ）に示した構成の第１のセル１１８および第２のセル１２０を含む不揮発性記憶素子１００が形成される。なお、図１０（ａ）を参照して説明した加熱したリン酸によるウェットエッチング処理の時間を長くすることにより、図９（ｂ）に示した構成の第１のセル１１８および第２のセル１２０を含む不揮発性記憶素子１００が形成される。
以上のように、図９に示した構成の不揮発性記憶素子１００によれば、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの長さを第１のコントロールゲート１１４や第２のコントロールゲート１１６の長さとは独立に適切に設計することができる。これにより、たとえば第１のコントロールゲート１１４や第２のコントロールゲート１１６のゲート長方向の断面において、これらの長さにかかわらず、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅を所望の特性を示すように適切に制御することができる。
また、本実施の形態において、ゲート長方向の断面において、第１のコントロールゲート１１４下の第１のシリコン窒化膜１１０ａおよび第２のコントロールゲート１１６下の第２のシリコン窒化膜１１０ｂの長さは、それぞれ、第１のコントロールゲート１１４および第２のコントロールゲート１１６の長さ以下に形成される。これにより、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂに捕獲された電子の移動範囲を制限することができ、捕獲電子による自己電界や動作バイアスによる捕獲電子の移動を抑制することができる。そのため、不揮発性記憶素子１００の読み出し特性や保持特性を向上させることができる。
（第二の実施の形態）
図１１は、本実施の形態における不揮発性記憶素子１００の単位セルの構成を示す断面図である。
本実施の形態において、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間のギャップ下にもメモリ領域１０６が形成された点で第一の実施の形態の不揮発性記憶素子１００と異なる。すなわち、本実施の形態において、メモリ領域１０６は、第１のコントロールゲート１１４下から第２のコントロールゲート１１６下にわたって連続して形成される。このような構成としても、メモリ領域１０６のシリコン窒化膜１１０は基板面内方向に水平な方向にのみ延在するので、シリコン窒化膜１１０に捕獲した電子の分散を抑えることができる。また、前述したように、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を高い精度で制御することも可能であるため、不揮発性記憶素子１００を微細化することもできる。さらに、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、第一の実施の形態と同様に、読み出し電流を向上することが可能である。なお、メモリ領域１０６において、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａが第１のセル１１８のメモリとして機能し、第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂが第２のセル１２０のメモリとして機能する。
また、図１１では図示していないが、不揮発性記憶素子１００において、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間を埋めるシリコン酸化膜１４０が設けられる。
本実施の形態において、メモリ領域１０６のシリコン窒化膜１１０は、ゲート長方向の断面において、第１のコントロールゲート１１４の下方および第２のコントロールゲート１１６直下の領域内における幅が６０ｎｍ以下の長さに形成されることが好ましい。
図１２および図１３は、本実施の形態における不揮発性記憶素子１００の製造手順を示す工程断面図である。
本実施の形態における不揮発性記憶素子１００の製造方法は、第１の実施の形態で説明した製造方法に加えて、シリコン窒化膜１３２を選択的に除去する工程の前に、第１のコントロールゲート１１４および第２のコントロールゲート１１６の間の領域を覆うシリコン酸化膜１４０（保護膜）を形成する工程をさらに含む。
第一の実施の形態において、図３（ａ）および図３（ｂ）を参照して説明したのと同様に、シリコン基板１０２上にメモリ領域１０６、多結晶シリコン１３０、シリコン窒化膜１３２、および多結晶シリコン１３１を形成する（図１２（ａ）および図１２（ｂ））。
その後、多結晶シリコン１３１表面を酸化してシリコン酸化膜１４０を形成する。ここで、シリコン酸化膜１４０の膜厚はたとえば１５ｎｍとすることができる。つづいて、ウェットエッチングにより、シリコン窒化膜１３２を除去する（図１２（ｃ））。次いで、露出した多結晶シリコン１３０をエッチバックして除去する。このとき、多結晶シリコン１３１は、シリコン酸化膜１４０で覆われているためエッチバックされない（図１３（ｄ））。
その後、多結晶シリコン１３１をマスクとして、エッチバックにより、上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８を選択的に除去する。このとき、多結晶シリコン１３１上のシリコン酸化膜１４０および多結晶シリコン１３１も一部除去される。これにより第１のセル１１８および第２のセル１２０が形成される（図１３（ｅ））。
つづいて、第１の実施の形態で説明したのと同様に、多結晶シリコン１３１の側面にＨＴＯ膜の側壁を形成し、同時にギャップ１３３内にＨＴＯ膜を充填する。その後、イオン注入を行い、第１のセル１１８および第２のセル１２０の両脇に不純物拡散領域１０３および不純物拡散領域１０４を形成する。次いで、第１のセル１１８および第２のセル１２０の上にＨＴＯ膜１３６を成膜する。ここで、シリコン酸化膜１４０とＨＴＯ膜１３６とは、いずれもシリコン酸化膜であるので、一体として示している。その後、ＨＴＯ膜１３６に、２つの不純物拡散領域１０３および不純物拡散領域１０４にそれぞれ接続する金属配線１３７および金属配線１３８を形成する（図１３（ｆ））。以上の手順により、本実施の形態における不揮発性記憶素子１００が形成される。
図１４は、図１１に示した不揮発性記憶素子１００の他の例を示す断面図である。ここで、不揮発性記憶素子１００のメモリ領域１０６において、シリコン窒化膜１１０は下層シリコン酸化膜１０８や上層シリコン酸化膜１１２よりも幅が短く形成される。このような構成の不揮発性記憶素子１００によれば、ゲート長方向の断面において、シリコン窒化膜１１０の長さを第１のコントロールゲート１１４や第２のコントロールゲート１１６の長さとは独立に適切に設計することができる。
また、図１４では図示していないが、第１のセル１１８および第２のセル１２０との間には、これらの間を埋めるシリコン酸化膜１４０が形成されている。
図１５は、図１４に示した不揮発性記憶素子１００の製造手順の一部を示す工程断面図である。この例においても、図１２（ａ）から図１２（ｃ）、図１３（ｄ）および図１３（ｅ）を参照して説明したのと同様の手順でシリコン基板１０２上にメモリ領域１０６、多結晶シリコン１３１（第１のコントロールゲート１１４および第２のコントロールゲート１１６）、ならびにシリコン酸化膜１４０を形成する。つづいて、シリコン窒化膜１１０を選択的に除去するエッチング液を用いてウェットエッチングする。ここで、エッチング液として、たとえば熱リン酸を用いることができる。これにより、第１のセル１１８および第２のセル１２０の側方からシリコン窒化膜１１０が削られ、シリコン窒化膜１１０の幅が下層シリコン酸化膜１０８や上層シリコン酸化膜１１２よりも短い構成のメモリ領域１０６が形成される（図１５（ａ））。
その後、イオン注入を行い、第１のセル１１８および第２のセル１２０の両脇に不純物拡散領域１０３および不純物拡散領域１０４を形成する。次いで、第１のセル１１８および第２のセル１２０の上にＨＴＯ膜１３６を成膜する。その後、ＨＴＯ膜１３６に、２つの不純物拡散領域１０３および不純物拡散領域１０４にそれぞれ接続する金属配線１３７および金属配線１３８を形成する（図１５（ｂ））。以上の手順により、図１４に示した構成の第１のセル１１８および第２のセル１２０を含む不揮発性記憶素子１００が形成される。
以上のように、本実施の形態における不揮発性記憶素子１００においても、第一の実施の形態における不揮発性記憶素子１００と同様、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。また、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、シリコン窒化膜１１０の読み出し電流が適切な値となるように２つのコントロールゲートを配置することができる。
（第三の実施の形態）
図１６は、本実施の形態における不揮発性記憶素子１００の単位セルの構成を示す断面図である。
本実施の形態において、メモリ領域１０６が第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方に形成された不純物拡散領域１０３および不純物拡散領域１０４の上面にもわたって形成された点で、第２の実施の形態における不揮発性記憶素子１００と異なる。本実施の形態における不揮発性記憶素子１００によれば、製造手順をさらに簡略化することができる。また、このような構成としても、メモリ領域１０６のシリコン窒化膜１１０は基板面内方向に水平な方向にのみ延在するので、不揮発性記憶素子１００を微細化することもできる。さらに、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、読み出し電流を向上させることができる。
また、図１６では図示していないが、第１のセル１１８および第２のセル１２０との間には、シリコン酸化膜１４０が形成され、不揮発性記憶素子１００において、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間を埋めるシリコン酸化膜１４０が設けられる。
このような構成の不揮発性記憶素子１００は、図１２（ａ）から図１２（ｃ）、および１３（ｄ）を参照して説明したのと同様の手順で製造される。図１３（ｄ）に示した構成の構造体を形成した後、メモリ領域１０６を介してイオン注入を行い、第１のセル１１８および第２のセル１２０の両脇に不純物拡散領域１０３および不純物拡散領域１０４を形成する。次いで、第１のセル１１８および第２のセル１２０の上にＨＴＯ膜１３６を成膜する。その後、ＨＴＯ膜１３６に、不純物拡散領域１０３および不純物拡散領域１０４にそれぞれ接続する金属配線１３７および金属配線１３８を形成する。以上の手順により、図１６に示した構成の第１のセル１１８および第２のセル１２０を含む不揮発性記憶素子１００が形成される。
以上のように、本実施の形態における不揮発性記憶素子１００においても、第一の実施の形態における不揮発性記憶素子１００と同様、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。また、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、シリコン窒化膜１１０の読み出し電流が適切な値となるように２つのコントロールゲートを配置することができる。また、製造手順をさらに簡略化することができる。
（第四の実施の形態）
図１７は、本実施の形態における不揮発性記憶素子１００の単位セルの構成を示す断面図である。
本実施の形態において、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間にシリコン窒化膜１４４が形成された点で、第２の実施の形態における不揮発性記憶素子１００と異なる。このように、２つのコントロールゲートの間にシリコン窒化膜１４４を設けることにより、第１のセル１１８および第２のセル１２０の絶縁耐圧を向上することができる。
また、ここで、シリコン窒化膜１４４とシリコン窒化膜１１０との間にはシリコン酸化膜が形成されており、シリコン窒化膜１４４とシリコン窒化膜１１０とは接続されていない。つまり、シリコン窒化膜１４４は電子捕獲膜として機能しないので、シリコン窒化膜１４４の膜厚は、電子を捕獲することを考慮して厚くする必要がない。そのため、本実施の形態における不揮発性記憶素子１００においても、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。
また、特許文献２に記載の不揮発性メモリ素子においては、２つのコントロールゲート間に２つのＯＮＯ膜が形成されていたため、これら２つのコントロールゲートの間隔を、保持特性の観点から必要なＯＮＯ膜の膜厚の最小値の二倍より狭くすることができなかった。本実施の形態における不揮発性記憶素子１００においては、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間にはシリコン酸化膜、シリコン窒化膜１４４、およびシリコン窒化膜により構成される積層膜が１つ形成されるだけなので、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。
図１８は、本実施の形態における不揮発性記憶素子１００の製造手順を示す工程断面図である。
まず、第２の実施の形態において、図１２（ａ）および図１２（ｂ）を参照して説明したのと同様の手順で、シリコン基板１０２上にメモリ領域１０６、多結晶シリコン１３０、シリコン窒化膜１３２、および多結晶シリコン１３１を形成する。このとき、２つの多結晶シリコン１３１のブロックの間にギャップの幅ＬＧＡＰは、たとえば第２の実施の形態で説明したのと同様、好ましくは、３０ｎｍ以下とすることができる。本実施の形態において、幅ＬＧＡＰは、たとえば１５ｎｍとすることができる。つづいて、シリコン基板１０２全面にたとえばＣＶＤ法により、絶縁膜１４２を形成する。絶縁膜１４２は、シリコン酸化膜またはＨＴＯ膜とすることができる。絶縁膜１４２は、２つの多結晶シリコン１３１のブロックの間にギャップを完全に埋め込まない厚さに形成される。次いで、シリコン基板１０２全面にたとえばＣＶＤ法により、シリコン窒化膜１４４を形成する。これにより、２つの多結晶シリコン１３１のブロックの間にギャップをシリコン窒化膜１４４と絶縁膜１４２で埋め込むことができる（図１８（ａ））。
その後、多結晶シリコン１３１およびシリコン窒化膜１３２上面のシリコン窒化膜１４４および絶縁膜１４２をエッチバックにより除去する。つづいて、ウェットエッチングにより、シリコン窒化膜１３２を除去する（図１８（ｂ））。
この後、第２の実施の形態において、図１３を参照して説明したのと同様の手順で、本実施の形態における不揮発性記憶素子１００を製造することができる。
図１９は、図１７に示した不揮発性記憶素子１００の他の例を示す断面図である。
ここでは、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間にシリコン窒化膜１４６のみが形成される。
シリコン窒化膜１４６は、第２の実施の形態において、図１２（ｃ）を参照して説明したのと類似の方法で、多結晶シリコン１３１表面を窒化することにより形成することができる。また、他の例において、本実施の形態において、図１８（ａ）を参照して説明したのと類似の方法で、シリコン基板１０２全面にたとえばＣＶＤ法によりシリコン窒化膜を形成し、それをエッチバックすることにより形成することもできる。
このような構成とすることにより、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。
ここで、シリコン窒化膜１４６を例として説明したが、この膜は、ＨＴＯ膜とすることもできる。
以上のように、本実施の形態における不揮発性記憶素子１００においても、第一の実施の形態における不揮発性記憶素子１００と同様、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を小さくすることができ、不揮発性記憶素子１００を微細化することができる。また、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、読み出し電流が適切な値となるように２つのコントロールゲートを配置することができる。
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
なお、以上では、電子捕獲膜がシリコン窒化膜である場合を例として説明したが、電子捕獲膜は、互いに離間して設けられた複数のドット状物質により構成することができる。ここで、ドット状物質は、ドット状誘電体、ドット状半導体、またはドット状金属体等とすることができる。ドット状物質は、ナノ・スケールに構成することができ、球状、半球状、島状、または柱状の種々の形状とすることができる。ドット状物質がたとえば球状の場合、直径を約５〜１０ｎｍ程度とすることができる。ただし、ドット状物質の大きさはこれに限定されず、１つのコントロールゲート下のメモリ領域を２つ以上の領域に分割した構成であれば、どのような大きさであってもよい。ドット状物質は、たとえばＳｉ、Ｇｅ、またはＳｉ−Ｇｅ等を含む半導体、Ａｌや、Ｈｆ、Ｃｏ、Ｔｉ、およびＷ等の高融点金属等を含む金属体や金属酸化物とすることができる。ドット状物質は、Ａｌ、Ｈｆ、Ｃｏ、Ｔｉ、またはＷ等の金属原子またはクラスターをシリコン酸化膜中に分散させた構成とすることもできる。このように、電子捕獲膜をドット状に形成することにより、絶縁膜の一部が損傷した場合でも、電子の流出が最小限に抑制され、メモリの長期信頼性が向上する。
また、電子捕獲膜は、ポリシリコンや金属材料により構成することもできる。ここで、金属材料は、たとえば、Ａｌや、Ｈｆ、Ｃｏ、Ｔｉ、およびＷ等の高融点金属等を含む金属体や金属酸化物とすることができる。電子捕獲膜に捕獲された電子は、書き込み・読み出し動作時に印加される電圧や捕獲電子自身が形成する自己電界によって電子捕獲膜内を移動し得るため、電子捕獲膜のチャネル方向の幅が必要以上に長いと、捕獲電子の空間密度が変動してデータ保持特性が劣化してしまう。本発明の不揮発性記憶素子において、電子捕獲膜は、コントロールゲートの側壁にまで延在して形成されないので、電子捕獲膜に捕獲した電子の分散を抑えることができる。そのため、電子捕獲膜を電子の移動度が高い金属材料により構成しても、捕獲電子は、電子捕獲膜とそれを取り囲んでいる絶縁膜との界面に形成されるエネルギー障壁の中に閉じ込められる。そのため、保持特性を良好に保つことができる。この原理は、電子捕獲膜となる材料が連続して形成された膜でも、分散配置されたドット状物質により構成された場合でも成り立つ。
なお、第２の実施の形態において、シリコン窒化膜１３２を除去する前にシリコン酸化膜１４０を形成する工程を示したが、シリコン窒化膜１３２を除去した後に、第１のコントロールゲート１１４および第２のコントロールゲート１１６の間の領域を覆う保護膜を形成することもできる。すなわち、下層シリコン酸化膜１０８、シリコン窒化膜１１０、および上層シリコン酸化膜１１２により構成される積層膜を形成する工程の前に、第１のコントロールゲート１１４および第２のコントロールゲート１１６の間の領域を覆う保護膜が形成されていればよい。
また、以上の実施の形態で説明した不揮発性記憶素子１００の構成は、適宜組み合わせて用いることができる。たとえば、図１６に示した構成の不揮発性記憶素子１００において、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間に、図１８で示した構成の絶縁膜の積層膜を形成した構成とすることもできる。
本発明の実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。 第１のコントロールゲート下のメモリ領域に電子を蓄積させた場合の、逆方向および順方向の電流値を示す図である。 本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。 本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。 ギャップの幅ＬＧＡＰを異ならせた場合の、第１のコントロールゲートに印加する電圧ＶＣＧ１と書き込み電流または読み出し電流との関係を示す図である。 図５に示したグラフに基づき算出した、ギャップの幅ＬＧＡＰと読み出し電流ＩＲＥＡＤとの関係を示す図である。 図５および図６に示したような現象が生じるメカニズムを示す図である。 第１のコントロールゲートおよび第２のコントロールゲート下のメモリ領域のシリコン窒化膜の幅Ｘｅを異ならせた場合の、電子の個数密度Ｄｅと逆方向および順方向の読み出し電流値ＩＲＥＡＤとの関係を示す図である。 本発明の実施の形態における不揮発性記憶素子の他の例を示す断面図である。 図９に示した不揮発性記憶素子の製造手順を示す工程断面図である。 本発明の実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。 本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。 本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。 本発明の実施の形態における不揮発性記憶素子の他の例を示す断面図である。 図１４に示した不揮発性記憶素子の製造手順を示す工程断面図である。 本発明の実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。 本発明の実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。 本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。 本発明の実施の形態における不揮発性記憶素子の他の例を示す断面図である。 従来のメモリセルの構成を示す模式図である。
符号の説明
１００ 不揮発性記憶素子
１０２ シリコン基板
１０３ 不純物拡散領域
１０４ 不純物拡散領域
１０６ａ 第１のメモリ領域
１０６ｂ 第２のメモリ領域
１０８ 下層シリコン酸化膜
１０８ａ 第１の下層シリコン酸化膜
１０８ｂ 第２の下層シリコン酸化膜
１１０ シリコン窒化膜
１１０ａ 第１のシリコン窒化膜
１１０ｂ 第２のシリコン窒化膜
１１２ 上層シリコン酸化膜
１１２ａ 第１の上層シリコン酸化膜
１１２ｂ 第２の上層シリコン酸化膜
１１４ 第１のコントロールゲート
１１６ 第２のコントロールゲート
１３０ 多結晶シリコン
１３１ 多結晶シリコン
１３２ シリコン窒化膜
１３６ ＨＴＯ膜
１３７ 金属配線
１３８ 金属配線
１４０ シリコン酸化膜
１４２ 絶縁膜
１４４ シリコン窒化膜
１４６ シリコン窒化膜

Claims (20)

  1. 半導体基板と、前記半導体基板上に、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられたメモリ領域と、前記メモリ領域上に隣接配置された第１のコントロールゲートおよび第２のコントロールゲートと、を含み、前記電子捕獲膜は、基板面内方向に水平に設けられたことを特徴とする不揮発性記憶素子。
  2. 請求項１に記載の不揮発性記憶素子において、
    前記電子捕獲膜は、前記第１のコントロールゲートの下方に形成された第１の電子捕獲膜と、前記第２のコントロールゲートの下方に形成されるとともに前記第１の電子捕獲膜に離間して設けられた第２の電子捕獲膜と、により構成されたことを特徴とする不揮発性記憶素子。
  3. 請求項２に記載の不揮発性記憶素子において、
    前記第１の電子捕獲膜および前記第２の電子捕獲膜は、
    ゲート長方向の断面において、それぞれ前記第１のコントロールゲートおよび前記第２のコントロールゲート直下の領域内に両端部が位置していることを特徴とする不揮発性記憶素子。
  4. 請求項２または３に記載の不揮発性記憶素子において、
    前記第１の電子捕獲膜および前記第２の電子捕獲膜の少なくとも一方の端部は、ゲート長方向の断面において、それぞれ前記第１のコントロールゲートおよび前記第２のコントロールゲートの端部の内側に位置していることを特徴とする不揮発性記憶素子。
  5. 請求項２乃至４いずれかに記載の不揮発性記憶素子において、
    前記第１の電子捕獲膜および前記第２の電子捕獲膜は、ゲート長方向の断面において、それぞれ３０ｎｍ以下の長さに形成されたことを特徴とする不揮発性記憶素子。
  6. 請求項１に記載の不揮発性記憶素子において、
    前記電子捕獲膜は、前記第１のコントロールゲートの下方から、前記第２のコントロールゲートの下方にわたって連続して形成されたことを特徴とする不揮発性記憶素子。
  7. 請求項６に記載の不揮発性記憶素子において、
    前記電子捕獲膜は、ゲート長方向の断面において、前記第１のコントロールゲートおよび前記第２のコントロールゲート直下の領域内に両端部が位置していることを特徴とする不揮発性記憶素子。
  8. 請求項６または７に記載の不揮発性記憶素子において、
    前記電子捕獲膜は、ゲート長方向の断面において、前記第１のコントロールゲート直下の領域から前記第２のコントロールゲート直下の領域にわたる領域の端部の内側に少なくとも一方の端部が位置していることを特徴とする不揮発性記憶素子。
  9. 請求項６乃至８いずれかに記載の不揮発性記憶素子において、
    前記電子捕獲膜は、ゲート長方向の断面において、前記第１のコントロールゲートの下方および前記第２のコントロールゲート直下の領域内における幅が６０ｎｍ以下の長さに形成されたことを特徴とする不揮発性記憶素子。
  10. 請求項１乃至９いずれかに記載の不揮発性記憶素子において、
    ゲート長方向の断面において、前記第１のコントロールゲートと前記第２のコントロールゲートとの間隔の長さが、３０ｎｍ以下であることを特徴とする不揮発性記憶素子。
  11. 請求項１乃至１０いずれかに記載の不揮発性記憶素子において、
    前記第１のコントロールゲートと前記第２のコントロールゲートとの間を埋める絶縁膜がさらに設けられたことを特徴とする不揮発性記憶素子。
  12. 請求項１乃至１１いずれかに記載の不揮発性記憶素子において、前記電子捕獲膜は、シリコン窒化膜、あるいはＡｌ、Ｈｆ、Ｃｏ、Ｔｉ、またはＷを含む金属酸化物膜により構成されたことを特徴とする不揮発性記憶素子。
  13. 請求項１乃至１２いずれかに記載の不揮発性記憶素子において、
    前記電子捕獲膜は、互いに離間して設けられた複数のドット状誘電体、ドット状半導体、またはドット状金属体により構成されたことを特徴とする不揮発性記憶素子。
  14. 請求項１乃至１３いずれかに記載の不揮発性記憶素子において、
    前記第１のコントロールゲートおよび前記第２のコントロールゲートは、ゲート長方向の断面において、互いに対向する方向に向かって高さが低くなる湾曲状に形成されたことを特徴とする不揮発性記憶素子。
  15. コントロールゲートを含む不揮発性記憶素子を製造する方法であって、
    半導体基板上に、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられた積層膜を形成する工程と、
    ゲート長方向の断面において、前記積層膜上のコントロールゲート形成領域の両側に犠牲膜を形成する工程と、
    前記半導体基板全面に導電膜を形成する工程と、
    前記導電膜をエッチバックして、前記犠牲膜の側面に前記導電膜を残すことにより、前記コントロールゲート形成領域上で離間するとともに隣接配置された第１および第２のコントロールゲートを形成する工程と、前記犠牲膜を除去する工程と、
    を含むことを特徴とする不揮発性記憶素子の製造方法。
  16. 請求項１５に記載の不揮発性記憶素子の製造方法において、
    前記積層膜を形成する工程の後に、当該工程に連続して、前記第２の絶縁膜上に、前記積層膜を保護する保護導電膜を形成する工程をさらに含み、
    前記犠牲膜を形成する工程において、前記保護導電膜の上に、前記犠牲膜を形成することを特徴とする不揮発性記憶素子の製造方法。
  17. 請求項１５乃至１６いずれかに記載の不揮発性記憶素子の製造方法において、
    前記犠牲膜を除去する工程の前に、前記第１および第２のコントロールゲートの間の領域を覆う保護膜を形成する工程をさらに含むことを特徴とする不揮発性記憶素子の製造方法。
  18. 請求項１５乃至１７いずれかに記載の不揮発性記憶素子の製造方法において、
    前記犠牲膜を除去する工程の後に、前記第１および第２のコントロールゲートをマスクとして前記積層膜を選択的に除去する工程をさらに含むことを特徴とする不揮発性記憶素子の製造方法。
  19. 請求項１８に記載の不揮発性記憶素子の製造方法において、
    前記積層膜を選択的に除去する工程の後に、エッチングにより、前記電子捕獲膜の端部を選択的に除去する工程をさらに含むことを特徴とする不揮発性記憶素子の製造方法。
  20. 請求項１５乃至１９いずれかに記載の不揮発性記憶素子の製造方法において、
    前記半導体基板全面に導電膜を形成する工程において、前記導電膜は、膜厚が、前記コントロールゲート形成領域のゲート長方向の断面における長さＬの半分未満となるように形成されることを特徴とする不揮発性記憶素子の製造方法。
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