JP2006173452A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】 不揮発性半導体記憶装置の大容量化を推進する。
【解決手段】 フラッシュメモリのメモリセルMCは、p型ウエル3の表面に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に形成された選択ゲート7と、隣接選択ゲート7間の基板1上に形成されたONO膜12と、ONO膜12上に形成された制御ゲート13とを有する電界効果型トランジスタによって構成されている。データの書き込みは、ONO膜12中の窒化シリコン膜10に電子をトラップさせることによって行い、データの消去は、窒化シリコン膜10に正孔をトラップさせることによって行う。
【選択図】 図2
【解決手段】 フラッシュメモリのメモリセルMCは、p型ウエル3の表面に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に形成された選択ゲート7と、隣接選択ゲート7間の基板1上に形成されたONO膜12と、ONO膜12上に形成された制御ゲート13とを有する電界効果型トランジスタによって構成されている。データの書き込みは、ONO膜12中の窒化シリコン膜10に電子をトラップさせることによって行い、データの消去は、窒化シリコン膜10に正孔をトラップさせることによって行う。
【選択図】 図2
Description
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、不揮発性半導体記憶装置の大容量化に適用して有効な技術に関するものである。
電気的に書き換えが可能な不揮発性半導体記憶装置のうち、フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。しかし、さらなる需要を拡大するためには、メモリセル面積の縮小によるビットコストの低減が重要な要素となることから、これを実現すべく、種々のメモリセル構造が提案されている。
特開2004−193598号公報(特許文献1)は、3層ポリシリコンゲートを用いたメモリセルを有するAND型アレイ構造のフラッシュメモリを開示している。この特許文献1のメモリセルは、半導体基板の主面に形成されたソース領域およびドレイン領域、第1のゲートである浮遊ゲート、第2のゲートである制御ゲート、および第3のゲートである選択ゲート(アシストゲート)により構成されている。制御ゲートは行方向に接続され、ワード線を構成している。ソース領域およびドレイン領域はワード線と直交する方向(列方向)に配置され、列方向のメモリセルのソース領域およびドレイン領域を接続するローカルソース線およびローカルデータ線を構成している。
上記メモリセルの特徴は、行方向に延在する浮遊ゲートの2つの端面のそれぞれを、絶縁膜を介して選択ゲートの上部に乗り上げるように配置した点にある。浮遊ゲートの膜厚は、行方向に隣接する選択ゲートのスペースを完全には充填しないような値に設定されている。浮遊ゲートをこのようなフィン型の形状とすることにより、ワード線に平行な断面の面積を低減し、隣接するワード線間において対向する浮遊ゲート間の絶縁膜容量を小さくした上で、浮遊ゲートの表面積を増大することを可能にしている。
選択したメモリセルにデータを書き込む場合は、ワード線に正の高電圧を印加し、選択ゲートに正の低電圧を印加する。このとき、ローカルデータ線には正の電圧を印加し、ソース領域および基板は0Vに保持する。これにより、選択ゲート下の基板中にチャネルが形成され、ソース領域側の浮遊ゲート端部のチャネルで発生するホットエレクトロンが浮遊ゲートに注入される。
データを消去する場合は、ワード線に負の高電圧を印加し、選択ゲート、ソース領域、ドレイン領域および基板をそれぞれ0Vに保持する。これにより、浮遊ゲートから基板にファウラー−ノードハイム(Fowler-Nordheim)トンネル電流が流れ、浮遊ゲートに蓄積された電子が放出される。
ポリシリコンからなる浮遊ゲートに電荷を蓄積する上記特許文献1のメモリセルとは別に、窒化シリコン膜に電荷を蓄積して書き込みを行うMONOS(Metal Oxide Nitride Oxide Semiconductor)型のメモリセル構造も知られている。窒化シリコン膜を電荷蓄積層として用いるMONOS型不揮発性メモリセルは、窒化シリコン膜中に注入された電荷が抜けるのを防ぐポテンシャルバリアとして、窒化シリコン膜を2層の酸化シリコン膜で挟み込む、いわゆるONO膜構造を採用している。
特開2003−332474号公報(特許文献2)は、セル当たり2ビットの記憶が可能なMONOS型不揮発性メモリセルを開示している。この特許文献2のメモリセルは、半導体基板上にゲート絶縁膜を介して形成したゲート電極の両側壁に、サイドウォールスペーサ形状の電荷保持部を設けた構成になっている。これらの電荷保持部の下部領域を含む基板には、ソース領域とドレイン領域とを構成する一対の拡散層領域が形成されている。このソース領域とドレイン領域のそれぞれは、ゲート電極の端部に対してオフセットされ、書換え時の干渉が抑制されるようになっている。サイドウォールスペーサ形状の電荷保持部は、電荷(電子または正孔)をトラップして蓄積する窒化シリコン膜を2層の酸化シリコン膜で挟み込んだONO膜構造を有している。
データの書き込みは、選択したメモリセルの一対の電荷保持部に電子を注入することにより行う。例えば第1の電荷保持部に電子を注入する(書き込む)には、ゲート電極および第1の電荷保持部の下部の拡散層領域にそれぞれ正の電圧を印加し、基板および第2の電荷保持部の下部の拡散層領域をそれぞれ0Vに保持する。このような電圧条件によれば、第2の電荷保持部の下部の拡散層領域(ソース領域)からゲート電極の下部方向に反転層が延び、その先端(ピンチオフ点)から第1の電荷保持部の下部の拡散層領域(ドレイン領域)に向かって加速されたホットエレクトロンが第1の電荷保持部に注入される。このとき、ソース領域の近傍ではホットエレクトロンが発生しないので、第2の電荷保持部への書き込みは行われない。一方、第2の電荷保持部に電子を注入する(書き込む)には、一対の拡散層領域に印加する電圧を上記と逆にすることによって、第1の電荷保持部の下部の拡散層領域をソース領域、第2の電荷保持部の下部の拡散層領域をドレイン領域とすればよい。
第1の電荷保持部に記憶されたデータを消去する場合は、第1の電荷保持部の下部の拡散層領域に正の電圧、ゲート電極に負の電圧をそれぞれ印加し、基板を0Vに保持する。このような電圧条件によれば、バンド間トンネルによって基板に発生したホットホール(高エネルギーの正孔)が負の電位をもつゲート電極方向に引き込まれ、第1の電荷保持部にホール注入が行われる結果、データの消去が行われる。このとき、第2の電荷保持部の下部の拡散層領域に0Vを印加しておけば、その近傍の基板にはホットホールが発生しないので、第2の電荷保持部のデータは消去されない。一方、第2の電荷保持部に記憶されたデータを消去する場合は、一対の拡散層領域に印加する電圧を上記と逆にすることによって、第2の電荷保持部にホールを注入すればよい。
特開2004−152977号公報(特許文献3)は、特許文献1と同じAND型アレイ構造のフラッシュメモリに関するものであるが、基板表面の電位を制御する補助電極(アシストゲート)と制御電極(ワード線)との間に、2層の酸化シリコン膜に挟まれた電荷蓄積層を設けたメモリセル構造を開示している。この電荷蓄積層は、シリコンの微小結晶粒または窒化シリコン膜によって構成されている。
データの書き込みは、選択したメモリセルの補助電極端部下で発生させたホットエレクトロンを電荷蓄積層に注入することにより行う。一方、データの消去は、選択したメモリセルに接続されたワード線に正の高電圧を印加し、電荷蓄積層に注入された電子を制御電極側に引き抜くことによって行う。または、選択したメモリセルに接続されたワード線に負の高電圧を印加し、電荷蓄積層に注入された電子を基板側に引き抜いてもよい。いずれの場合も、データの消去は、同一ワード線に接続された複数のメモリセルに対して一括して行われる。
特開2004−193598号公報
特開2003−332474号公報
特開2004−152977号公報
AND型フラッシュメモリは、選択ゲート(アシストゲート)がメモリセル間のアイソレーション機能を有していることから、メモリマット領域内に素子分離領域を形成しなくともよく、互いに隣接するメモリセル同士の間隔を縮小して高集積化を図ることができるので大容量化に適している。
ところが、ワード線方向の隣接選択ゲート間にポリシリコンの浮遊ゲートを形成し、この浮遊ゲートに電子を注入してデータの書き込みを行う特許文献1のAND型フラッシュメモリは、メモリセルを微細化するにつれて、浮遊ゲートの加工マージンが低下するという問題がある。
すなわち、ポリシリコンの浮遊ゲートを記憶ノードに用いるメモリセルは、メモリセルの微細化に伴って浮遊ゲートのゲート長が短くなると、浮遊ゲートの周囲の全静電容量(Ctot)に対する浮遊ゲートと制御ゲートとの間の静電容量(Cfg-cg)の比(Cfg-cg/Ctot)で表されるカップリング比(α)が低下し、メモリセルを高速で動作させることが困難になる。
メモリセルを微細化してもカップリング比(α)の低下を避けるためには、浮遊ゲートのゲート長を短くした分、その高さを大きくし、浮遊ゲートの断面積を一定に維持する必要がある。しかし、隣接選択ゲート間に堆積しポリシリコン膜をエッチングすることによって、このような高アスペクト比の浮遊ゲートを形成しようとすると、プロセス上の負担が極めて大きくなり、製造歩留まりおよび信頼性の低下を引き起こす。
一方、特許文献3のAND型フラッシュメモリは、ONO膜を記憶ノードに用いるメモリセル構造を採用しているので、上記のような問題は生じない。しかし、記憶ノードに注入された電子を基板に放出するF−Nトンネル消去方式を採用しているので、消去速度が遅いという欠点がある。
本発明の目的は、不揮発性半導体記憶装置の大容量化を実現する技術を提供することにある。
本発明の他の目的は、不揮発性半導体記憶装置の高速動作を実現する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体記憶装置は、第1導電型の半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第1導電膜からなる選択ゲートと、前記選択ゲートに所定電圧を印加したときに、前記選択ゲートの下部の前記半導体基板に形成される第2導電型の反転層からなるソース、ドレインと、前記主面の第1方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第1酸化シリコン膜、トラップ性絶縁膜および第2酸化シリコン膜からなるONO膜と、前記ONO膜上に形成された第2導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第1方向およびこれと交差する第2方向に沿ってマトリクス状に配置され、前記第1方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、前記第2方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
メモリセルの微細化、高集積化を推進することができるので、不揮発性半導体記憶装置の大容量化を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本発明の実施の形態1であるフラッシュメモリのメモリマット領域を示す要部平面図、図2は、図1のA−A線に沿った半導体基板の要部断面図、図3は、図1のB−B線に沿った半導体基板の要部断面図、図4は、図1のC−C線に沿った半導体基板の要部断面図である。なお、図1は、導電層のパターンを見易くするために、絶縁膜の図示を省略してある。
図1は、本発明の実施の形態1であるフラッシュメモリのメモリマット領域を示す要部平面図、図2は、図1のA−A線に沿った半導体基板の要部断面図、図3は、図1のB−B線に沿った半導体基板の要部断面図、図4は、図1のC−C線に沿った半導体基板の要部断面図である。なお、図1は、導電層のパターンを見易くするために、絶縁膜の図示を省略してある。
本実施の形態のフラッシュメモリは、例えば16Gb(ギガビット)の容量を有するAND型フラッシュメモリである。このフラッシュメモリのメモリセルMCは、p型のシリコン(Si)単結晶からなる半導体基板(以下、単に基板という)1の主面のメモリマット領域に形成されている。基板1の内部にはn型埋込み層2が形成されており、n型埋込み層2の上部には、p型ウエル3が形成されている。n型埋込み層2は、各メモリマットのp型ウエル3と基板1とを電気的に分離し、各メモリマットのp型ウエル3に所定の電位を供給するために形成されている。
メモリマット領域のp型ウエル3には、図1のX方向(第1方向)およびこれと直交するY方向(第2方向)に沿って複数のメモリセルMCがマトリクス状に配置されている。メモリセルMCのそれぞれは、p型ウエル3の表面に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に形成された選択ゲート7と、隣接選択ゲート7間の基板1上に形成されたONO膜12と、ONO膜12上に形成された制御ゲート13とを有する電界効果型トランジスタによって構成されている。
ゲート絶縁膜5は、膜厚が9nm程度の酸化シリコン膜または酸窒化シリコン膜からなる。選択ゲート7は、膜厚が9nm程度、幅(ゲート長)が40nm程度のn型多結晶シリコン膜からなる。Y方向に隣接する複数のメモリセルMCのそれぞれの選択ゲート7は、互いに接続されて一体となっている。また、X方向に隣接する選択ゲート7間のピッチは180nm程度である。選択ゲート7の側壁には、膜厚20nm程度の酸化シリコン膜からなるサイドウォールスペーサ8が形成されている。また、選択ゲート7の上部には、膜厚60nm程度の酸化シリコン膜6が形成されている。
本実施の形態のメモリセルMCを構成する電界効果型トランジスタは、非動作時にはソース、ドレインが存在しない。しかし、メモリセルMCの動作時に選択ゲート7に正の電圧を印加した時に、選択ゲート7の下部のp型ウエル3の表面(チャネル領域)に形成されるn型の反転層がソースまたはドレインとして機能する。この反転層は、Y方向に延在する選択ゲート7に沿って形成され、ビット線として機能する。このように、メモリセルMCの動作時に選択ゲート7の下部に形成される反転層をビット線として利用することにより、メモリマット領域内にビット線形成領域を確保しなくともよいので、メモリセルMC同士の間隔を縮小して高集積化を図ることができる。
選択ゲート7は、p型ウエル3の表面に上記のような反転層を形成する機能の他、互いに隣接するメモリセルMC間のアイソレーション機能も有している。すなわち、選択されたメモリセルMCの選択ゲート7に正の電圧を印加し、他の選択ゲート7に0Vを印加した場合は、正の電圧が印加された選択ゲート7の下部のみに反転層(ソースまたはドレイン)が形成され、他の選択ゲート7の下部には反転層が形成されないので、メモリセルMC間のアイソレーションが実現できる。これにより、メモリマット領域内に素子分離領域を確保しなくともよいので、互いに隣接するメモリセルMC同士の間隔を縮小して高集積化を図ることができる。
ONO膜12は、膜厚6nm程度の酸化シリコン膜9、膜厚10nm程度の窒化シリコン膜(トラップ性絶縁膜)10および膜厚6nm程度の酸化シリコン膜11をこの順に積層した3層の絶縁膜で構成されている。ONO膜12は、選択ゲート7間のp型ウエル3上に形成されている。後述するように、本実施の形態のフラッシュメモリの一つの特徴は、ONO膜12中の窒化シリコン膜10に電子をトラップさせることによってデータの書き込みを行い、正孔をトラップさせることによってデータの消去を行うことにある。
制御ゲート13の膜厚は、最も厚い箇所(ONO膜12の上部)で250nm程度である。メモリマット領域のX方向に隣接する複数のメモリセルMCのそれぞれの制御ゲート13は、互いに接続されて一体となり、X方向に延在する1本のワード線WLを構成している。制御ゲート13(ワード線WL)は、n型多結晶シリコン膜上にタングステンシリサイド(WSix)などのシリサイド膜を積層したポリサイド膜で構成することもできる。
図示はしないが、本実施の形態のフラッシュメモリは、メモリマット領域の周囲、すなわち互いに隣接するメモリマット領域の間に素子分離領域が形成されている。この素子分離領域は、基板1に形成された溝の内部に酸化シリコン膜を埋め込んだSTI(Shallow Trench Isolation)またはSGI(Shallow Groove Isolation)とよばれる公知の素子分離溝によって構成されている。また、図1〜図4には示さないが、制御ゲート13(ワード線WL)の上層には、層間絶縁膜を挟んで複数層のメタル配線が形成されている。
図5は、メモリマット領域およびその周辺領域の概略平面図、図6は、図5のA−A’線に沿った基板1の要部断面図、図7は、図5のB−B’線に沿った基板1の要部断面図である。
1つのメモリマット領域には、例えば256本のワード線WL(WL0、WL1・・・WL254、WL255)がX方向に沿って互いに平行に配置されている。ワード線WL(WL0、WL1・・・WL254、WL255)のそれぞれは、その下部のメモリセルMCと重なった領域で制御ゲート13として機能する。
ワード線WL(WL0、WL1・・・WL254、WL255)と直交するY方向には、複数本の選択ゲート7が互いに平行に配置されている。これらの選択ゲート7は、並んで配置された4本が1セットとなるように構成されている。各セットの選択ゲート7のそれぞれには、メモリマット領域のY方向の両端部に2本ずつ形成された4本の電源系メタル配線(G1〜G4)のいずれかを通じて、互いに異なる電圧を独立して印加できるようになっている。図7に示すように、電源系メタル配線(G1〜G4)は、ワード線WLを覆う層間絶縁膜14上に形成されており、各メモリセルの選択ゲート7へコンタクトホールに形成されたプラグを介して電気的に接続されている。
メモリマット領域のY方向の両端部のp型ウエル3には、n+型拡散層15が形成されている。図7に示すように、n+型拡散層15は、選択ゲート7の一端部の下部に形成されている。符号16は、選択ゲート7に正の電圧を印加した時に、その下部のp型ウエル3の表面(チャネル領域)に形成されるn型の反転層を示している。
メモリマット領域の一方の端部に形成されたn+型拡散層15は、メモリマット領域に形成された複数本の選択ゲート7のうち、例えば偶数番目の選択ゲート7の下部に形成されている。そして、このn+型拡散層15には、第1のセンス系メタル配線(S1)を通じて所定の電圧が印加される。一方、メモリマット領域の他方の端部に形成されたn+型拡散層15は、メモリマット領域に形成された複数本の選択ゲート7のうち、例えば奇数番目の選択ゲート7の下部に形成されている。そして、このn+型拡散層15には、第2のセンス系メタル配線(S2)を通じて所定の電圧が印加される。図示はしないが、センス系メタル配線(S1、S2)は、電源系メタル配線(G1〜G4)を覆う第2の層間絶縁膜上に形成されており、n+型拡散層15へコンタクトホールに形成されたプラグ等を介して電気的に接続されている。
このように、偶数番目の選択ゲート7の下部のn+型拡散層15に第1のセンス系メタル配線(S1)が接続され、奇数番目の選択ゲート7の下部のn+型拡散層15に第2のセンス系メタル配線(S2)が接続されているので、互いに隣接する2本の選択ゲート7のそれぞれに正の電圧を印加してそれらの下部のp型ウエル3に反転層を形成する場合、これら2つの反転層に互いに異なる電圧を独立して印加することができる。
基板1上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、16Gb(ギガビット)の容量を有するAND型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルMCを駆動する周辺回路(カラムデコーダ、ロウデコーダ、カラムラッチ回路、ウエル制御回路、昇圧回路、昇圧用クロック回路、電圧クランプ回路など)が形成されているが、それらの図示は省略する。
次に、本実施の形態のメモリセルMCの書き込み、読み出しおよび消去動作を説明する。ここでは、前記図5に示すワード線(WL1)に接続された2個のメモリセル(MC1、MC2)に注目し、その一方を選択メモリセル、他方を非選択メモリセルとして説明する。また、書き込み、読み出しおよび消去の各動作を行う際、ワード線(WL1)、選択ゲート7および反転層16のそれぞれに印加する電圧の関係を図8に示す。なお、同図に示した電圧の値は、好ましい一例を示すものであって、この値に限定されるものではない。
メモリセル(MC1)にデータを書き込むには、メモリセル(MC1、MC2)が接続されているワード線(WL1)に7Vを印加し、他のワード線(WL0、WL2・・・WL255)に0Vを印加する。また、電源系メタル配線G3を通じてメモリセル(MC1)の選択ゲート7に2Vを印加すると共に、電源系メタル配線G1を通じてメモリセル(MC2)の選択ゲート7に6Vを印加する。このとき、他の電源系メタル配線G2、G4に接続された選択ゲート7には0Vを印加し、それらの下部に反転層が形成されないようにする。さらに、センス系メタル配線S2を通じてメモリセル(MC1)の反転層16に0Vを印加すると共に、センス系メタル配線S1を通じてメモリセル(MC2)の反転層16に5Vを印加する。
このようにすると、2個のメモリセル(MC1、MC2)がONとなり、図9に示すように、メモリセル(MC1、MC2)の選択ゲート7のそれぞれの下部に位置するp型ウエル3の表面にn型の反転層16が形成されると共に、メモリセル(MC1、MC2)の間に位置するp型ウエル3の表面にチャネル領域17が形成される。このとき、メモリセル(MC1)の選択ゲート7には2Vが印加されているのに対して、メモリセル(MC2)の選択ゲート7にはそれよりも高い6Vが印加されているので、メモリセル(MC2)の反転層16の周囲に空乏層18が広がり、その一端部はメモリセル(MC1)の選択ゲート7の端部近傍まで達する。
また、2個のメモリセル(MC1、MC2)のそれぞれの反転層16に互いに異なる電圧を印加することにより、2つの反転層16の間に電位差が生じ、5Vが印加されたメモリセル(MC2)の反転層16がドレイン、0Vが印加されたメモリセル(MC1)の反転層16がソースとなるので、2つの反転層16の間のチャネル領域17には、ソースからドレインへ向かう電子の流れが生じる。
前述したように、メモリセル(MC1)の選択ゲート7の端部近傍には、メモリセル(MC2)の反転層16の周囲に形成された空乏層18の一端部が達しているので、メモリセル(MC2)の反転層16に5Vを印加し、メモリセル(MC1)の反転層16に0Vを印加すると、メモリセル(MC1)の選択ゲート7の端部近傍に高い電位差(5V)が生じる。その結果、この選択ゲート7の端部近傍のチャネル領域17でホットエレクトロンが発生し、このホットエレクトロンがその上部のONO膜12に注入されて窒化シリコン膜10にトラップされる。
一方、メモリセル(MC2)の選択ゲート7の端部近傍は、空乏層18の影響によってホットエレクトロンの発生が抑えられるので、メモリセル(MC2)の選択ゲート7の端部近傍に位置するONO膜12にホットエレクトロンが注入されることはない。このようにして、選択されたメモリセル(MC1)のみにデータが書き込まれる。図10は、書き込み時に空乏層18がメモリセル(MC1、MC2)に及ぼす影響を模式的に示した等価回路図である。
メモリセル(MC2)にデータを書き込む場合は、2個のメモリセル(MC1、MC2)のそれぞれの選択ゲート7および反転層16に印加する電圧を上記と逆にすればよい。すなわち、ワード線(WL1)に7Vを印加した状態で、メモリセル(MC1)の選択ゲート7に6Vを印加すると共に、メモリセル(MC2)の選択ゲート7に2Vを印加する。また、メモリセル(MC1)の反転層16に5Vを印加すると共に、メモリセル(MC2)の反転層16に0Vを印加する。このようにすると、メモリセル(MC2)の選択ゲート7の端部近傍に位置するチャネル領域17で発生したホットエレクトロンがその上部のONO膜12に注入され、窒化シリコン膜10にトラップされる。このとき、メモリセル(MC1)の選択ゲート7の端部近傍は、空乏層18の影響によってホットエレクトロンの発生が抑えられるので、メモリセル(MC2)の選択ゲート7の端部近傍に位置するONO膜12にホットエレクトロンが注入されることはない。このようにして、選択されたメモリセル(MC2)のみにデータが書き込まれる。
次に、メモリセル(MC1)に書き込まれたデータを読み出すには、チャネル領域に流れる電流の向きを、メモリセル(MC1)への書き込み時と同じにする。すなわち、メモリセル(MC1)が接続されているワード線(WL1)に3Vを印加し、他のワード線(WL0、WL2・・・WL255)に0Vを印加する。また、電源系メタル配線G3を通じてメモリセル(MC1)の選択ゲート7に2Vを印加すると共に、電源系メタル配線G1を通じてメモリセル(MC2)の選択ゲート7に2Vを印加し、2個のメモリセル(MC1、MC2)がONとなり、メモリセル(MC1、MC2)のそれぞれの選択ゲート7の下部に反転層16を形成する。このとき、他の電源系メタル配線G2、G4に接続された選択ゲート7には0Vを印加し、それらの下部に反転層16が形成されないようにする。さらに、センス系メタル配線S2を通じてメモリセル(MC1)の反転層16に0Vを印加し、センス系メタル配線S1を通じてメモリセル(MC2)の反転層16に1Vを印加する。そして、このときメモリセル(MC1、MC2)のソース、ドレイン間に流れる電流の状況からメモリセル(MC1)のしきい値電圧を検出し、ONO膜12に注入された電荷の有無を判定する。書き込み時と同様、メモリセル(MC2)の選択ゲート7の端部近傍は、空乏層18の影響でホットエレクトロンの発生が抑えられるので、メモリセル(MC2)のデータが読み出されることはない。メモリセル(MC2)のデータを読み出す場合は、センス系メタル配線S1、S2に印加する電圧を上記と逆にして、チャネル領域に流れる電流の向きを逆にすればよい。
次に、メモリセル(MC1)に書き込まれたデータを消去するには、チャネル電流を利用したホットホール注入消去方式を採用する。すなわち、メモリセル(MC1、MC2)が接続されたワード線(WL1)に−9V程度の負電圧を印加し、他のワード線(WL0、WL2・・・WL255)に0Vを印加する。また、電源系メタル配線G3を通じてメモリセル(MC1)の選択ゲート7に6Vを印加し、他の電源系メタル配線G1、G2、G4に接続されたメモリセル(MC)の選択ゲート7に0Vを印加する。このようにすると、メモリセル(MC1)のみがONとなり、その選択ゲート7の下部に反転層16が形成されるので、この反転層16にセンス系メタル配線S2を通じて5Vを印加する。
これにより、メモリセル(MC1)のチャネル領域を流れる電子が反転層16の端部の高電界によって加速され、反転層16の端部に電子と正孔の対が生成される。そして、この正孔がワード線(WL1)に印加された負電圧によって加速されてホットホールとなり、ONO膜12に注入されて窒化シリコン膜10にトラップされる。この結果、窒化シリコン膜10にトラップされていた電子が正孔によって打ち消され、選択されたメモリセル(MC1)のデータが消去される。
メモリセル(MC2)のデータを消去する場合は、2個のメモリセル(MC1、MC2)のそれぞれの選択ゲート7および反転層16に印加する電圧を上記と逆にすればよい。すなわち、ワード線(WL1)に−9V程度の負電圧を印加すると共に、電源系メタル配線G1を通じてメモリセル(MC2)の選択ゲート7に6Vを印加し、メモリセル(MC2)のみをONにする。そして、メモリセル(MC2)の選択ゲート7の下部に形成される反転層16にセンス系メタル配線S1を通じて5Vを印加すればよい。これにより、メモリセル(MC2)の反転層16の端部で生成した正孔がONO膜12に注入され、メモリセル(MC2)のデータが消去される。
このように、本実施の形態のフラッシュメモリは、ONO膜12中の窒化シリコン膜10に電子をトラップさせることによって書き込みを行い、正孔をトラップさせることによって消去を行うので、次のような利点がある。
多結晶シリコンからなる浮遊ゲートに電子を注入して書き込みを行う方式の場合、基板と浮遊ゲートの間に介在するトンネル絶縁膜に一箇所でも欠陥が存在すると、浮遊ゲートに注入された電子がこの欠陥を通じて基板に漏洩してしまう。これに対して、ONO膜12中の窒化シリコン膜10に電子をトラップさせる方式では、基板と窒化シリコン膜10との間に介在する酸化シリコン膜9に欠陥が存在しても、欠陥の近傍の窒化シリコン膜10にトラップされた電子のみが漏洩するだけなので、電荷保持特性が優れている。
また、選択ゲート7の両側のONO膜12に個別に電荷(電子、正孔)を注入することにより、選択ゲート7の両側のONO膜12を記憶ノードとして利用することができるので、メモリセルの高集積化が容易に実現できる。
また、記憶ノードに正孔をトラップさせるホットホール注入消去方式は、記憶ノードに注入された電子をF−N(Fowlor Nordheim)トンネル現象によって基板に放出するF−Nトンネル消去方式に比べて高速消去が可能である。図11は、ONO膜中の窒化シリコン膜にトラップさせた電子を上記2つの方式で消去する場合の速度をシミュレーションによって比較したグラフである。図に示すように、F−Nトンネル消去方式は、ホットホール注入消去方式に比べて8桁以上遅いことが分かった。
また、F−Nトンネル消去方式の場合、1本のワード線に接続された複数のメモリセルを一括して消去する必要がある。これに対し、本実施の形態のホットホール注入消去方式では、ワード線WLと反転層16(ビット線)にそれぞれ消去電圧を印加して消去を行うので、各メモリセルMCを選択的に消去することが可能である。
また、記憶ノードとして多結晶シリコンからなる浮遊ゲートを用いるフラッシュメモリの場合、浮遊ゲートの周囲の全静電容量(Ctot)に対する浮遊ゲートと制御ゲートとの間の静電容量(Cfg-cg)の比(Cfg-cg/Ctot)で表されるカップリング比(α)を0.6程度に維持することが要求される。これに対し、ONO膜12を記憶ノードとして利用する場合は、カップリング比(α)を考慮する必要がないので、ワード線WLに印加する書き込み電圧や消去電圧を半分程度に下げることが可能になる。
なお、各メモリセルMCには、2bit/1セルとして“00”/“01”/“10”/“11”のような4種類のデータを書き込むこともできる。このような多値記憶は、ワード線WLの書き込み電圧を一定にしたまま、書き込み時間を変え、選択されたメモリセルMCのONO膜12に注入するホットエレクトロンの量を変化させることによって行う。また、このような多値記憶を用いた場合の消去動作については、ワード線WLの消去電圧を一定にしたまま、消去時間を変え、選択されたメモリセルMCのONO膜12に注入するホットホールの量を変化させることによって行う。
次に、本実施の形態1のフラッシュメモリの製造方法の一例を図12〜図18により説明する。
まず、図12に示すように、p型の単結晶シリコンからなる基板1に周知の製造方法を用いてn型埋込み層2とp型ウエル3とを形成した後、基板1を熱酸化することによって、p型ウエル3の表面に酸化シリコンからなるゲート絶縁膜5を形成する。
次に、図13に示すように、ゲート絶縁膜5の上部にCVD法で膜厚40nm程度のn型多結晶シリコン膜と膜厚150nm程度の酸化シリコン膜6とを堆積した後、フォトレジスト膜をマスクにしたドライエッチング技術を用いて酸化シリコン膜6とn型多結晶シリコン膜とをパターニングし、上部が酸化シリコン膜6で覆われた選択ゲート7を形成する。選択ゲート7のゲート長は、65nm程度である。
次に、図14に示すように、選択ゲート7と酸化シリコン膜6のそれぞれの側壁にサイドウォールスペーサ8を形成する。サイドウォールスペーサ8は、基板1上にCVD法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることによって形成する。
次に、図15に示すように、上記異方性エッチングによって露出した選択ゲート7間のp型ウエル3の表面に酸化シリコン膜9を形成する。前記図14に示すように、選択ゲート7間のp型ウエル3の表面は、サイドウォールスペーサ8を形成する際の異方性エッチングによって削られるので、サイドウォールスペーサ8の下部のp型ウエル3の表面との間に段差が生じる。そのため、通常の熱酸化法によって酸化シリコン膜9を形成すると、図16に示すように、サイドウォールスペーサ8の下部近傍の段差部で酸化シリコン膜9が異常成長し、選択ゲート7間に比べて膜厚が大きくなるために、ONO膜12の特性が劣化する。
そこで、本実施の形態では、通常の熱酸化法に代え、ISSG(In-Situ Steam Generation)酸化法を用いて酸化シリコン膜9を形成する。ISSG酸化法は、熱処理チャンバ内に水素と酸素を直接導入し、高温(例えば900℃)に加熱した基板1上でラジカル酸化反応を行う方法である。ISSG酸化法は、RTP(Rapid Thermal Process)方式などのような通常の熱酸化法と比較した場合、基板1中への酸素の増速拡散が抑制されるという特徴があるので、前述したような段差部の表面にもほぼ均一な膜厚の酸化シリコン膜9を形成することができる。酸化シリコン膜9の膜厚は、6nm程度である。また、この熱酸化によって選択ゲート7の表面も僅かに酸化されるので、そのゲート長が縮小して40nm程度になる。
次に、図17に示すように、酸化シリコン膜9の上部にCVD法で窒化シリコン膜10を堆積した後、図18に示すように、窒化シリコン膜10の上部に酸化シリコン膜11を堆積することにより、ONO膜12を形成する。窒化シリコン膜10の上部の酸化シリコン膜11は、CVD法または熱酸化法で形成するが、良質、かつ均一な膜厚の酸化シリコン膜11を得るためには、熱酸化法、特に前述したISSG酸化法で形成することが望ましい。この場合は、CVD法で膜厚16nm程度の窒化シリコン膜10を堆積した後、この窒化シリコン膜10の表面部分を6nm程度酸化する。
次に、ONO膜12の上部に制御ゲート13(ワード線WL)を形成する(図2〜図4参照)。制御ゲート13(ワード線WL)を形成するには、ONO膜12の上部にCVD法で膜厚250nm程度のn型多結晶シリコン膜を堆積し、続いて化学的機械研磨法を用いてn型多結晶シリコン膜の表面を平坦化した後、フォトレジスト膜をマスクにしたドライエッチング技術を用いてn型多結晶シリコン膜をパターニングする。
上記n型多結晶シリコン膜をパターニングするためのドライエッチング工程では、制御ゲート13(ワード線WL)間にn型多結晶シリコン膜のエッチング残りが生じないよう、基板1の表面をオーバーエッチングするが、制御ゲート13(ワード線WL)間の基板1の表面は、ONO膜12で覆われている(図3参照)ので、このオーバーエッチングを行っても、基板1の表面が削れることはない。これにより、非選択メモリセルのリーク電流が低減されるので、フラッシュメモリの動作信頼性および製造歩留まりが向上する。
また、記憶ノードとして多結晶シリコンからなる浮遊ゲートを用いるフラッシュメモリの製造工程では、制御ゲート(ワード)をパターニングした後、引き続き下層の多結晶シリコン膜をパターニングして浮遊ゲートを形成する。しかし、メモリセルの微細化が進んだ場合、前述したカップリング比(α)を維持するために、浮遊ゲートのアスペクト比を大きくしなければならないので、浮遊ゲートの加工が困難となる。これに対し、ONO膜12を記憶ノードとして利用する場合は、高アスペクト比の多結晶シリコン膜をパターニングする工程がないので、フラッシュメモリの製造歩留まりが向上する。
その後、制御ゲート13(ワード線WL)の上層に層間絶縁膜を挟んで複数層のメタル配線(電源系メタル配線G1〜G4、センス系メタル配線S1、S2など)を形成することにより、本実施の形態のフラッシュメモリが完成する。
上記した本実施の形態によれば、フラッシュメモリのメモリセルサイズを大幅に縮小することができるので、大容量のAND型フラッシュメモリを実現することができる。
(実施の形態2)
図19は、本発明の実施の形態2であるフラッシュメモリのメモリマット領域を示す要部断面図、図20は、このフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
図19は、本発明の実施の形態2であるフラッシュメモリのメモリマット領域を示す要部断面図、図20は、このフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
図19に示すように、本実施の形態のメモリセルMCは、選択ゲート7の下部のp型ウエル3の表面にソースまたはドレインとして機能するn型拡散層4を設け、これをビット線として使用する。このn型拡散層4は、選択ゲート7の一方の側壁の下部領域に形成されている。n型拡散層4を形成するには、前記図13に示した方法でp型ウエル3の上部に選択ゲート7を形成した後、図21に示すように、斜めイオン注入法を用いてp型ウエル3の表面にn型不純物(ヒ素)を導入する。不純物の注入エネルギーは30keV程度、ドーズ量は3×1014/cm2程度とする。図20に示すSG1〜SG4は、それぞれ選択MISFET(Q1〜Q4)のゲート電極であり、これら選択MISFET(Q1〜Q4)のONまたはOFFの状態によって、各センス系メタル配線S1、S2からの電位が各n型拡散層4へ導通するかどうかの選択がなされる。
このように、前記実施の形態1のフラッシュメモリは、選択ゲート7に正の電圧を印加したときにその下部のp型ウエル3の表面に形成される反転層16をビット線として使用するのに対し、本実施の形態のフラッシュメモリは、ビット線として使用するn型拡散層(ソース、ドレイン)4をあらかじめp型ウエル3の表面に形成しておく。n型拡散層4をビット線として使用する方式は、n型の反転層16をビット線として使用する方式に比べてビット線抵抗を低減することができるという利点がある。
書き込みは、ソース側のn型拡散層4からONO膜12にホットエレクトロンを注入して窒化シリコン膜10にトラップさせる。消去は、ワード線WLに負電圧を印加し、窒化シリコン膜10にトラップされた電子を基板側に引き抜く。図22は、書き込み、読み出しおよび消去の各動作を行う際の電圧関係の一例を示している。また、図23は、前記図20のA−A’線に沿った基板1の概略断面構造と、書き込み・読み出し時の等価回路を示し、図24は、前記図20のB−B’線に沿った基板1の概略断面構造と、書き込み・読み出し時の等価回路を示している。
(実施の形態3)
図25は、本発明の実施の形態3であるフラッシュメモリのメモリマット領域を示す要部断面図である。
図25は、本発明の実施の形態3であるフラッシュメモリのメモリマット領域を示す要部断面図である。
図25に示すように、本実施の形態のメモリセルMCは、選択ゲート7間でONO膜12を分離した点に特徴がある。ONO膜12を分離するには、前述した方法でONO膜12を形成(図18参照)した後、図26に示すように、ONO膜12を異方性エッチングすることにより、選択ゲート7間のONO膜12の一部を除去し、サイドウォールスペーサ8の近傍に残す。このとき、選択ゲート7の覆う酸化シリコン膜6の上部の窒化シリコン膜10や酸化シリコン膜11も除去される。
次に、図27に示すように、基板1を熱酸化し、ONO膜12の除去によって露出したp型ウエル3の表面に酸化シリコン膜20を形成する。このとき、酸化シリコン膜20の異常成長によるONO膜12の特性劣化を防ぐため、前述したISSG酸化法を用いて酸化シリコン膜20を形成することが望ましい。その後、前述した方法で制御ゲート13(ワード線WL)を形成することにより、図24に示すメモリセルMCが得られる。
前記実施の形態1のメモリセルMCを微細化した場合、隣接メモリセルMC間の記憶ノード同士が接近し、記憶ノードにトラップされた電荷同士が干渉を引き起こす恐れがある。これに対し、本実施の形態のメモリセルMCは、記憶ノード(ONO膜12)がメモリセルMC毎に分離されているので、このような干渉を防ぐことができ、メモリセルMCをさらに微細化することができる。本実施の形態のメモリセルMCの書き込み、読み出しおよ消去動作は、前記実施の形態1と同じである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるAND型フラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、NOR型フラッシュメモリに適用することもできる。また、フラッシュメモリを含んだシステムLSI(Large Scale Integrated circuit)のようなメモリ−ロジック混載型半導体装置にも適用できる。
本発明は、AND型フラッシュメモリのような不揮発性半導体記憶装置に適用することができる。
1 半導体基板
2 n型埋込み層
3 p型ウエル
4 n型拡散層
5 ゲート絶縁膜
6 酸化シリコン膜
7 選択ゲート
8 サイドウォールスペーサ
9 酸化シリコン膜
10 窒化シリコン膜
11 酸化シリコン膜
12 ONO膜
13 制御ゲート
14 層間絶縁膜
15 n+型拡散層
16 反転層
17 チャネル領域
18 空乏層
20 酸化シリコン膜
G1〜G4 電源系メタル配線
MC メモリセル
S1、S2 センス系メタル配線
SG1〜SG4 選択MISFETのゲート電極
WL ワード線
2 n型埋込み層
3 p型ウエル
4 n型拡散層
5 ゲート絶縁膜
6 酸化シリコン膜
7 選択ゲート
8 サイドウォールスペーサ
9 酸化シリコン膜
10 窒化シリコン膜
11 酸化シリコン膜
12 ONO膜
13 制御ゲート
14 層間絶縁膜
15 n+型拡散層
16 反転層
17 チャネル領域
18 空乏層
20 酸化シリコン膜
G1〜G4 電源系メタル配線
MC メモリセル
S1、S2 センス系メタル配線
SG1〜SG4 選択MISFETのゲート電極
WL ワード線
Claims (14)
- 第1導電型の半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第1導電膜からなる選択ゲートと、
前記選択ゲートの下部の前記半導体基板に形成された第2導電型のソース、ドレインと、
前記主面の第1方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第1酸化シリコン膜、トラップ性絶縁膜および第2酸化シリコン膜からなるONO膜と、
前記ONO膜上に形成された第2導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第1方向およびこれと交差する第2方向に沿ってマトリクス状に配置され、
前記第1方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、
前記第2方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、
選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、
前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行うことを特徴とする不揮発性半導体記憶装置。 - 前記複数のメモリセルは、素子分離領域を介することなく、互いに隣接して配置されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルは、AND型フラッシュメモリのメモリセルであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1酸化シリコン膜は、ISSG酸化法によって形成された酸化シリコン膜であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記主面の第1方向に隣接する2つの選択ゲート間の前記ONO膜には、互いに独立した複数の記憶ノードが存在することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ソース、ドレインは、前記選択ゲートに所定電圧を印加したときに、前記選択ゲートの下部の前記半導体基板に形成される第2導電型の反転層からなることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ソース、ドレインは、前記選択ゲートの一方の端部近傍の前記半導体基板に形成された第2導電型の拡散層からなることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 第1導電型の半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第1導電膜からなる選択ゲートと、
前記選択ゲートの下部の前記半導体基板に形成された第2導電型のソース、ドレインと、
前記主面の第1方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第1酸化シリコン膜、トラップ性絶縁膜および第2酸化シリコン膜からなるONO膜と、
前記ONO膜上に形成された第2導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第1方向およびこれと交差する第2方向に沿ってマトリクス状に配置され、
前記第1方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、
前記第2方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、
選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、
前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行う不揮発性半導体記憶装置の製造方法であって、
(a)前記半導体基板の主面に前記ゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記第1導電膜を形成し、前記第1導電膜上に第1絶縁膜を形成する工程、
(b)前記第1絶縁膜および前記第1導電膜をパターニングすることによって、上部が前記第1絶縁膜に覆われた前記選択ゲートを形成する工程、
(c)前記工程(b)の後、前記半導体基板を熱酸化することによって、前記主面の第1方向に隣接する前記選択ゲート間の前記半導体基板上に前記第1酸化シリコン膜を形成する工程、
(d)前記第1酸化シリコン膜上に前記トラップ性絶縁膜を形成する工程、
(e)前記トラップ性絶縁膜上に前記第2酸化シリコン膜を形成することによって、前記ONO膜を形成する工程、
(f)前記工程(e)の後、前記ONO膜上に堆積した前記第2導電膜をパターニングすることによって、前記制御ゲートを形成する工程、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記メモリセルは、AND型フラッシュメモリのメモリセルであることを特徴とする請求項8記載の不揮発性半導体記憶装置の製造方法。
- 前記第1酸化シリコン膜は、ISSG酸化法によって形成することを特徴とする請求項8記載の不揮発性半導体記憶装置の製造方法。
- 前記第2酸化シリコン膜は、前記トラップ性絶縁膜の表面をISSG酸化することによって形成することを特徴とする請求項10記載の不揮発性半導体記憶装置の製造方法。
- 前記工程(b)の後、前記工程(c)に先だって、前記選択ゲートの側壁に絶縁膜からなるサイドウォールスペーサを形成することを特徴とする請求項8記載の不揮発性半導体記憶装置の製造方法。
- 前記ソース、ドレインは、前記選択ゲートに所定電圧を印加したときに、前記選択ゲートの下部の前記半導体基板に形成される第2導電型の反転層からなることを特徴とする請求項8記載の不揮発性半導体記憶装置の製造方法。
- 前記ソース、ドレインは、前記選択ゲートの一方の端部近傍の前記半導体基板に形成された第2導電型の拡散層からなり、前記第2導電型の拡散層は、前記工程(b)の後、前記工程(c)に先だって、前記半導体基板に斜めイオン注入法によって不純物を導入することにより形成することを特徴とする請求項8記載の不揮発性半導体記憶装置の製造方法。
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US20120007163A1 (en) * | 2010-07-07 | 2012-01-12 | Hiroshi Akahori | Nonvolatile memory device |
-
2004
- 2004-12-17 JP JP2004365898A patent/JP2006173452A/ja active Pending
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