JP2002299473A - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法

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JP2002299473A JP2001094582A JP2001094582A JP2002299473A JP 2002299473 A JP2002299473 A JP 2002299473A JP 2001094582 A JP2001094582 A JP 2001094582A JP 2001094582 A JP2001094582 A JP 2001094582A JP 2002299473 A JP2002299473 A JP 2002299473A
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智史 鳥井
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Abstract

(57)【要約】 【課題】 書換可能回数を増やすことが可能な半導体記
憶装置を提供する。 【解決手段】 半導体基板の表層部の一部に、ある間隔
を隔てて第１及び第２の不純物拡散領域が配置されてい
る。両者の間に画定されたチャネル領域の上にゲート電
極が形成されている。チャネル領域とゲート電極との間
にゲート絶縁膜が配置されている。ゲート絶縁膜のう
ち、第１と第２の不純物拡散領域を結ぶ経路の長さ方向
の少なくとも一部の領域上の部分が、第１の絶縁膜、電
荷トラップ膜、及び第２の絶縁膜がこの順番に積層され
た積層構造を有する。電荷トラップ膜は、第１及び第２
の絶縁膜よりも電荷をトラップしやすい絶縁材料で形成
されている。制御回路が、第１と第２の不純物拡散領域
のいずれに印加される電圧よりも高い正の正孔排除電圧
をゲート電極に印加し、ゲート電極とチャネル領域との
間の各層または相互に隣接する層の界面にトラップされ
ている正孔を放出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその駆動方法に関し、特に絶縁膜中に電子をトラップ
することによって情報を記憶する不揮発性の半導体記憶
装置及びその駆動方法に関する。
【０００２】
【従来の技術】電気的消去及び書換可能なＥＥＰＲＯＭ
や一括的に電気的消去可能なフラッシュメモリ等の不揮
発性半導体記憶装置のメモリセルとして、一般的にフロ
ーティングゲートとコントロールゲートとの２重ゲート
構造を有するものが用いられている。ところが、２重ゲ
ート構造を形成するための複雑な製造プロセスが、半導
体記憶装置の微細化の妨げになっている。そこで、電荷
を蓄積する膜として、フローティングゲートの代わりに
窒化シリコン等の絶縁材料からなる膜を用いた構造の半
導体記憶装置が注目されている。この構造の半導体記憶
装置では、窒化シリコン等の絶縁膜中に電荷を捕捉（ト
ラップ）することによって情報の記憶を行う。
【０００３】この構造の半導体記憶装置としてＳＯＮＯ
Ｓ型メモリが知られている。ＳＯＮＯＳ型メモリの各セ
ルを構成するＦＥＴのゲート絶縁膜は、窒化シリコン膜
を酸化シリコン膜で挟んだ３層構造を有する。この窒化
シリコン膜中に電子を注入することにより情報の書き込
みが行われ、電子を放出することにより情報の消去が行
われる。
【０００４】
【発明が解決しようとする課題】ＳＯＮＯＳ型メモリ
は、フローティングゲート型メモリに比べてゲート構造
が単純であるため、微細化に適している。ところが、十
分な書換可能回数を達成することができず、未だ実用化
されていないのが現状である。
【０００５】本発明の目的は、書換可能回数を増やすこ
とが可能な半導体記憶装置及びその駆動方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の表層部の一部に、
ある間隔を隔てて配置された第１及び第２の不純物拡散
領域と、前記第１の不純物拡散領域と第２の不純物拡散
領域との間に画定されたチャネル領域の上に形成された
ゲート電極と、前記チャネル領域と前記ゲート電極との
間に配置されたゲート絶縁膜であって、前記第１の不純
物拡散領域と第２の不純物拡散領域とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されているゲート絶縁膜と、前記第
１の不純物拡散領域と第２の不純物拡散領域とのいずれ
に印加される電圧よりも高い正の正孔排除電圧を前記ゲ
ート電極に印加し、前記ゲート電極と前記チャネル領域
との間の各層または相互に隣接する層の界面にトラップ
されている正孔を放出する正孔排除動作を実施する制御
回路とを有する半導体記憶装置が提供される。
【０００７】ゲート電極とチャネル領域との間の各層ま
たは相互に隣接する層の界面にトラップされている正孔
を放出することにより、書換を繰り返したときの書込速
度及び消去速度の低下を防止することができる。
【０００８】本発明の他の観点によると、半導体基板
と、前記半導体基板の表層部の一部に、ある間隔を隔て
て配置された第１及び第２の不純物拡散領域と、前記第
１の不純物拡散領域と第２の不純物拡散領域との間に画
定されたチャネル領域の上に形成されたゲート電極と、
前記チャネル領域と前記ゲート電極との間に配置された
ゲート絶縁膜であって、前記第１の不純物拡散領域と第
２の不純物拡散領域とを結ぶ経路の長さ方向の少なくと
も一部の領域上の部分が、第１の絶縁膜、電荷トラップ
膜、及び第２の絶縁膜がこの順番に積層された積層構造
を有し、該電荷トラップ膜が、前記第１の絶縁膜及び第
２の絶縁膜よりも電荷をトラップしやすい絶縁材料で形
成されているゲート絶縁膜と、前記第１の不純物拡散領
域と第２の不純物拡散領域とに等しい電圧を印加し、前
記ゲート電極に該第１の不純物拡散領域及び第２の不純
物拡散領域に印加されている電圧よりも高い正の第１の
電圧を印加する制御回路とを有する半導体記憶装置が提
供される。
【０００９】ゲート電極に第１の電圧を印加することに
より、ゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
することができる。これにより、書換を繰り返したとき
の書込速度及び消去速度の低下を防止することができ
る。
【００１０】本発明の他の観点によると、半導体基板
と、前記半導体基板の上に形成され、第１の方向に延在
し、相互に平行に配置された複数のビットラインと、前
記半導体基板の上に配置され、前記第１の方向と交差す
る第２の方向に延在し、相互に平行に配置され、前記ビ
ットラインとの交差箇所において、該ビットラインから
絶縁されている複数のワードラインと、相互に隣り合う
一対の前記ビットラインの間の帯状部分と、前記ワード
ラインとの交差箇所の各々に配置されたＦＥＴであっ
て、該ＦＥＴの各々が、第１導電型の一対の不純物拡散
領域、該不純物拡散領域に挟まれたチャネル領域、該チ
ャネル領域上に形成されたゲート絶縁膜、及び該ゲート
絶縁膜の上に形成されたゲート電極を含み、該ゲート絶
縁膜のうち、前記一対の不純物拡散領域の一方と他方と
を結ぶ経路の長さ方向の少なくとも一部の領域上の部分
が、第１の絶縁膜、電荷トラップ膜、及び第２の絶縁膜
がこの順番に積層された積層構造を有し、該電荷トラッ
プ膜が、前記第１の絶縁膜及び第２の絶縁膜よりも電荷
をトラップしやすい絶縁材料で形成されており、前記一
対の不純物拡散領域が、それぞれ当該ＦＥＴに対応する
一対のビットラインに接続され、該ゲート電極が、対応
するワードラインに接続されている前記ＦＥＴと、前記
複数のビットラインに第１の電圧を印加し、前記複数の
ワードラインに前記第１の電圧よりも高い第２の電圧を
印加し、前記ＦＥＴの各々のゲート電極とチャネル領域
との間の各層または相互に隣接する層の界面にトラップ
されている正孔を放出する制御回路とを有する半導体記
憶装置が提供される。
【００１１】ゲート電極とチャネル領域との間の各層ま
たは相互に隣接する層の界面にトラップされている正孔
を放出することにより、書換を繰り返したときの書込速
度及び消去速度の低下を防止することができる。
【００１２】本発明の他の観点によると、半導体基板
と、前記半導体基板の表層部の一部に、ある間隔を隔て
て配置された第１及び第２の不純物拡散領域と、前記第
１の不純物拡散領域と第２の不純物拡散領域との間に画
定されたチャネル領域の上に形成されたゲート電極と、
前記チャネル領域と前記ゲート電極との間に配置された
ゲート絶縁膜であって、前記第１の不純物拡散領域と第
２の不純物拡散領域とを結ぶ経路の長さ方向の少なくと
も一部の領域上の部分が、第１の絶縁膜、電荷トラップ
膜、及び第２の絶縁膜がこの順番に積層された積層構造
を有し、該電荷トラップ膜が、前記第１の絶縁膜及び第
２の絶縁膜よりも電荷をトラップしやすい絶縁材料で形
成されているゲート絶縁膜とを有する半導体記憶装置の
駆動方法であって、前記第１の不純物拡散領域と第２の
不純物拡散領域とのいずれに印加される電圧よりも高い
正の正孔排除電圧を前記ゲート電極に印加し、前記ゲー
ト電極と前記チャネル領域との間の各層または相互に隣
接する層の界面にトラップされている正孔を放出する正
孔排除工程を有する半導体記憶装置の駆動方法が提供さ
れる。
【００１３】ゲート電極とチャネル領域との間の各層ま
たは相互に隣接する層の界面にトラップされている正孔
を放出することにより、書換を繰り返したときの書込速
度及び消去速度の低下を防止することができる。
【００１４】本発明の他の観点によると、半導体基板
と、前記半導体基板の上に形成され、第１の方向に延在
し、相互に平行に配置された複数のビットラインと、前
記半導体基板の上に配置され、前記第１の方向と交差す
る第２の方向に延在し、相互に平行に配置され、前記ビ
ットラインとの交差箇所において、該ビットラインから
絶縁されている複数のワードラインと、相互に隣り合う
一対の前記ビットラインの間の帯状部分と、前記ワード
ラインとの交差箇所の各々に配置されたＦＥＴであっ
て、該ＦＥＴの各々が、第１導電型の一対の不純物拡散
領域、該不純物拡散領域に挟まれたチャネル領域、該チ
ャネル領域上に形成されたゲート絶縁膜、及び該ゲート
絶縁膜の上に形成されたゲート電極を含み、該ゲート絶
縁膜のうち、前記一対の不純物拡散領域の一方と他方と
を結ぶ経路の長さ方向の少なくとも一部の領域上の部分
が、第１の絶縁膜、電荷トラップ膜、及び第２の絶縁膜
がこの順番に積層された積層構造を有し、該電荷トラッ
プ膜が、前記第１の絶縁膜及び第２の絶縁膜よりも電荷
をトラップしやすい絶縁材料で形成されており、前記一
対の不純物拡散領域が、それぞれ当該ＦＥＴに対応する
一対のビットラインに接続され、該ゲート電極が、対応
するワードラインに接続されている前記ＦＥＴと、前記
複数のビットラインの各々に第１の電圧を印加し、前記
複数のワードラインの各々に前記第１の電圧よりも低い
負の消去電圧を印加することにより、前記ＦＥＴの各々
の電荷トラップ膜にトラップされている電子を放出する
消去動作、前記複数のビットラインの各々に第２の電圧
を印加し、前記複数のワードラインの各々に前記第２の
電圧よりも高い正の正孔排除電圧を印加することによ
り、前記ＦＥＴの各々のゲート電極とチャネル領域との
間の各層または相互に隣接する層の界面にトラップされ
ている正孔を放出する正孔排除動作、前記複数のＦＥＴ
のうち選択されたＦＥＴに対応する一対のビットライン
の間に第３の電圧を印加し、対応するワードラインに消
去判定電圧を印加して、対応する一対のビットラインの
間に流れる電流と、基準電流との大小を比較し、当該Ｆ
ＥＴが消去完了状態か消去未完了状態かを判定する消去
判定動作、前記複数のＦＥＴのうち選択されたＦＥＴに
対応する一対のビットラインの間に第４の電圧を印加
し、対応するワードラインに書込電圧を印加することに
より、当該ＦＥＴの電荷トラップ膜に電子をトラップさ
せる書込動作、及び前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットライン間に第５の電圧を
印加し、対応するワードラインに書込判定電圧を印加し
て、対応する一対のビットラインの間に流れる電流と、
基準電流との大小を比較し、当該ＦＥＴが書込完了状態
か書込未完了状態かを判定する書込判定動作とを行う制
御回路とを有し、前記制御回路が、前記消去動作を行う
手順と、前記消去動作後に、前記正孔排除動作を行う手
順と、前記消去動作を行ったＦＥＴの各々を選択して前
記消去判定動作を実行し、１つでも消去未完了状態のＦ
ＥＴがあると、すべてのＦＥＴが消去完了状態になるま
で前記消去動作と正孔排除動作とを繰り返す手順とを実
行する半導体記憶装置が提供される。
【００１５】消去動作に続いて正孔排除動作を行うた
め、消去動作時に蓄積された正孔を効果的に排除するこ
とができる。
【００１６】本発明の他の観点によると、上記半導体記
憶装置の制御回路が、前記消去動作を行う手順と、前記
消去動作を行ったＦＥＴの各々を選択して前記消去判定
動作を行い、１つでも消去未完了状態のＦＥＴがある
と、すべてのＦＥＴが消去完了状態になるまで前記消去
動作を繰り返す手順と、前記消去判定動作による判定の
結果、すべてのＦＥＴが消去完了状態になった後、前記
正孔排除動作を行う手順とを実行する半導体記憶装置が
提供される。
【００１７】すべてのＦＥＴが消去完了状態になった後
に正孔排除動作を行うため、正孔排除動作に起因する消
去時間の増大を抑制することができる。
【００１８】本発明の他の観点によると、上記半導体記
憶装置の制御回路が、書き込みを行うべきすべてのＦＥ
Ｔから、一つずつ順番にＦＥＴを選択し、選択されたＦ
ＥＴについて前記書込判定動作を行うとともに、当該Ｆ
ＥＴが書込未完了状態であれば当該ＦＥＴを選択して前
記書込動作を行う第１の手順と、前記正孔排除動作を行
う第２の手順と、１つでも書込未完了状態のＦＥＴがあ
る場合には、上記第１の手順と第２の手順とを繰り返す
第３の手順とを実行する半導体記憶装置が提供される。
【００１９】書込動作に続いて正孔排除動作を行うた
め、書込動作時に蓄積された正孔を効率的に排除するこ
とができる。
【００２０】本発明の他の観点によると、上記半導体記
憶装置の制御回路が、前記正孔排除動作を行う第１の手
順と、書き込みを行うべきすべてのＦＥＴから、一つず
つ順番にＦＥＴを選択し、選択されたＦＥＴについて前
記書込判定動作を行うとともに、当該ＦＥＴが書込未完
了状態であれば当該ＦＥＴを選択して前記書込動作を行
う第２の手順と、１つでも書込未完了状態のＦＥＴがあ
る場合には、上記第２の手順を繰り返す第３の手順とを
実行する半導体記憶装置が提供される。
【００２１】書込処理を行う前に、正孔排除動作を行う
ため、書込処理前の消去処理時に蓄積されていた正孔を
効率的に排除することができる。
【００２２】本発明の他の観点によると、上記半導体記
憶装置の制御回路が、書き込みを行うべきすべてのＦＥ
Ｔから、一つずつ順番にＦＥＴを選択し、選択されたＦ
ＥＴについて前記書込判定動作を行うとともに、当該Ｆ
ＥＴが書込未完了状態であれば当該ＦＥＴを選択して前
記書込動作を行う第１の手順と、１つでも書込未完了状
態のＦＥＴがある場合には、上記第１の手順を繰り返す
第２の手順と、書き込みを行うべきすべてのＦＥＴが書
込完了状態になると、前記正孔排除動作を行う第３の手
順とを実行する半導体記憶装置が提供される。
【００２３】すべてのＦＥＴが書込完了状態になった後
に正孔排除動作を行うため、正孔排除動作に起因する書
込時間の増大を抑制することができる。
【００２４】
【発明の実施の形態】本願発明の実施例を説明する前
に、本願発明者が実験によって初めて見いだした従来の
ＳＯＮＯＳ型不揮発性メモリの課題について説明する。
【００２５】ＳＯＮＯＳ型不揮発性メモリの各メモリセ
ルを構成するＦＥＴは、酸化シリコン膜、窒化シリコン
膜、及び酸化シリコン膜が積層された３層構造のゲート
絶縁膜を有する。チャネル領域と窒化シリコン膜との間
の酸化シリコン膜を基板側絶縁膜と呼び、窒化シリコン
膜とゲート電極との間の酸化シリコン膜をゲート側絶縁
膜、この３層を積層ゲート絶縁膜と呼ぶこととする。
【００２６】データ書込時には、例えば選択されたメモ
リセルのＦＥＴのソースに０Ｖ、ドレインに６Ｖを印加
した状態で、ゲート電極に１０Ｖのパルス電圧を印加す
る。チャネルに電流が流れ、ドレイン近傍でホットエレ
クトロンが発生する。ホットエレクトロンは、基板側絶
縁膜のポテンシャル障壁を超え、ドレインに近い窒化シ
リコン膜中にトラップされる。これにより、ＦＥＴのし
きい値電圧が正方向にシフトする。この状態を「０」と
する。なお、書込が行われたメモリセルについて、十分
な電子がトラップされたか否かの検証が行われ、不十分
である場合には、当該メモリセルに対してデータ書込動
作が再度実行される。
【００２７】データ消去時には、複数のメモリセルのソ
ース及びドレインに６Ｖを印加した状態で、ゲート電極
に−６Ｖのパルス電圧を印加する。これにより、窒化シ
リコン膜中にトラップされていた電子が基板に放出さ
れ、しきい値電圧が負方向にシフトする。この状態を
「１」とする。なお、消去が行われたすべてのメモリセ
ルについて、電子の放出が十分行われたか否かが検証さ
れ、不十分の場合には、データ消去動作が再度実行され
る。同時に消去動作が行われる複数のメモリセルの集合
をブロックと呼ぶ。
【００２８】データ読出時には、選択されたメモリセル
のＦＥＴのドレインに１．４Ｖ、ソースに０Ｖを印加
し、ゲート電極に４．０Ｖを印加する。ただし、データ
書込時のソース及びドレインが、それぞれデータ読出時
にはドレイン及びソースとなる。データ書込が行われた
メモリセルでは、データ書込時のドレイン近傍の窒化シ
リコン膜に電子がトラップされている。データ読出時
に、電子のトラップされた側の不純物拡散領域をソース
とすることにより、しきい値電圧のシフト量を大きくす
ることができる。選択されたメモリセルのソースドレイ
ン間に流れる電流の大きさを基準電流と比較することに
より、記憶されたデータが「０」か「１」かの判定を行
うことができる。
【００２９】図１に、従来のＳＯＮＯＳ型不揮発性メモ
リの電流電圧特性の一例を示す。横軸はゲート電圧を単
位「Ｖ」で表し、縦軸はドレイン電流を対数目盛で表
す。図中の四角記号は、初期状態における電流電圧特性
を示し、黒丸記号は、データの書込と消去とを所定回数
繰り返す動作（サイクリング動作）を行った後の電流電
圧特性を示す。
【００３０】初期状態では、ゲート電圧があるしきい値
以上になるとドレイン電流が急激に増加し、ＦＥＴのオ
ン状態とオフ状態とが明確に区別されることがわかる。
ところが、サイクリング動作後は、ゲート電圧が０Ｖの
ときにも多くのドレイン電流（オフリーク電流）が流れ
てしまっている。書込消去の繰り返し回数を増加させる
と、オフリーク電流も増加することがわかった。また、
メモリセルを構成するＦＥＴのチャネル長が短いほど、
オフリーク電流の増加が顕著であることがわかった。
【００３１】以下、オフリーク電流増加の原因について
説明する。データ消去時には、メモリセルを構成するＦ
ＥＴのソース及びドレインに高電圧、例えば６Ｖの電圧
が印加される。なお、基板には接地電位０Ｖが印加され
ている。このため、ソース及びドレインのｐｎ接合に大
きな逆バイアスが印加され、バンド間トンネル現象が生
じ得る。バンド間トンネル現象が生ずると、電子正孔対
が発生する。また、データ書込時に発生するホットエレ
クトロンは、ドレイン近傍でシリコン原子のイオン化を
誘起し、正孔を発生させると考えられる。
【００３２】データ書込及び消去時に発生した正孔が、
積層ゲート絶縁膜の基板側絶縁膜内や、基板側絶縁膜と
基板との界面にトラップされる。ＳＯＮＯＳ型メモリセ
ルの場合には、酸化シリコン膜と窒化シリコン膜とを積
層する際に発生する歪みや、ゲート側絶縁膜を熱酸化に
よって形成する際の水素原子の離脱等により、基板側絶
縁膜と基板との界面に多くの正孔のトラップ準位が形成
されていると考えられる。トラップされた正孔により、
基板表層部にチャネルが誘起され、実効的なチャネル長
が短くなってしまうと考えられる。チャネル長の短縮化
が、オフリーク電流増加の一因になっていると考えられ
る。
【００３３】図２（Ａ）に、従来のＳＯＮＯＳ型不揮発
性メモリの書込特性を示す。横軸は書換回数（１回の書
込と消去とを、１回の書換と数える）を対数目盛で表
し、縦軸は十分な電子がトラップされるのに必要な書込
パルスの印加数を任意単位で表す。書換回数がある値を
超えると、必要な書込パルスの印加数が急激に増加して
いることがわかる。書込パルスの印加数の増加は、書込
速度の低下につながる。以下、書込パルスの印加数が急
激に増加する原因について説明する。
【００３４】図３に、ある回数の書換動作を行った後の
メモリセルの電流電圧特性を示す。横軸はゲート電圧を
単位「Ｖ」で表し、縦軸はドレイン電流を対数目盛で表
す。図中の黒丸記号は、書込速度の低下が大きかったメ
モリセルの特性を示し、白丸記号は、書込速度の低下が
比較的小さかったメモリセルの特性を示す。書込速度の
低下が大きかったメモリセルにおいては、オフリーク電
流の増大が顕著であることがわかる。このオフリーク電
流により、書込時におけるドレインの昇圧が不十分にな
ったため、書込速度が低下したと考えられる。
【００３５】図２（Ｂ）に、従来のＳＯＮＯＳ型不揮発
性メモリの消去特性を示す。横軸は書換回数を対数目盛
で表し、縦軸は十分な電子が放出されるのに必要な消去
パルスの印加数を任意単位で表す。書換回数がある値を
超えると、消去パルスの印加数が急激に増加しているこ
とがわかる。消去パルスの印加数の増加は、消去速度の
低下につながる。消去速度の低下の原因は明らかではな
いが、書込及び消去を、正孔の発生が多くなる電圧条件
で行うと、消去速度の低下が顕著であることがわかっ
た。このこのとから、積層ゲート絶縁膜への正孔の蓄積
が、消去速度低下の一因になっていると考えられる。
【００３６】図４に、消去パルスの印加数とチャージロ
スとの関係を示す。横軸は消去パルスの印加数を対数目
盛で表し、縦軸はチャージロスを任意単位で表す。チャ
ージロスは、１５０℃で２時間の熱処理を行った時のし
きい値の低下量を測定することにより評価した。消去パ
ルスの印加数が増えるに従って、チャージロスが増加し
ていることがわかる。すなわち、書換回数が増加して消
去に必要な消去パルスの印加数が増えると、図２（Ｂ）
に示したように消去時間が長くなるのみならず、電荷保
持特性も悪くなってしまう。
【００３７】書込時間や消去時間の増大、及び電荷保持
特性の劣化を防止するために、書込及び消去における正
孔の発生を抑制することが有効である。書込及び消去時
のドレイン電圧を下げることによって正孔の発生を抑制
することが可能であるが、ドレイン電圧を下げると、以
下に図５及び図６を参照して説明する問題が発生する。
【００３８】図５は、しきい値電圧の変化量と書込時間
との関係を示す。横軸は書込時間を対数目盛で表し、縦
軸はしきい値電圧の変化量を単位「Ｖ」で表す。図中の
黒丸記号は、標準的な電圧条件、すなわちソース電圧０
Ｖ、ドレイン電圧６Ｖ、ゲート電圧１０Ｖの条件で書き
込みを行ったときのしきい値電圧の変化量を示す。白丸
記号は、ドレイン電圧を、標準的な電圧条件のドレイン
電圧から０．６Ｖ下げて５．４Ｖとした場合のしきい値
電圧の変化量を示す。ドレイン電圧を下げると、標準的
な電圧条件の場合に比べて、同一のしきい値電圧の変化
を生じさせるための書込時間が長くなってしまう。
【００３９】図６は、しきい値電圧の変化量と消去時間
との関係を示す。横軸は消去時間を対数目盛で表し、縦
軸はしきい値電圧の変化量を単位「Ｖ」で表す。図中の
黒丸記号は、標準的な電圧条件、すなわちソース電圧及
びドレイン電圧６Ｖ、ゲート電圧−６Ｖの条件で消去を
行ったときのしきい値電圧の変化量を示す。白丸記号
は、ソース電圧及びドレイン電圧を、標準的な電圧条件
の時から０．６Ｖ下げて５．４Ｖとした場合のしきい値
電圧の変化量を示す。ソース電圧及びドレイン電圧を下
げると、標準的な電圧条件の場合に比べて、同一のしき
い値電圧の低下を生じさせるための消去時間が長くなっ
てしまう。
【００４０】書込及び消去時のドレイン電圧を下げるこ
とは、正孔の発生を抑制する効果はあると思われるが、
図５及び図６に示したように、書込及び消去時間が長く
なってしまう。このため、ドレイン電圧の低圧化は実用
的ではない。
【００４１】以下に説明する実施例では、積層ゲート絶
縁膜への正孔の蓄積を抑制し、書換回数を増加しても、
書込及び消去時間が長くなることを防止することができ
る。以下、本発明の実施例について説明する。
【００４２】図７に、本発明の第１の実施例によるＳＯ
ＮＯＳ型不揮発性メモリの概略平面図を示す。ｐ型シリ
コン基板の表面に、相互に平行に配置された複数のビッ
トライン１が形成されている。ビットライン１は、シリ
コン基板の表層部にｎ型不純物が添加された不純物拡散
領域で構成される。複数のワードライン２が、ビットラ
イン１と交差する方向に延在する。ワードライン２は、
ビットライン１との交差箇所においてビットライン１か
ら絶縁されている。
【００４３】相互に隣り合う一対のビットライン１の間
の帯状領域と１本のワードライン２との交差箇所の各々
にＦＥＴ３が配置されている。２本のビットライン１
が、それぞれＦＥＴ３のソース及びドレインを兼ねる。
ワードライン２が、ＦＥＴ３のゲート電極を兼ねる。ビ
ットライン１の延在する方向に隣り合う２つのＦＥＴ３
のチャネル領域の間に、ｐ型不純物が添加されたチャネ
ルストッパ領域４が配置されている。
【００４４】図８（Ａ）、（Ｂ）及び（Ｃ）に、それぞ
れ図７の一点鎖線Ａ８−Ａ８、Ｂ８−Ｂ８及びＣ８−Ｃ
８における断面図を示す。
【００４５】図８（Ａ）に示すように、ｐ型シリコン基
板１０の表面上に形成された局所絶縁膜１１により活性
領域が画定されている。局所絶縁膜１１は、図８（Ａ）
の紙面に垂直な方向に延在する。活性領域上に、積層ゲ
ート絶縁膜１５が形成されている。積層ゲート絶縁膜１
５は、基板側から順番に、酸化シリコンからなる基板側
絶縁膜１２、窒化シリコンからなる電荷トラップ膜１
３、及び酸化シリコンからなるゲート側絶縁膜１４が積
層された３層構造を有する。
【００４６】局所絶縁膜１１の下の基板表層部に、Ａｓ
が添加された不純物拡散領域で構成されたビットライン
１が形成されている。局所絶縁膜１１及び積層ゲート絶
縁膜１５の上に、図８（Ａ）の横方向に延在するワード
ライン２が形成されている。ワードライン２は、例えば
多結晶シリコン層とタングステンシリサイド（ＷＳｉ）
層との積層構造を有する。ビットライン１とワードライ
ン２とは、その交差箇所において、局所絶縁膜１１によ
り相互に絶縁されている。相互に隣り合う一対のビット
ライン１の間と１本のワードライン２との交差箇所に、
一対のビットライン１をそれぞれソース及びドレインと
し、ワードライン２をゲート電極とするＦＥＴ３が形成
される。
【００４７】図８（Ｂ）に示した断面においては、ビッ
トライン１及び局所絶縁膜１１が、図の横方向に延在し
ている。局所絶縁膜１１の上に、図８（Ｂ）の紙面に垂
直な方向に延在するワードライン２が配置されている。
【００４８】図８（Ｃ）に示した断面においては、相互
に隣り合う２つのＦＥＴ３のチャネル領域の間の基板表
層部に、ボロン（Ｂ）が添加されたチャネルストッパ領
域４が形成されている。
【００４９】次に、図８に示した第１の実施例によるＳ
ＯＮＯＳ型不揮発性メモリの製造方法について説明す
る。
【００５０】まず、ｐ型シリコン基板１０の表面上に、
ウェット酸化により厚さ７ｎｍの酸化シリコン膜を形成
する。その上に、化学気相成長（ＣＶＤ）により、厚さ
１５ｎｍの窒化シリコン膜を形成する。この窒化シリコ
ン膜の表層部１０ｎｍ分をウェット酸化し、酸化シリコ
ン膜を形成する。この酸化後、厚さ５ｎｍの窒化シリコ
ン膜が残る。
【００５１】図７に示したビットライン１が配置される
領域をレジストパターンで覆い、最上層の酸化シリコン
膜とその下の窒化シリコン膜をエッチングする。このエ
ッチングは、ＣＦ4とＣＨＦ3とＯ2とを用いたドライエ
ッチングにより行われる。最下層の酸化シリコン膜は、
後のイオン注入工程でスルー酸化膜として機能する。こ
のエッチング後、図８（Ａ）に示したゲート側絶縁膜１
４及び電荷トラップ膜１３が残る。
【００５２】レジストパターンをマスクとして、シリコ
ン基板１０の表層部にＡｓをイオン注入する。このとき
の加速エネルギは５０〜８０ｋｅＶであり、ドーズ量は
２×１０15〜５×１０15ｃｍ-2である。また、イオンビ
ームの入射角はほぼ０°とする。Ａｓのイオン注入によ
り、図８（Ａ）及び（Ｂ）に示したビットライン１が形
成される。
【００５３】次に、パンチスルー現象防止を目的とし
て、Ａｓの注入領域の両脇にボロンをイオン注入する。
ボロンのイオン注入は、例えば加速エネルギ５０〜７０
ｋｅＶ、ドーズ量５×１０12〜２×１０13ｃｍ-2、入射
角２０〜３０°の条件で行う。なお、イオンビームを傾
ける方位は、図７に示したビットライン１に直交する方
向であり、相互に対向する２方向から注入する。
【００５４】レジストパターンを除去した後、窒化シリ
コンからなる電荷トラップ膜１３をマスクとしてシリコ
ン基板１０の表面を局所酸化する。この局所酸化によ
り、図８（Ａ）及び（Ｂ）に示した局所絶縁膜１１が形
成される。なお、局所絶縁膜１１の厚さは５０ｎｍとす
る。
【００５５】基板の全面を覆うように、多結晶シリコン
層とＷＳｉ層との積層構造を有する厚さ１００〜１５０
ｎｍの導電膜をＣＶＤにより形成する。この導電膜の表
面のうち、図１に示したワードライン２が配置される領
域をレジストパターンで覆う。このレジストパターンを
マスクとして、多結晶シリコン層とＷＳｉ層との積層構
造を有する導電膜をエッチングする。このエッチング後
に残った導電膜が、ワードライン２になる。エッチング
後、レジストパターンを除去する。
【００５６】ワードライン２をマスクとして、基板表層
部にボロンを、加速エネルギ５０〜８０ｋｅＶ、ドーズ
量３×１０12〜１×１０13ｃｍ-2の条件でイオン注入す
る。このイオン注入により、図８（Ｃ）に示したチャネ
ルストッパ領域４が形成される。なお、図８（Ｂ）に示
した２本のワードライン２の間の基板表層部にもボロン
が注入されるが、ボロンの注入量はビットライン１のＡ
ｓ濃度に比べて無視できる量である。
【００５７】図９に、第１の実施例によるＳＯＮＯＳ型
不揮発性メモリの一部を等価回路で表した機能ブロック
図を示す。１つのメモリセルを構成するＦＥＴ３のソー
ス及びドレインが、それぞれ隣り合う２本のビットライ
ン１に接続され、ゲート電極がワードライン２に接続さ
れている。
【００５８】複数のメモリセルが行列状に配置され、メ
モリセルアレイを構成する。メモリセルの各々に、アド
レスが割り当てられており、アドレス情報により１つの
メモリセルが特定される。メモリセルアレイは、複数の
ブロックに分割されており、メモリセルの各々は、いず
れかのブロックに属する。
【００５９】ビットライン１がセンスアンプ２６に接続
され、ワードライン２がワードラインドライバ２７に接
続されている。制御回路２０がセンスアンプ２６及びワ
ードラインドライバ２７を制御する。ビットライン１
を、図９の左から順番に符号ＢＬ１、ＢＬ２、ＢＬ３、
ＢＬ４・・・で表す。ワードライン２を、図９の上から
順番に符号ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４・・・で表
す。例えば、ビットラインＢＬ３とＢＬ４、及びワード
ラインＷＬ５に接続されたメモリセルを符号ＭＣ３５で
表す。制御回路２０はアドレスカウンタを有する。アド
レスカウンタに設定されたアドレス情報で特定されるメ
モリセルに接続されたビットライン及びワードラインを
選択することにより、所望のメモリセルにアクセスする
ことができる。
【００６０】制御回路２０は、外部のＣＰＵ３０によっ
て制御される。ＣＰＵ３０に、ＲＡＭ３１が接続されて
いる。ＲＡＭ３１は、ＳＯＮＯＳ型不揮発性メモリに書
き込むべきデータを一時的に記憶する。
【００６１】次に、図９に示したＳＯＮＯＳ型不揮発性
メモリの読出、消去、書込、正孔排除動作について説明
する。以下に説明する動作は、ＣＰＵ３０からの指示に
より、制御回路２０が実行する。なお、いずれの動作の
時にも、図８（Ａ）に示したシリコン基板１０は接地さ
れている。
【００６２】まず、消去動作について説明する。消去す
べきブロックが、ＣＰＵ３０から制御回路２０に指示さ
れる。選択されたブロックのすべてのビットライン１に
６．０Ｖの電圧を印加する。次に、選択されたブロック
のすべてのワードライン２に、−６．０Ｖのパルス電圧
を１０ｍｓだけ印加する。この消去ストレスにより、選
択されたブロック内のすべてのメモリセルで、図８
（Ａ）に示した電荷トラップ膜１３から電子が除去され
る。これにより、しきい値が低電圧側へシフトする。な
お、実際には、後述するように、トラップされていた電
子の除去が十分行われるまで、ワードライン２へのパル
ス電圧の印加が繰り返し行われる。
【００６３】次に、書込動作について、メモリセルＭＣ
３５に情報を書き込む場合を例にとって説明する。デー
タを書き込むべきメモリセルは、ＣＰＵ３０から指示さ
れる。ビットラインＢＬ３に６．０Ｖ、ビットラインＢ
Ｌ４に０Ｖの電圧を印加する。すなわち、ビットライン
ＢＬ４に接続された端子がソースとなり、ビットライン
ＢＬ３に接続された端子がドレインとなる。その他のビ
ットラインはフローティング状態とする。
【００６４】すべてのワードライン２に０Ｖを印加して
おき、ワードラインＷＬ５に１０Ｖのパルス電圧を１０
μｓだけ印加する。この書込ストレスにより、メモリセ
ルＭＣ３５のドレイン近傍の電荷トラップ膜１３に電子
が注入される。電子の注入により、しきい値電圧が高電
圧側へシフトする。なお、実際には、後述するように、
十分な電子がトラップされるまで、ワードラインＷＬ５
へのパルス電圧の印加が繰り返し行われる。
【００６５】次に、読出動作について、メモリセルＭＣ
３５に記憶された情報を読み出す場合を例にとって説明
する。データ読出を行うべきメモリセルは、ＣＰＵ３０
から指示される。ビットラインＢＬ３に０Ｖ、ビットラ
インＢＬ４に１．４Ｖの電圧を印加する。すなわち、ビ
ットラインＢＬ３に接続された端子がソースとなり、ビ
ットラインＢＬ４に接続された端子がドレインとなる。
この対応関係は、書込動作の時の対応関係と逆である。
その他のビットラインはフローティング状態とする。
【００６６】ワードラインＷＬ５にのみ４．０Ｖの電圧
を印加し、他のワードライン２に０Ｖの電圧を印加す
る。センスアンプ２６で、ビットラインＢＬ３とＢＬ４
との間に流れる電流を検出する。検出された電流と基準
電流との大小関係を判定する。メモリセルＭＣ３５の電
荷トラップ膜１３に電子がトラップされている場合に
は、基準電流未満の電流しか流れず、記憶情報は「０」
と判定される。メモリセルＭＣ３５の電荷トラップ膜１
３に電子がトラップされていない場合には、基準電流以
上の電流が流れ、記憶情報は「１」と判定される。
【００６７】書込動作において、ビットラインＢＬ３と
ＢＬ４に印加する電圧を逆にすると、ビットラインＢＬ
４に接続された端子がドレインになる。このとき、ビッ
トラインＢＬ４の近傍の電荷トラップ膜に電子が注入さ
れる。このように、電荷トラップ膜のうち、ビットライ
ンＢＬ３の近傍の領域とビットラインＢＬ４の近傍の領
域とに、独立して電子をトラップさせることができる。
【００６８】また、読出動作においても、ビットライン
ＢＬ３とＢＬ４とに印加する電圧を逆にすることによ
り、ビットラインＢＬ４の近傍における電子のトラップ
状態を検出することができる。このため、１つのメモリ
セルに２ビットの情報を記憶させることができる。
【００６９】次に、正孔排除動作について説明する。Ｃ
ＰＵ３０から、正孔排除動作を行うべきブロックが指示
される。正孔排除動作を行うべきブロックのすべてのメ
モリセルのビットライン１を接地する。選択されたブロ
ックのすべてのメモリセルのワードラインに１０Ｖの電
圧を印加し、この状態を約１００ｍｓ維持する。この正
孔排除動作により、積層ゲート絶縁膜中またはこれらの
層の界面に蓄積されていた正孔が排除される。
【００７０】次に、消去判定動作及び書込判定動作につ
いて説明する。消去判定動作及び書込判定動作は、読出
動作時のワードライン２に印加する電圧を変えることに
より実現される。読出動作では、選択されたワードライ
ン２に４．０Ｖの電圧を印加したが、消去判定動作では
２．５Ｖが印加され、書込判定動作では４．５Ｖが印加
される。
【００７１】消去判定動作において、選択されたメモリ
セルに接続された２本のビットライン間に流れる電流が
基準電流以上であれば、当該メモリセルは消去完了と判
定され、基準電流未満であれば消去未完了と判定され
る。書込判定動作において、選択されたメモリセルに接
続された２本のビットライン間に流れる電流が基準電流
未満であれば、当該メモリセルは書込完了と判定され、
基準電流以上であれば書込未完了と判定される。
【００７２】次に、図１０を参照して、上記第１の実施
例によるＳＯＮＯＳ型不揮発性メモリの第１の駆動方法
について説明する。第１の駆動方法では、消去動作と正
孔排除動作とが連続して実行される。
【００７３】図１０は、第１の駆動方法を示すフローチ
ャートである。ステップＳＡ１において、図９に示した
ＣＰＵ３０から制御回路２０に、消去を行うべきブロッ
クを特定する情報が入力される。ステップＳＡ２に進
み、変数Ｎに１を代入する。変数Ｎは、消去動作を繰り
返した回数を記憶するために使用される。
【００７４】ステップＳＡ３に進み、消去対象ブロック
内のすべてのメモリセルに対して一括して消去動作を行
う。ステップＳＡ４に進み、消去対象ブッロク内のすべ
てのメモリセルに対して一括して正孔排除動作を行う。
ステップＳＡ５に進み、消去動作を行ったメモリセルの
各々について消去判定動作を行う。ステップＳＡ６に進
み、消去対象ブロック内のすべてのメモリセルが消去完
了状態になっているか否かを判定する。
【００７５】すべてのメモリセルが消去完了状態になっ
ている場合には、消去の処理を終了する。１つでも消去
未完了状態のメモリセルがある場合には、ステップＳＡ
７に進み、変数Ｎが５０よりも大きいか否かを判定す
る。変数Ｎが５０よりも大きい場合には、エラー処理に
移行する。変数Ｎが５０以下の場合には、ステップＳＡ
８で変数Ｎに１を加えた後、ステップＳＡ３に戻る。
【００７６】図１１（Ａ）に、上記第１の駆動方法でＳ
ＯＮＯＳ型不揮発性メモリの書き換えを行った場合の書
込特性を、正孔排除動作を行わない従来の駆動方法を採
用した場合の書込特性と比較して示す。横軸は書換回数
を対数目盛で表し、縦軸は十分な電子がトラップされる
のに必要な書込パルスの印加数を任意単位で表す。実線
ａ1が、上記第１の駆動方法を採用した場合の書込特性
を示し、実線ｂ1が、従来の駆動方法を採用した場合の
書込特性を示す。なお、実線ｂ1は、図２（Ａ）に示し
た書込特性と同一である。第１の駆動方法を採用する
と、書換回数を増やしても書込パルスの印加数がほとん
ど増加していない。
【００７７】図１２に、書き換えを行う前と、ある回数
の書き換えを行った後のメモリセルの電流電圧特性を示
す。横軸はゲート電圧を単位「Ｖ」で表し、縦軸はドレ
イン電流を対数目盛で表す。図中の白四角記号は、初期
状態におけるメモリセルの特性を示し、黒丸記号は、上
記第１の駆動方法を採用して、ある回数の書き換えを行
った後のメモリセルの特性を示す。ある回数の書き換え
を行った後も、オフリーク電流の増加は観測されず、メ
モリセルのオン状態とオフ状態とを明確に区別できるこ
とがわかる。第１の駆動方法を採用すると、オフリーク
電流の増加が防止されるため、書込速度の低下が防止さ
れたものと思われる。
【００７８】図１１（Ｂ）に、上記第１の駆動方法でＳ
ＯＮＯＳ型不揮発性メモリの書き換えを行った場合の消
去特性を、正孔排除動作を行わない従来の駆動方法を採
用した場合の消去特性と比較して示す。横軸は書換回数
を対数目盛で表し、縦軸は十分な電子が放出されるのに
必要な消去パルスの印加数を任意単位で表す。実線ａ 2
が、上記第１の駆動方法を採用した場合の消去特性を示
し、実線ｂ2が、従来の駆動方法を採用した場合の消去
特性を示す。なお、実線ｂ2は、図２（Ｂ）に示した消
去特性と同一である。
【００７９】第１の駆動方法を採用することにより、消
去パルス印加数の増加が抑制され、消去速度の悪化が防
止されていることがわかる。これは、正孔排除動作によ
り、図８（Ａ）に示した積層ゲート絶縁膜１５中に蓄積
された正孔が排除されるためと考えられる。
【００８０】ＳＯＮＯＳ型不揮発性メモリにおいては、
消去時にメモリセルを構成するＦＥＴのソース及びドレ
インのｐｎ接合に高い電圧が印加されるため、バンド間
トンネリングにより正孔が発生し易い。このように、消
去動作時に正孔の発生が多い場合には、上記第１の駆動
方法のように、消去動作の直後に正孔排除動作を行うこ
とが好ましい。これにより、消去動作を繰り返すことに
よる正孔の蓄積を防止することができる。
【００８１】次に、図１３を参照して、正孔排除動作時
の好適な印加電圧について説明する。上記第１の駆動方
法では、正孔排除動作時のビットラインの電圧を０Ｖと
し、ワードラインの電圧を１０Ｖとした。ワードライン
に印加する電圧を低くすると、積層ゲート絶縁膜に蓄積
されている正孔が排除されにくくなる。
【００８２】ワードラインに印加する電圧を高くすれ
ば、正孔排除の効果は高まる。しかし、ワードラインの
電圧を高くしすぎると、ファウラノルドハイムトンネル
現象により、基板から電荷トラップ膜に電子が注入され
てしまう。
【００８３】図１３は、上記第１の実施例によるＳＯＮ
ＯＳ型不揮発性メモリのメモリセルを構成するＦＥＴの
ソース、ドレイン（ビットライン１）及び基板１０を接
地した状態で、ゲート電極（ワードライン２）に時間幅
１００ｍｓのゲート電圧を印加したときのしきい値電圧
の変化量を示す。横軸はゲート電圧を単位「Ｖ」で表
し、縦軸は、しきい値電圧の変化量を任意単位で表す。
【００８４】ゲート電圧が１４Ｖを超えると、しきい値
電圧の変化量が急激に増大していることがわかる。これ
は、ファウラノルドハイムトンネル現象が生じ、基板か
ら電荷トラップ膜に電子が注入されたためと考えられ
る。正孔排除動作によってしきい値電圧が大幅に変動し
てしまうと、メモリセルに記憶されている情報が失われ
てしまう。従って、正孔排除動作時にソース、ドレイン
及び基板に印加する電圧とゲート電極に印加する電圧と
の差を、ファウラノルドハイムトンネル現象により電荷
トラップ膜に電子が注入されない程度の大きさとするこ
とが好ましい。
【００８５】ゲート電極を１２Ｖ以下とした正孔排除動
作は、図１３に示すように、積層ゲート絶縁膜に蓄積さ
れている正孔を排除すること以外に、メモリセルの特性
に変化を与えない。このため、正孔排除動作は、メモリ
セル一つずつに対して順番に行うのではなく、複数のメ
モリセルに対して一括して行うことが可能である。これ
により、簡便に正孔の排除を行うことができる。ファウ
ラノルドハイムトンネル現象が生ずる電圧以下でも、正
孔の排除が可能であることは、本願発明者が実験により
初めて発見した現象である。
【００８６】次に、図１４を参照して、上記第１の実施
例によるＳＯＮＯＳ型不揮発性メモリの第２の駆動方法
について説明する。
【００８７】図１４は、第２の駆動方法を示すフローチ
ャートである。第１の駆動方法では、図１０に示したよ
うに、ステップＳＡ３の消去動作後に、直ちに正孔排除
動作を行った。これに対し、第２の駆動方法では、ステ
ップＳＡ３の消去動作後、正孔排除動作を行うことなく
ステップＳＡ５に進み、消去判定動作を行う。正孔排除
動作は、ステップＳＡ６で、すべてのメモリセルが消去
完了状態になったことが確認された後に、ステップＳＢ
１で１回だけ行われる。
【００８８】メモリセルの構造や、消去動作の電圧条件
等により、消去時の正孔の発生量が少ない場合には、第
２の駆動方法のように、消去が完了した時点で１回の正
孔排除動作を実行すれば十分であろう。この場合には、
第１の駆動方法に比べて正孔排除動作を行う回数が少な
いため、消去時間を短縮することができる。
【００８９】次に、図１５を参照して、第３の駆動方法
について説明する。上記第１及び第２の駆動方法では、
消去動作と関連づけて正孔排除動作を行ったが、第３の
駆動方法では、書込動作と関連づけて正孔排除動作を行
う。
【００９０】図１５は、第３の駆動方法を示すフローチ
ャートである。ステップＳＣ１において、図９に示した
ＣＰＵ３０から制御回路２０に対して、書き込みを行う
べき複数のメモリセルの開始アドレス及び最終アドレス
が入力される。書き込むべきデータは、ＲＡＭ３１内の
所定のアドレスに一時的に記憶されている。
【００９１】ステップＳＣ２に進み、変数Ｎに１を代入
する。変数Ｎは、書き込みを行うべき複数のメモリセル
のうち書込動作回数が最多になる１つのメモリセルに対
して書込動作を行った回数を記憶する。ステップＳＣ３
に進み、変数Ｍに０を代入する。変数Ｍは、すべてのメ
モリセルが書込完了状態になったか否かを判定するため
の指標として用いられる。
【００９２】ステップＳＣ４に進み、図１に示した制御
回路２０内のアドレスカウンタに開始アドレスを設定す
る。ステップＳＣ５に進み、アドレスカウンタに設定さ
れているアドレスのメモリセルに対して書込判定動作を
行う。なお、すべてのメモリセルの初期状態は、書込未
完了である。ステップＳＣ６に進み、書き込むべきデー
タと書込状態とが一致するか否か判定する。書き込むべ
きデータは、図９に示したＣＰＵ３０を介してＲＡＭ３
１から入手される。書き込むべきデータが「０」であ
り、書込状態が書込未完了である場合、ステップＳＣ８
を実行した後、ステップＳＣ７に進む。書き込むべきデ
ータが「０」であり、書込状態が書込完了である場合に
は、直接ステップＳＣ７に進む。書き込むべきデータが
「１」である場合には、書込状態と書き込むべきデータ
とが一致するため、直接ステップＳＣ７に進む。
【００９３】ステップＳＣ８では、アドレスカウンタに
設定されているアドレス情報で特定されるメモリセルに
対して書込動作が実行される。さらに、変数Ｍに１が加
算される。
【００９４】ステップＳＣ７で、書き込みを行うべきメ
モリセルの最終アドレスとアドレスカウンタに設定され
ているアドレス情報とを比較する。アドレスカウンタに
設定されているアドレスが最終アドレス未満である場
合、すなわち書込状態を検証すべきメモリセルが残って
いる場合、ステップＳＣ９に進む。ステップＳＣ９で、
アドレスカウンタを１だけインクリメントし、ステップ
ＳＣ５に戻る。アドレスカウンタに設定されているアド
レスが最終アドレスに一致した場合、すなわち、すべて
のメモリセルの書込状態の検証が一通り終了した場合、
ステップＳＣ１０に進む。
【００９５】ステップＳＣ１０で、書き込みを行うべき
すべてのメモリセルに対して、正孔排除動作を行う。ス
テップＳＣ１１に進み、変数Ｍが０であるか否かが判定
される。変数Ｍが０である場合、すなわちデータ「０」
を記憶すべきすべてのメモリセルが書込完了となった場
合、書込処理を終了する。変数Ｍが０以外である場合、
ステップＳＣ１２に進む。
【００９６】ステップＳＣ１２で、変数Ｎが５０以下で
あるか否かが判定される。変数Ｎが５０よりも大きい場
合、エラー処理に移行する。変数Ｎが５０以下である場
合、ステップＳＣ１３で変数Ｎに１を加算し、ステップ
ＳＣ３に戻る。
【００９７】第３の駆動方法は、書込動作時に多くの正
孔が発生し易い場合に高い効果を有する。
【００９８】次に、図１６を参照して、第４の駆動方法
について説明する。
【００９９】図１６は、第４の駆動方法を示すフローチ
ャートである。上記第３の駆動方法では、ステップＳＣ
１１ですべてのメモリセルの書込状態が書き込むべきデ
ータと一致したか否かを判定する前に、正孔排除動作を
行った。すなわち、データ「０」を記憶すべきメモリセ
ルが書込完了になるまで書込動作を繰り返すループ処理
の中で正孔排除動作を行った。これに対し、第４の駆動
方法では、ステップＳＣ１１ですべてのメモリセルの書
込状態が書き込むべきデータと一致したことが確認され
た後、ステップＳＤ１に進み、正孔排除動作が行われ
る。すなわち、すべてのメモリセルが書込完了になった
後に、１回だけ正孔排除動作を行う。
【０１００】書込動作時に発生する正孔が少ない場合に
は、第４の駆動方法のように、すべてのメモリセルに対
して書込処理が完了した後に、１回だけ正孔排除動作を
行えば十分であろう。この場合、第３の駆動方法に比べ
て、書込時間の短縮化を図ることができる。
【０１０１】次に、図１７を参照して、第５の駆動方法
について説明する。
【０１０２】図１７は、第５の駆動方法を示すフローチ
ャートである。上記第４の駆動方法では、ステップＳＣ
１１の後に正孔排除動作が実行される。これに対し、第
５の駆動方法では、ステップＳＣ１で開始アドレスが入
力される前に、ステップＳＥ１で１回だけ正孔排除動作
が行われる。書込処理が行われる前には、通常消去処理
が行われている。従って、第５の駆動方法は、消去処理
が完了した後に１回だけ正孔排除動作が実行される第２
の駆動方法と実質的に同一である。
【０１０３】次に、図１８〜図２２を参照して、本発明
の第２の実施例によるＳＯＮＯＳ型不揮発性メモリにつ
いて説明する。
【０１０４】図１８に、第２の実施例によるＳＯＮＯＳ
型不揮発性メモリの断面図を示す。なお、平面図及びブ
ロック図は、それぞれ図７及び図９に示した第１の実施
例によるＳＯＮＯＳ型不揮発性メモリの場合と同様であ
る。図１８に示した断面図は、図７の一点鎖線Ａ８−Ａ
８における断面図に相当する。
【０１０５】ｐ型のシリコン基板１０１の表層部に、図
１８の紙面に垂直な方向に延在する複数のｎ型不純物拡
散領域１０２が形成されている。不純物拡散領域１０２
の表面上に、酸化シリコンからなる局所絶縁膜１０３が
形成されている。不純物拡散領域１０２は、図７のビッ
トライン１に相当する。
【０１０６】相互に隣り合う２つの不純物拡散領域１０
２の間の基板表面上に、酸化シリコンからなるゲート絶
縁膜１０４が形成されている。局所絶縁膜１０３は、ゲ
ート絶縁膜１０４よりも厚い。ゲート絶縁膜１０４は、
その両側の不純物拡散領域１０２からある間隔を隔てて
配置されている。ゲート絶縁膜１０４の上に、アモルフ
ァスシリコンからなるゲート電極１０５が形成されてい
る。
【０１０７】ゲート電極１０５の側面上及びゲート電極
１０５と不純物拡散領域１０２との間の基板の表面上
に、積層膜（ＯＮＯ膜）１０６が形成されている。ＯＮ
Ｏ膜１０６は、酸化シリコン膜１０６Ａ、窒化シリコン
膜１０６Ｂ、及び酸化シリコン膜１０６Ｃがこの順番に
積層された３層構造を有する。ＯＮＯ膜１０６は、ゲー
ト電極１０５の側面及び基板表面に倣うように（コンフ
ォーマルに）形成されている。
【０１０８】不純物拡散領域１０２は、ＯＮＯ膜１０６
の縁から横方向にある深さまで侵入しており、ゲート電
極１０５の縁までは達していない。絶縁膜１０３は、Ｏ
ＮＯ膜１０６と不純物拡散領域１０２との界面に沿っ
て、不純物拡散領域１０２の縁よりも浅い位置まで侵入
している。
【０１０９】ＯＮＯ膜１０６の表面上に、アモルファス
シリコンからなるサイドウォールスペーサ１０７が形成
されている。サイドウォールスペーサ１０７は、ＯＮＯ
膜１０６を介してゲート電極１０５の側面及びシリコン
基板１０１の表面に対向する。
【０１１０】シリコン基板１０１の上に、図１８の横方
向に延在するゲートライン（ワードライン）１１０が形
成されている。相互に隣り合う一対の不純物拡散領域１
０２の間の帯状部分とゲートライン１１０との交差箇所
に配置されたＦＥＴ１２０は、一対の不純物拡散領域１
０２のうち一方をソース領域とし、他方をドレイン領域
とする。ゲートライン１１０は、ＷＳｉもしくはタング
ステン（Ｗ）で形成され、対応するＦＥＴ１２０のゲー
ト電極１０５とサイドウォールスペーサ１０７とを電気
的に接続する。さらに、ゲートライン１１０は、図１８
の横方向に一列に配列した複数のＦＥＴ１２０のゲート
電極１０５同士を電気的に接続する。ゲートライン１１
０と不純物拡散領域１０２との交差箇所において、両者
は局所絶縁膜１０３により相互に絶縁される。
【０１１１】次に、図１９〜図２２を参照して、第２の
実施例による半導体装置の製造方法について説明する。
【０１１２】図１９（Ａ）に示すｐ型シリコン基板１０
１の表面上に、ＬＯＣＯＳ法によりフィールド酸化膜を
形成し、活性領域を画定する。なお、図１９〜図２２の
各図には、フィールド酸化膜は現れていない。熱酸化の
温度は９００〜１１００℃であり、フィールド酸化膜２
５の厚さは２００〜５００ｎｍである。
【０１１３】温度８００〜１１００℃でシリコン基板１
０１の表面を酸化することにより、活性領域上に厚さ５
〜１０ｎｍのゲート絶縁膜１０４を形成する。なお、こ
の工程で形成されるゲート絶縁膜１０４は、メモリセル
以外の周辺のトランジスタのゲート絶縁膜を兼ねる。
【０１１４】ゲート絶縁膜１０４の表面上に、厚さ５０
〜１００ｎｍのアモルファスシリコン膜を形成し、この
アモルファスシリコン膜をパターニングすることによ
り、ゲート電極１０５を残す。ゲート電極１０５にはリ
ン（Ｐ）がドープされ、ｎ型導電性が付与されている。
この状態では、ゲート電極１０５は、図７に示したビッ
トライン１の間に配置され、ビットライン１に平行な方
向に延在している。
【０１１５】アモルファスシリコン膜の成長は、化学気
相成長（ＣＶＤ）により行われ、成長中にリン（Ｐ）が
ドープされる。ドープされるリンの濃度は、２×１０20
〜３×１０21ｃｍ-3である。アモルファスシリコン膜の
エッチングは、ＨＣｌとＯ2との混合ガスを用いた反応
性イオンエッチング（ＲＩＥ）により行うことができ
る。エッチング時に、周辺のトランジスタ領域はレジス
トパターンで覆われ、アモルファスシリコン膜が残され
る。
【０１１６】図１９（Ｂ）に示すように、フッ酸処理を
行い、ゲート電極１０５で覆われていない領域のゲート
絶縁膜１０４を除去する。隣り合う一対のゲート電極１
０５の間に、シリコン基板１０１の表面が露出する。
【０１１７】図２０（Ｃ）に示すように、基板全面上
に、酸化シリコン膜１０６Ａ、窒化シリコン膜１０６
Ｂ、及び酸化シリコン膜１０６Ｃを順番に形成する。こ
の３層が、ＯＮＯ膜１０６を構成する。酸化シリコン膜
１０６Ａは、基板温度８００〜１１００℃で基板表面を
熱酸化することにより形成される。酸化シリコン膜１０
６Ａの厚さは５〜１０ｎｍである。
【０１１８】窒化シリコン膜１０６Ｂは、成長温度を６
００〜８００℃としたＣＶＤにより形成することができ
る。酸化シリコン膜１０６Ｃは、この窒化シリコン膜の
表層部を、温度１０００〜１１００℃でウェット酸化す
ることにより形成される。成長直後の窒化シリコン膜の
厚さは１２〜１６ｎｍであり、この窒化シリコン膜を酸
化することによって形成される酸化シリコン膜６Ｃの厚
さは５〜１０ｎｍである。なお、ＣＶＤで成長させる窒
化シリコン膜を薄くし、その上にＣＶＤにより酸化シリ
コン膜１０６Ｃを成長させてもよい。
【０１１９】図２０（Ｄ）の状態に至るまでの工程を説
明する。基板全面を覆うように、厚さ５０〜１００ｎｍ
のノンドープのポリシリコン膜をＣＶＤにより成長させ
る。このポリシリコン膜を異方性エッチングし、ＯＮＯ
膜１０６の表面のうちゲート電極１０５の側面に沿った
領域上にサイドウォールスペーサ１０７を残す。ポリシ
リコン膜のエッチングは、ＨＣｌとＯ2との混合ガスを
用いたＲＩＥにより行うことができる。
【０１２０】図２１（Ｅ）に示すように、酸化シリコン
膜１０６Ｃ及び窒化シリコン膜１０６Ｂの露出した部分
をエッチングする。ゲート電極１０５の上面及びシリコ
ン基板１０１の表面の上に、酸化シリコン膜１０６Ａが
露出する。酸化シリコン膜１０６Ｃと窒化シリコン膜１
０６Ｂとのエッチングは、ＣＦ4とＣＨＦ3とＯ2との混
合ガスを用いたＲＩＥにより行うことができる。この条
件では、窒化シリコン膜のエッチングレートが酸化シリ
コン膜のエッチングレートに比べて十分速いため、最下
層の酸化シリコン膜６Ａを再現性よく残すことができ
る。サイドウォールスペーサ１０７の厚さによって、ゲ
ート電極１０５の両脇の基板表面を覆うＯＮＯ膜１０６
の幅が決定される。
【０１２１】図２１（Ｆ）に示すように、ゲート電極１
０５及びサイドウォールスペーサ１０７をマスクとし
て、シリコン基板１０１の表層部に砒素（Ａｓ）イオン
を注入する。このイオン注入は、加速エネルギ５０〜９
０ｋｅＶ、ドーズ量２×１０15〜５×１０15ｃｍ-2の条
件で行われる。これにより、不純物拡散領域１０２が形
成される。このとき、サイドウォールスペーサ１０７の
頂部近傍及びゲート電極１０５の表層部にもＡｓが注入
される。周辺のトランジスタ領域はゲート電極１０５と
同時に成膜されたポリシリコン膜で覆われているため、
この領域にはＡｓが注入されない。不純物拡散領域１０
２は、図７に示したビットライン１に対応する。
【０１２２】図２２（Ｇ）に示すように、温度８００〜
１０００℃でシリコン基板１０１の表面を局所的にウェ
ット酸化する。不純物拡散領域１０２の表面上に、酸化
シリコンからなる厚さ４０〜６０ｎｍの局所絶縁膜１０
３が形成される。なお、サイドウォールスペーサ１０７
の表面にも酸化シリコン膜１０７ａが形成される。ま
た、ゲート電極１０５の上面に残されていた酸化シリコ
ン膜１０６Ａがより厚くなる。Ａｓが注入された領域の
酸化速度は、Ａｓが注入されていない領域の酸化速度の
４〜８倍である。
【０１２３】ウェット酸化時に、不純物拡散領域１０２
内のＡｓ原子が横方向に拡散し、不純物拡散領域１０２
が、窒化シリコン膜１０６Ｂの下に侵入する。また、局
所絶縁膜１０３の縁には、窒化シリコン膜１０６Ｂの下
に潜り込んだバーズビークが形成される。ただし、バー
ズビークの先端は、不純物拡散領域１０２の先端までは
達しない。
【０１２４】図２２（Ｈ）に示すように、フッ酸を用い
て、ゲート電極１０５の上面及びサイドウォールスペー
サ１０７の表面に形成された酸化シリコン膜を除去す
る。
【０１２５】図１８に示した状態までの工程を説明す
る。基板の全面を覆うように、ＷＳｉもしくはＷからな
る厚さ１００〜１５０ｎｍの導電膜をＣＶＤにより形成
する。この導電膜の表面上に、図７に示したワードライ
ン２に対応するレジストパターンを形成する。このレジ
ストパターンに覆われていない領域の導電膜、ゲート電
極１０５、サイドウォールスペーサ１０７をエッチング
する。このエッチングは、ＨＣｌとＯ2との混合ガスを
用いたＲＩＥにより行うことができる。このエッチング
により、周辺のトランジスタのゲート電極も同時にパタ
ーニングされる。エッチング後、レジストパターンを除
去する。
【０１２６】隣り合う２本のゲートライン１１０の間の
領域に、ゲート絶縁膜１０４及び絶縁膜１０３が露出す
る。ゲートライン１１０をマスクとして、露出したゲー
ト電極１０４の下の表層部に、ボロン（Ｂ）イオンを注
入する。このイオン注入は、加速エネルギ５０〜８０ｋ
ｅＶ、ドーズ量３×１０12〜１×１０13ｃｍ-2の条件で
行われる。このボロン注入により、図７に示したチャネ
ルストッパ領域４が形成される。
【０１２７】図１８に示した第２の実施例では、チャネ
ル領域の中央近傍には窒化シリコン膜１０６Ｂが配置さ
れておらず、チャネル領域と不純物拡散領域１０２との
境界の近傍にのみ窒化シリコン膜１０６Ｂが配置されて
いる。この窒化シリコン膜１０６Ｂに電子をトラップさ
せることにより、情報を記憶することができる。
【０１２８】このように、チャネル領域の全域にわたっ
て積層ゲート絶縁膜を配置する必要はない。一方の不純
物拡散領域１０２と他方の不純物拡散領域１０２との結
ぶ経路の長さ方向の少なくとも一部の領域上に、電荷ト
ラップ膜を含む積層ゲート絶縁膜が配置されていればよ
い。
【０１２９】図１８に示した第２の実施例によるＳＯＮ
ＯＳ型不揮発性メモリに対して、上記第１の実施例で説
明した第１〜第５の駆動方法を適用することにより、第
１の実施例の場合と同様の効果が期待される。また、第
２の実施例の構造とすることにより、下記の効果が期待
される。
【０１３０】ＳＯＮＯＳ型不揮発性メモリにおいては、
窒化シリコンからなる電荷トラップ膜中の電子をドレイ
ン近傍の空乏層に引き抜くことにより、消去が行われる
と考えられる。この空乏層は、ゲート電極とドレインと
の電位により維持される。従って、空乏層の延びないチ
ャネル領域の中央部上の電荷トラップ膜に電子がトラッ
プされると、電子の引き抜きが困難になる。第２の実施
例では、チャネル領域の中央部上に電荷トラップ膜が配
置されていない。このため、電荷トラップ膜のいずれの
位置にトラップされた電子も、比較的容易に引き抜くこ
とができる。
【０１３１】また、上記実施例では、ゲート絶縁膜が、
基板側絶縁膜、電荷トラップ膜、及びゲート側絶縁膜の
３層からなるＳＯＮＯＳ型不揮発性メモリについて説明
したが、ゲート側絶縁膜は必須ではない。ゲート絶縁膜
が、酸化シリコンからなる基板側絶縁膜と、窒化シリコ
ンからなる電荷トラップ膜との２層構造を有する場合で
も、上述の正孔排除動作は有効である。
【０１３２】上記実施例から、次の付記に示した発明が
導き出される。
【０１３３】（付記１） 半導体基板と、前記半導体基
板の表層部の一部に、ある間隔を隔てて配置された第１
及び第２の不純物拡散領域と、前記第１の不純物拡散領
域と第２の不純物拡散領域との間に画定されたチャネル
領域の上に形成されたゲート電極と、前記チャネル領域
と前記ゲート電極との間に配置されたゲート絶縁膜であ
って、前記第１の不純物拡散領域と第２の不純物拡散領
域とを結ぶ経路の長さ方向の少なくとも一部の領域上の
部分が、第１の絶縁膜、電荷トラップ膜、及び第２の絶
縁膜がこの順番に積層された積層構造を有し、該電荷ト
ラップ膜が、前記第１の絶縁膜及び第２の絶縁膜よりも
電荷をトラップしやすい絶縁材料で形成されているゲー
ト絶縁膜と、前記第１の不純物拡散領域と第２の不純物
拡散領域とのいずれに印加される電圧よりも高い正の正
孔排除電圧を前記ゲート電極に印加し、前記ゲート電極
と前記チャネル領域との間の各層または相互に隣接する
層の界面にトラップされている正孔を放出する正孔排除
動作を実施する制御回路とを有する半導体記憶装置。
【０１３４】（付記２） 前記制御回路が、さらに、前
記第１の不純物拡散領域と第２の不純物拡散領域との間
に書込ドレイン電圧を印加するとともに前記ゲート電極
に書込ゲート電圧を印加して電流を流し、電子を前記電
荷トラップ膜に注入する書込動作、前記第１の不純物拡
散領域と第２の不純物拡散領域との間に読出ドレイン電
圧を印加するとともに前記ゲート電極に前記書込ゲート
電圧よりも低い読出ゲート電圧を印加して、前記第１の
不純物拡散領域と第２不純物拡散領域との間に流れる電
流を検出する読出動作、及び前記ゲート電極に前記第１
の不純物拡散領域と第２の不純物拡散領域のいずれに印
加される電圧よりも低い消去ゲート電圧を印加し、前記
電荷トラップ膜にトラップされている電子を放出する消
去動作のいずれかを選択的に実施する付記１に記載の半
導体記憶装置。
【０１３５】（付記３） 前記正孔排除動作時における
前記正孔排除電圧は、前記半導体基板と前記電荷トラッ
プ膜との間で、ファウラノルドハイムトンネル現象によ
るトンネル電流が流れない大きさである付記１または２
に記載の半導体記憶装置。
【０１３６】（付記４） 前記正孔排除電圧が前記書込
電圧と等しい付記１〜３のいずれかに記載の半導体記憶
装置。
【０１３７】（付記５） 半導体基板と、前記半導体基
板の表層部の一部に、ある間隔を隔てて配置された第１
及び第２の不純物拡散領域と、前記第１の不純物拡散領
域と第２の不純物拡散領域との間に画定されたチャネル
領域の上に形成されたゲート電極と、前記チャネル領域
と前記ゲート電極との間に配置されたゲート絶縁膜であ
って、前記第１の不純物拡散領域と第２の不純物拡散領
域とを結ぶ経路の長さ方向の少なくとも一部の領域上の
部分が、第１の絶縁膜、電荷トラップ膜、及び第２の絶
縁膜がこの順番に積層された積層構造を有し、該電荷ト
ラップ膜が、前記第１の絶縁膜及び第２の絶縁膜よりも
電荷をトラップしやすい絶縁材料で形成されているゲー
ト絶縁膜と、前記第１の不純物拡散領域と第２の不純物
拡散領域とに等しい電圧を印加し、前記ゲート電極に該
第１の不純物拡散領域及び第２の不純物拡散領域に印加
されている電圧よりも高い正の第１の電圧を印加する制
御回路とを有する半導体記憶装置。
【０１３８】（付記６） 前記制御回路が、さらに、前
記第１の不純物拡散領域と第２の不純物拡散領域との間
に書込ドレイン電圧を印加するとともに前記ゲート電極
に書込ゲート電圧を印加して電流を流し、電子を前記電
荷トラップ膜に注入する書込動作、前記第１の不純物拡
散領域と第２の不純物拡散領域との間に読出ドレイン電
圧を印加するとともに前記ゲート電極に前記書込ゲート
電圧よりも低い読出ゲート電圧を印加して、前記第１の
不純物拡散領域と第２不純物拡散領域との間に流れる電
流を検出する読出動作、及び前記ゲート電極に前記第１
の不純物拡散領域と第２の不純物拡散領域のいずれに印
加される電圧よりも低い消去ゲート電圧を印加し、前記
電荷トラップ膜にトラップされている電子を放出する消
去動作のいずれかを選択的に実施する付記５に記載の半
導体記憶装置。
【０１３９】（付記７） 前記第１の電圧が、前記読出
ゲート電圧と等しい付記６に記載の半導体記憶装置。
【０１４０】（付記８） 前記第１の電圧が、前記半導
体基板と前記電荷トラップ膜との間で、ファウラノルド
ハイムトンネル現象によるトンネル電流が流れない大き
さである付記５〜７のいずれかに記載の半導体記憶装
置。
【０１４１】（付記９） 半導体基板と、前記半導体基
板の上に形成され、第１の方向に延在し、相互に平行に
配置された複数のビットラインと、前記半導体基板の上
に配置され、前記第１の方向と交差する第２の方向に延
在し、相互に平行に配置され、前記ビットラインとの交
差箇所において、該ビットラインから絶縁されている複
数のワードラインと、相互に隣り合う一対の前記ビット
ラインの間の帯状部分と、前記ワードラインとの交差箇
所の各々に配置されたＦＥＴであって、該ＦＥＴの各々
が、第１導電型の一対の不純物拡散領域、該不純物拡散
領域に挟まれたチャネル領域、該チャネル領域上に形成
されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成さ
れたゲート電極を含み、該ゲート絶縁膜のうち、前記一
対の不純物拡散領域の一方と他方とを結ぶ経路の長さ方
向の少なくとも一部の領域上の部分が、第１の絶縁膜、
電荷トラップ膜、及び第２の絶縁膜がこの順番に積層さ
れた積層構造を有し、該電荷トラップ膜が、前記第１の
絶縁膜及び第２の絶縁膜よりも電荷をトラップしやすい
絶縁材料で形成されており、前記一対の不純物拡散領域
が、それぞれ当該ＦＥＴに対応する一対のビットライン
に接続され、該ゲート電極が、対応するワードラインに
接続されている前記ＦＥＴと、前記複数のビットライン
に第１の電圧を印加し、前記複数のワードラインに前記
第１の電圧よりも高い第２の電圧を印加し、前記ＦＥＴ
の各々のゲート電極とチャネル領域との間の各層または
相互に隣接する層の界面にトラップされている正孔を放
出する制御回路とを有する半導体記憶装置。
【０１４２】（付記１０） 前記ビットラインが、前記
半導体基板の表層部に形成された前記第１導電型の不純
物拡散領域で構成され、前記ＦＥＴの不純物拡散領域を
兼ねている付記９に記載の半導体記憶装置。
【０１４３】（付記１１） 前記ワードラインが、対応
するＦＥＴのゲート電極を兼ねている付記９または１０
に記載の半導体記憶装置。
【０１４４】（付記１２） 半導体基板と、前記半導体
基板の表層部の一部に、ある間隔を隔てて配置された第
１及び第２の不純物拡散領域と、前記第１の不純物拡散
領域と第２の不純物拡散領域との間に画定されたチャネ
ル領域の上に形成されたゲート電極と、前記チャネル領
域と前記ゲート電極との間に配置されたゲート絶縁膜で
あって、前記第１の不純物拡散領域と第２の不純物拡散
領域とを結ぶ経路の長さ方向の少なくとも一部の領域上
の部分が、第１の絶縁膜、電荷トラップ膜、及び第２の
絶縁膜がこの順番に積層された積層構造を有し、該電荷
トラップ膜が、前記第１の絶縁膜及び第２の絶縁膜より
も電荷をトラップしやすい絶縁材料で形成されているゲ
ート絶縁膜とを有する半導体記憶装置の駆動方法であっ
て、前記第１の不純物拡散領域と第２の不純物拡散領域
とのいずれに印加される電圧よりも高い正の正孔排除電
圧を前記ゲート電極に印加し、前記ゲート電極と前記チ
ャネル領域との間の各層または相互に隣接する層の界面
にトラップされている正孔を放出する正孔排除工程を有
する半導体記憶装置の駆動方法。
【０１４５】（付記１３） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有し、
前記制御回路が、前記消去動作を行う手順と、前記消去
動作後に、前記正孔排除動作を行う手順と、前記消去動
作を行ったＦＥＴの各々を選択して前記消去判定動作を
実行し、１つでも消去未完了状態のＦＥＴがあると、す
べてのＦＥＴが消去完了状態になるまで前記消去動作と
正孔排除動作とを繰り返す手順とを実行する半導体記憶
装置。
【０１４６】（付記１４） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有し、
前記制御回路が、前記消去動作を行う手順と、前記消去
動作を行ったＦＥＴの各々を選択して前記消去判定動作
を行い、１つでも消去未完了状態のＦＥＴがあると、す
べてのＦＥＴが消去完了状態になるまで前記消去動作を
繰り返す手順と、前記消去判定動作による判定の結果、
すべてのＦＥＴが消去完了状態になった後、前記正孔排
除動作を行う手順とを実行する半導体記憶装置。
【０１４７】（付記１５） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有し、
前記制御回路が、書き込みを行うべきすべてのＦＥＴか
ら、一つずつ順番にＦＥＴを選択し、選択されたＦＥＴ
について前記書込判定動作を行うとともに、当該ＦＥＴ
が書込未完了状態であれば当該ＦＥＴを選択して前記書
込動作を行う第１の手順と、前記正孔排除動作を行う第
２の手順と、１つでも書込未完了状態のＦＥＴがある場
合には、上記第１の手順と第２の手順とを繰り返す第３
の手順とを実行する半導体記憶装置。
【０１４８】（付記１６） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有し、
前記制御回路が、前記正孔排除動作を行う第１の手順
と、書き込みを行うべきすべてのＦＥＴから、一つずつ
順番にＦＥＴを選択し、選択されたＦＥＴについて前記
書込判定動作を行うとともに、当該ＦＥＴが書込未完了
状態であれば当該ＦＥＴを選択して前記書込動作を行う
第２の手順と、１つでも書込未完了状態のＦＥＴがある
場合には、上記第２の手順を繰り返す第３の手順とを実
行する半導体記憶装置。
【０１４９】（付記１７）半導体基板と、前記半導体基
板の上に形成され、第１の方向に延在し、相互に平行に
配置された複数のビットラインと、前記半導体基板の上
に配置され、前記第１の方向と交差する第２の方向に延
在し、相互に平行に配置され、前記ビットラインとの交
差箇所において、該ビットラインから絶縁されている複
数のワードラインと、相互に隣り合う一対の前記ビット
ラインの間の帯状部分と、前記ワードラインとの交差箇
所の各々に配置されたＦＥＴであって、該ＦＥＴの各々
が、第１導電型の一対の不純物拡散領域、該不純物拡散
領域に挟まれたチャネル領域、該チャネル領域上に形成
されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成さ
れたゲート電極を含み、該ゲート絶縁膜のうち、前記一
対の不純物拡散領域の一方と他方とを結ぶ経路の長さ方
向の少なくとも一部の領域上の部分が、第１の絶縁膜、
電荷トラップ膜、及び第２の絶縁膜がこの順番に積層さ
れた積層構造を有し、該電荷トラップ膜が、前記第１の
絶縁膜及び第２の絶縁膜よりも電荷をトラップしやすい
絶縁材料で形成されており、前記一対の不純物拡散領域
が、それぞれ当該ＦＥＴに対応する一対のビットライン
に接続され、該ゲート電極が、対応するワードラインに
接続されている前記ＦＥＴと、前記複数のビットライン
の各々に第１の電圧を印加し、前記複数のワードライン
の各々に前記第１の電圧よりも低い負の消去電圧を印加
することにより、前記ＦＥＴの各々の電荷トラップ膜に
トラップされている電子を放出する消去動作、前記複数
のビットラインの各々に第２の電圧を印加し、前記複数
のワードラインの各々に前記第２の電圧よりも高い正の
正孔排除電圧を印加することにより、前記ＦＥＴの各々
のゲート電極とチャネル領域との間の各層または相互に
隣接する層の界面にトラップされている正孔を放出する
正孔排除動作、前記複数のＦＥＴのうち選択されたＦＥ
Ｔに対応する一対のビットラインの間に第３の電圧を印
加し、対応するワードラインに消去判定電圧を印加し
て、対応する一対のビットラインの間に流れる電流と、
基準電流との大小を比較し、当該ＦＥＴが消去完了状態
か消去未完了状態かを判定する消去判定動作、前記複数
のＦＥＴのうち選択されたＦＥＴに対応する一対のビッ
トラインの間に第４の電圧を印加し、対応するワードラ
インに書込電圧を印加することにより、当該ＦＥＴの電
荷トラップ膜に電子をトラップさせる書込動作、及び前
記複数のＦＥＴのうち選択されたＦＥＴに対応する一対
のビットライン間に第５の電圧を印加し、対応するワー
ドラインに書込判定電圧を印加して、対応する一対のビ
ットラインの間に流れる電流と、基準電流との大小を比
較し、当該ＦＥＴが書込完了状態か書込未完了状態かを
判定する書込判定動作とを行う制御回路とを有し、前記
制御回路が、書き込みを行うべきすべてのＦＥＴから、
一つずつ順番にＦＥＴを選択し、選択されたＦＥＴにつ
いて前記書込判定動作を行うとともに、当該ＦＥＴが書
込未完了状態であれば当該ＦＥＴを選択して前記書込動
作を行う第１の手順と、１つでも書込未完了状態のＦＥ
Ｔがある場合には、上記第１の手順を繰り返す第２の手
順と、書き込みを行うべきすべてのＦＥＴが書込完了状
態になると、前記正孔排除動作を行う第３の手順とを実
行する半導体記憶装置。
【０１５０】（付記１８） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有する
半導体装置の駆動方法であって、前記消去動作を行う工
程と、前記消去動作後に、前記正孔排除動作を行う工程
と、前記消去動作を行ったＦＥＴの各々を選択して前記
消去判定動作を実行し、１つでも消去未完了状態のＦＥ
Ｔがあると、すべてのＦＥＴが消去完了状態になるまで
前記消去動作と正孔排除動作とを繰り返す工程とを有す
る半導体記憶装置の駆動方法。
【０１５１】（付記１９） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有する
半導体記憶装置の駆動方法であって、前記消去動作を行
う工程と、前記消去動作を行ったＦＥＴの各々を選択し
て前記消去判定動作を行い、１つでも消去未完了状態の
ＦＥＴがあると、すべてのＦＥＴが消去完了状態になる
まで前記消去動作を繰り返す工程と、前記消去判定動作
による判定の結果、すべてのＦＥＴが消去完了状態にな
った後、前記正孔排除動作を行う工程とを有する半導体
記憶装置の駆動方法。
【０１５２】（付記２０） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有する
半導体記憶装置の駆動方法であって、書き込みを行うべ
きすべてのＦＥＴから、一つずつ順番にＦＥＴを選択
し、選択されたＦＥＴについて前記書込判定動作を行う
とともに、当該ＦＥＴが書込未完了状態であれば当該Ｆ
ＥＴを選択して前記書込動作を行う第１の工程と、前記
正孔排除動作を行う第２の工程と、１つでも書込未完了
状態のＦＥＴがある場合には、上記第１の工程と第２の
工程とを繰り返す第３の工程とを有する半導体記憶装置
の駆動方法。
【０１５３】（付記２１） 半導体基板と、前記半導体
基板の上に形成され、第１の方向に延在し、相互に平行
に配置された複数のビットラインと、前記半導体基板の
上に配置され、前記第１の方向と交差する第２の方向に
延在し、相互に平行に配置され、前記ビットラインとの
交差箇所において、該ビットラインから絶縁されている
複数のワードラインと、相互に隣り合う一対の前記ビッ
トラインの間の帯状部分と、前記ワードラインとの交差
箇所の各々に配置されたＦＥＴであって、該ＦＥＴの各
々が、第１導電型の一対の不純物拡散領域、該不純物拡
散領域に挟まれたチャネル領域、該チャネル領域上に形
成されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成
されたゲート電極を含み、該ゲート絶縁膜のうち、前記
一対の不純物拡散領域の一方と他方とを結ぶ経路の長さ
方向の少なくとも一部の領域上の部分が、第１の絶縁
膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積
層された積層構造を有し、該電荷トラップ膜が、前記第
１の絶縁膜及び第２の絶縁膜よりも電荷をトラップしや
すい絶縁材料で形成されており、前記一対の不純物拡散
領域が、それぞれ当該ＦＥＴに対応する一対のビットラ
インに接続され、該ゲート電極が、対応するワードライ
ンに接続されている前記ＦＥＴと、前記複数のビットラ
インの各々に第１の電圧を印加し、前記複数のワードラ
インの各々に前記第１の電圧よりも低い負の消去電圧を
印加することにより、前記ＦＥＴの各々の電荷トラップ
膜にトラップされている電子を放出する消去動作、前記
複数のビットラインの各々に第２の電圧を印加し、前記
複数のワードラインの各々に前記第２の電圧よりも高い
正の正孔排除電圧を印加することにより、前記ＦＥＴの
各々のゲート電極とチャネル領域との間の各層または相
互に隣接する層の界面にトラップされている正孔を放出
する正孔排除動作、前記複数のＦＥＴのうち選択された
ＦＥＴに対応する一対のビットラインの間に第３の電圧
を印加し、対応するワードラインに消去判定電圧を印加
して、対応する一対のビットラインの間に流れる電流
と、基準電流との大小を比較し、当該ＦＥＴが消去完了
状態か消去未完了状態かを判定する消去判定動作、前記
複数のＦＥＴのうち選択されたＦＥＴに対応する一対の
ビットラインの間に第４の電圧を印加し、対応するワー
ドラインに書込電圧を印加することにより、当該ＦＥＴ
の電荷トラップ膜に電子をトラップさせる書込動作、及
び前記複数のＦＥＴのうち選択されたＦＥＴに対応する
一対のビットライン間に第５の電圧を印加し、対応する
ワードラインに書込判定電圧を印加して、対応する一対
のビットラインの間に流れる電流と、基準電流との大小
を比較し、当該ＦＥＴが書込完了状態か書込未完了状態
かを判定する書込判定動作とを行う制御回路とを有する
半導体記憶装置の駆動方法であって、前記正孔排除動作
を行う第１の工程と、書き込みを行うべきすべてのＦＥ
Ｔから、一つずつ順番にＦＥＴを選択し、選択されたＦ
ＥＴについて前記書込判定動作を行うとともに、当該Ｆ
ＥＴが書込未完了状態であれば当該ＦＥＴを選択して前
記書込動作を行う第２の工程と、１つでも書込未完了状
態のＦＥＴがある場合には、上記第２の工程を繰り返す
第３の工程とを有する半導体記憶装置の駆動方法。
【０１５４】（付記２２）半導体基板と、前記半導体基
板の上に形成され、第１の方向に延在し、相互に平行に
配置された複数のビットラインと、前記半導体基板の上
に配置され、前記第１の方向と交差する第２の方向に延
在し、相互に平行に配置され、前記ビットラインとの交
差箇所において、該ビットラインから絶縁されている複
数のワードラインと、相互に隣り合う一対の前記ビット
ラインの間の帯状部分と、前記ワードラインとの交差箇
所の各々に配置されたＦＥＴであって、該ＦＥＴの各々
が、第１導電型の一対の不純物拡散領域、該不純物拡散
領域に挟まれたチャネル領域、該チャネル領域上に形成
されたゲート絶縁膜、及び該ゲート絶縁膜の上に形成さ
れたゲート電極を含み、該ゲート絶縁膜のうち、前記一
対の不純物拡散領域の一方と他方とを結ぶ経路の長さ方
向の少なくとも一部の領域上の部分が、第１の絶縁膜、
電荷トラップ膜、及び第２の絶縁膜がこの順番に積層さ
れた積層構造を有し、該電荷トラップ膜が、前記第１の
絶縁膜及び第２の絶縁膜よりも電荷をトラップしやすい
絶縁材料で形成されており、前記一対の不純物拡散領域
が、それぞれ当該ＦＥＴに対応する一対のビットライン
に接続され、該ゲート電極が、対応するワードラインに
接続されている前記ＦＥＴと、前記複数のビットライン
の各々に第１の電圧を印加し、前記複数のワードライン
の各々に前記第１の電圧よりも低い負の消去電圧を印加
することにより、前記ＦＥＴの各々の電荷トラップ膜に
トラップされている電子を放出する消去動作、前記複数
のビットラインの各々に第２の電圧を印加し、前記複数
のワードラインの各々に前記第２の電圧よりも高い正の
正孔排除電圧を印加することにより、前記ＦＥＴの各々
のゲート電極とチャネル領域との間の各層または相互に
隣接する層の界面にトラップされている正孔を放出する
正孔排除動作、前記複数のＦＥＴのうち選択されたＦＥ
Ｔに対応する一対のビットラインの間に第３の電圧を印
加し、対応するワードラインに消去判定電圧を印加し
て、対応する一対のビットラインの間に流れる電流と、
基準電流との大小を比較し、当該ＦＥＴが消去完了状態
か消去未完了状態かを判定する消去判定動作、前記複数
のＦＥＴのうち選択されたＦＥＴに対応する一対のビッ
トラインの間に第４の電圧を印加し、対応するワードラ
インに書込電圧を印加することにより、当該ＦＥＴの電
荷トラップ膜に電子をトラップさせる書込動作、及び前
記複数のＦＥＴのうち選択されたＦＥＴに対応する一対
のビットライン間に第５の電圧を印加し、対応するワー
ドラインに書込判定電圧を印加して、対応する一対のビ
ットラインの間に流れる電流と、基準電流との大小を比
較し、当該ＦＥＴが書込完了状態か書込未完了状態かを
判定する書込判定動作とを行う制御回路とを有する半導
体記憶装置の駆動方法であって、書き込みを行うべきす
べてのＦＥＴから、一つずつ順番にＦＥＴを選択し、選
択されたＦＥＴについて前記書込判定動作を行うととも
に、当該ＦＥＴが書込未完了状態であれば当該ＦＥＴを
選択して前記書込動作を行う第１の工程と、１つでも書
込未完了状態のＦＥＴがある場合には、上記第１の工程
を繰り返す第２の工程と、書き込みを行うべきすべての
ＦＥＴが書込完了状態になると、前記正孔排除動作を行
う第３の工程とを有する半導体記憶装置の駆動方法。
【０１５５】（付記２３） 半導体基板と、前記半導体
基板の表層部の一部に、ある間隔を隔てて配置された第
１及び第２の不純物拡散領域と、前記第１の不純物拡散
領域と第２の不純物拡散領域との間に画定されたチャネ
ル領域の上に形成されたゲート電極と、前記チャネル領
域と前記ゲート電極との間に配置されたゲート絶縁膜で
あって、前記第１の不純物拡散領域と第２の不純物拡散
領域とを結ぶ経路の長さ方向の少なくとも一部の領域上
の部分が、第１の絶縁膜及び電荷トラップ膜がこの順番
に積層された積層構造を有し、該電荷トラップ膜が、前
記第１の絶縁膜よりも電荷をトラップしやすい絶縁材料
で形成されているゲート絶縁膜と、前記第１の不純物拡
散領域と第２の不純物拡散領域とのいずれに印加される
電圧よりも高い正の正孔排除電圧を前記ゲート電極に印
加し、前記ゲート電極と前記チャネル領域との間の各層
または相互に隣接する層の界面にトラップされている正
孔を放出する正孔排除動作を実施する制御回路とを有す
る半導体記憶装置。
【０１５６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１５７】
【発明の効果】以上説明したように、本発明によれば、
積層ゲート絶縁膜に蓄積された正孔を排除することによ
り、書換回数を増やしたときの、書込速度や消去速度の
低下を抑制することができる。
【図面の簡単な説明】
【図１】従来のＳＯＮＯＳ型メモリセルの初期状態とサ
イクリング後の電流電圧特性を示すグラフである。
【図２】従来のＳＯＮＯＳ型メモリセルの書込に必要な
書込パルスの印加数と書換回数との関係を示すグラフ、
及び消去に必要な消去パルスの印加数と書換回数との関
係を示すグラフである。
【図３】ある回数の書換を行ったときの、書込速度の劣
化が大きかったメモリセルと比較的小さかったメモリセ
ルとの電流電圧特性を示すグラフである。
【図４】ＳＯＮＯＳ型メモリセルのチャージロスと消去
パルスの印加回数との関係を示すグラフである。
【図５】標準的な電圧条件とした場合、及びドレイン電
圧を下げた場合における書込時間としきい値電圧変化量
との関係を示すグラフである。
【図６】標準的な電圧条件とした場合、及びドレイン電
圧を下げた場合における消去時間としきい値電圧変化量
との関係を示すグラフである。
【図７】本発明の第１の実施例によるＳＯＮＯＳ型不揮
発性メモリの概略平面図である。
【図８】本発明の第１の実施例によるＳＯＮＯＳ型不揮
発性メモリの断面図である。
【図９】本発明の第１の実施例によるＳＯＮＯＳ型不揮
発性メモリの一部を等価回路で示したブロック図であ
る。
【図１０】第１の駆動方法を示したフローチャートであ
る。
【図１１】第１の駆動方法を適用した場合の書込に必要
な書込パルス数と書換回数との関係を示すグラフ、及び
消去に必要な消去パルス数と書換回数との関係を示すグ
ラフである。
【図１２】第１の駆動方法を適用した場合の初期状態及
びサイクリング後の状態の電流電圧特性を示すグラフで
ある。
【図１３】ＳＯＮＯＳ型メモリセルのソースドレインを
接地した場合の、ゲート電圧としきい値電圧の変化量と
の関係を示すグラフである。
【図１４】第２の駆動方法を示したフローチャートであ
る。
【図１５】第３の駆動方法を示したフローチャートであ
る。
【図１６】第４の駆動方法を示したフローチャートであ
る。
【図１７】第５の駆動方法を示したフローチャートであ
る。
【図１８】第２の実施例によるＳＯＮＯＳ型不揮発性メ
モリの断面図である。
【図１９】第２の実施例によるＳＯＮＯＳ型不揮発性メ
モリの製造方法を説明するための基板の断面図（その
１）である。
【図２０】第２の実施例によるＳＯＮＯＳ型不揮発性メ
モリの製造方法を説明するための基板の断面図（その
２）である。
【図２１】第２の実施例によるＳＯＮＯＳ型不揮発性メ
モリの製造方法を説明するための基板の断面図（その
３）である。
【図２２】第２の実施例によるＳＯＮＯＳ型不揮発性メ
モリの製造方法を説明するための基板の断面図（その
４）である。
【符号の説明】
１ ビットライン ２ ワードライン ３ ＦＥＴ ４ チャネルストッパ領域 １０ シリコン基板 １１ 局所絶縁膜 １２ 基板側絶縁膜 １３ 電荷トラップ膜 １４ ゲート側絶縁膜 １５ 積層ゲート絶縁膜 ２０ 制御回路 ２６ センスアンプ ２７ ワードラインドライバ ３０ ＣＰＵ ３１ ＲＡＭ １０１ シリコン基板 １０２ 不純物拡散領域（ビットライン） １０３ 局所絶縁膜 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ ＯＮＯ膜 １０７ サイドウォールスペーサ １１０ ゲートライン（ワードライン） １２０ ＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年７月２３日（２００１．７．２
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】図７に示したビットライン１の間の領域を
レジストパターンで覆い、最上層の酸化シリコン膜とそ
の下の窒化シリコン膜をエッチングする。このエッチン
グは、ＣＦ4とＣＨＦ3とＯ2とを用いたドライエッチン
グにより行われる。最下層の酸化シリコン膜は、後のイ
オン注入工程でスルー酸化膜として機能する。このエッ
チング後、図８（Ａ）に示したゲート側絶縁膜１４及び
電荷トラップ膜１３が残る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正内容】
【０１３９】（付記７） 前記第１の電圧が、前記書込
ゲート電圧と等しい付記６に記載の半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA07 AC01 AD04 AD08 AE05 5F083 EP18 EP22 EP65 EP70 ER02 ER13 ER23 JA33 JA35 JA39 JA53 KA07 KA08 LA03 LA10 NA02 NA04 PR03 PR09 PR29 PR36 ZA13 ZA14 5F101 BA45 BB02 BC11 BD02 BD37 BD38 BE02 BE07 BH09 BH19 BH21

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表層部の一部に、ある間隔を隔てて配
    置された第１及び第２の不純物拡散領域と、 前記第１の不純物拡散領域と第２の不純物拡散領域との
    間に画定されたチャネル領域の上に形成されたゲート電
    極と、 前記チャネル領域と前記ゲート電極との間に配置された
    ゲート絶縁膜であって、前記第１の不純物拡散領域と第
    ２の不純物拡散領域とを結ぶ経路の長さ方向の少なくと
    も一部の領域上の部分が、第１の絶縁膜、電荷トラップ
    膜、及び第２の絶縁膜がこの順番に積層された積層構造
    を有し、該電荷トラップ膜が、前記第１の絶縁膜及び第
    ２の絶縁膜よりも電荷をトラップしやすい絶縁材料で形
    成されているゲート絶縁膜と、 前記第１の不純物拡散領域と第２の不純物拡散領域との
    いずれに印加される電圧よりも高い正の正孔排除電圧を
    前記ゲート電極に印加し、前記ゲート電極と前記チャネ
    ル領域との間の各層または相互に隣接する層の界面にト
    ラップされている正孔を放出する正孔排除動作を実施す
    る制御回路とを有する半導体記憶装置。
  2. 【請求項２】 半導体基板と、 前記半導体基板の表層部の一部に、ある間隔を隔てて配
    置された第１及び第２の不純物拡散領域と、 前記第１の不純物拡散領域と第２の不純物拡散領域との
    間に画定されたチャネル領域の上に形成されたゲート電
    極と、 前記チャネル領域と前記ゲート電極との間に配置された
    ゲート絶縁膜であって、前記第１の不純物拡散領域と第
    ２の不純物拡散領域とを結ぶ経路の長さ方向の少なくと
    も一部の領域上の部分が、第１の絶縁膜、電荷トラップ
    膜、及び第２の絶縁膜がこの順番に積層された積層構造
    を有し、該電荷トラップ膜が、前記第１の絶縁膜及び第
    ２の絶縁膜よりも電荷をトラップしやすい絶縁材料で形
    成されているゲート絶縁膜と、 前記第１の不純物拡散領域と第２の不純物拡散領域とに
    等しい電圧を印加し、前記ゲート電極に該第１の不純物
    拡散領域及び第２の不純物拡散領域に印加されている電
    圧よりも高い正の第１の電圧を印加する制御回路とを有
    する半導体記憶装置。
  3. 【請求項３】 半導体基板と、 前記半導体基板の上に形成され、第１の方向に延在し、
    相互に平行に配置された複数のビットラインと、 前記半導体基板の上に配置され、前記第１の方向と交差
    する第２の方向に延在し、相互に平行に配置され、前記
    ビットラインとの交差箇所において、該ビットラインか
    ら絶縁されている複数のワードラインと、 相互に隣り合う一対の前記ビットラインの間の帯状部分
    と、前記ワードラインとの交差箇所の各々に配置された
    ＦＥＴであって、該ＦＥＴの各々が、第１導電型の一対
    の不純物拡散領域、該不純物拡散領域に挟まれたチャネ
    ル領域、該チャネル領域上に形成されたゲート絶縁膜、
    及び該ゲート絶縁膜の上に形成されたゲート電極を含
    み、該ゲート絶縁膜のうち、前記一対の不純物拡散領域
    の一方と他方とを結ぶ経路の長さ方向の少なくとも一部
    の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及
    び第２の絶縁膜がこの順番に積層された積層構造を有
    し、該電荷トラップ膜が、前記第１の絶縁膜及び第２の
    絶縁膜よりも電荷をトラップしやすい絶縁材料で形成さ
    れており、前記一対の不純物拡散領域が、それぞれ当該
    ＦＥＴに対応する一対のビットラインに接続され、該ゲ
    ート電極が、対応するワードラインに接続されている前
    記ＦＥＴと、 前記複数のビットラインに第１の電圧を印加し、前記複
    数のワードラインに前記第１の電圧よりも高い第２の電
    圧を印加し、前記ＦＥＴの各々のゲート電極とチャネル
    領域との間の各層または相互に隣接する層の界面にトラ
    ップされている正孔を放出する制御回路とを有する半導
    体記憶装置。
  4. 【請求項４】 半導体基板と、 前記半導体基板の表層部の一部に、ある間隔を隔てて配
    置された第１及び第２の不純物拡散領域と、 前記第１の不純物拡散領域と第２の不純物拡散領域との
    間に画定されたチャネル領域の上に形成されたゲート電
    極と、 前記チャネル領域と前記ゲート電極との間に配置された
    ゲート絶縁膜であって、前記第１の不純物拡散領域と第
    ２の不純物拡散領域とを結ぶ経路の長さ方向の少なくと
    も一部の領域上の部分が、第１の絶縁膜、電荷トラップ
    膜、及び第２の絶縁膜がこの順番に積層された積層構造
    を有し、該電荷トラップ膜が、前記第１の絶縁膜及び第
    ２の絶縁膜よりも電荷をトラップしやすい絶縁材料で形
    成されているゲート絶縁膜とを有する半導体記憶装置の
    駆動方法であって、 前記第１の不純物拡散領域と第２の不純物拡散領域との
    いずれに印加される電圧よりも高い正の正孔排除電圧を
    前記ゲート電極に印加し、前記ゲート電極と前記チャネ
    ル領域との間の各層または相互に隣接する層の界面にト
    ラップされている正孔を放出する正孔排除工程を有する
    半導体記憶装置の駆動方法。
  5. 【請求項５】 半導体基板と、 前記半導体基板の上に形成され、第１の方向に延在し、
    相互に平行に配置された複数のビットラインと、 前記半導体基板の上に配置され、前記第１の方向と交差
    する第２の方向に延在し、相互に平行に配置され、前記
    ビットラインとの交差箇所において、該ビットラインか
    ら絶縁されている複数のワードラインと、 相互に隣り合う一対の前記ビットラインの間の帯状部分
    と、前記ワードラインとの交差箇所の各々に配置された
    ＦＥＴであって、該ＦＥＴの各々が、第１導電型の一対
    の不純物拡散領域、該不純物拡散領域に挟まれたチャネ
    ル領域、該チャネル領域上に形成されたゲート絶縁膜、
    及び該ゲート絶縁膜の上に形成されたゲート電極を含
    み、該ゲート絶縁膜のうち、前記一対の不純物拡散領域
    の一方と他方とを結ぶ経路の長さ方向の少なくとも一部
    の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及
    び第２の絶縁膜がこの順番に積層された積層構造を有
    し、該電荷トラップ膜が、前記第１の絶縁膜及び第２の
    絶縁膜よりも電荷をトラップしやすい絶縁材料で形成さ
    れており、前記一対の不純物拡散領域が、それぞれ当該
    ＦＥＴに対応する一対のビットラインに接続され、該ゲ
    ート電極が、対応するワードラインに接続されている前
    記ＦＥＴと、 前記複数のビットラインの各々に第１の電圧を印加し、
    前記複数のワードラインの各々に前記第１の電圧よりも
    低い負の消去電圧を印加することにより、前記ＦＥＴの
    各々の電荷トラップ膜にトラップされている電子を放出
    する消去動作、前記複数のビットラインの各々に第２の
    電圧を印加し、前記複数のワードラインの各々に前記第
    ２の電圧よりも高い正の正孔排除電圧を印加することに
    より、前記ＦＥＴの各々のゲート電極とチャネル領域と
    の間の各層または相互に隣接する層の界面にトラップさ
    れている正孔を放出する正孔排除動作、前記複数のＦＥ
    Ｔのうち選択されたＦＥＴに対応する一対のビットライ
    ンの間に第３の電圧を印加し、対応するワードラインに
    消去判定電圧を印加して、対応する一対のビットライン
    の間に流れる電流と、基準電流との大小を比較し、当該
    ＦＥＴが消去完了状態か消去未完了状態かを判定する消
    去判定動作、前記複数のＦＥＴのうち選択されたＦＥＴ
    に対応する一対のビットラインの間に第４の電圧を印加
    し、対応するワードラインに書込電圧を印加することに
    より、当該ＦＥＴの電荷トラップ膜に電子をトラップさ
    せる書込動作、及び前記複数のＦＥＴのうち選択された
    ＦＥＴに対応する一対のビットライン間に第５の電圧を
    印加し、対応するワードラインに書込判定電圧を印加し
    て、対応する一対のビットラインの間に流れる電流と、
    基準電流との大小を比較し、当該ＦＥＴが書込完了状態
    か書込未完了状態かを判定する書込判定動作とを行う制
    御回路とを有し、 前記制御回路が、 前記消去動作を行う手順と、 前記消去動作後に、前記正孔排除動作を行う手順と、 前記消去動作を行ったＦＥＴの各々を選択して前記消去
    判定動作を実行し、１つでも消去未完了状態のＦＥＴが
    あると、すべてのＦＥＴが消去完了状態になるまで前記
    消去動作と正孔排除動作とを繰り返す手順とを実行する
    半導体記憶装置。
  6. 【請求項６】 半導体基板と、 前記半導体基板の上に形成され、第１の方向に延在し、
    相互に平行に配置された複数のビットラインと、 前記半導体基板の上に配置され、前記第１の方向と交差
    する第２の方向に延在し、相互に平行に配置され、前記
    ビットラインとの交差箇所において、該ビットラインか
    ら絶縁されている複数のワードラインと、 相互に隣り合う一対の前記ビットラインの間の帯状部分
    と、前記ワードラインとの交差箇所の各々に配置された
    ＦＥＴであって、該ＦＥＴの各々が、第１導電型の一対
    の不純物拡散領域、該不純物拡散領域に挟まれたチャネ
    ル領域、該チャネル領域上に形成されたゲート絶縁膜、
    及び該ゲート絶縁膜の上に形成されたゲート電極を含
    み、該ゲート絶縁膜のうち、前記一対の不純物拡散領域
    の一方と他方とを結ぶ経路の長さ方向の少なくとも一部
    の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及
    び第２の絶縁膜がこの順番に積層された積層構造を有
    し、該電荷トラップ膜が、前記第１の絶縁膜及び第２の
    絶縁膜よりも電荷をトラップしやすい絶縁材料で形成さ
    れており、前記一対の不純物拡散領域が、それぞれ当該
    ＦＥＴに対応する一対のビットラインに接続され、該ゲ
    ート電極が、対応するワードラインに接続されている前
    記ＦＥＴと、 前記複数のビットラインの各々に第１の電圧を印加し、
    前記複数のワードラインの各々に前記第１の電圧よりも
    低い負の消去電圧を印加することにより、前記ＦＥＴの
    各々の電荷トラップ膜にトラップされている電子を放出
    する消去動作、前記複数のビットラインの各々に第２の
    電圧を印加し、前記複数のワードラインの各々に前記第
    ２の電圧よりも高い正の正孔排除電圧を印加することに
    より、前記ＦＥＴの各々のゲート電極とチャネル領域と
    の間の各層または相互に隣接する層の界面にトラップさ
    れている正孔を放出する正孔排除動作、前記複数のＦＥ
    Ｔのうち選択されたＦＥＴに対応する一対のビットライ
    ンの間に第３の電圧を印加し、対応するワードラインに
    消去判定電圧を印加して、対応する一対のビットライン
    の間に流れる電流と、基準電流との大小を比較し、当該
    ＦＥＴが消去完了状態か消去未完了状態かを判定する消
    去判定動作、前記複数のＦＥＴのうち選択されたＦＥＴ
    に対応する一対のビットラインの間に第４の電圧を印加
    し、対応するワードラインに書込電圧を印加することに
    より、当該ＦＥＴの電荷トラップ膜に電子をトラップさ
    せる書込動作、及び前記複数のＦＥＴのうち選択された
    ＦＥＴに対応する一対のビットライン間に第５の電圧を
    印加し、対応するワードラインに書込判定電圧を印加し
    て、対応する一対のビットラインの間に流れる電流と、
    基準電流との大小を比較し、当該ＦＥＴが書込完了状態
    か書込未完了状態かを判定する書込判定動作とを行う制
    御回路とを有し、 前記制御回路が、 前記消去動作を行う手順と、 前記消去動作を行ったＦＥＴの各々を選択して前記消去
    判定動作を行い、１つでも消去未完了状態のＦＥＴがあ
    ると、すべてのＦＥＴが消去完了状態になるまで前記消
    去動作を繰り返す手順と、 前記消去判定動作による判定の結果、すべてのＦＥＴが
    消去完了状態になった後、前記正孔排除動作を行う手順
    とを実行する半導体記憶装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板の上に形成され、第１の方向に延在し、
    相互に平行に配置された複数のビットラインと、 前記半導体基板の上に配置され、前記第１の方向と交差
    する第２の方向に延在し、相互に平行に配置され、前記
    ビットラインとの交差箇所において、該ビットラインか
    ら絶縁されている複数のワードラインと、 相互に隣り合う一対の前記ビットラインの間の帯状部分
    と、前記ワードラインとの交差箇所の各々に配置された
    ＦＥＴであって、該ＦＥＴの各々が、第１導電型の一対
    の不純物拡散領域、該不純物拡散領域に挟まれたチャネ
    ル領域、該チャネル領域上に形成されたゲート絶縁膜、
    及び該ゲート絶縁膜の上に形成されたゲート電極を含
    み、該ゲート絶縁膜のうち、前記一対の不純物拡散領域
    の一方と他方とを結ぶ経路の長さ方向の少なくとも一部
    の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及
    び第２の絶縁膜がこの順番に積層された積層構造を有
    し、該電荷トラップ膜が、前記第１の絶縁膜及び第２の
    絶縁膜よりも電荷をトラップしやすい絶縁材料で形成さ
    れており、前記一対の不純物拡散領域が、それぞれ当該
    ＦＥＴに対応する一対のビットラインに接続され、該ゲ
    ート電極が、対応するワードラインに接続されている前
    記ＦＥＴと、 前記複数のビットラインの各々に第１の電圧を印加し、
    前記複数のワードラインの各々に前記第１の電圧よりも
    低い負の消去電圧を印加することにより、前記ＦＥＴの
    各々の電荷トラップ膜にトラップされている電子を放出
    する消去動作、前記複数のビットラインの各々に第２の
    電圧を印加し、前記複数のワードラインの各々に前記第
    ２の電圧よりも高い正の正孔排除電圧を印加することに
    より、前記ＦＥＴの各々のゲート電極とチャネル領域と
    の間の各層または相互に隣接する層の界面にトラップさ
    れている正孔を放出する正孔排除動作、前記複数のＦＥ
    Ｔのうち選択されたＦＥＴに対応する一対のビットライ
    ンの間に第３の電圧を印加し、対応するワードラインに
    消去判定電圧を印加して、対応する一対のビットライン
    の間に流れる電流と、基準電流との大小を比較し、当該
    ＦＥＴが消去完了状態か消去未完了状態かを判定する消
    去判定動作、前記複数のＦＥＴのうち選択されたＦＥＴ
    に対応する一対のビットラインの間に第４の電圧を印加
    し、対応するワードラインに書込電圧を印加することに
    より、当該ＦＥＴの電荷トラップ膜に電子をトラップさ
    せる書込動作、及び前記複数のＦＥＴのうち選択された
    ＦＥＴに対応する一対のビットライン間に第５の電圧を
    印加し、対応するワードラインに書込判定電圧を印加し
    て、対応する一対のビットラインの間に流れる電流と、
    基準電流との大小を比較し、当該ＦＥＴが書込完了状態
    か書込未完了状態かを判定する書込判定動作とを行う制
    御回路とを有し、 前記制御回路が、 書き込みを行うべきすべてのＦＥＴから、一つずつ順番
    にＦＥＴを選択し、選択されたＦＥＴについて前記書込
    判定動作を行うとともに、当該ＦＥＴが書込未完了状態
    であれば当該ＦＥＴを選択して前記書込動作を行う第１
    の手順と、 前記正孔排除動作を行う第２の手順と、 １つでも書込未完了状態のＦＥＴがある場合には、上記
    第１の手順と第２の手順とを繰り返す第３の手順とを実
    行する半導体記憶装置。
  8. 【請求項８】 半導体基板と、 前記半導体基板の上に形成され、第１の方向に延在し、
    相互に平行に配置された複数のビットラインと、 前記半導体基板の上に配置され、前記第１の方向と交差
    する第２の方向に延在し、相互に平行に配置され、前記
    ビットラインとの交差箇所において、該ビットラインか
    ら絶縁されている複数のワードラインと、 相互に隣り合う一対の前記ビットラインの間の帯状部分
    と、前記ワードラインとの交差箇所の各々に配置された
    ＦＥＴであって、該ＦＥＴの各々が、第１導電型の一対
    の不純物拡散領域、該不純物拡散領域に挟まれたチャネ
    ル領域、該チャネル領域上に形成されたゲート絶縁膜、
    及び該ゲート絶縁膜の上に形成されたゲート電極を含
    み、該ゲート絶縁膜のうち、前記一対の不純物拡散領域
    の一方と他方とを結ぶ経路の長さ方向の少なくとも一部
    の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及
    び第２の絶縁膜がこの順番に積層された積層構造を有
    し、該電荷トラップ膜が、前記第１の絶縁膜及び第２の
    絶縁膜よりも電荷をトラップしやすい絶縁材料で形成さ
    れており、前記一対の不純物拡散領域が、それぞれ当該
    ＦＥＴに対応する一対のビットラインに接続され、該ゲ
    ート電極が、対応するワードラインに接続されている前
    記ＦＥＴと、 前記複数のビットラインの各々に第１の電圧を印加し、
    前記複数のワードラインの各々に前記第１の電圧よりも
    低い負の消去電圧を印加することにより、前記ＦＥＴの
    各々の電荷トラップ膜にトラップされている電子を放出
    する消去動作、前記複数のビットラインの各々に第２の
    電圧を印加し、前記複数のワードラインの各々に前記第
    ２の電圧よりも高い正の正孔排除電圧を印加することに
    より、前記ＦＥＴの各々のゲート電極とチャネル領域と
    の間の各層または相互に隣接する層の界面にトラップさ
    れている正孔を放出する正孔排除動作、前記複数のＦＥ
    Ｔのうち選択されたＦＥＴに対応する一対のビットライ
    ンの間に第３の電圧を印加し、対応するワードラインに
    消去判定電圧を印加して、対応する一対のビットライン
    の間に流れる電流と、基準電流との大小を比較し、当該
    ＦＥＴが消去完了状態か消去未完了状態かを判定する消
    去判定動作、前記複数のＦＥＴのうち選択されたＦＥＴ
    に対応する一対のビットラインの間に第４の電圧を印加
    し、対応するワードラインに書込電圧を印加することに
    より、当該ＦＥＴの電荷トラップ膜に電子をトラップさ
    せる書込動作、及び前記複数のＦＥＴのうち選択された
    ＦＥＴに対応する一対のビットライン間に第５の電圧を
    印加し、対応するワードラインに書込判定電圧を印加し
    て、対応する一対のビットラインの間に流れる電流と、
    基準電流との大小を比較し、当該ＦＥＴが書込完了状態
    か書込未完了状態かを判定する書込判定動作とを行う制
    御回路とを有し、 前記制御回路が、 前記正孔排除動作を行う第１の手順と、 書き込みを行うべきすべてのＦＥＴから、一つずつ順番
    にＦＥＴを選択し、選択されたＦＥＴについて前記書込
    判定動作を行うとともに、当該ＦＥＴが書込未完了状態
    であれば当該ＦＥＴを選択して前記書込動作を行う第２
    の手順と、１つでも書込未完了状態のＦＥＴがある場合
    には、上記第２の手順を繰り返す第３の手順とを実行す
    る半導体記憶装置。
  9. 【請求項９】半導体基板と、 前記半導体基板の上に形成され、第１の方向に延在し、
    相互に平行に配置された複数のビットラインと、 前記半導体基板の上に配置され、前記第１の方向と交差
    する第２の方向に延在し、相互に平行に配置され、前記
    ビットラインとの交差箇所において、該ビットラインか
    ら絶縁されている複数のワードラインと、 相互に隣り合う一対の前記ビットラインの間の帯状部分
    と、前記ワードラインとの交差箇所の各々に配置された
    ＦＥＴであって、該ＦＥＴの各々が、第１導電型の一対
    の不純物拡散領域、該不純物拡散領域に挟まれたチャネ
    ル領域、該チャネル領域上に形成されたゲート絶縁膜、
    及び該ゲート絶縁膜の上に形成されたゲート電極を含
    み、該ゲート絶縁膜のうち、前記一対の不純物拡散領域
    の一方と他方とを結ぶ経路の長さ方向の少なくとも一部
    の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及
    び第２の絶縁膜がこの順番に積層された積層構造を有
    し、該電荷トラップ膜が、前記第１の絶縁膜及び第２の
    絶縁膜よりも電荷をトラップしやすい絶縁材料で形成さ
    れており、前記一対の不純物拡散領域が、それぞれ当該
    ＦＥＴに対応する一対のビットラインに接続され、該ゲ
    ート電極が、対応するワードラインに接続されている前
    記ＦＥＴと、 前記複数のビットラインの各々に第１の電圧を印加し、
    前記複数のワードラインの各々に前記第１の電圧よりも
    低い負の消去電圧を印加することにより、前記ＦＥＴの
    各々の電荷トラップ膜にトラップされている電子を放出
    する消去動作、前記複数のビットラインの各々に第２の
    電圧を印加し、前記複数のワードラインの各々に前記第
    ２の電圧よりも高い正の正孔排除電圧を印加することに
    より、前記ＦＥＴの各々のゲート電極とチャネル領域と
    の間の各層または相互に隣接する層の界面にトラップさ
    れている正孔を放出する正孔排除動作、前記複数のＦＥ
    Ｔのうち選択されたＦＥＴに対応する一対のビットライ
    ンの間に第３の電圧を印加し、対応するワードラインに
    消去判定電圧を印加して、対応する一対のビットライン
    の間に流れる電流と、基準電流との大小を比較し、当該
    ＦＥＴが消去完了状態か消去未完了状態かを判定する消
    去判定動作、前記複数のＦＥＴのうち選択されたＦＥＴ
    に対応する一対のビットラインの間に第４の電圧を印加
    し、対応するワードラインに書込電圧を印加することに
    より、当該ＦＥＴの電荷トラップ膜に電子をトラップさ
    せる書込動作、及び前記複数のＦＥＴのうち選択された
    ＦＥＴに対応する一対のビットライン間に第５の電圧を
    印加し、対応するワードラインに書込判定電圧を印加し
    て、対応する一対のビットラインの間に流れる電流と、
    基準電流との大小を比較し、当該ＦＥＴが書込完了状態
    か書込未完了状態かを判定する書込判定動作とを行う制
    御回路とを有し、 前記制御回路が、 書き込みを行うべきすべてのＦＥＴから、一つずつ順番
    にＦＥＴを選択し、選択されたＦＥＴについて前記書込
    判定動作を行うとともに、当該ＦＥＴが書込未完了状態
    であれば当該ＦＥＴを選択して前記書込動作を行う第１
    の手順と、 １つでも書込未完了状態のＦＥＴがある場合には、上記
    第１の手順を繰り返す第２の手順と、 書き込みを行うべきすべてのＦＥＴが書込完了状態にな
    ると、前記正孔排除動作を行う第３の手順とを実行する
    半導体記憶装置。
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