JP3346274B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3346274B2 JP3346274B2 JP11659598A JP11659598A JP3346274B2 JP 3346274 B2 JP3346274 B2 JP 3346274B2 JP 11659598 A JP11659598 A JP 11659598A JP 11659598 A JP11659598 A JP 11659598A JP 3346274 B2 JP3346274 B2 JP 3346274B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switch
- verify
- memory cell
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置、特に、フラッシュＥＥＰＲＯＭ等の電気的書込お
よび消去可能な不揮発性半導体記憶装置に関する。
装置、特に、フラッシュＥＥＰＲＯＭ等の電気的書込お
よび消去可能な不揮発性半導体記憶装置に関する。
【０００２】近年、紫外線で記憶内容を消去するＵＶＰ
ＲＯＭや、特別な装置によって記憶内容を電気的に書き
換えるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ）が広く使用されるようになっている。ＥＥＰＲＯ
Ｍは、古くから用いられてきたＲＯＭが、製造時に内容
をマスクとして作り込むマスクＲＯＭに代表されるよう
に、構造的な書き込み技法を採用するのに対し、ユーザ
が電気的に書き換えることができるため手軽であり便利
でもあるという特徴を有する。しかし、その一方で、書
込や消去に対する信頼性は一般にＲＯＭより低くなる。
つまり、フローティング・ゲートに電荷を投入して書き
込んだ後は、容易に出力が無いことを保証する書込ベリ
ファイと、フローティング・ゲート内の電荷を放出させ
る消去後には、確実に出力が有ることを保証する消去ベ
リファイが重要な意味をもつようになるのである。
ＲＯＭや、特別な装置によって記憶内容を電気的に書き
換えるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ）が広く使用されるようになっている。ＥＥＰＲＯ
Ｍは、古くから用いられてきたＲＯＭが、製造時に内容
をマスクとして作り込むマスクＲＯＭに代表されるよう
に、構造的な書き込み技法を採用するのに対し、ユーザ
が電気的に書き換えることができるため手軽であり便利
でもあるという特徴を有する。しかし、その一方で、書
込や消去に対する信頼性は一般にＲＯＭより低くなる。
つまり、フローティング・ゲートに電荷を投入して書き
込んだ後は、容易に出力が無いことを保証する書込ベリ
ファイと、フローティング・ゲート内の電荷を放出させ
る消去後には、確実に出力が有ることを保証する消去ベ
リファイが重要な意味をもつようになるのである。
【０００３】
【従来の技術】従来のこの種の不揮発性半導体記憶装置
の一例を図９に示す。本不揮発性半導体記憶装置は、特
開平５−３６２８８号公報に記載されたＥＥＰＲＯＭで
ある。メモリ・セル・トランジスタＴＣＯＯ等の読み出
し出力はＹゲート・トランジスタ部Ｂ２を経てロード・
トランジスタ部Ｂ４へ導かれ、ダミー・トランジスタＴ
ＲＤＯ等の読み出し出力は接続部Ｂ３を経てダミー・ロ
ード・トランジスタ部Ｂ５へ導かれる。
の一例を図９に示す。本不揮発性半導体記憶装置は、特
開平５−３６２８８号公報に記載されたＥＥＰＲＯＭで
ある。メモリ・セル・トランジスタＴＣＯＯ等の読み出
し出力はＹゲート・トランジスタ部Ｂ２を経てロード・
トランジスタ部Ｂ４へ導かれ、ダミー・トランジスタＴ
ＲＤＯ等の読み出し出力は接続部Ｂ３を経てダミー・ロ
ード・トランジスタ部Ｂ５へ導かれる。
【０００４】ロード・トランジスタ部Ｂ４，ダミー・ロ
ード・トランジスタ部Ｂ５および差動増幅器Ｂ６はセン
スアンプを構成し、差動増幅器Ｂ６は、動作時にパワー
・ダウン信号線ＰＤが“Ｌ”になると、ロード・トラン
ジスタ部Ｂ４からの入力ＩＮ１とダミー・ロード・トラ
ンジスタ部Ｂ５からの入力ＩＮ２の差分を増幅して出力
する。ダミー・ロード・トランジスタ部Ｂ５では、２つ
のダミー・ロード・トランジスタＴＬ１とＴＬ２が電源
電圧ＶCCとダミー・トランジスタＴＲＤＯ等の出力との
間に並列接続されている。したがって、ダミー・ロード
・トランジスタＴＬ１とＴＬ２による等価抵抗の値は、
ロード・トランジスタ部Ｂ４側のロード・トランジスタ
ＴＬ０による等価抵抗の値の半分となる。ここで、メモ
リ・セル・トランジスタＴＣＯＯとダミー・トランジス
タＴＲＤＯのゲートは同一のワード線ＸＯに接続されて
いるため、同一の電流駆動力となる。また、ゲート電圧
制御回路Ｂ７において、リード・バー信号線＃Ｒは
“Ｌ”のため、リファレンス・トランジスタＴＲについ
ても同様である。故に、入力ＩＮ２は入力ＩＮ１が
“１”読み出しである場合と“０”読み出しである場合
との中間の電圧を出力することになり、差動増幅器Ｂ６
に対し適切なリファレンス電圧を与えていることにな
る。なお、“０”とは書き込み時、“１”とは消去時を
いう。
ード・トランジスタ部Ｂ５および差動増幅器Ｂ６はセン
スアンプを構成し、差動増幅器Ｂ６は、動作時にパワー
・ダウン信号線ＰＤが“Ｌ”になると、ロード・トラン
ジスタ部Ｂ４からの入力ＩＮ１とダミー・ロード・トラ
ンジスタ部Ｂ５からの入力ＩＮ２の差分を増幅して出力
する。ダミー・ロード・トランジスタ部Ｂ５では、２つ
のダミー・ロード・トランジスタＴＬ１とＴＬ２が電源
電圧ＶCCとダミー・トランジスタＴＲＤＯ等の出力との
間に並列接続されている。したがって、ダミー・ロード
・トランジスタＴＬ１とＴＬ２による等価抵抗の値は、
ロード・トランジスタ部Ｂ４側のロード・トランジスタ
ＴＬ０による等価抵抗の値の半分となる。ここで、メモ
リ・セル・トランジスタＴＣＯＯとダミー・トランジス
タＴＲＤＯのゲートは同一のワード線ＸＯに接続されて
いるため、同一の電流駆動力となる。また、ゲート電圧
制御回路Ｂ７において、リード・バー信号線＃Ｒは
“Ｌ”のため、リファレンス・トランジスタＴＲについ
ても同様である。故に、入力ＩＮ２は入力ＩＮ１が
“１”読み出しである場合と“０”読み出しである場合
との中間の電圧を出力することになり、差動増幅器Ｂ６
に対し適切なリファレンス電圧を与えていることにな
る。なお、“０”とは書き込み時、“１”とは消去時を
いう。
【０００５】次に、書込ベリファイ時には、リード・バ
ー信号線＃Ｒが“Ｈ”となるため、リファレンス・トラ
ンジスタ・ゲート線ＸＲはトランジスタＴＧ０とプルダ
ウン側のＴＧ１等とのレシオにより規定される低い電圧
となる。そのため、リファレンス・トランジスタＴＲは
メモリ・セル・トランジスタＴＣＯＯに比べてゲート電
圧が低い分、低い電流駆能力となり、入力ＩＮ２は上述
の“１”読み出し時と“０”読み出し時の中間の電圧よ
りも“０”を読み出している電圧に近い値となる。これ
により、“０”として書き込まれたデータを判定する基
準が厳しくなり、充分な書き込みがなされていることの
保証を得ようとするものである。
ー信号線＃Ｒが“Ｈ”となるため、リファレンス・トラ
ンジスタ・ゲート線ＸＲはトランジスタＴＧ０とプルダ
ウン側のＴＧ１等とのレシオにより規定される低い電圧
となる。そのため、リファレンス・トランジスタＴＲは
メモリ・セル・トランジスタＴＣＯＯに比べてゲート電
圧が低い分、低い電流駆能力となり、入力ＩＮ２は上述
の“１”読み出し時と“０”読み出し時の中間の電圧よ
りも“０”を読み出している電圧に近い値となる。これ
により、“０”として書き込まれたデータを判定する基
準が厳しくなり、充分な書き込みがなされていることの
保証を得ようとするものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性半導体記憶装置では、リファレンス・
トランジスタＴＲの閾値電圧は製造工程で精密に作り込
まれておらず、書込ベリファイ時には、リファレンス・
トランジスタ・ゲート線ＸＲの電圧がトランジスタＴＧ
０，ＴＧ１等多くの素子によって定まる。また、ベリフ
ァイ時においても、ダミー・トランジスタＴＬ１とＴＬ
２が並列接続されたままであるのでその抵抗はロード・
トランジスタＴＬ０の半分となり、さらに、ベリファイ
時にはリファレンス電流の値も小さいので、前述の特開
平５−３６２８８号公報図２を転載する図１０に示すよ
うに、リファレンス・トランジスタＴＲの電流ＶＳ電圧
曲線の傾斜が低い領域で動作して動作点のばらつきが大
きく、このため、書込ベリファイを行うときの判定条件
は読み出し時に比べて、おおまかであり厳密さに欠ける
という問題点がある。
た従来の不揮発性半導体記憶装置では、リファレンス・
トランジスタＴＲの閾値電圧は製造工程で精密に作り込
まれておらず、書込ベリファイ時には、リファレンス・
トランジスタ・ゲート線ＸＲの電圧がトランジスタＴＧ
０，ＴＧ１等多くの素子によって定まる。また、ベリフ
ァイ時においても、ダミー・トランジスタＴＬ１とＴＬ
２が並列接続されたままであるのでその抵抗はロード・
トランジスタＴＬ０の半分となり、さらに、ベリファイ
時にはリファレンス電流の値も小さいので、前述の特開
平５−３６２８８号公報図２を転載する図１０に示すよ
うに、リファレンス・トランジスタＴＲの電流ＶＳ電圧
曲線の傾斜が低い領域で動作して動作点のばらつきが大
きく、このため、書込ベリファイを行うときの判定条件
は読み出し時に比べて、おおまかであり厳密さに欠ける
という問題点がある。
【０００７】この問題点は、紫外線の援用の下に消去を
行う一般のＥＰＲＯＭでは、あまり問題とはならないか
もしれない。しかし、最近のパソコンや携帯電話器の普
及等に伴うポータブルユース分野で急速に使用されるよ
うになったフラッシュＥＥＰＲＯＭにおいては深刻であ
る。すなわち、フラッシュＥＥＰＲＯＭの消去は紫外線
の助けは借りずに電気的手段によってのみ行うので、そ
れに適したデバイス構造が採られることになるため、消
去のばらつきが大きくなり、紫外線消去であれば無かっ
たような消去のむらが発生する。このため、書込ベリフ
ァイを精密に行う必要があるとともに、消去ベリファイ
の外に過消去ベリファイをも行う必要がある。
行う一般のＥＰＲＯＭでは、あまり問題とはならないか
もしれない。しかし、最近のパソコンや携帯電話器の普
及等に伴うポータブルユース分野で急速に使用されるよ
うになったフラッシュＥＥＰＲＯＭにおいては深刻であ
る。すなわち、フラッシュＥＥＰＲＯＭの消去は紫外線
の助けは借りずに電気的手段によってのみ行うので、そ
れに適したデバイス構造が採られることになるため、消
去のばらつきが大きくなり、紫外線消去であれば無かっ
たような消去のむらが発生する。このため、書込ベリフ
ァイを精密に行う必要があるとともに、消去ベリファイ
の外に過消去ベリファイをも行う必要がある。
【０００８】本発明の第１の目的は、ＥＥＰＲＯＭのベ
リファイを行う場合のリファレンスレベルを厳密に設定
できる不揮発性半導体記憶装置を提供することにある。
リファイを行う場合のリファレンスレベルを厳密に設定
できる不揮発性半導体記憶装置を提供することにある。
【０００９】本発明の第２の目的は、フラッシュＥＥＰ
ＲＯＭに要求される厳密なベリファイを極めて精度高く
行うことができる不揮発性半導体記憶装置を提供するこ
とにある。
ＲＯＭに要求される厳密なベリファイを極めて精度高く
行うことができる不揮発性半導体記憶装置を提供するこ
とにある。
【００１０】本発明の第３の目的は、単純な素子構成に
より上記目的を達成することができる不揮発性半導体記
憶装置を提供することにある。
より上記目的を達成することができる不揮発性半導体記
憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、メモリセルの出力とリファレンスセルの出
力をセンスアンプで比較してデータを読み出し・電気的
に書き込み・消去可能な不揮発性半導体記憶装置であっ
て、所定の閾値電圧に設定されたリファレンスセルと、
直列に接続された第１乃至第４抵抗と、前記第１抵抗の
一端に供給される第１電圧と、前記第４抵抗の他端に供
給される第２電圧と、前記第１乃至第４抵抗により分割
された第１乃至第３ベリファイ電圧と、前記第１乃至第
３ベリファイ電圧を選択して出力する第１乃至第４スイ
ッチとを少なくとも備え、前記第１乃至第４スイッチの
出力を前記メモリセルのゲートとリファレンスセルのゲ
ートに独立して供給する第１、第２電圧供給手段を有す
ることを特徴とする。また、本発明の好ましい実施の形
態としての不揮発性半導体記憶装置は、前記第１抵抗と
前記第２抵抗との接続点は前記第１スイッチの一端と接
続され、前記第１ベリファイ電圧を出力し、前記第２抵
抗と前記第３抵抗との接続点は前記第２、第３スイッチ
の一端と接続され、前記第２ベリファイ電圧を出力し、
前記第３抵抗と前記第４抵抗との接続点は前記第４スイ
ッチの一端と接続され、前記第３ベリファイ電圧を出力
し、前記第１、第２、第４スイッチの他端は第１電圧供
給手段と接続され、前記第２スイッチの他端は第２電圧
供給手段と接続されることを特徴とする。また、本発明
の好ましい実施の形態としての不揮発性半導体記憶装置
は、過消去ベリファイ時には、前記第１スイッチと第３
スイッチとが導通し、消去ベリファイ時には、前記第２
スイッチと第３スイッチとが導通し、書き込みベリファ
イ時には、前記第４スイッチと第３スイッチとが導通す
ることを特徴とする。また、本発明の好ましい実施の形
態としての不揮発性半導体記憶装置は、前記第１抵抗と
前記第２抵抗との接続点は前記第１スイッチの一端と接
続され、前記第１ベリファイ電圧を出力し、前記第２抵
抗と前記第３抵抗との接続点は前記第２スイッチの一端
と接続され、前記第２ベリファイ電圧を出力し、前記第
３抵抗と前記第４抵抗との接続点は前記第３、第４スイ
ッチの一端と接続され、前記第３ベリファイ電圧を出力
し、前記第１、第４スイッチの他端は第１電圧供給手段
と接続され、前記第２、第３スイッチの他端は第２電圧
供給手段と接続されることを特徴とする。また、本発明
の好ましい実施の形態としての不揮発性半導体記憶装置
は、過消去ベリファイ時には、前記第１スイッチと第３
スイッチとが導通し、消去ベリファイ時には、前記第４
スイッチと第３スイッチとが導通し、書き込みベリファ
イ時には、前記第４スイッチと第２スイッチとが導通す
ることを特徴とする。
記憶装置は、メモリセルの出力とリファレンスセルの出
力をセンスアンプで比較してデータを読み出し・電気的
に書き込み・消去可能な不揮発性半導体記憶装置であっ
て、所定の閾値電圧に設定されたリファレンスセルと、
直列に接続された第１乃至第４抵抗と、前記第１抵抗の
一端に供給される第１電圧と、前記第４抵抗の他端に供
給される第２電圧と、前記第１乃至第４抵抗により分割
された第１乃至第３ベリファイ電圧と、前記第１乃至第
３ベリファイ電圧を選択して出力する第１乃至第４スイ
ッチとを少なくとも備え、前記第１乃至第４スイッチの
出力を前記メモリセルのゲートとリファレンスセルのゲ
ートに独立して供給する第１、第２電圧供給手段を有す
ることを特徴とする。また、本発明の好ましい実施の形
態としての不揮発性半導体記憶装置は、前記第１抵抗と
前記第２抵抗との接続点は前記第１スイッチの一端と接
続され、前記第１ベリファイ電圧を出力し、前記第２抵
抗と前記第３抵抗との接続点は前記第２、第３スイッチ
の一端と接続され、前記第２ベリファイ電圧を出力し、
前記第３抵抗と前記第４抵抗との接続点は前記第４スイ
ッチの一端と接続され、前記第３ベリファイ電圧を出力
し、前記第１、第２、第４スイッチの他端は第１電圧供
給手段と接続され、前記第２スイッチの他端は第２電圧
供給手段と接続されることを特徴とする。また、本発明
の好ましい実施の形態としての不揮発性半導体記憶装置
は、過消去ベリファイ時には、前記第１スイッチと第３
スイッチとが導通し、消去ベリファイ時には、前記第２
スイッチと第３スイッチとが導通し、書き込みベリファ
イ時には、前記第４スイッチと第３スイッチとが導通す
ることを特徴とする。また、本発明の好ましい実施の形
態としての不揮発性半導体記憶装置は、前記第１抵抗と
前記第２抵抗との接続点は前記第１スイッチの一端と接
続され、前記第１ベリファイ電圧を出力し、前記第２抵
抗と前記第３抵抗との接続点は前記第２スイッチの一端
と接続され、前記第２ベリファイ電圧を出力し、前記第
３抵抗と前記第４抵抗との接続点は前記第３、第４スイ
ッチの一端と接続され、前記第３ベリファイ電圧を出力
し、前記第１、第４スイッチの他端は第１電圧供給手段
と接続され、前記第２、第３スイッチの他端は第２電圧
供給手段と接続されることを特徴とする。また、本発明
の好ましい実施の形態としての不揮発性半導体記憶装置
は、過消去ベリファイ時には、前記第１スイッチと第３
スイッチとが導通し、消去ベリファイ時には、前記第４
スイッチと第３スイッチとが導通し、書き込みベリファ
イ時には、前記第４スイッチと第２スイッチとが導通す
ることを特徴とする。
【００１２】また、本発明の好ましい実施の形態として
の不揮発性半導体記憶装置は、リファレンスセルの閾値
電圧を消去状態にあるメモリセルの閾値電圧の上限値と
したことを特徴とする。
の不揮発性半導体記憶装置は、リファレンスセルの閾値
電圧を消去状態にあるメモリセルの閾値電圧の上限値と
したことを特徴とする。
【００１３】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、ベリファイ時には、センスアン
プの感度をメモリセル側とリファレンスセル側とで同一
としたことを特徴とする。
発性半導体記憶装置は、ベリファイ時には、センスアン
プの感度をメモリセル側とリファレンスセル側とで同一
としたことを特徴とする。
【００１４】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、消去ベリファイ時には、メモリ
セルのゲート電圧とリファレンスセルのゲート電圧と等
しくしたことを特徴とする。
発性半導体記憶装置は、消去ベリファイ時には、メモリ
セルのゲート電圧とリファレンスセルのゲート電圧と等
しくしたことを特徴とする。
【００１５】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、書き込みベリファイ時には、メ
モリセルのゲート電圧が前記リファレンスセルのゲート
電圧より相対的に高くなるように設定したことを特徴と
する。
発性半導体記憶装置は、書き込みベリファイ時には、メ
モリセルのゲート電圧が前記リファレンスセルのゲート
電圧より相対的に高くなるように設定したことを特徴と
する。
【００１６】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、フラッシュＥＥＰＲＯＭであっ
て、過消去ベリファイ時には、前記リファレンスセルの
ゲート電圧が前記メモリセルのゲート電圧より相対的に
高くなるように設定したことを特徴とする。
発性半導体記憶装置は、フラッシュＥＥＰＲＯＭであっ
て、過消去ベリファイ時には、前記リファレンスセルの
ゲート電圧が前記メモリセルのゲート電圧より相対的に
高くなるように設定したことを特徴とする。
【００１７】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、前記メモリセルとリファレンス
セルのゲート電圧の相対的差分は、メモリセルのゲート
電圧は一定とし、リファレンスセルのゲート電圧を前記
消去ベリファイ時および前記過消去ベリファイ時に変更
することにより実現することを特徴とする。
発性半導体記憶装置は、前記メモリセルとリファレンス
セルのゲート電圧の相対的差分は、メモリセルのゲート
電圧は一定とし、リファレンスセルのゲート電圧を前記
消去ベリファイ時および前記過消去ベリファイ時に変更
することにより実現することを特徴とする。
【００１８】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、前記メモリセルとリファレンス
セルのゲート電圧の相対的差分は、リファレンスセルの
ゲート電圧は一定とし、メモリセルのゲート電圧を前記
消去ベリファイ時および前記過消去ベリファイ時に変更
することにより実現することを特徴とする。
発性半導体記憶装置は、前記メモリセルとリファレンス
セルのゲート電圧の相対的差分は、リファレンスセルの
ゲート電圧は一定とし、メモリセルのゲート電圧を前記
消去ベリファイ時および前記過消去ベリファイ時に変更
することにより実現することを特徴とする。
【００１９】また、本発明の好ましい実施の形態として
の不揮発性半導体記憶装置は、前記ゲート電圧の相対的
差分は、書き込み状態にあるメモリセルの閾値電圧の下
限値と消去状態にあるメモリセルの閾値電圧の上限値の
差としたことを特徴とする。
の不揮発性半導体記憶装置は、前記ゲート電圧の相対的
差分は、書き込み状態にあるメモリセルの閾値電圧の下
限値と消去状態にあるメモリセルの閾値電圧の上限値の
差としたことを特徴とする。
【００２０】本発明の好ましい実施の形態としての不揮
発性半導体記憶装置は、前記ゲート電圧の相対的差分
は、消去閾値分布幅としたことを特徴とする。
発性半導体記憶装置は、前記ゲート電圧の相対的差分
は、消去閾値分布幅としたことを特徴とする。
【００２１】
【００２２】本発明では、リファレンスセルの閾値電圧
をリファレンスセルの製造工程において厳密な値となる
よう作り込んでおく。その値は、同一チップ内のメモリ
セルの消去時における閾値電圧の上限値とする。そし
て、リファレンスセルは唯一つとし、そのゲート電圧を
メモリセルのゲート電圧とは独立して設定できることと
した。また、センスアンプの感度をベリファイ時に左右
同一とする。このため、単純な素子構成の下に、ベリフ
ァイを精密に行うことができ、特にフラッシュＥＥＰＲ
ＯＭの信頼性を高めるのにきわめて効果的である。
をリファレンスセルの製造工程において厳密な値となる
よう作り込んでおく。その値は、同一チップ内のメモリ
セルの消去時における閾値電圧の上限値とする。そし
て、リファレンスセルは唯一つとし、そのゲート電圧を
メモリセルのゲート電圧とは独立して設定できることと
した。また、センスアンプの感度をベリファイ時に左右
同一とする。このため、単純な素子構成の下に、ベリフ
ァイを精密に行うことができ、特にフラッシュＥＥＰＲ
ＯＭの信頼性を高めるのにきわめて効果的である。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００２４】本発明の不揮発性半導体記憶装置は、メモ
リセルの出力とリファレンスセルの出力をセンスアンプ
で比較してデータを読み出す電気的に書き込み・消去可
能な不揮発性半導体記憶装置であって、前記リファレン
スセルはその閾値電圧が一定の値になるように作り込ま
れており、かつ前記メモリセルのゲート電圧とリファレ
ンスセルのゲート電圧を独立して設定できるようにした
ことを特徴とする。
リセルの出力とリファレンスセルの出力をセンスアンプ
で比較してデータを読み出す電気的に書き込み・消去可
能な不揮発性半導体記憶装置であって、前記リファレン
スセルはその閾値電圧が一定の値になるように作り込ま
れており、かつ前記メモリセルのゲート電圧とリファレ
ンスセルのゲート電圧を独立して設定できるようにした
ことを特徴とする。
【００２５】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００２６】先ず、ＥＥＰＲＯＭにおける書き込みベリ
ファイと消去ベリファイ、さらにはフラッシュＥＥＰＲ
ＯＭにおける過消去ベリファイについて簡単に説明す
る。周知のように、ＥＥＰＲＯＭでは、浮遊ゲートに電
荷を投入することによって書き込みを行い、またその電
荷を電気的手段によって浮遊ゲートから放出させること
によって消去を行う。しかしながら、製造上の理由によ
り、書き込み状態にあるメモリセル（ＯＦＦセル）と消
去状態にあるメモリセル（ＯＮセル）の閾値電圧は、図
２に示すように、正規分布状のばらつきを示すものであ
る。なお、図２の横軸はメモリセルの個数を示す。この
ばらつきが生ずる主な理由は、コントロールゲートに印
加する電圧や印加時間のばらつき、あるいはゲート酸化
膜の膜厚やゲートサイズがばらつくことにより、浮遊ゲ
ートへの電子の注入量や抽出量がばらつくためである。
ファイと消去ベリファイ、さらにはフラッシュＥＥＰＲ
ＯＭにおける過消去ベリファイについて簡単に説明す
る。周知のように、ＥＥＰＲＯＭでは、浮遊ゲートに電
荷を投入することによって書き込みを行い、またその電
荷を電気的手段によって浮遊ゲートから放出させること
によって消去を行う。しかしながら、製造上の理由によ
り、書き込み状態にあるメモリセル（ＯＦＦセル）と消
去状態にあるメモリセル（ＯＮセル）の閾値電圧は、図
２に示すように、正規分布状のばらつきを示すものであ
る。なお、図２の横軸はメモリセルの個数を示す。この
ばらつきが生ずる主な理由は、コントロールゲートに印
加する電圧や印加時間のばらつき、あるいはゲート酸化
膜の膜厚やゲートサイズがばらつくことにより、浮遊ゲ
ートへの電子の注入量や抽出量がばらつくためである。
【００２７】したがって、高信頼性のＥＥＰＲＯＭを得
るためには、書き込み状態下のメモリセルの閾値電圧は
その下限値（書き込みベリファイレベル）以上であるこ
とを確かめる書き込みベリファイと、消去状態のメモリ
セルの閾値電圧はその上限値（消去ベリファイレベル）
以下であることを確かめる消去ベリファイとを行う必要
がある。このような書き込みベリファイと消去ベリファ
イは、近年急速に普及してきたフラッシュＥＥＰＲＯＭ
においては、前述ような理由から一般のＥＥＰＲＯＭよ
り精密さが要求される。さらに、フラッシュＥＥＰＲＯ
Ｍにおいては、過消去ベリファイも必要とされる。過消
去とは、過度の消去を意味し、浮遊ゲートからの電荷の
放出に行き過ぎがあったことにより、メモリセルがデプ
レッション型、即ち、ゲート電圧が０Ｖであってもドレ
イン電流が流れて選択されていないのに選択されている
かのようにセンスされる結果をもたらすことをいう。し
たがって、この過消去ベリファイは、消去状態下のメモ
リセルの閾値電圧はその下限値（過消去ベリファイレベ
ル）以上であることを確かめるものでなければならな
い。
るためには、書き込み状態下のメモリセルの閾値電圧は
その下限値（書き込みベリファイレベル）以上であるこ
とを確かめる書き込みベリファイと、消去状態のメモリ
セルの閾値電圧はその上限値（消去ベリファイレベル）
以下であることを確かめる消去ベリファイとを行う必要
がある。このような書き込みベリファイと消去ベリファ
イは、近年急速に普及してきたフラッシュＥＥＰＲＯＭ
においては、前述ような理由から一般のＥＥＰＲＯＭよ
り精密さが要求される。さらに、フラッシュＥＥＰＲＯ
Ｍにおいては、過消去ベリファイも必要とされる。過消
去とは、過度の消去を意味し、浮遊ゲートからの電荷の
放出に行き過ぎがあったことにより、メモリセルがデプ
レッション型、即ち、ゲート電圧が０Ｖであってもドレ
イン電流が流れて選択されていないのに選択されている
かのようにセンスされる結果をもたらすことをいう。し
たがって、この過消去ベリファイは、消去状態下のメモ
リセルの閾値電圧はその下限値（過消去ベリファイレベ
ル）以上であることを確かめるものでなければならな
い。
【００２８】図３は書き込みベリファイのフローチャー
ト、図４は消去ベリファイおよび過消去ベリファイのフ
ローチャートを示す。図４において、消去処理をする前
に全メモリセルを一旦、書き込み状態にする必要があ
る。これは、“０”を記憶しているメモリセルと、
“１”を記憶しているメモリセルで、浮遊ゲートの電子
注入量が異なるので、これらのセルを同時に消去する
と、一方が過消去状態になってしまうためである。その
後、消去してそのベリファイを行う。また、過消去ベリ
ファイで過消去状態なら書き戻し、すなわち浮遊ゲート
への若干の電荷の投入による修復を図る。
ト、図４は消去ベリファイおよび過消去ベリファイのフ
ローチャートを示す。図４において、消去処理をする前
に全メモリセルを一旦、書き込み状態にする必要があ
る。これは、“０”を記憶しているメモリセルと、
“１”を記憶しているメモリセルで、浮遊ゲートの電子
注入量が異なるので、これらのセルを同時に消去する
と、一方が過消去状態になってしまうためである。その
後、消去してそのベリファイを行う。また、過消去ベリ
ファイで過消去状態なら書き戻し、すなわち浮遊ゲート
への若干の電荷の投入による修復を図る。
【００２９】以上の説明において、フラッシュＥＥＰＲ
ＯＭでは３種類のベリファイレベルが必要であることが
わかるが、それぞれのベリファイでメモリセルのゲート
電圧とリファレンスセルのゲート電圧の相対的な大小関
係が重要となる。いま、メモリセルの書き込みベリファ
イ時，消去ベリファイ時、過消去ベリファイ時の各ゲー
ト電圧をＶMW，ＶME，ＶMRとし、リファレンスセルの書
き込みベリファイ，消去ベリファイ，過消去ベリファイ
時の各ゲート電圧をＶRW，ＶRE，ＶRRとすると、単純に
ＶMW＝ＶME＝ＶMRなら、前述の各ベリファイの意義を想
起すればＶRW＜ＶRE＜ＶRRとなることがわかる。すなわ
ち、メモリセルのゲート電圧とリファレンスセルのゲー
ト電圧の相対的差分は、メモリセルのゲート電圧を基準
にすれば、書き込みベリファイ，消去ベリファイ，過消
去ベリファイの順に小さく、リファレンスセルのゲート
電圧を基準にすればその逆となる。
ＯＭでは３種類のベリファイレベルが必要であることが
わかるが、それぞれのベリファイでメモリセルのゲート
電圧とリファレンスセルのゲート電圧の相対的な大小関
係が重要となる。いま、メモリセルの書き込みベリファ
イ時，消去ベリファイ時、過消去ベリファイ時の各ゲー
ト電圧をＶMW，ＶME，ＶMRとし、リファレンスセルの書
き込みベリファイ，消去ベリファイ，過消去ベリファイ
時の各ゲート電圧をＶRW，ＶRE，ＶRRとすると、単純に
ＶMW＝ＶME＝ＶMRなら、前述の各ベリファイの意義を想
起すればＶRW＜ＶRE＜ＶRRとなることがわかる。すなわ
ち、メモリセルのゲート電圧とリファレンスセルのゲー
ト電圧の相対的差分は、メモリセルのゲート電圧を基準
にすれば、書き込みベリファイ，消去ベリファイ，過消
去ベリファイの順に小さく、リファレンスセルのゲート
電圧を基準にすればその逆となる。
【００３０】いずれにせよ、メモリセルのゲート電圧と
の相対的差分を異にする３個のリファレンスセルが必要
とされる。しかしながら、その閾値を精密に製造工程で
作り込むことは長時間を要し容易でない。そこで、本発
明では、現実のリファレンスセルは１個のみ用意し、他
の２個は現実のリファレンスセル上に仮想的に実現する
ようにしたものである。そのため、メモリセルのゲート
電圧とリファレンスセルのゲート電圧とは独立して設定
できるようにした。そして、現実のリファレンスセルの
閾値電圧は、最も高精密が要求される消去ベリファイレ
ベルとした。
の相対的差分を異にする３個のリファレンスセルが必要
とされる。しかしながら、その閾値を精密に製造工程で
作り込むことは長時間を要し容易でない。そこで、本発
明では、現実のリファレンスセルは１個のみ用意し、他
の２個は現実のリファレンスセル上に仮想的に実現する
ようにしたものである。そのため、メモリセルのゲート
電圧とリファレンスセルのゲート電圧とは独立して設定
できるようにした。そして、現実のリファレンスセルの
閾値電圧は、最も高精密が要求される消去ベリファイレ
ベルとした。
【００３１】また、本発明では、前述のような理由か
ら、ベリファイ時にはセンスアンプを左右対称な構成と
し、図９に示したように、ダミー・ロード・トランジス
タＴＬ１，ＴＬ２を２つとも動作させることはない。し
たがって、図１０に示したように、リファレンス・セル
・トランジスタの電流ＶＳゲート電圧曲線の勾配がメモ
リ・セル・トランジスタのそれより小さくなることはな
い。図５は本発明における消去ベリファイ時のメモリセ
ルの電流ＶＳゲート電圧曲線（点線）と、リファレンス
セルの電流ＶＳゲート電圧曲線（右の実線）と、書き込
みベリファイ時のリファレンスセルの電流ＶＳゲート電
圧曲線（左の実線）を示す。図５から、各曲線の勾配は
同じであり、したがってセンスアンプの感度もメモリセ
ル側とリファレンスセル側の左右で同一であることがわ
かる。
ら、ベリファイ時にはセンスアンプを左右対称な構成と
し、図９に示したように、ダミー・ロード・トランジス
タＴＬ１，ＴＬ２を２つとも動作させることはない。し
たがって、図１０に示したように、リファレンス・セル
・トランジスタの電流ＶＳゲート電圧曲線の勾配がメモ
リ・セル・トランジスタのそれより小さくなることはな
い。図５は本発明における消去ベリファイ時のメモリセ
ルの電流ＶＳゲート電圧曲線（点線）と、リファレンス
セルの電流ＶＳゲート電圧曲線（右の実線）と、書き込
みベリファイ時のリファレンスセルの電流ＶＳゲート電
圧曲線（左の実線）を示す。図５から、各曲線の勾配は
同じであり、したがってセンスアンプの感度もメモリセ
ル側とリファレンスセル側の左右で同一であることがわ
かる。
【００３２】以上のような状態下では、消去ベリファイ
時には、メモリセルのゲート電圧とリファレンスセルの
ゲート電圧とは等しくしてもよい。何故なら、リファレ
ンスセルの閾値電圧は消去ベリファイレベルに精密に作
り込まれているため、図２に示したような正規分布の閾
値電圧を有するＯＮメモリセルからは確実に出力があ
り、またセンスアンプの感度も同一だからである。
時には、メモリセルのゲート電圧とリファレンスセルの
ゲート電圧とは等しくしてもよい。何故なら、リファレ
ンスセルの閾値電圧は消去ベリファイレベルに精密に作
り込まれているため、図２に示したような正規分布の閾
値電圧を有するＯＮメモリセルからは確実に出力があ
り、またセンスアンプの感度も同一だからである。
【００３３】さて、図６は本発明の不揮発性半導体記憶
装置を示すブロック図であり、フラッシュメモリセル群
であるメモリセルアレイ１０１と、メモリセルアレイ１
０１から特定のメモリセルを選択するためのロウデコー
ダ１０２，カラムデコーダ１０３およびカラムセレクタ
１０４と、１つのリファレンスセルを含むリファレンス
セルアレイ１０５と、メモリセルの出力とリファレンス
セルの出力を比較するセンスアンプ１０７と、センスア
ンプを制御するタイミング回路１０８と、センスアンプ
出力ＤＯＵＴに対してベリファイの判定を行いベリファ
イ判定結果を出力する比較回路１０９と、動作モード信
号によってベリファイ電圧を切り替え、ロウデコーダ１
０２とリファレンスセル１０５とに供給するベリファイ
電圧切替回路１１１と、ベリファイ電圧切替回路１１１
に内部高電圧ＶＰＰを給電する高電圧発生回路１１２
と、ベリファイ電圧切替回路１１１およびタイミング回
路１０８を制御するベリファイ制御回路１１０とで構成
される。なお、本図はメモリセルアレイ１０１に対する
ベリファイを行うために必要な回路を示しており、通常
動作時にのみ使用される回路の図示は省略している。
装置を示すブロック図であり、フラッシュメモリセル群
であるメモリセルアレイ１０１と、メモリセルアレイ１
０１から特定のメモリセルを選択するためのロウデコー
ダ１０２，カラムデコーダ１０３およびカラムセレクタ
１０４と、１つのリファレンスセルを含むリファレンス
セルアレイ１０５と、メモリセルの出力とリファレンス
セルの出力を比較するセンスアンプ１０７と、センスア
ンプを制御するタイミング回路１０８と、センスアンプ
出力ＤＯＵＴに対してベリファイの判定を行いベリファ
イ判定結果を出力する比較回路１０９と、動作モード信
号によってベリファイ電圧を切り替え、ロウデコーダ１
０２とリファレンスセル１０５とに供給するベリファイ
電圧切替回路１１１と、ベリファイ電圧切替回路１１１
に内部高電圧ＶＰＰを給電する高電圧発生回路１１２
と、ベリファイ電圧切替回路１１１およびタイミング回
路１０８を制御するベリファイ制御回路１１０とで構成
される。なお、本図はメモリセルアレイ１０１に対する
ベリファイを行うために必要な回路を示しており、通常
動作時にのみ使用される回路の図示は省略している。
【００３４】メモリセルアレイ１０１のベリファイを実
施するときには、ベリファイ制御回路１１０は、例え
ば、ベリファイのプログラムに従って、ベリファイ信
号，書き込みモード信号，消去モード信号，過消去モー
ド信号等を出力する。なお、書き込みベリファイ時には
書き込み、消去ベリファイ時および過消去ベリファイ時
には消去が、図３，図４に示すように先行することはい
うまでもない。ベリファイ電圧切替回路１１１は、これ
らの信号に応答して、高電圧発生回路１１２からの内部
高電圧ＶＰＰから、それぞれのベリファイに必要とされ
るベリファイ電圧を生成して、ロウデコーダ１０２とリ
ファレンスセルアレイ１０５に供給する。ロウデコーダ
１０２は、ベリファイ電圧を選択されたメモリセルのゲ
ートに印加し、リファレンスセルアレイ１０５ではリフ
ァレンスセルのゲートに印加する。
施するときには、ベリファイ制御回路１１０は、例え
ば、ベリファイのプログラムに従って、ベリファイ信
号，書き込みモード信号，消去モード信号，過消去モー
ド信号等を出力する。なお、書き込みベリファイ時には
書き込み、消去ベリファイ時および過消去ベリファイ時
には消去が、図３，図４に示すように先行することはい
うまでもない。ベリファイ電圧切替回路１１１は、これ
らの信号に応答して、高電圧発生回路１１２からの内部
高電圧ＶＰＰから、それぞれのベリファイに必要とされ
るベリファイ電圧を生成して、ロウデコーダ１０２とリ
ファレンスセルアレイ１０５に供給する。ロウデコーダ
１０２は、ベリファイ電圧を選択されたメモリセルのゲ
ートに印加し、リファレンスセルアレイ１０５ではリフ
ァレンスセルのゲートに印加する。
【００３５】メモリセルの選択は、図６には明示しない
が、ロウデコーダ１０２，カラムデコーダ１０３および
カラムセレクタ１０４へのアドレス信号を切り替えるこ
とによって、メモリセルアレイ１０１中の全メモリセル
について行う。一方、リファレンスセルは全メモリセル
に対して１個のみである。
が、ロウデコーダ１０２，カラムデコーダ１０３および
カラムセレクタ１０４へのアドレス信号を切り替えるこ
とによって、メモリセルアレイ１０１中の全メモリセル
について行う。一方、リファレンスセルは全メモリセル
に対して１個のみである。
【００３６】メモリセルからの出力とリファレンスセル
の出力は、タイミング回路１０８からのセンスアンプ制
御信号に応答してセンスアンプ１０７において比較さ
れ、センスアンプ出力ＤＯＵＴは比較回路１０９におい
てベリファイの判定に供される。書き込みベリファイ
は、メモリセルアレイ１０１中の所定（あらかじめ書き
込むと指定されたアドレス）のメモリセルの電流がリフ
ァレンスセルの電流より小さい場合にベリファイ判定結
果は良となる。また、消去ベリファイでは、いずれのメ
モリセルの電流もリファレンスセルの電流より大きい場
合にベリファイ結果は良となる。さらに、過消去ベリフ
ァイでは、いずれのメモリセルの電流もリファレンスセ
ルの電流より小さい場合にベリファイ判定結果は良とな
る。なお、不良と判断された場合、書き戻し処理を行
い、過消去レベル以上になるまで過消去ベリファイを繰
り返す。
の出力は、タイミング回路１０８からのセンスアンプ制
御信号に応答してセンスアンプ１０７において比較さ
れ、センスアンプ出力ＤＯＵＴは比較回路１０９におい
てベリファイの判定に供される。書き込みベリファイ
は、メモリセルアレイ１０１中の所定（あらかじめ書き
込むと指定されたアドレス）のメモリセルの電流がリフ
ァレンスセルの電流より小さい場合にベリファイ判定結
果は良となる。また、消去ベリファイでは、いずれのメ
モリセルの電流もリファレンスセルの電流より大きい場
合にベリファイ結果は良となる。さらに、過消去ベリフ
ァイでは、いずれのメモリセルの電流もリファレンスセ
ルの電流より小さい場合にベリファイ判定結果は良とな
る。なお、不良と判断された場合、書き戻し処理を行
い、過消去レベル以上になるまで過消去ベリファイを繰
り返す。
【００３７】これらのベリファイ判定結果はベリファイ
制御回路１１０に入力し、ベリファイ制御回路１１０は
ベリファイ判定結果を記録し、必要に応じてＣＲＴ表示
したり、プリンタに出力することができる。
制御回路１１０に入力し、ベリファイ制御回路１１０は
ベリファイ判定結果を記録し、必要に応じてＣＲＴ表示
したり、プリンタに出力することができる。
【００３８】図７は、図６の要部の具体例の詳細図であ
る。メモリセルアレイ１０１は、フラッシュメモリセル
であるメモリセル４４１が（ｍ＋１）行×（ｎ＋１）列
のマトリクス状に配列されて成り、各ワード線ＷＬ０〜
ＷＬｍのうちの選択された１つには、ロウデコーダ１０
２からゲート電圧が供給される。なお、参照番号４４２
と４４３は、ベリファイ電圧切替回路１１１からのベリ
ファイ電圧をワード線ＷＬ０〜ＷＬｍに供給し、ロウデ
コーダ１０２の最終段となるトランジスタである。ビッ
ト線ＢＬ０〜ＢＬｎのうちの１つはカラムセレクタ１０
４によって選択され、結局、半選択されたワード線とビ
ット線とで全選択されたメモリセル４４１の出力がセン
スアンプ１０７に入力する。
る。メモリセルアレイ１０１は、フラッシュメモリセル
であるメモリセル４４１が（ｍ＋１）行×（ｎ＋１）列
のマトリクス状に配列されて成り、各ワード線ＷＬ０〜
ＷＬｍのうちの選択された１つには、ロウデコーダ１０
２からゲート電圧が供給される。なお、参照番号４４２
と４４３は、ベリファイ電圧切替回路１１１からのベリ
ファイ電圧をワード線ＷＬ０〜ＷＬｍに供給し、ロウデ
コーダ１０２の最終段となるトランジスタである。ビッ
ト線ＢＬ０〜ＢＬｎのうちの１つはカラムセレクタ１０
４によって選択され、結局、半選択されたワード線とビ
ット線とで全選択されたメモリセル４４１の出力がセン
スアンプ１０７に入力する。
【００３９】一方、リファレンスセルアレイ１０５に
は、その閾値電圧が精密に作り込まれた１つのリファレ
ンスセル４４５と、リファレンスセル４４５と同一線に
ドレインが接続され、かつゲートが接地されたｍ個のメ
モリセル４４６と、リファレンスセル４４５のゲートに
ベリファイ電圧切替回路１１１からのベリファイ電圧を
供給するトランジスタ４４７および４４８とから構成さ
れる。なお、ｍ個のメモリセル４４６は、ビット線ＢＬ
０〜ＢＬｎとリファレンスセル４４５が接続されたリフ
ァレンス線とが同一の浮遊容量を有することになり読み
出し動作を改善するために設けられたものである。
は、その閾値電圧が精密に作り込まれた１つのリファレ
ンスセル４４５と、リファレンスセル４４５と同一線に
ドレインが接続され、かつゲートが接地されたｍ個のメ
モリセル４４６と、リファレンスセル４４５のゲートに
ベリファイ電圧切替回路１１１からのベリファイ電圧を
供給するトランジスタ４４７および４４８とから構成さ
れる。なお、ｍ個のメモリセル４４６は、ビット線ＢＬ
０〜ＢＬｎとリファレンスセル４４５が接続されたリフ
ァレンス線とが同一の浮遊容量を有することになり読み
出し動作を改善するために設けられたものである。
【００４０】センスアンプ１０７は、差動増幅器４０１
を中心に、左にメモリセル４４１の出力電流を電圧に変
換するメモリ電圧発生回路４３１、右にリファレンスセ
ル４４５の出力電流を電圧に変換するリファレンス電圧
発生回路１０６が配されている。差動増幅器４０１は、
メモリ電圧発生回路４３１からの電流電圧変換部出力Ｖ
Ｄｉとリファレンス電圧発生回路１０６からの電流電圧
変換部出力ＶＲＥＦとの差の電圧を増幅してセンスアン
プ出力ＤＯＵＴとする。
を中心に、左にメモリセル４４１の出力電流を電圧に変
換するメモリ電圧発生回路４３１、右にリファレンスセ
ル４４５の出力電流を電圧に変換するリファレンス電圧
発生回路１０６が配されている。差動増幅器４０１は、
メモリ電圧発生回路４３１からの電流電圧変換部出力Ｖ
Ｄｉとリファレンス電圧発生回路１０６からの電流電圧
変換部出力ＶＲＥＦとの差の電圧を増幅してセンスアン
プ出力ＤＯＵＴとする。
【００４１】ここで、リファレンス電圧発生回路１０６
からのベリファイ信号ＶＥＲＩＦＹが非活性化（ロウレ
ベル）されている通常動作時においては、ＰＭＯＳトラ
ンジスタ４１７がオン状態となるため、ＮＭＯＳトラン
ジスタ４１２が２個並列接続され、またベリファイ信号
ＶＥＲＩＦＹが活性化（ハイレベル）されているベリフ
ァイ時においては、ＰＭＯＳトランジスタ４１７がオフ
状態となるため、メモリ電圧発生回路４３１とリファレ
ンス電圧発生回１０６の構成は同一となり、センスアン
プ１０７は左右対称となる。
からのベリファイ信号ＶＥＲＩＦＹが非活性化（ロウレ
ベル）されている通常動作時においては、ＰＭＯＳトラ
ンジスタ４１７がオン状態となるため、ＮＭＯＳトラン
ジスタ４１２が２個並列接続され、またベリファイ信号
ＶＥＲＩＦＹが活性化（ハイレベル）されているベリフ
ァイ時においては、ＰＭＯＳトランジスタ４１７がオフ
状態となるため、メモリ電圧発生回路４３１とリファレ
ンス電圧発生回１０６の構成は同一となり、センスアン
プ１０７は左右対称となる。
【００４２】この結果、センスアンプ１０７の基準電圧
ＶＲＥＦは通常動作時において、ベリファイ時の１／２
倍となる。これは、メモリセル４４１とリファレンスセ
ル４４５のゲート電圧を等しく設定して、通常動作時に
おいては、センスアンプ１０７のリファレンスレベル
を、“１”読み出しの場合のメモリセル出力と“０”読
み出しの場合のメモリセル出力の中間に設定している。
一方、ベリファイ時には、メモリセルの閾値が所定のレ
ベル以上か以下かを判断する。閾値電圧は測定が困難で
あるため、ゲートに一定の電圧を印加したときに流れる
電流を比較する。例えば、書き込みベリファイでは、メ
モリセルに流れる電流（図５の点線）が基準の電流（図
５の右側実線）より少なければ（図５の点線“０”、Δ
Ｉｂ）、所望の閾値より大きい（ΔＶｂ）と判断し、電
流が大きければ（図５の点線“１”、ΔＩａ）、閾値は
小さい（ΔＶａ）と判断する。本実施の形態のように電
圧センス型のセンスアンプを用いた場合、電流−電圧変
換率をメモリ電圧発生回路４３１とリファレンス電圧発
生回路１０６とで同一とすることで、上述の電流で比較
する場合と同じ判断ができる。
ＶＲＥＦは通常動作時において、ベリファイ時の１／２
倍となる。これは、メモリセル４４１とリファレンスセ
ル４４５のゲート電圧を等しく設定して、通常動作時に
おいては、センスアンプ１０７のリファレンスレベル
を、“１”読み出しの場合のメモリセル出力と“０”読
み出しの場合のメモリセル出力の中間に設定している。
一方、ベリファイ時には、メモリセルの閾値が所定のレ
ベル以上か以下かを判断する。閾値電圧は測定が困難で
あるため、ゲートに一定の電圧を印加したときに流れる
電流を比較する。例えば、書き込みベリファイでは、メ
モリセルに流れる電流（図５の点線）が基準の電流（図
５の右側実線）より少なければ（図５の点線“０”、Δ
Ｉｂ）、所望の閾値より大きい（ΔＶｂ）と判断し、電
流が大きければ（図５の点線“１”、ΔＩａ）、閾値は
小さい（ΔＶａ）と判断する。本実施の形態のように電
圧センス型のセンスアンプを用いた場合、電流−電圧変
換率をメモリ電圧発生回路４３１とリファレンス電圧発
生回路１０６とで同一とすることで、上述の電流で比較
する場合と同じ判断ができる。
【００４３】また、図５の左側実線は、リファレンスセ
ルに設定した消去ベリファイ用の基準特性曲線である。
リファレンスセル４４５のゲートに電圧ＶＷｒｅｆを印
加したとき、電流ＩＲＥＦが流れる。また、メモリセル
４４１のゲートに電圧ＶＷを印加したとき、メモリセル
が書き込みベリファイレベルであれば、電流ＩＲＥＦが
流れる。ここで、 ＶＷ−ＶＷｒｅｆ＝（書き込みベリファイレベル）−
（消去ベリファイレベル） となるように電圧ＶＷを設定する。このように設定する
ことで、書き込みベリファイレベル用のリファレンスセ
ルを準備しておかなくても、消去ベリファイレベル用の
リファレンスセルで、書き込みベリファイレベルを判定
することができる。
ルに設定した消去ベリファイ用の基準特性曲線である。
リファレンスセル４４５のゲートに電圧ＶＷｒｅｆを印
加したとき、電流ＩＲＥＦが流れる。また、メモリセル
４４１のゲートに電圧ＶＷを印加したとき、メモリセル
が書き込みベリファイレベルであれば、電流ＩＲＥＦが
流れる。ここで、 ＶＷ−ＶＷｒｅｆ＝（書き込みベリファイレベル）−
（消去ベリファイレベル） となるように電圧ＶＷを設定する。このように設定する
ことで、書き込みベリファイレベル用のリファレンスセ
ルを準備しておかなくても、消去ベリファイレベル用の
リファレンスセルで、書き込みベリファイレベルを判定
することができる。
【００４４】なお、センスアンプ１０７は、タイミング
回路１０８からのセンスアンプ活性化信号ＳＡＥに応答
して作動し、また参照番号４２０と４２１が付された部
分はメモリセルアレイ１０１とリファレンスセルアレイ
１０５に、低定電圧を供給するための回路である。
回路１０８からのセンスアンプ活性化信号ＳＡＥに応答
して作動し、また参照番号４２０と４２１が付された部
分はメモリセルアレイ１０１とリファレンスセルアレイ
１０５に、低定電圧を供給するための回路である。
【００４５】ベリファイ電圧切替回路１１１は高電圧発
生回路１１２からの内部高電圧ＶＰＰをＶ1 ，Ｖ2 ，Ｖ
3 に３分割する４つの抵抗４６１〜４６４と、３つのＮ
ＡＮＤゲート４７１，４７２，４７４とインバータ４７
３と、４つのＰＭＯＳトランジスタ４５１〜４５４とか
ら成る。ベリファイ信号ＶＥＲＩＦＹが活性化される
と、インバータ４７３とＰＭＯＳトランジスタとにより
リファレンスセルアレイ１０５に電圧Ｖ2 が供給され
る。
生回路１１２からの内部高電圧ＶＰＰをＶ1 ，Ｖ2 ，Ｖ
3 に３分割する４つの抵抗４６１〜４６４と、３つのＮ
ＡＮＤゲート４７１，４７２，４７４とインバータ４７
３と、４つのＰＭＯＳトランジスタ４５１〜４５４とか
ら成る。ベリファイ信号ＶＥＲＩＦＹが活性化される
と、インバータ４７３とＰＭＯＳトランジスタとにより
リファレンスセルアレイ１０５に電圧Ｖ2 が供給され
る。
【００４６】そして、メモリセルアレイ１０１には、書
き込みベリファイ信号ＰＧが活性化されると電圧Ｖ3 ，
消去モード信号ＥＲが活性化されると電圧Ｖ2 ，過消去
モード信号ＤＰが活性化されると電圧Ｖ1 が供給され
る。すなわち、いずれのモードのベリファイであって
も、リファレンスセルアレイ１０５には同一の電圧Ｖ2
が印加されるのに対し、メモリセルアレイ１０１にはモ
ードに応じて３種類の電圧Ｖ1 ，Ｖ2 ，Ｖ3 が印加され
ることになる。かつ、消去ベリファイ時には、メモリセ
ルアレイ１０１とリファレンスセルアレイ１０５には同
一の電圧Ｖ2 が印加される。
き込みベリファイ信号ＰＧが活性化されると電圧Ｖ3 ，
消去モード信号ＥＲが活性化されると電圧Ｖ2 ，過消去
モード信号ＤＰが活性化されると電圧Ｖ1 が供給され
る。すなわち、いずれのモードのベリファイであって
も、リファレンスセルアレイ１０５には同一の電圧Ｖ2
が印加されるのに対し、メモリセルアレイ１０１にはモ
ードに応じて３種類の電圧Ｖ1 ，Ｖ2 ，Ｖ3 が印加され
ることになる。かつ、消去ベリファイ時には、メモリセ
ルアレイ１０１とリファレンスセルアレイ１０５には同
一の電圧Ｖ2 が印加される。
【００４７】ここで、リファレンスセル４４５の閾値電
圧をＶTM、図２のＯＦＦセルの閾値電圧をＶF 、ＯＮセ
ルの閾値電圧をＶN とすると、書き込みベリファイ時，
消去ベリファイ時，過消去ベリファイ時にそれぞれ次式
が成立する。
圧をＶTM、図２のＯＦＦセルの閾値電圧をＶF 、ＯＮセ
ルの閾値電圧をＶN とすると、書き込みベリファイ時，
消去ベリファイ時，過消去ベリファイ時にそれぞれ次式
が成立する。
【００４８】ｆ（Ｖ1 −ＶF ）＜ｆ（Ｖ2 −ＶTM） ｆ（Ｖ2 −ＶN ）＞ｆ（Ｖ2 −ＶTM） ｆ（Ｖ3 −ＶN ）＜ｆ（Ｖ2 −ＶTM） ここで、ｆ（ｘ）はＩD ＝ｆ（ＶG −ＶTM）として与え
られる。
られる。
【００４９】いま、ＶTM＝３［Ｖ］、閾値電圧ＶF の最
小値（書き込みベリファイレベル）を６［Ｖ］、閾値電
圧ＶN の最大値（消去ベリファイレベル）を３［Ｖ］、
最小値を１［Ｖ］とすると、 Ｖ1 −６＝Ｖ2 −３ ∴Ｖ1 ＝Ｖ2 ＋３ Ｖ2 −３＝Ｖ2 −３ Ｖ3 −１＝Ｖ2 −３ ∴Ｖ3 ＝Ｖ2 −２ したがって、例えば、Ｖ2 ＝５［Ｖ］とすると、Ｖ1 ＝
８［Ｖ］，Ｖ3 ＝３［Ｖ］となる。
小値（書き込みベリファイレベル）を６［Ｖ］、閾値電
圧ＶN の最大値（消去ベリファイレベル）を３［Ｖ］、
最小値を１［Ｖ］とすると、 Ｖ1 −６＝Ｖ2 −３ ∴Ｖ1 ＝Ｖ2 ＋３ Ｖ2 −３＝Ｖ2 −３ Ｖ3 −１＝Ｖ2 −３ ∴Ｖ3 ＝Ｖ2 −２ したがって、例えば、Ｖ2 ＝５［Ｖ］とすると、Ｖ1 ＝
８［Ｖ］，Ｖ3 ＝３［Ｖ］となる。
【００５０】この具体例において、消去ベリファイ時に
おいては、メモリセル４４１のゲート電圧Ｖ2 はリファ
レンスセル４４５のゲート電圧と等しく４［Ｖ］として
いる。これは、リファレンスセル４４５では、閾値電圧
ＶTM＝３［Ｖ］に対して１［Ｖ］だけ大きいゲート電圧
が印加されるのに合わせて、ＯＮセルの閾値電圧ＶNが
消去ベリファイレベル（＝ＶTM）以下となるか否かを確
かめるためである。
おいては、メモリセル４４１のゲート電圧Ｖ2 はリファ
レンスセル４４５のゲート電圧と等しく４［Ｖ］として
いる。これは、リファレンスセル４４５では、閾値電圧
ＶTM＝３［Ｖ］に対して１［Ｖ］だけ大きいゲート電圧
が印加されるのに合わせて、ＯＮセルの閾値電圧ＶNが
消去ベリファイレベル（＝ＶTM）以下となるか否かを確
かめるためである。
【００５１】また、書き込みベリファイ時においては、
メモリセル４４１のゲート電圧Ｖ2は４［Ｖ］であるの
に対し、リファレンスセル４４５のゲート電圧Ｖ3 は１
［Ｖ］であり、その差分３［Ｖ］は書き込みベリファイ
レベルの６［Ｖ］と消去ベリファイレベルの３［Ｖ］と
の差分に等しい。これは、最も厳しい書き込みが行われ
て閾値電圧ＶF が最小であるＯＦＦセルに対しても、Ｏ
Ｎセルに転化するのに３［Ｖ］だけのマージンを保証す
るためである。
メモリセル４４１のゲート電圧Ｖ2は４［Ｖ］であるの
に対し、リファレンスセル４４５のゲート電圧Ｖ3 は１
［Ｖ］であり、その差分３［Ｖ］は書き込みベリファイ
レベルの６［Ｖ］と消去ベリファイレベルの３［Ｖ］と
の差分に等しい。これは、最も厳しい書き込みが行われ
て閾値電圧ＶF が最小であるＯＦＦセルに対しても、Ｏ
Ｎセルに転化するのに３［Ｖ］だけのマージンを保証す
るためである。
【００５２】さらに、過消去ベリファイ時においては、
リファレンスセル４４５のゲート電圧Ｖ1 は６［Ｖ］で
あるのに対し、メモリセル４４１のゲート電圧Ｖ2 は４
［Ｖ］であり、その差分は、消去ベリファイレベルの３
［Ｖ］と過消去ベリファイレベル１［Ｖ］との差分２
［Ｖ］に等しい。これは、リファレンスセル４４５と閾
値電圧が３［Ｖ］に等しい消去ベリファイレベルの閾値
電圧を有するＯＮセルから、消去閾値分布幅分だけ閾値
電圧が低い過消去ベリファイレベルの閾値電圧１［Ｖ］
を有するＯＮセルに至るまでの全てのメモリセル４４１
からの出力電流より、リファレンスセル４４５からの出
力電流が大きいことを確かめるためである。
リファレンスセル４４５のゲート電圧Ｖ1 は６［Ｖ］で
あるのに対し、メモリセル４４１のゲート電圧Ｖ2 は４
［Ｖ］であり、その差分は、消去ベリファイレベルの３
［Ｖ］と過消去ベリファイレベル１［Ｖ］との差分２
［Ｖ］に等しい。これは、リファレンスセル４４５と閾
値電圧が３［Ｖ］に等しい消去ベリファイレベルの閾値
電圧を有するＯＮセルから、消去閾値分布幅分だけ閾値
電圧が低い過消去ベリファイレベルの閾値電圧１［Ｖ］
を有するＯＮセルに至るまでの全てのメモリセル４４１
からの出力電流より、リファレンスセル４４５からの出
力電流が大きいことを確かめるためである。
【００５３】図７の具体例では、リファレンスセル４４
５のゲート電圧を全ベリファイモードで一定としたが、
本発明はこれに限定されることはなく、メモリセル４４
１のゲート電圧とリファレンスセル４４５のゲート電圧
について上述のような相対的関係があれば、電圧Ｖ1 ，
Ｖ2 ，Ｖ3 について様々な値を持たせることができる。
５のゲート電圧を全ベリファイモードで一定としたが、
本発明はこれに限定されることはなく、メモリセル４４
１のゲート電圧とリファレンスセル４４５のゲート電圧
について上述のような相対的関係があれば、電圧Ｖ1 ，
Ｖ2 ，Ｖ3 について様々な値を持たせることができる。
【００５４】なお、図面の繁雑化を回避して図示しなか
ったが、通常動作示にはメモリセル４４１とリファレン
スセル４４５には同一のゲート電圧が印加されるように
切り替わるようになっている。
ったが、通常動作示にはメモリセル４４１とリファレン
スセル４４５には同一のゲート電圧が印加されるように
切り替わるようになっている。
【００５５】図８は、他の具体例を示し、消去ベリファ
イ時にはメモリセル４４１のゲート電圧とリファレンス
セル４４５のゲート電圧は共にＶ3 ＝４［Ｖ］としてい
るが、書き込みベリファイ時にはメモリセル４４１のゲ
ート電圧はＶ1 ＝７［Ｖ］、リファレンスセル４４５の
ゲート電圧はＶ1 ＝４［Ｖ］、また過消去ベリファイ時
にはメモリセル４４１のゲート電圧はＶ3 ＝４［Ｖ］、
リファレンスセル４４５のゲート電圧はＶ2 ＝６［Ｖ］
としている。
イ時にはメモリセル４４１のゲート電圧とリファレンス
セル４４５のゲート電圧は共にＶ3 ＝４［Ｖ］としてい
るが、書き込みベリファイ時にはメモリセル４４１のゲ
ート電圧はＶ1 ＝７［Ｖ］、リファレンスセル４４５の
ゲート電圧はＶ1 ＝４［Ｖ］、また過消去ベリファイ時
にはメモリセル４４１のゲート電圧はＶ3 ＝４［Ｖ］、
リファレンスセル４４５のゲート電圧はＶ2 ＝６［Ｖ］
としている。
【００５６】この数値例においても、図７の例と同様
に、消去ベリファイ時においてメモリセル４４１のゲー
ト電圧とリファレンスセル４４５のゲート電圧は等し
く、書き込みベリファイ時においてはメモリセル４４１
のゲート電圧は書き込みベリファイレベルと消去ベリフ
ァイレベルの差分に相当する分だけリファレンスセル４
４５のゲート電圧より高く設定され、さらに過消去ベリ
ファイ時にはリファレンスセル４４５のゲート電圧は消
去閾値分布幅に相当する分だけメモリセル４４１のゲー
ト電圧より高く設定されている。
に、消去ベリファイ時においてメモリセル４４１のゲー
ト電圧とリファレンスセル４４５のゲート電圧は等し
く、書き込みベリファイ時においてはメモリセル４４１
のゲート電圧は書き込みベリファイレベルと消去ベリフ
ァイレベルの差分に相当する分だけリファレンスセル４
４５のゲート電圧より高く設定され、さらに過消去ベリ
ファイ時にはリファレンスセル４４５のゲート電圧は消
去閾値分布幅に相当する分だけメモリセル４４１のゲー
ト電圧より高く設定されている。
【００５７】図１は、この２つ目の具体例を要約的に明
示した図であり、図２に示したＯＦＦセルおよびＯＮセ
ルの閾値電圧分布と合わせて参照すれば、各ゲート電圧
の値の意義がよく理解できる。
示した図であり、図２に示したＯＦＦセルおよびＯＮセ
ルの閾値電圧分布と合わせて参照すれば、各ゲート電圧
の値の意義がよく理解できる。
【００５８】なお、本実施の形態では、正電圧だけで構
成した回路例を示したが、正と負電源を有する不揮発性
半導体記憶装置に適用することもできる。
成した回路例を示したが、正と負電源を有する不揮発性
半導体記憶装置に適用することもできる。
【００５９】
【発明の効果】本発明は、閾値電圧を製造工程に厳密な
値になるように作り込んだリファレンスセルをチップ内
に唯一つ設け、メモリセルのゲート電圧とリファレンス
セルのゲート電圧を独立して設定できる構成としたた
め、複数のベリファイモードに対応した複数のリファレ
ンスセルを現実１つのリファレンスセルで仮想的に実現
できる。しかも、その閾値電圧は精密に設定された値を
持つので、特に厳密なベリファイが要請されるフラッシ
ュＥＥＰＲＯＭのベリファイに好適である。
値になるように作り込んだリファレンスセルをチップ内
に唯一つ設け、メモリセルのゲート電圧とリファレンス
セルのゲート電圧を独立して設定できる構成としたた
め、複数のベリファイモードに対応した複数のリファレ
ンスセルを現実１つのリファレンスセルで仮想的に実現
できる。しかも、その閾値電圧は精密に設定された値を
持つので、特に厳密なベリファイが要請されるフラッシ
ュＥＥＰＲＯＭのベリファイに好適である。
【図１】本発明の概念を示す図である。
【図２】フラッシュＥＥＰＲＯＭの閾値電圧分布を示す
図である。
図である。
【図３】ＥＥＰＲＯＭの書き込みベリファイの処理を示
すフローチャートである。
すフローチャートである。
【図４】フラッシュＥＥＰＲＯＭの消去ベリファイおよ
び過消去ベリファイの処理を示すフローチャートであ
る。
び過消去ベリファイの処理を示すフローチャートであ
る。
【図５】本発明における消去ベリファイ時と書き込みベ
リファイ時におけるリファレンスセルの電流ＶＳゲート
電圧曲線を示す図である。
リファイ時におけるリファレンスセルの電流ＶＳゲート
電圧曲線を示す図である。
【図６】本発明の不揮発性半導体記憶装置の一実施例の
ブロック図である。
ブロック図である。
【図７】図６の実施例要部の一具体例の回路図である。
【図８】図６の実施例要部の他の具体例の回路図であ
る。
る。
【図９】従来の一例を示す回路図である。
【図１０】図９の従来例におけるリファレンス・トラン
ジスタのリード時およびベリファイ時の電流ＶＳゲート
電圧曲線を示す図である。
ジスタのリード時およびベリファイ時の電流ＶＳゲート
電圧曲線を示す図である。
１０１ メモリセルアレイ １０２ ロウデコーダ １０３ カラムデコーダ １０４ カラムセレクタ １０５ リファレンスセルアレイ １０６ リファレンス電圧発生回路 １０７ センスアンプ １０８ タイミング回路 １０９ 比較回路 １１０ ベリファイ制御回路 １１１ ベリファイ電圧切替回路 １１２ 高電圧発生回路 ４０１ 差動増幅器 ４３１ メモリ電圧発生回路 ４４１ メモリセル ４４５ リファレンスセル ４６１〜４６８ 抵抗
Claims (14)
- 【請求項１】メモリセルの出力とリファレンスセルの出
力をセンスアンプで比較してデータを読み出し・電気的
に書き込み・消去可能な不揮発性半導体記憶装置であっ
て、所定の閾値電圧に設定されたリファレンスセルと、 直列に接続された第１乃至第４抵抗と、 前記第１抵抗の一端に供給される第１電圧と、 前記第４抵抗の他端に供給される第２電圧と、 前記第１乃至第４抵抗により分割された第１乃至第３ベ
リファイ電圧と、 前記第１乃至第３ベリファイ電圧を選択して出力する第
１乃至第４スイッチとを少なくとも備え、 前記第１乃至第４スイッチの出力を前 記メモリセルのゲ
ートとリファレンスセルのゲートに独立して供給する第
１、第２電圧供給手段を有することを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】前記第１抵抗と前記第２抵抗との接続点は
前記第１スイッチの一端と接続され、前記第１ベリファ
イ電圧を出力し、 前記第２抵抗と前記第３抵抗との接続点は前記第２、第
３スイッチの一端と接続され、前記第２ベリファイ電圧
を出力し、 前記第３抵抗と前記第４抵抗との接続点は前記第４スイ
ッチの一端と接続され、前記第３ベリファイ電圧を出力
し、 前記第１、第２、第４スイッチの他端は第１電圧供給手
段と接続され、 前記第２スイッチの他端は第２電圧供給手段と接続され
る ことを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】過消去ベリファイ時には、前記第１スイッ
チと第３スイッチとが導通し、 消去ベリファイ時には、前記第２スイッチと第３スイッ
チとが導通し、 書き込みベリファイ時には、前記第４スイッチと第３ス
イッチとが導通する ことを特徴とする請求項２記載の不
揮発性半導体記憶装置。 - 【請求項４】前記第１抵抗と前記第２抵抗との接続点は
前記第１スイッチの一端と接続され、前記第１ベリファ
イ電圧を出力し、 前記第２抵抗と前記第３抵抗との接続点は前記第２スイ
ッチの一端と接続され、前記第２ベリファイ電圧を出力
し、 前記第３抵抗と前記第４抵抗との接続点は前記第３、第
４スイッチの一端と接続され、前記第３ベリファイ電圧
を出力し、 前記第１、第４スイッチの他端は第１電圧供給手段と接
続され、 前記第２、第３スイッチの他端は第２電圧供給手段と接
続される ことを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - 【請求項５】過消去ベリファイ時には、前記第１スイッ
チと第３スイッチとが導通し、 消去ベリファイ時には、前記第４スイッチと第３スイッ
チとが導通し、 書き込みベリファイ時には、前記第４スイッチと第２ス
イッチとが導通することを特徴とする請求項３記載の不
揮発性半導体記憶装置。 - 【請求項６】リファレンスセルの閾値電圧を消去状態に
あるメモリセルの閾値電圧の上限値としたことを特徴と
する請求項１〜請求項４のいずれかに記載の不揮発性半
導体記憶装置。 - 【請求項７】ベリファイ時には、センスアンプの感度を
メモリセル側とリファレンスセル側とで同一としたこと
を特徴とする請求項１〜請求項５のいずれかに記載の不
揮発性半導体記憶装置。 - 【請求項８】消去ベリファイ時には、メモリセルのゲー
ト電圧とリファレンスセルのゲート電圧を等しくしたこ
とを特徴とする請求項７記載の不揮発性半導体記憶装
置。 - 【請求項９】書き込みベリファイ時には、メモリセルの
ゲート電圧が前記リファレンスセルのゲート電圧より相
対的に高くなるように設定したことを特徴とする請求項
１〜請求項８のいずれかに記載の不揮発性半導体記憶装
置。 - 【請求項１０】フラッシュＥＥＰＲＯＭであって、過消
去ベリファイ時には、前記リファレンスセルのゲート電
圧が前記メモリセルのゲート電圧より相対的に高くなる
ように設定したことを特徴とする請求項１〜請求項９の
いずれかに記載の不揮発性半導体記憶装置。 - 【請求項１１】前記メモリセルとリファレンスセルのゲ
ート電圧の相対的差分は、メモリセルのゲート電圧は一
定とし、リファレンスセルのゲート電圧を前記消去ベリ
ファイ時および前記過消去ベリファイ時に変更すること
により実現することを特徴とする請求項９または請求項
１０記載の不揮発性半導体記憶装置。 - 【請求項１２】前記メモリセルとリファレンスセルのゲ
ート電圧の相対的差分は、リファレンスセルのゲート電
圧は一定とし、メモリセルのゲート電圧を前記消去ベリ
ファイ時および前記過消去ベリファイ時に変更すること
により実現することを特徴とする請求項９または請求項
１０記載の不揮発性半導体記憶装置。 - 【請求項１３】前記ゲート電圧の相対的差分は、書き込
み状態にあるメモリセルの閾値電圧の下限値と消去状態
にあるメモリセルの閾値電圧の上限値の差としたことを
特徴とする請求項９記載の不揮発性半導体記憶装置。 - 【請求項１４】前記ゲート電圧の相対的差分は、消去閾
値分布幅としたことを特徴とする請求項１０記載の不揮
発性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11659598A JP3346274B2 (ja) | 1998-04-27 | 1998-04-27 | 不揮発性半導体記憶装置 |
| US09/299,021 US6163484A (en) | 1998-04-27 | 1999-04-26 | Non-volatile semiconductor storage device having improved program/erase/over erase verify |
| TW088106803A TW422988B (en) | 1998-04-27 | 1999-04-27 | Non-volatile semiconductor storage device |
| KR1019990014991A KR19990083512A (ko) | 1998-04-27 | 1999-04-27 | 비휘발성반도체기억장치 |
| CNB991059999A CN1136580C (zh) | 1998-04-27 | 1999-04-27 | 非易失性半导体存储器件 |
| EP99108242A EP0953985A3 (en) | 1998-04-27 | 1999-04-27 | Non-volatile semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11659598A JP3346274B2 (ja) | 1998-04-27 | 1998-04-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306785A JPH11306785A (ja) | 1999-11-05 |
| JP3346274B2 true JP3346274B2 (ja) | 2002-11-18 |
Family
ID=14691044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11659598A Expired - Fee Related JP3346274B2 (ja) | 1998-04-27 | 1998-04-27 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6163484A (ja) |
| EP (1) | EP0953985A3 (ja) |
| JP (1) | JP3346274B2 (ja) |
| KR (1) | KR19990083512A (ja) |
| CN (1) | CN1136580C (ja) |
| TW (1) | TW422988B (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3561647B2 (ja) * | 1998-12-10 | 2004-09-02 | 三洋電機株式会社 | １チップマイクロコンピュータ |
| KR100300549B1 (ko) * | 1999-06-16 | 2001-11-01 | 김영환 | 비휘발성 메모리 센싱장치 및 방법 |
| KR100331549B1 (ko) * | 1999-08-06 | 2002-04-06 | 윤종용 | 더미 비트 라인을 이용한 전류 센스 앰프 회로 |
| KR100322471B1 (ko) * | 1999-10-01 | 2002-02-07 | 윤종용 | 불휘발성 반도체 메모리 장치의 감지 증폭기 회로 |
| JP3420133B2 (ja) | 1999-10-13 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2001143487A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 半導体記憶装置 |
| JP3734408B2 (ja) * | 2000-07-03 | 2006-01-11 | シャープ株式会社 | 半導体記憶装置 |
| JP2002100192A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体メモリ |
| JP4291505B2 (ja) * | 2000-10-30 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US6574145B2 (en) | 2001-03-21 | 2003-06-03 | Matrix Semiconductor, Inc. | Memory device and method for sensing while programming a non-volatile memory cell |
| US6515904B2 (en) | 2001-03-21 | 2003-02-04 | Matrix Semiconductor, Inc. | Method and system for increasing programming bandwidth in a non-volatile memory device |
| JP2002299473A (ja) * | 2001-03-29 | 2002-10-11 | Fujitsu Ltd | 半導体記憶装置及びその駆動方法 |
| US6493266B1 (en) * | 2001-04-09 | 2002-12-10 | Advanced Micro Devices, Inc. | Soft program and soft program verify of the core cells in flash memory array |
| KR20020091581A (ko) * | 2001-05-31 | 2002-12-06 | 삼성전자 주식회사 | 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치 |
| JP2003068094A (ja) * | 2001-08-28 | 2003-03-07 | Mitsubishi Electric Corp | フラッシュメモリ |
| US7057935B2 (en) * | 2001-08-30 | 2006-06-06 | Micron Technology, Inc. | Erase verify for non-volatile memory |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| JP4163473B2 (ja) * | 2002-09-13 | 2008-10-08 | スパンション エルエルシー | 不揮発性半導体記憶装置 |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7050346B2 (en) * | 2003-07-29 | 2006-05-23 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and electric device with the same |
| JP2005116065A (ja) * | 2003-10-08 | 2005-04-28 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置及び読出方法 |
| JP2005141827A (ja) * | 2003-11-06 | 2005-06-02 | Sanyo Electric Co Ltd | 半導体記憶装置およびその不揮発性メモリ検証方法、マイクロコンピュータおよびその不揮発性メモリ制御方法 |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7242618B2 (en) * | 2004-12-09 | 2007-07-10 | Saifun Semiconductors Ltd. | Method for reading non-volatile memory cells |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| JP4911508B2 (ja) * | 2007-03-30 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその動作方法 |
| KR100896190B1 (ko) | 2007-06-11 | 2009-05-12 | 삼성전자주식회사 | 불휘발성 메모리 장치의 소거 방법 |
| US8117375B2 (en) * | 2007-10-17 | 2012-02-14 | Micron Technology, Inc. | Memory device program window adjustment |
| JP2009129472A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
| CN101800082B (zh) * | 2009-02-11 | 2012-12-05 | 北京兆易创新科技有限公司 | 一种用于mlc闪存的灵敏放大器和电流电压转换电路 |
| US8406072B2 (en) | 2010-08-23 | 2013-03-26 | Qualcomm Incorporated | System and method of reference cell testing |
| JP5891918B2 (ja) * | 2012-04-11 | 2016-03-23 | 株式会社ソシオネクスト | 不揮発性メモリ、電子装置及び検証方法 |
| JP6846321B2 (ja) * | 2017-09-21 | 2021-03-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、及び半導体記憶装置の制御方法 |
| US10580505B1 (en) * | 2019-02-21 | 2020-03-03 | Elite Semiconductor Memory Technology Inc. | Erasing method used in flash memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2853217B2 (ja) * | 1989-11-21 | 1999-02-03 | 日本電気株式会社 | 半導体メモリ |
| JPH0536288A (ja) * | 1991-08-01 | 1993-02-12 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US5463586A (en) * | 1993-05-28 | 1995-10-31 | Macronix International Co., Ltd. | Erase and program verification circuit for non-volatile memory |
| US6005805A (en) * | 1994-12-27 | 1999-12-21 | Nkk Corporation | Nonvolatile semiconductor device with a verify function |
| US5629892A (en) * | 1995-10-16 | 1997-05-13 | Advanced Micro Devices, Inc. | Flash EEPROM memory with separate reference array |
| WO2004090908A1 (ja) * | 1996-06-11 | 2004-10-21 | Nobuyoshi Takeuchi | ベリファイ機能を有する不揮発性記憶装置 |
| EP0814484B1 (en) * | 1996-06-18 | 2003-09-17 | STMicroelectronics S.r.l. | Nonvolatile memory with a single-cell reference signal generating circuit for reading memory cells |
| WO1997050089A1 (en) * | 1996-06-24 | 1997-12-31 | Advanced Micro Devices, Inc. | A method for a multiple bits-per-cell flash eeprom with page mode program and read |
| JPH10302486A (ja) * | 1996-08-30 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5859796A (en) * | 1997-12-16 | 1999-01-12 | Advanced Micro Devices, Inc. | Programming of memory cells using connected floating gate analog reference cell |
-
1998
- 1998-04-27 JP JP11659598A patent/JP3346274B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-26 US US09/299,021 patent/US6163484A/en not_active Expired - Fee Related
- 1999-04-27 CN CNB991059999A patent/CN1136580C/zh not_active Expired - Fee Related
- 1999-04-27 EP EP99108242A patent/EP0953985A3/en not_active Withdrawn
- 1999-04-27 TW TW088106803A patent/TW422988B/zh not_active IP Right Cessation
- 1999-04-27 KR KR1019990014991A patent/KR19990083512A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11306785A (ja) | 1999-11-05 |
| EP0953985A2 (en) | 1999-11-03 |
| EP0953985A3 (en) | 2003-08-13 |
| CN1136580C (zh) | 2004-01-28 |
| US6163484A (en) | 2000-12-19 |
| CN1234585A (zh) | 1999-11-10 |
| KR19990083512A (ko) | 1999-11-25 |
| TW422988B (en) | 2001-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3346274B2 (ja) | 不揮発性半導体記憶装置 | |
| KR0184093B1 (ko) | 불휘발성 반도체 기억장치와 그 소거방법 | |
| JP4249992B2 (ja) | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 | |
| KR100858745B1 (ko) | 비 휘발성 메모리의 비정밀/정밀 프로그래밍에 대한효율적인 검증 | |
| KR100895331B1 (ko) | 비 휘발성 메모리의 비정밀/정밀 프로그래밍을 위한 전하패킷 계량 | |
| KR100861422B1 (ko) | 비 휘발성 메모리의 비정밀/정밀 프로그래밍을 위한가변적인 전류 싱킹 | |
| JP3784163B2 (ja) | 不揮発性半導体メモリ装置 | |
| US6909639B2 (en) | Nonvolatile memory having bit line discharge, and method of operation thereof | |
| JPH10241382A (ja) | 半導体集積回路 | |
| JPH0917191A (ja) | 不揮発性半導体記憶装置 | |
| JP3920943B2 (ja) | 不揮発性半導体記憶装置 | |
| US7450417B2 (en) | Nonvolatile semiconductor memory device | |
| KR100433435B1 (ko) | 반도체메모리 | |
| KR100648121B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제어 방법 | |
| US7872918B2 (en) | Nonvolatile memory device and program or erase method using the same | |
| KR100905717B1 (ko) | 플래시 메모리 장치에서의 ｅ - ｆｕｓｅ 데이터 독출 방법 | |
| KR100928735B1 (ko) | 메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치 | |
| KR19980071781A (ko) | 모든 메모리셀에 대해 소거 베리파이 동작이 일괄적으로 정확히 행해질 수 있는 반도체기억장치 | |
| JP2002133888A (ja) | 不揮発性半導体記憶装置 | |
| JP3965287B2 (ja) | 不揮発性半導体記憶装置およびその書き込み時間決定方法 | |
| JP2009295221A (ja) | 半導体記憶装置 | |
| KR20060008942A (ko) | Ｈｃｉ 프로그래밍을 위하여 소스 전극 상에 바이어스를가지는 비휘발성 메모리 | |
| JP3578478B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4484344B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2888181B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110906 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120906 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120906 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130906 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |