JP4911508B2 - 不揮発性半導体記憶装置及びその動作方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリのような、フローティングゲートに電荷を蓄積することによってデータを記憶する不揮発性半導体記憶装置の、データ読み出し技術に関する。

フラッシュメモリのような、トランジスタのフローティングゲートに電荷を蓄積することによってデータを記憶する不揮発性半導体記憶装置では、一般に、メモリセルからのデータの読み出しにリファレンスセルが使用される。最も典型的には、リファレンスセルを用いてリファレンス電流が生成され、そのリファレンス電流とメモリセルから得られるセル電流とを比較することにより、当該メモリセルに記憶されているデータが判別される。なお、本明細書において、フローティングゲートとは、導体のみならず、例えばＭＯＮＯＳセル（Metal-Oxide-Nitride-Oxide-Semiconductor cell）のように、離散的に電荷を蓄積する絶縁体を含む意味で使用されていることに留意されたい。

リファレンスセルを用いてメモリセルからのデータの読み出しを行う不揮発性半導体記憶装置は、例えば、特開平８−１９０７９７号公報に開示されている。図１は、この公報に開示されている不揮発性半導体記憶装置を示している。公知のその不揮発性半導体記憶装置は、フローティングゲートを備えるメモリセル１０２と、リファレンスセル１１６ａ、１１６ｂと、ワード線１１８と、ビット線１２２とを備えている。ワード線１１８は、行デコーダ１２０に接続され、ビット線１２２は、列デコーダ１２４に接続されている。更に、書き込み電圧駆動回路１２６が列デコーダ１２４に接続され、読み出し電圧駆動回路１２８が行デコーダ１２０と列デコーダ１２４に接続されている。書き込みに必要な電圧は、書き込み電圧駆動回路１２６から列デコーダ１２４に供給され、読み出しに必要な電圧は、読み出し電圧駆動回路１２８から行デコーダ１２０と列デコーダ１２４に供給される。

図１の不揮発性半導体記憶装置では、一本のワード線１１８には、２つのリファレンスセル１１６ａ、１１６ｂが接続されている。２つのリファレンスセル１１６ａ、１１６ｂのうちの一方は「書き込み状態」にされ、他方は「消去状態」にされる。読み出し動作時には、ワード線１１８が選択され、選択されたそのワード線１１８に接続された２つのリファレンスセル１１６ａ、１１６ｂを流れる電流ｉ０、ｉ１を用いてリファレンス電流ｉｒｅが生成される。詳細には、変換回路１３０、変換回路１３２、プラス回路１３４、及び変換回路１３６によってリファレンスセル１１６ａ、１１６ｂを流れる電流ｉ０、ｉ１が演算され、これにより、電流ｉ０、ｉ１の中間の電流レベルを有する電流が生成される。生成されたこの電流がリファレンス電流ｉｒｅとして使用される。メモリセル１０２に記憶されているデータは、リファレンス電流ｉｒｅとメモリセル１０２を流れるセル電流とを差動アンプ１３８を用いて比較することによって判別される。
特開平８−１９０７９７号公報

しかしながら、図１の不揮発性半導体記憶装置には、下記の３つの問題点がある。
第１に、図１の不揮発性半導体記憶装置は、読み出しに使用される回路の規模が大きくなるという問題点がある。図１の不揮発性半導体記憶装置では、各ワード線に「書き込み状態」と「消去状態」の２種類のリファレンスセルを接続する必要がある。これは、必要なリファレンスセルの数を増加させ、読み出しに使用される回路の規模を増大させる。加えて、図１の不揮発性半導体記憶装置では、「書き込み状態」のリファレンスセルから得られる電流と「消去状態」のリファレンスセルから得られる電流の中間の電流を生成する回路（例えば、変換回路１３０、変換回路１３２、プラス回路１３４、及び変換回路１３６）が必要であり、このことも読み出しに使用される回路の規模を増大させる。

第２に、図１の不揮発性半導体記憶装置は、動作シーケンスや構成が複雑であるという問題点がある。図１の不揮発性半導体記憶装置は、「書き込み状態」と「消去状態」の２種類のリファレンスセルを備えているから、従って、メモリセル１０２からデータを読み出す際には、少なくとも一度は書き込み動作を行う必要があり、これは、動作シーケンスを複雑にする。加えて、リファレンスセルを「書き込み状態」に維持するためには、動作シーケンスや構成に特殊な方法を使用する必要がある。例えば、「書き込み状態」のリファレンスセルが、メモリセル１０２と同一のウェルに形成されている場合には、メモリセル１０２の消去動作の後、リファレンスセルに対して書き込み動作を行う必要がある。これは、動作シーケンスを複雑にする。「書き込み状態」のリファレンスセルをメモリセル１０２とは別のウェルに形成することで動作シーケンスの複雑化は回避可能であるが、これは、不揮発性半導体記憶装置の構成を複雑にしてしまう。

第３に、図１の不揮発性半導体記憶装置は、リファレンス電流の微調整が、実際上、難しいという問題点がある。図１の不揮発性半導体記憶装置では、リファレンス電流の調節は、変換回路１３０、変換回路１３２、変換回路１３６の倍率を変化させることにより行われ得るが、これは、実装上、容易なことではない。例えば、変換回路１３０、変換回路１３２、変換回路１３６としてカレントミラーを使用する場合には、ミラー比を変えるために、様々なゲート幅を有するトランジスタを集積化する必要がある。この場合、リファレンス電流の微調整するためには、異なるゲート幅を有するトランジスタを数多く集積化する必要がある。これは、回路規模を増大させるために実際的ではない。一方で、カレントミラーに用意されているトランジスタの数を減らすと、リファレンス電流の微調整を行うことはできない。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明の不揮発性半導体記憶装置は、フローティングゲート（３６、３７）に電荷を蓄積するように構成されたメモリセル（２１）と、メモリセル（２１）のドレインもしくはソースとして使用される拡散層に接続される第１及び第２ビット線（ＢＬｉ、／ＢＬｉ）と、フローティングゲート（３６、３７）に電荷を蓄積するように構成されたリファレンスセル（２２）と、第１及び第２ビット線（ＢＬｉ、／ＢＬｉ）から電気的に独立して設けられた、リファレンスセル（２２）のドレインもしくはソースとして使用される拡散層に接続される第３及び第４ビット線（ＲＢＬ、／ＲＢＬ）と、メモリセル（２１）から受け取ったメモリセル信号とリファレンスセル（２２）から受け取ったリファレンス信号とから、メモリセル（２１）に記憶されているデータを識別する読み出し回路（６，１６）と、第３及び第４ビット線（ＲＢＬ、／ＲＢＬ）のうちソースとして使用するビット線の電圧レベルを制御するビット線電位制御部（７、１７）とを備える。ビット線電位制御回路（７、１７）は、メモリセル（２１）からデータを読み出す読み出し動作時に、第１及び第２ビット線（ＲＢＬ、／ＲＢＬ）のうちソースとして使用するビット線を第１及び第２ビット線（ＢＬｉ、／ＢＬｉ）のうちソースとして使用するビット線の電圧レベルと異なる電圧レベルに制御する。

メモリセル（２１）とリファレンスセル（２２）の消去を行うときには、前記第１〜第４ビット線（ＢＬｉ、／ＢＬｉ、ＲＢＬ、／ＲＢＬ）の電圧レベルを全て等しく設定する。その後、メモリセル（２１）にデータが書き込まれる。一方、リファレンスセル（２２）にはデータは書き込まれず、消去状態のままに維持される。

このような構成の不揮発性半導体記憶装置によれば、図１の不揮発性半導体記憶装置のように消去状態と書き込み状態の一対のリファレンスセルを用意しなくても、前記リファレンスビット線の電圧レベルを制御することによって所望の信号レベルを有するリファレンス信号を生成することができる。また、リファレンスセルから得た信号を演算してリファレンス信号を生成する必要が無い。従って、読み出しに使用される回路の規模を小さくすることができる。

加えて、当該不揮発性半導体記憶装置は、前記リファレンスビット線の電圧レベルを制御することによって所望の信号レベルを有するリファレンス信号を生成できる。したがって、当該不揮発性半導体記憶装置は、リファレンス信号の信号レベルを容易に微調整することができる。

更に、リファレンスセル（２２）の消去は、メモリセル（２１）の消去と同じ電圧レベルで、且つ、同時に行われ、また、リファレンスセルに対する書き込み動作は不要であるので、動作シーケンスは簡便なものにすることができる。

本発明によれば、読み出しに使用される回路の規模を小さくし、更に、リファレンス信号の信号レベルを容易に微調整することができる。

以下、添付図面を参照して本発明の実施形態を説明する。添付図面において、同一の構成要素は、同一の符号によって参照される。必要がある場合、添数字を付記することによって複数の同一の構成要素を区別することがあるが、区別する必要が無い場合には、添数字は付記されない。

１．第１の実施形態
（不揮発性半導体記憶装置の構成）
図２は、本発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図であり、図３は、図２の不揮発性半導体記憶装置の構成の詳細図である。

図２に示されているように、第１の実施形態の不揮発性半導体記憶装置は、メモリアレイ１と、リファレンスカラム２と、ローデコーダ３と、カラムデコーダ４と、プリチャージ回路５、センスアンプ６と、ビット線電位制御回路７と、ディスチャージ回路８と、接続スイッチ回路９とを備えている。

図３は、第１の実施形態の不揮発性半導体記憶装置の詳細を示す図である。第１の実施形態の不揮発性半導体記憶装置は、いわゆる、メモリセルとリファレンスセルのビット線が別々に設けられた、バーチャルグラウンド型のフラッシュメモリである。

具体的には、図３に示されているように、メモリアレイ１は、行列に並べられたメモリセル２１を備えている。メモリアレイ１には、更に、メモリセル２１の列に沿ってビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎが設けられ、メモリセル２１の行にそって選択ゲートＳＧ０〜ＳＧｍと、コントロールゲートＭＧ０〜ＭＧ（ｍ＋１）とが設けられている。同一のメモリセル２１の列にそって配置された２本のビット線ＢＬｉ、／ＢＬｉは、ビット線対を構成している。選択ゲートＳＧ０〜ＳＧｍは、メモリセル２１の行を選択するために使用されるワード線として機能する。コントロールゲートＭＧ０〜ＭＧ（ｍ＋１）は、メモリセル２１へのデータの書き込み及びメモリセル２１からのデータの読み出しの制御に使用される。図を見やすくするために、図３には、４本のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、４本の選択ゲートＳＧ０〜ＳＧ３と、５本のコントロールゲートＭＧ０〜ＭＧ４しか図示されていないことに留意されたい。

図４Ａ、図４Ｂは、メモリセル２１の詳細な構造を示す断面図である。図４Ａは、偶数番目の選択ゲートＳＧ（２ｋ）に対応するメモリセル２１の構造を示し、図４Ｂは、奇数番目の選択ゲートＳＧ（２ｋ＋１）に対応するメモリセル２１の構造を示している。本実施形態では、メモリセル２１は、いわゆる、ツインＭＯＮＯＳ構造を採用しており、２ビットのデータを記憶するように構成されている。詳細には、各メモリセル２１は、基板３０に設けられたソース／ドレイン領域３１、３２と、ゲート酸化膜３３、３４、３５と、シリコン窒化膜で形成されたフローティングゲート３６、３７と、シリコン酸化膜３８、３９とを備えている。ソース／ドレイン領域３１、３２は、それぞれ、ビット線ＢＬｉ、／ＢＬｉに接続されている。フローティングゲート３６は、（ビット線ＢＬｉに接続されている）ソース／ドレイン領域３１に近い側に位置する方のフローティングゲートであり、フローティングゲート３７は、（ビット線／ＢＬｉに接続されている）ソース／ドレイン領域３２に近い側に位置する方のフローティングゲートである。

各メモリセル２１では、それに対応する２本のコントロールゲートのうちの一方がフローティングゲート３６に対向するように配置され、他方がフローティングゲート３７に対向するように配置されている。詳細には、図４Ａに示されているように、偶数番目の選択ゲートＳＧ（２ｋ）に対応するメモリセル２１では（ｋは０以上の整数）、コントロールゲートＭＧ（２ｋ）がフローティングゲート３６に対向するように設けられ、コントロールゲートＭＧ（２ｋ＋１）がフローティングゲート３７に対向するように設けられる。即ち、コントロールゲートＭＧ（２ｋ）がフローティングゲート３６に対応付けられ、コントロールゲートＭＧ（２ｋ＋１）がフローティングゲート３７に対応付けられている。一方、図４Ｂに示されているように、奇数番目の選択ゲートＳＧ（２ｋ＋１）に対応するメモリセル２１では、コントロールゲートＭＧ（２ｋ＋１）がフローティングゲート３７に対向するように設けられ、コントロールゲートＭＧ（２ｋ＋２）がフローティングゲート３６に対向するように設けられる。即ち、コントロールゲートＭＧ（２ｋ＋１）がフローティングゲート３７に対応付けられ、コントロールゲートＭＧ（２ｋ＋２）がフローティングゲート３６に対応付けられている。

メモリセル２１は、フローティングゲート３６に蓄積された電荷として１ビットのデータを記憶し、フローティングゲート３７に蓄積された電荷としてもう１ビットのデータを記憶する。更に、各メモリセル２１の選択ゲートＳＧｊ及びその下方の部分は、選択トランジスタとして機能する。このように、メモリセル２１は、データを記憶する２つのトランジスタと、１つの選択トランジスタとして機能するため、図３では、メモリセル２１を３つの直列接続されたトランジスタとして図示している。

当業者に広く知られているように、このような構成のメモリセル２１では、選択ゲートＳＧｊと、コントロールゲートＭＧｊ、ＭＧ（ｊ＋１）と、ビット線ＢＬｉ、／ＢＬｉの電圧レベルを適切に制御することにより、フローティングゲート３６、３７のうちの所望の一方にデータを書き込み、又は、所望の一方からデータを読み出すことが可能である。図３に示されているように、選択ゲートＳＧｊと、コントロールゲートＭＧｊ、ＭＧ（ｊ＋１）の電圧レベルは、ローデコーダ３によって制御され、ビット線ＢＬｉ、／ＢＬｉの電圧レベルは、それぞれ、ディスチャージ回路９のディスチャージスイッチ２３、２４によって制御される。後述されるように、ディスチャージスイッチ２３、２４は、それぞれ、ビット線ＢＬｉ、／ＢＬｉを接地端子に接続し、ビット線ＢＬｉ、／ＢＬｉを接地レベルＶｓｓにプルダウンする機能を有している。

留意すべきことは、各メモリセル２１のソース／ドレイン領域３１、３２は、いずれもが、ソースとして使用され得ることである。ビット線ＢＬｉが接地レベルＶｓｓにプルダウンされる場合には、ビット線ＢＬｉに接続されているソース／ドレイン領域３１がソースとして機能する。一方、ビット線／ＢＬｉが接地レベルＶｓｓにプルダウンされる場合には、ビット線／ＢＬに接続されているソース／ドレイン領域３２がソースとして使用される。

リファレンスカラム２には、フローティングゲートを有するリファレンスセル２２が行列に並べられ、更に、リファレンスセル２２の列に沿ってリファレンスビット線ＲＢＬ、／ＲＢＬが設けられている。リファレンスセル２２の構造は、ソース／ドレイン領域３１、３２が、それぞれ、リファレンスビット線ＲＢＬ、／ＲＢＬに接続される点を除いては、図４Ａ、図４Ｂに示されているメモリセル２１の構造と同一である。リファレンスビット線ＲＢＬ、／ＲＢＬは、それぞれ、接続スイッチ回路８の接続スイッチ２５、２６を介してビット線電位制御回路７に接続されている。メモリセル２１と同様に、リファレンスメモリセル２１のソース／ドレイン領域３１、３２は、そのいずれもがソースとして使用され得る。

本実施形態では、リファレンスセル２２は、消去状態で使用される。即ち、リファレンスセル２２は、リファレンスセル２２のフローティングゲート３６、３７のいずれにも電荷が蓄積されていない状態で使用される。

加えて、メモリアレイ１とリファレンスカラム２とは、同一のウェルに形成される。これは、メモリアレイ１のメモリセル２１と、リファレンスカラム２のリファレンスセル２２とについて、同時に消去動作を行うことを可能にする点で重要である。即ち、全てのビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎを所定の正の電圧レベル（例えば、４．５Ｖ）に設定し、全てのコントロールゲートＭＧ０〜ＭＧ（ｍ＋１）を所定の負の電圧レベル（例えば、−３Ｖ）に設定し、全ての選択ゲートＳＧを、例えば接地レベルＶｓｓに設定することにより、メモリセル２１とリファレンスセル２２のデータを同時に消去することができる。

ローデコーダ３は、選択ゲートＳＧ０〜ＳＧｍとコントロールゲートＭＧ０〜ＭＧｍ＋１の電圧レベルを制御し、これにより、メモリセル２１の行の選択、及び各メモリセル２１におけるフローティングゲート３６、３７の選択を行う。

カラムデコーダ４は、カラムスイッチ４１〜４４を備えている。カラムスイッチ４１は、ビット線ＢＬ０〜ＢＬｎとセンスアンプ６の間に接続されており、カラムスイッチ４２は、ビット線／ＢＬ０〜／ＢＬｎとセンスアンプ６の間に接続されている。一方、カラムスイッチ４３は、リファレンスビット線ＲＢＬとセンスアンプ６の間に接続されており、カラムスイッチ４４は、リファレンスビット線／ＲＢＬとセンスアンプ６の間に接続されている。カラムデコーダ４は、カラムスイッチ４１、４２を用いて所望のビット線ＢＬｉ（又は／ＢＬｉ）を選択的にセンスアンプ６の入力ＩＮｉに接続し、これにより、メモリセル２１の列を選択する。更に、カラムデコーダ４は、カラムスイッチ４３、４４を用いてリファレンスビット線ＲＢＬ、／ＲＢＬのうちの一方をセンスアンプ６のリファレンス入力ＲＩＮに接続する。

プリチャージ回路５は、ＰＭＯＳトランジスタで形成されたプリチャージスイッチ５１〜５４を備えている。プリチャージスイッチ５１、５２は、それぞれ、ビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎをプリチャージレベルＶ_ＰＲＥにプリチャージするために使用され、プリチャージスイッチ５３、５４は、それぞれ、リファレンスビット線ＲＢＬ、／ＲＢＬをプリチャージレベルＶ_ＰＲＥにプリチャージするために使用される。一実施形態では、プリチャージレベルＶ_ＰＲＥは、電源レベルＶｄｄに一致される。

センスアンプ６は、選択されたメモリセル２１に記憶されているデータを識別する回路である。詳細には、センスアンプ６は、ＰＭＯＳトランジスタ６１、６２と、インバータ６３とを備えている。ＰＭＯＳトランジスタ６１のソースは、電源レベルＶｄｄを有する電源端子に接続され、ドレインは、リファレンス入力ＲＩＮに接続されている。同様に、ＰＭＯＳトランジスタ６２_ｉのソースは、電源レベルＶｄｄを有する電源端子に接続され、ドレインは、データ入力ＩＮｉに接続されている。ＰＭＯＳトランジスタ６１のゲートは、ドレインに接続されると共に、ＰＭＯＳトランジスタ６２のゲートに共通に接続されている。インバータ６３の入力は、ＰＭＯＳトランジスタ６２のドレインに接続されている。インバータ６３_ｉの出力が、データ出力Ｄ_ｉとして使用される。

このような構成のセンスアンプ６では、データ入力ＩＮｉから流れ出す電流（メモリセル電流）がリファレンス入力ＲＩＮから流れ出す電流（リファレンス電流）よりも大きいとデータ出力Ｄ_ｉが”Ｈｉｇｈ”レベル（電圧レベルＶｄｄ）にプルアップされ、そうでない場合、データ出力Ｄ_ｉが”Ｌｏｗ”レベル（接地レベルＶｓｓ）にプルダウンされる。

ビット線電位制御回路７は、リファレンスビット線ＲＢＬ、／ＲＢＬの電圧レベルを制御する機能を有している。後述されるように、読み出し動作時にビット線電位制御回路７がリファレンスビット線ＲＢＬをビット線ＢＬ０〜ＢＬｎと独立して制御し、リファレンスビット線／ＲＢＬをビット線／ＢＬ０〜ＢＬｎと独立して制御することが本実施形態の半導体不揮発性装置において重要である。

（読み出し動作）
以下では、本実施形態の半導体不揮発性記憶装置の動作について説明する。本実施形態における読み出し動作の重要な点の一つは、リファレンスセル２２のソースの電圧レベルが、メモリセル２１のソースの電圧レベルと独立して制御され、これにより、リファレンスセル２２を流れるリファレンス電流が所望の電流レベルに制御されることである。リファレンスセル２２のソースの電圧レベルが変化すると、ソース−ドレイン間の電圧が変化し、更に、基板効果によってリファレンスセル２２の閾値電圧が変化する。これらの効果により、リファレンス電流は、リファレンスセル２２のソースの電圧レベルに応じて変動する。本実施形態では、リファレンスセル２２のソースの電圧レベルを適切に制御することにより、リファレンス電流が所望の電流レベルに制御される。

本実施形態では、リファレンスセル２２が、予め消去状態（即ち、リファレンスセル２２のフローティングゲート３６、３７に電荷が蓄積されていない状態）に設定される。更に、読み出しが行われるメモリセル２１のソースが、接地レベルＶｓｓに設定されるとともに、リファレンス電流の生成に使用されるリファレンスセル２２のソースが、接地レベルＶｓｓよりも高い電圧レベルαに設定される。これにより、メモリセル２１が「書き込み」状態にある場合のメモリセル電流と、「消去状態」状態にある場合のメモリセル電流との中間の電流レベルを有するリファレンス電流が生成される。このようにして生成されたリファレンス電流と、メモリセル２１を流れるメモリセル電流とを比較することにより、メモリセル２１に記憶されているデータが判別される。

このような読み出し方法の利点は、３つある。１つは、読み出しに使用される回路の規模を小さくすることができる点である。本実施形態の不揮発性半導体記憶装置は、読み出し動作を行うために、「消去状態」のリファレンスセル２２しか必要としない；「書き込み状態」のリファレンスセルは、読み出し動作に使用されない。加えて、リファレンスセル２２から得られた電流を、そのままリファレンス電流として使用可能である；図１の不揮発性半導体記憶装置のように、中間の電流を生成する回路は必要ない。したがって、本実施形態の不揮発性半導体記憶装置は、読み出しに使用される回路の規模を小さくすることができる。

第２に、本実施形態の不揮発性半導体記憶装置は、動作シーケンスや構成を簡単にできる。本実施形態の不揮発性半導体記憶装置は、「消去状態」のリファレンスセル２２しか使用されないから、リファレンスセル２２に対して書き込み動作を行う必要がない。また、「消去状態」のリファレンスセル２２をメモリセル２１と同一のウェルに形成しても、動作の上で何ら問題がない。メモリセル２１とリファレンスセル２２との両方に対して消去動作を行うことは、リファレンスセル２２の機能を何ら阻害しない。したがって、本実施形態の不揮発性半導体記憶装置は、動作シーケンスや構成を簡単にできる。

更に、本実施形態の不揮発性半導体記憶装置は、リファレンス電流の微調整が容易であるという利点がある。本実施形態の不揮発性半導体記憶装置では、リファレンス電流は、リファレンスセル２２のソースの電圧レベルによって制御される。リファレンスセル２２のソースの電圧レベルは微調整が容易であり、よって、リファレンスセル２２によって生成されるリファレンス電流の微調整も容易である。

以下では、図５Ａ、５Ｂを参照しながら、本実施形態の不揮発性半導体記憶装置の読み出し動作について更に詳細に説明する。以下の説明では、選択ゲートＳＧ２に接続されているメモリセル２１に記憶されているデータの読み出しについて説明するが、他の選択ゲートＳＧｋに接続されているメモリセル２１の読み出し動作も同様にして行えることは、当業者には自明的であろう。

まず、選択ゲートＳＧ２に接続されているメモリセル２１のビット線／ＢＬ０〜／ＢＬｎの側に位置するフローティングゲート３６に記憶されているデータの読み出し動作について説明する。図５Ａは、フローティングゲート３６に記憶されているデータの読み出し動作を説明する概念図である。

初めに、読出し動作が開始される前の状態について説明する。まず、カラムデコーダ４のカラムスイッチ４１、４２、４３、４４はターンオフ、プリチャージ回路５のプリチャージスイッチ５１、５２、５３、５４はターンオフされている。また、コントロールゲートＭＧは、正の電圧レベルＶ_ＣＬにプルアップされている。電圧レベルＶ_ＣＬは、例えば１。８Ｖである。また、選択ゲートＳＧは接地レベルＶｓｓにプルダウンされている。また、ビット線電位制御回路７は、接地レベルＶｓｓよりも高く電源レベルＶｄｄよりも低い所定の電圧レベルαを出力しており、さらに、ディスチャージスイッチ２３、２４、及び接続スイッチ２５、２６はターンオンされている。これにより、ビット線ＢＬ０〜ＢＬｎ及び／ＢＬ０〜／ＢＬｎは接地レベルＶｓｓにプルダウン、リファレンスビット線ＲＢＬ及び／ＲＢＬはαに設定される。本実施形態においては、読出し動作はこの状態から開始される。

続いて、フローティングゲート３７に記憶されているデータの読み出し動作について説明する。まず、ディスチャージスイッチ２３及び接続スイッチ２５がターンオフされ、更に、プリチャージスイッチ５１、５３がターンオンされることで、ビット線ＢＬ０〜ＢＬｎ及びリファレンスビット線ＲＢＬがプリチャージレベルＶ_ＰＲＥにプリチャージされる。プリチャージが完了すると、プリチャージスイッチ５１、５３はターンオフされる。

続いて、カラムデコーダ４のカラムスイッチ４１がターンオンされてビット線ＢＬ０〜ＢＬｎが，センスアンプ６の入力ＩＮ０〜ＩＮｎに接続されると共に、カラムスイッチ４３がターンオンされてリファレンスビット線ＲＢＬがリファレンス入力ＲＩＮに接続される。

加えて、選択ゲートＳＧ２が正の電圧レベルＶ_Ｗにプルアップされる。これにより、選択ゲートＳＧ２に接続されているメモリセル２１とリファレンスセル２２が選択される。選択ゲートＳＧ２の電圧レベルＶ_Ｗは、メモリセル２１の選択トランジスタがターンオンするように制御される。電圧レベルＶ_Ｗは、例えば２．５Ｖである。

更に、選択ゲートＳＧ２に対応するメモリセル２１のフローティングゲート３６に対応するコントロールゲートＭＧ２が、上記の電圧レベルＶ_Ｗよりも高い電圧レベルＶ_ＣＨにプルアップされる。これにより、選択ゲートＳＧ２に対応するメモリセル２１及びリファレンスセル２２を流れるセル電流Ｉ_{ＣＥＬＬ０}〜Ｉ_{ＣＥＬＬｎ}は、フローティングゲート３６に保持されているデータに依存しなくなる。他のコントロールゲートＭＧは、電圧レベルＶ_Ｗよりも低い正の電圧レベルＶ_ＣＬのままに維持される。電圧レベルＶ_ＣＨは、例えば３．３Ｖであり、電圧レベルＶ_ＣＬは、例えば１．８Ｖである。

このような動作により、図５Ａに示されているように、選択ゲートＳＧ２に接続されているメモリセル２１にメモリセル電流Ｉ_ＣＥＬＬが流れ、選択ゲートＳＧ２に接続されているリファレンスセル２２にリファレンス電流Ｉ_ＲＥＦが流れる。メモリセル電流Ｉ_ＣＥＬＬの大きさは、メモリセル２１のフローティングゲート３７に書き込まれるデータに依存して変化する。

メモリセル電流Ｉ_{ＣＥＬＬｉ}がリファレンス電流Ｉ_ＲＥＦよりも大きい場合には、データ出力Ｄ_ｉが”Ｈｉｇｈ”レベル（電圧レベルＶｄｄ）にプルアップされ、そうでない場合、データ出力Ｄ_ｉが”Ｌｏｗ”レベル（接地レベルＶｓｓ）にプルダウンされる。

このとき、ビット線電位制御回路７は、リファレンスビット線／ＲＢＬを接地レベルＶｓｓよりも高く電源レベルＶｄｄよりも低い所定の電圧レベルαに維持する。フローティングゲート３７に記憶されているデータの読み出し動作では、リファレンスビット線／ＲＢＬに接続されているソース／ドレイン領域３２がソースとして使用されるから、リファレンスビット線／ＲＢＬを電圧レベルαに維持することは、リファレンスセル２２のソースを電圧レベルαに維持することと等価である。上述のように、リファレンスセル２２のソースの電圧レベルαを適切に設定することにより、リファレンス電流Ｉ_ＲＥＦの大きさが適切に制御され、メモリセル２１のデータを確実に判別することができる。

引き続き、選択ゲートＳＧ２が接地レベルＶｓｓに、コントロールゲートＭＧ２がＶ_ＣＬにプルダウンされ、さらに、カラムスイッチ４１、４３がターンオフ、ディスチャージスイッチ２３、及び接続スイッチ２５がターンオンすることで、読出し動作される前の状態に戻り、従って、次の読出し動作の準備が完了する。

一方、図５Ｂは、メモリセル２１のフローティングゲート３６に記憶されているデータの読み出し動作を示す概念図である。メモリセル２１のフローティングゲート３６に記憶されているデータの読み出し動作では、セル電流Ｉ_{ＣＥＬＬ０}〜Ｉ_{ＣＥＬＬｎ}とリファレンス電流Ｉ_ＲＥＦとが、それぞれメモリセル２１及びリファレンスセル２２において逆の方向に流される。

詳細には、読み出し動作準備完了の状態から、まず、ディスチャージスイッチ２４、及び接続スイッチ２６がターンオフされると共に、プリチャージスイッチ５２、５４がターンオンされ、これにより、ビット線／ＢＬ及びリファレンスビット線／ＲＢＬがプリチャージレベルＶ_ＰＲＥにプリチャージされる。プリチャージが完了すると、プリチャージスイッチ５２、５４がターンオフされる。

続いて、カラムデコーダ４のカラムスイッチ４２がターンオンされてビット線／ＢＬ０〜／ＢＬｎがセンスアンプ６の入力ＩＮ０〜ＩＮｎに接続されると共に、カラムスイッチ４４がターンオンされてリファレンスビット線／ＲＢＬがリファレンス入力ＲＩＮに接続される。

加えて、選択ゲートＳＧ２が正の電圧レベルＶ_Ｗにプルアップされる。選択ゲートＳＧ２の電圧レベルＶ_Ｗは、メモリセル２１の選択トランジスタがターンオンするように制御される。電圧レベルＶ_Ｗは、例えば２．５Ｖである。

更に、選択ゲートＳＧ２に対応するメモリセル２１のフローティングゲート３７に対応するコントロールゲートＭＧ３が電圧レベルＶ_Ｗよりも高い電圧レベルＶ_ＣＨにプルアップされる。これにより、選択ゲートＳＧ２に対応するメモリセル２１を流れるセル電流Ｉ_{ＣＥＬＬ０}〜Ｉ_{ＣＥＬＬｎ}は、フローティングゲート３７に保持されているデータに依存しなくなる。他のコントロールゲートＭＧは、電圧レベルＶ_Ｗよりも低い正の電圧レベルＶ_ＣＬのままに維持される。電圧レベルＶ_ＣＨは、例えば３．３Ｖである。

このような動作により、選択ゲートＳＧ_２に接続されているメモリセル２１にメモリセル電流Ｉ_{ＣＥＬＬ０}〜Ｉ_{ＣＥＬＬｎ}が流れ、選択ゲートＳＧ_２に接続されているリファレンスセル２２にリファレンス電流Ｉ_ＲＥＦが流れる。各メモリセル電流Ｉ_{ＣＥＬＬｉ}の大きさは、対応するメモリセル２１のフローティングゲート３７に書き込まれるデータに依存して変化する。メモリセル電流Ｉ_{ＣＥＬＬｉ}がリファレンス電流Ｉ_ＲＥＦよりも大きい場合には、データ出力Ｄ_ｉが”Ｈｉｇｈ”レベル（電圧レベルＶｄｄ）にプルアップされ、そうでない場合、データ出力Ｄ_ｉが”Ｌｏｗ”レベル（接地レベルＶｓｓ）にプルダウンされる。

このとき、ビット線電位制御回路７は、リファレンスビット線ＲＢＬを接地レベルＶｓｓよりも高い所定の電圧レベルαに維持する。電圧レベルαを適切に設定することにより、リファレンス電流Ｉ_ＲＥＦの大きさが適切に制御され、メモリセル２１のデータを確実に判別することができる。

以上に説明されているように、本実施形態の不揮発性半導体記憶装置は、消去状態のリファレンスセル２２のソースを、メモリセル２１のソースの電圧レベルよりも高い適切な電圧レベルに制御するという構成を採用している。このような構成によれば、（１）読み出しに使用される回路の規模を小さくし、（２）動作シーケンスを簡便化し、更に、（３）リファレンス電流の微調整を容易にすることができる。

なお、本実施形態において、リファレンスセル２２を、消去状態ではなく、書き込み状態に設定することも可能である。この場合、リファレンスセル２２に接続されたリファレンスビット線ＲＢＬ（又は／ＲＢＬ）の電圧レベルαは、メモリセル２１に接続されたビット線ＢＬ０〜ＢＬｎ（又はＢＬ０〜ＢＬｎ）の電圧レベルよりも低い適切な電圧レベルに制御される。メモリセル２１に接続されたビット線ＢＬ０〜ＢＬｎ（又はＢＬ０〜ＢＬｎ）の電圧レベルが接地レベルＶｓｓである場合には、リファレンスセル２２に接続されたリファレンスビット線ＲＢＬ（又は／ＲＢＬ）の電圧レベルαは負の電位に設定される。このような動作でも、読み出しに使用される回路の規模を小さくし、リファレンス電流の微調整を容易にすることができる。

ただし、動作シーケンスを簡便化するという観点からは、リファレンスセル２２を消去状態に設定するほうが好適である。上述のように、リファレンスセル２２を消去状態に設定する動作では、リファレンスセル２２への書き込み動作が不要になり、動作シーケンスが簡単であるという利点がある。リファレンスセル２２を消去状態に設定することは、メモリセル２１とリファレンスセル２２とが同一のウェルに形成し、メモリセル２１とリファレンスセル２２とに対して同時に消去動作を行うことによって容易に実現可能である。

２．第２の実施形態
（不揮発性半導体記憶装置の構成）
図６は、本発明の第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。第２の実施形態の不揮発性半導体記憶装置の、第１の実施形態の不揮発性半導体記憶装置からの主たる相違点は、センスアンプが、例えばＤＲＡＭ（dynamic random access memory）と同様に、ビット線の間の電位差を増幅するように構成されている点である。第１の実施形態の不揮発性半導体記憶装置が、リファレンスセルを流れる電流とメモリセルを流れる電流とを比較することによってデータを識別するように構成されているのに対し、第２の実施形態の不揮発性半導体記憶装置は、リファレンスセルに接続されたビット線の電圧レベルとメモリセルに接続されたビット線の電圧レベルを比較することによってデータを識別するように構成されている。

このような構成の変更に伴い、第２の実施形態の不揮発性半導体記憶装置は、リファレンスセルがロー方向（選択ゲート（ワード線）が延伸する方向）に並べられている。後述されるように、リファレンスセルがロー方向に並べられることは、センスアンプに接続されるビット線の間の容量を同一にし、ビット線の電位差からのデータの識別を容易にするために重要である。以下、第２の実施形態の不揮発性半導体記憶装置について詳細に説明する。

第２の実施形態の不揮発性半導体記憶装置は、メモリアレイ１１と、リファレンスロー１２と、ローデコーダ１３と、カラムデコーダ１４と、プリチャージ回路１５、センスアンプ１６と、ビット線電位制御回路１７と、ディスチャージ回路１８と、接続スイッチ回路１９とを備えている。本実施形態の不揮発性半導体記憶装置では、２つのセクタによって１つのセンスアンプ１６が供給されている。以下において、異なるセクタに対応する同一の構成要素を区別する場合には、参照符号に記号”＿０”又は”＿１”を付すこととする。例えば、セクタ＃０のメモリアレイ１１は、メモリアレイ１１＿０と記載し、セクタ＃１のメモリアレイ１１は、メモリアレイ１１＿１と記載する。セクタを区別しない場合には、上記の記号は付されないことに留意されない。

図７Ａ、図７Ｂに示されているように、メモリアレイ１１には、メモリセル２１が行列に並べられており、更に、メモリセル２１の各列に沿って一対のビット線ＢＬｉが設けられている。各メモリセル２１は、図４に示された構造を有している。メモリセル２１の行は、選択ゲートＳＧｋによって選択され、各メモリセル２１のフローティングゲート３６、３７は、コントロールゲートＭＧｋ、ＭＧｋ＋１によって選択される。

リファレンスロー１２のそれぞれには、リファレンスセル２２が一列に並べられている。リファレンスロー１２＿０は、メモリアレイ１１＿０に隣接して設けられ、リファレンスロー１２＿１は、メモリアレイ１１＿１に隣接して設けられている。リファレンスロー１２の各リファレンスセル２２は、図４に示されたメモリセル２１の構造と同一の構造を有している。

本実施形態では、リファレンスセル２２がロー方向に並べられているため、リファレンスセル２２を選択するための選択ゲートＲＳＧが、リファレンスセル２２に専用に用意されている。加えて、リファレンスセル２２のフローティングゲート３６に対応するコントロールゲートＲＭＧが、リファレンスセル２２に専用に用意されている。リファレンスセル２２のフローティングゲート３７に対応するコントロールゲートは、それに隣接するメモリセル２１のコントロールゲートＭＧ０に共通に接続されている。

各セクタにおいて、メモリセル２１とリファレンスセル２２とは、同一のウェルに形成されている。即ち、セクタ＃０のメモリセル２１とリファレンスセル２２とは、同一のウェルに形成されており、且つメモリセル２１とリファレンスセル２２とで同一のビット線を共有している。これは、メモリセル２１とリファレンスセル２２とについて同時に消去動作を行うことを可能にする点で重要となる。即ち、全てのビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎを所定の正の電圧レベル（例えば、４．５Ｖ）に設定し、全てのコントロールゲートＭＧ０〜ＭＧ（ｍ＋１）、ＲＭＧを所定の負の電圧レベル（例えば、−３Ｖ）に設定し、全ての選択ゲートＳＧ、ＲＳＧを、例えば接地レベルＶｓｓに設定することにより、メモリセル２１とリファレンスセル２２のデータを同時に消去することができる。従って、各セクタについて消去動作が行われると、各セクタにおいてメモリセル２１とリファレンスセル２２とが同時に消去状態になる。

ローデコーダ１３は、選択ゲートＳＧ０〜ＳＧｍとコントロールゲートＭＧ０〜ＭＧｍ＋１の電圧レベルを制御し、これにより、メモリセル２１の行の選択、及び各メモリセル２１におけるフローティングゲート３６、３７の選択を行う。加えて、ローデコーダ１３は、リファレンスロー１２の選択ゲートＲＳＧ及びコントロールゲートＲＭＧの電圧レベルを制御し、これにより、リファレンスロー１２の選択を行う。

カラムデコーダ１４は、カラムスイッチ４１、４２を備えている。カラムデコーダ１４は、カラムスイッチ４１、４２を用いてビット線ＢＬ０〜ＢＬｎ又は／ＢＬ０〜／ＢＬｎを、センスアンプ１６の入力ＩＮ０〜ＩＮｎに接続する。

プリチャージ回路１５は、ＰＭＯＳトランジスタで形成されたプリチャージスイッチ５１、５２を備えている。プリチャージスイッチ５１は、ビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎをプリチャージレベルＶ_ＰＲＥにプリチャージするために使用される。一実施形態では、プリチャージレベルＶ_ＰＲＥは、電源レベルＶｄｄに一致される。

センスアンプ１６は、選択されたメモリセル２１に記憶されているデータを識別するための回路である。センスアンプ１６は、メモリアレイ１１＿０に接続された入力ＩＮｉ＿０と、メモリアレイ１１＿１に接続された入力ＩＮｉ＿１との間の電位差を増幅し、これにより、メモリセル２１に記憶されているデータを識別するように構成されている。後に詳細に説明されるように、データ読み出しの際には、セクタ＃０のビット線ＢＬｉ＿０、／ＢＬｉ＿０の一方が入力ＩＮｉ＿０に接続され、セクタ＃１のビット線ＢＬｉ＿１、／ＢＬｉ＿１の一方が入力ＩＮｉ＿１に接続され、入力ＩＮｉ＿０、ＩＮｉ＿１の間の電位差からメモリセル２１に記憶されているデータが識別される。

センスアンプ１６としては、例えばＤＲＡＭで使用されているような、電位差を増幅する構成を有する一般的なセンスアンプが使用されることが可能である。図８は、センスアンプ１６の構成の例を示す回路図である。一実施形態では、センスアンプ１６は、ＰＭＯＳトランジスタ７１〜７３と、ＮＭＯＳトランジスタ７４〜７６とで構成される。このような構成のセンスアンプ１６は、センスアンプイネーブル信号ＳＥが”Ｈｉｇｈ”レベルに、センスアンプイネーブル信号／ＳＥが”Ｌｏｗ”レベルに設定されると、入力ＩＮｉ＿０と入力ＩＮｉ＿１との間の電位差を増幅する。これにより、入力ＩＮｉ＿０と入力ＩＮｉ＿１のうち相対的に高い電圧レベルを有する一方が”Ｈｉｇｈ”レベルにプルアップされ、相対的に低い電圧レベルを有する入力が”Ｌｏｗ”レベルにプルダウンされる。

図７Ａ、図７Ｂに戻り、ビット線電位制御回路１７は、メモリアレイ１１のビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎの電圧レベルを制御する機能を有している。詳細には、ビット線電位制御回路１７は、ビット線ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎをαの電圧レベルを有するノードに接続する機能を有している。

ディスチャージ回路１８は、ディスチャージスイッチ８３、８４を備えている。ディスチャージスイッチ８３は、ビット線ＢＬ０〜ＢＬｎを接地端子に接続することにより、ビット線ＢＬ０〜ＢＬｎを接地レベルにディスチャージするために使用される。一方、ディスチャージスイッチ８４は、ビット線／ＢＬ０〜／ＢＬｎを接地端子に接続することにより、ビット線／ＢＬ０〜／ＢＬｎを接地レベルにディスチャージするために使用される。

接続スイッチ回路１９＿０は、接続スイッチ８５、８６を備えており、接続スイッチ回路１９＿１は、接続スイッチ２５、２６を備えている。接続スイッチ８５は、セクタ＃０のビット線ＢＬ０＿０〜ＢＬｎ＿０とビット線電位制御回路１７とを接続し、又は切り離す機能を有している。一方、接続スイッチ８６は、セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０とビット線電位制御回路１７とを接続し、又は切り離す機能を有している。更に、接続スイッチ２５は、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１とビット線電位制御回路１７とを接続し、又は切り離す機能を有している。一方、接続スイッチ２６は、セクタ＃０のビット線／ＢＬ０＿１〜／ＢＬｎ＿１とビット線電位制御回路１７とを接続し、又は切り離す機能を有している。

（読み出し動作）
以下では、本実施形態の半導体不揮発性記憶装置の動作について説明する。本実施形態における読み出し動作でも、第１の実施形態と同様に、リファレンスセル２２が、予め消去状態（即ち、リファレンスセル２２のフローティングゲート３６、３７に電荷が蓄積されていない状態）に設定され、更に、リファレンスセル２２のソースの電圧レベルが、メモリセル２１のソースの電圧レベルと独立して制御される。これにより、リファレンスセル２２を流れるリファレンス電流が所望の電流レベルに制御される。

第２の実施形態の第１の実施形態からの相違点は、第２の実施形態では、センスアンプ１６が、リファレンスセル２２に接続されたビット線と選択されたメモリセル２１に接続されたビット線の間の電位差からメモリセル２１に記憶されたデータを判別する点である。

このような動作において留意すべきことは、各メモリセル２１からのデータ読み出しに関与する２本のビット線の間の容量の差が小さいことが重要である点である。読み出しに関与する２本のビット線の容量の差が大きいと、当該２本のビット線の電圧レベルの変動の振る舞いが相違してしまう。これは、データを正しく判別する上で好ましくない。

データ読み出しに関与する２本のビット線の間の容量の差を小さくするために、本実施形態では、セクタ＃０のメモリセル２１のデータ読み出しの際には、セクタ＃１のリファレンスセル２２を使用し、セクタ＃１のメモリセル２１のデータ読み出しの際には、セクタ＃０のリファレンスセル２２を使用するアーキテクチャが採用されている。このようなアーキテクチャによれば、セクタ＃０、＃１を対称的に構成することが可能になり、読み出しに関与する２本のビット線の容量の差を小さくし、理想的には２本のビット線の容量の差を０にすることができる。

以下では、セクタ＃０のメモリアレイ１１＿０の選択ゲートＳＧ０＿０に接続されているメモリセル２１に記憶されているデータの読み出しについて説明する。このメモリセル２１からのデータ読み出しでは、セクタ＃１のリファレンスセル２２が使用されることに留意されたい。他の選択ゲートに接続されているメモリセル２１の読み出し動作も同様にして行えることは、当業者には自明的であろう。

初めに、読出し動作が開始される前の状態について説明する。まず、カラムデコーダ１４のカラムスイッチ４１、４２はターンオフ、プリチャージ回路１５のプリチャージスイッチ５１、５２はターンオフされている。また、コントロールゲートＭＧ、ＲＭＧは、正の電圧レベルＶＣＬにプルアップされている。電圧レベルＶ_ＣＬは、例えば１．８Ｖである。また、選択ゲートＳＧ、ＲＳＧは接地レベルＶｓｓにプルダウンされている。また、ビット線電位制御回路７は、接地レベルＶｓｓよりも高く電源レベルＶｄｄよりも低い所定の電圧レベルαを出力しており、さらに、ディスチャージ回路１８のディスチャージスイッチ８３、８４はターンオン、接続スイッチ８５、８６はターンオフされている。これにより、ビット線ＢＬ０〜ＢＬｎ及び／ＢＬ０〜／ＢＬｎは接地レベルＶｓｓにプルダウンされる。本実施例においては、読出し動作はこの状態から開始される。

まず、選択ゲートＳＧ０＿０に接続されているメモリセル２１のビット線ＢＬ０＿０〜ＢＬｎ＿０の側に位置するフローティングゲート（フローティングゲート３６）に記憶されているデータの読み出し動作について説明する。図９Ａに示されているように、セクタ＃０の選択ゲートＳＧ０＿０に接続されているメモリセル２１のフローティングゲート３６からの読み出し動作では、セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０の電圧レベルと、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルが比較される。セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０が選択ゲートＳＧ０＿０に接続されているメモリセル２１のフローティングゲート３６に記憶されているデータに対応した電圧レベルになり、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１にはリファレンスセル２２によって生成されたリファレンス電圧が生成されるから、これらの電圧レベルを比較することにより、選択ゲートＳＧ０＿０に接続されているメモリセル２１のフローティングゲート３６に記憶されているデータを識別可能である。

より具体的には、フローティングゲート３６に記憶されているデータの読み出し動作では、まず、セクタ＃０のディスチャージ回路１８＿０のディスチャージスイッチ８４、及び、セクタ＃１のディスチャージ回路１８＿１のディスチャージスイッチ８３、８４をターンオフし、その後、プリチャージ回路１５＿０、１５＿１のプリチャージスイッチ５２がターンオンされると共に接続スイッチ回路１９＿１の接続スイッチ２５がターンオンされ、セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０と、セクタ＃１の／ＢＬ０＿１〜／ＢＬｎ＿１がプリチャージレベルＶ_ＰＲＥにプリチャージされ、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１が電圧レベルαに設定される。プリチャージが完了すると、プリチャージスイッチ５２はターンオフされる。

続いて、図９Ａに示されているように、セクタ＃０において選択ゲートＳＧ０＿０が正の電圧レベルＶ_Ｗにプルアップされると共に、セクタ＃１において選択ゲートＲＳＧ＿１が正の電圧レベルＶ_Ｗにプルアップされる。これにより、セクタ＃０において選択ゲートＳＧ０＿０に接続されているメモリセル２１が選択されると共に、セクタ＃１のリファレンスセル２２が選択される。選択ゲートＳＧ０＿０、ＲＳＧ＿１の電圧レベルＶ_Ｗは、対応するメモリセル２１、リファレンスセル２２の選択トランジスタがターンオンするように制御される。電圧レベルＶ_Ｗは、例えば２．５Ｖである。

更に、選択ゲートＳＧ０＿０に対応するメモリセル２１のフローティングゲート３７に対応するコントロールゲートＭＧ０＿０が電圧レベルＶ_Ｗよりも高い電圧レベルＶ_ＣＨにプルアップされると共に、セクタ＃１のリファレンスセル２２のフローティングゲート３７に対応するコントロールゲートＭＧ０＿１が電圧レベルＶ_ＣＨにプルアップされる。これにより、選択ゲートＳＧ０＿０に対応するメモリセル２１を流れるセル電流は、フローティングゲート３７に保持されているデータに依存しなくなる。他のコントロールゲートＭＧは、電圧レベルＶ_Ｗよりも低い正の電圧レベルＶ_ＣＬのままに維持される。電圧レベルＶ_ＣＨは、例えば３．３Ｖである。

加えて、セクタ＃０、＃１の両方においてカラムスイッチ４２_０〜４２_ｎがターンオンされる。これにより、セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０が、センスアンプ１６の入力ＩＮ０＿０〜ＩＮｎ＿０に接続され、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１がセンスアンプ１６の入力ＩＮ０＿１〜ＩＮｎ＿１に接続される。

このような動作が行われると、図１０に示されているように、セクタ＃０、＃１のビット線／ＢＬ０＿０〜／ＢＬｎ＿０、／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルは、プリチャージレベルＶ_ＰＲＥから接地レベルＶｓｓに向かって低下していく。詳細には、セクタ＃０、＃１のビット線／ＢＬ０＿０〜／ＢＬｎ＿０、／ＢＬ０＿１〜／ＢＬｎ＿１がプリチャージされた直後では、ビット線／ＢＬ０＿０〜／ＢＬｎ＿０、／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルは、プリチャージレベルＶ_ＰＲＥである。その後、セクタ＃０の選択ゲートＳＧ０＿０に接続されているメモリセル２１にセル電流Ｉ_{ＣＥＬＬ０}〜Ｉ_{ＣＥＬＬｎ}が流れることによってビット線／ＢＬ０＿０〜／ＢＬｎ＿０から電荷が流出し、ビット線／ＢＬ０＿０〜／ＢＬｎ＿０の電圧レベルは低下する。同時に、セクタ＃１のリファレンスセル２２にリファレンス電流Ｉ_ＲＥＦが流れることによってセクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１から電荷が流出し、ビット線／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルは低下する。

セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０の電圧レベルの低下の速さは、選択ゲートＳＧ０＿０に接続されているメモリセル２１のフローティングゲート３６の状態によって異なる。対象のメモリセル２１のフローティングゲート３６が「消去状態」にある場合、メモリセル２１に対応するビット線ＢＬｉ＿０の電圧レベルは、接地レベルＶｓｓに比較的に速く低下する。一方、対象のメモリセル２１のフローティングゲート３６が「書き込み状態」にある場合、ビット線／ＢＬ０＿０〜／ＢＬｎ＿０の電圧レベルは、接地レベルＶｓｓに比較的に遅く低下する。

一方、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルの低下の速さは、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルαによって決定される。ビット線ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルαを適切に制御することにより、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルを、メモリセル２１のフローティングゲート３６が「消去状態」にある場合のビット線／ＢＬ０＿０〜／ＢＬｎ＿１の電圧レベルと、当該フローティングゲート３６が「書き込み状態」にある場合のビット線／ＢＬ０＿０〜／ＢＬｎ＿１の電圧レベルの中間に調節することができる。

その後、センスアンプ１６が適宜のタイミングで活性化され、セクタ＃０のビット線／ＢＬ０＿０〜／ＢＬｎ＿０の電圧レベルと、セクタ＃１の／ビット線ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルとが比較される。これにより、選択ゲートＳＧ０＿０に接続されている各メモリセル２１のフローティングゲート３６に記憶されているデータが判別される。センスアンプ１６が活性化されるタイミングは、原理的には、当該フローティングゲート３６が「書き込み状態」にある場合のビット線／ＢＬ０＿０〜／ＢＬｎ＿１の電圧レベルが、電圧レベルαまで低下するまでであればよい。

引き続き、選択ゲートＳＧ０＿０、ＲＳＧ＿１が接地レベルＶｓｓに、コントロールゲートＭＧ０＿０、ＭＧ０＿１がＶＣＬにプルダウンされ、さらに、カラムスイッチ４２_０〜４２_ｎがターンオフ、ディスチャージスイッチ８３、８４がターンオン、及び接続スイッチ２５がターンオフすることで、読出し動作される前の状態に戻り、従って、次の読出し動作の準備が完了する。

一方、選択ゲートＳＧ０＿０に接続されているメモリセル２１のビット線／ＢＬ０＿０〜／ＢＬｎ＿０の側に位置するフローティングゲート（フローティングゲート３７）の読み出し動作では、図９Ｂに示されているように、セル電流Ｉ_{ＣＥＬＬ０}〜Ｉ_{ＣＥＬＬｎ}及びリファレンス電流Ｉ_ＲＥＦが、それぞれメモリセル２１及びリファレンスセル２２において逆の方向に流される。セクタ＃０の選択ゲートＳＧ０＿０に接続されているメモリセル２１のフローティングゲート３７からの読み出し動作では、セクタ＃０のビット線ＢＬ０＿０〜ＢＬｎ＿０の電圧レベルと、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルが比較される。

詳細には、まず、セクタ＃０のディスチャージ回路１８＿０のディスチャージスイッチ８３、及び、セクタ＃１のディスチャージ回路１８＿１のディスチャージスイッチ８３、８４がターンオフされ、その後、プリチャージ回路１５＿０、１５＿１のプリチャージスイッチ５１がターンオンされると共に接続スイッチ回路１９＿１の接続スイッチ２６がターンオンされ、セクタ＃０のビット線ＢＬ０＿０〜ＢＬｎ＿０と、セクタ＃１のＢＬ０＿１〜ＢＬｎ＿１がプリチャージレベルＶ_ＰＲＥにプリチャージ、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１が電圧レベルαに設定される。プリチャージが完了すると、プリチャージスイッチ５１はターンオフされる。

続いて、図９Ｂに示されているように、選択ゲートＳＧ０＿０が正の電圧レベルＶ_Ｗにプルアップされると共に、セクタ＃１において選択ゲートＲＳＧ＿１が正の電圧レベルＶ_Ｗにプルアップされる。これにより、セクタ＃０において選択ゲートＳＧ０＿０に接続されているメモリセル２１が選択されると共に、セクタ＃１のリファレンスセル２２が選択される。選択ゲートＳＧ０＿０、ＲＳＧ＿１の電圧レベルＶ_Ｗは、対応するメモリセル２１、リファレンスセル２２の選択トランジスタがターンオンするように制御される。電圧レベルＶ_Ｗは、例えば２．５Ｖである。

更に、選択ゲートＳＧ０＿０に対応するメモリセル２１のフローティングゲート３６に対応するコントロールゲートＭＧ１＿０が電圧レベルＶ_Ｗよりも高い電圧レベルＶ_ＣＨにプルアップされると共に、セクタ＃１のリファレンスセル２２のフローティングゲート３６に対応するコントロールゲートＲＭＧ＿１が電圧レベルＶ_ＣＨにプルアップされる。

加えて、セクタ＃０、＃１の両方においてカラムスイッチ４１_０〜４１_ｎがターンオンされる。これにより、セクタ＃０のビット線ＢＬ０＿０〜ＢＬｎ＿０が、センスアンプ１６の入力ＩＮ０＿０〜ＩＮｎ＿０に接続され、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１がセンスアンプ１６の入力ＩＮ０＿１〜ＩＮｎ＿１に接続される。

このような動作が行われると、図１０に示されているように、セクタ＃０、＃１のビット線ＢＬ０＿０〜ＢＬｎ＿０、ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルは、プリチャージレベルＶ_ＰＲＥから接地レベルＶｓｓに向かって低下していく。セクタ＃０のビット線ＢＬ０＿０〜ＢＬｎ＿０の電圧レベルの低下の速さは、選択ゲートＳＧ０＿０に接続されているメモリセル２１のフローティングゲート３７の状態によって異なる。対象のメモリセル２１のフローティングゲート３７が「消去状態」にある場合、メモリセル２１に対応するビット線ＢＬｉ＿０の電圧レベルは、接地レベルＶｓｓに比較的に速く低下する。一方、対象のメモリセル２１のフローティングゲート３７が「書き込み状態」にある場合、ビット線ＢＬ０＿０〜ＢＬｎ＿０の電圧レベルは、接地レベルＶｓｓに比較的に遅く低下する。

一方、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルの低下の速さは、セクタ＃１のビット線／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルαによって決定される。したがって、ビット線／ＢＬ０＿１〜／ＢＬｎ＿１の電圧レベルαを適切に制御することにより、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルを、メモリセル２１のフローティングゲート３７が「消去状態」にある場合のビット線ＢＬ０＿０〜ＢＬｎ＿１の電圧レベルと、当該フローティングゲート３７が「書き込み状態」にある場合のビット線ＢＬ０＿０〜ＢＬｎ＿１の電圧レベルの中間に調節することができる。

その後、センスアンプ１６が適宜のタイミングで活性化され、セクタ＃０のビット線ＢＬ０＿０〜ＢＬｎ＿０の電圧レベルと、セクタ＃１のビット線ＢＬ０＿１〜ＢＬｎ＿１の電圧レベルとが比較される。これにより、選択ゲートＳＧ０＿０に接続されている各メモリセル２１のフローティングゲート３７に記憶されているデータが判別される。

引き続き、選択ゲートＳＧ０＿０、ＲＳＧ＿１が接地レベルＶｓｓに、コントロールゲートＭＧ１＿０、ＲＭＧ＿１がＶＣＬにプルダウンされ、さらに、カラムスイッチ４１_０〜４１_ｎがターンオフ、ディスチャージスイッチ８３、８４がターンオン、及び接続スイッチ２６がターンオフすることで、読出し動作される前の状態に戻り、従って、次の読出し動作の準備が完了する。

以上に説明されているように、本実施形態の不揮発性半導体記憶装置は、読み出し動作時に消去状態のリファレンスセル２２のソースを、対象のメモリセル２１のソースの電圧レベルよりも高い適切な電圧レベルに制御するという構成を採用している。このような構成によれば、（１）読み出しに使用される回路の規模を小さくし、（２）動作シーケンスを簡便化し、更に、（３）リファレンス電流の微調整を容易にすることができる。

なお、本実施形態には、リファレンスセル２２に接続されたビット線と選択されたメモリセル２１に接続されたビット線の間の電位差からメモリセル２１に記憶されたデータを判別する構成が提示されているが、第１の実施形態と同様に、メモリセル２１を流れるセル電流とリファレンスセル２２を流れるリファレンス電流とを比較してメモリセル２１に記憶されたデータを判別する構成も可能である。この場合でも、（１）読み出しに使用される回路の規模を小さくし、（２）動作シーケンスを簡便化し、更に、（３）リファレンス電流の微調整を容易にするという利点は得られる。

また、上述の実施形態では、ツインＭＯＮＯＳのメモリセルを有し、且つ、バーチャルグラウンド型の構成を有するフラッシュメモリが提示されているが、本発明の不揮発性半導体記憶装置は、このような構成のフラッシュメモリには限定されない。本発明は、フローティングゲートに電荷を蓄積するように構成されたメモリセルとリファレンスセルを有し、且つ、メモリセルとリファレンスセルのソースの電圧レベルが個別に制御可能な不揮発性半導体記憶装置に適用可能である。

図１は、従来の不揮発性半導体記憶装置の構成を示す回路図である。 図２は、本発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。 図３は、第１の実施形態の不揮発性半導体記憶装置の構成を詳細に示す回路図である。 図４Ａは、第１の実施形態の不揮発性半導体記憶装置のメモリセル及びリファレンスセルの構成を示す断面図である。 図４Ｂは、第１の実施形態の不揮発性半導体記憶装置のメモリセル及びリファレンスセルの構成を示す断面図である。 図５Ａは、第１の実施形態の不揮発性半導体記憶装置の読み出し動作を示す概念図である。 図５Ｂは、第１の実施形態の不揮発性半導体記憶装置の読み出し動作を示す概念図である。 図６は、第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。 図７Ａは、第２の実施形態の不揮発性半導体記憶装置の構成を詳細に示す回路図である。 図７Ｂは、第２の実施形態の不揮発性半導体記憶装置の構成を詳細に示す回路図である。 図８は、第２の実施形態におけるセンスアンプの構成を示す回路図である。 図９Ａは、第２の実施形態の不揮発性半導体記憶装置の読み出し動作を示す概念図である。 図９Ｂは、第２の実施形態の不揮発性半導体記憶装置の読み出し動作を示す概念図である。 図１０は、第２の実施形態の不揮発性半導体記憶装置における、ビット線の電圧レベルの挙動を説明するグラフである。

符号の説明

１：メモリアレイ
２：リファレンスカラム
３：ローデコーダ
４：カラムデコーダ
５：プリチャージ回路
６：センスアンプ
７：ビット線電位制御回路
８：ディスチャージ回路
９：接続スイッチ回路
１１：メモリアレイ
１２：リファレンスロー
１３：ローデコーダ
１４：カラムデコーダ
１５：プリチャージ回路
１６：センスアンプ
１７：ビット線電位制御回路
１８：ディスチャージ回路
１９：接続スイッチ回路
２１：メモリセル
２２：リファレンスセル
２３、２４：ディスチャージスイッチ
２５、２６：接続スイッチ
３０：基板
３１、３２：ソース／ドレイン領域
３３、３４、３５：ゲート酸化膜
３６、３７：フローティングゲート
３８、３９：シリコン酸化膜
４１、４２、４３、４４：カラムスイッチ
５１、５２、５３、５４：プリチャージスイッチ
６１、６２：ＰＭＯＳトランジスタ
６３：インバータ
７１、７２、７３：ＰＭＯＳトランジスタ
７４、７５、７６：ＮＭＯＳトランジスタ
８３、８４：ディスチャージスイッチ
８５、８６：接続スイッチ
ＢＬ：ビット線
ＲＢＬ：リファレンスビット線
ＳＧ、ＲＳＧ：選択ゲート
ＭＧ、ＲＭＧ：コントロールゲート
１０２：メモリセル
１１６ａ、１１６ｂ：リファレンスセル
１１８：ワード線
１２２：ビット線
１２４：列デコーダ
１２６：書き込み電圧駆動回路
１２８：読み出し電圧駆動回路
１３０、１３２、１３６：変換回路
１３４：プラス回路

Claims (9)

1. フローティングゲートを備えたトランジスタを含む第１メモリセルと、
   前記第１メモリセルのソースとして使用される拡散層に接続される第１ビット線と、
   前記第１メモリセルのドレインとして使用される拡散層に接続される第２ビット線と、
   フローティングゲートを備えたトランジスタを含む第１リファレンスセルと、
   前記ビット線から電気的に独立して設けられた、前記リファレンスセルのソースとして使用される拡散層に接続される第３ビット線と、
   前記リファレンスセルのドレインとして使用される拡散層に接続される第４ビット線と、
   前記第１メモリセルから前記第２ビット線を通して受け取ったメモリセル信号と、前記第１リファレンスセルから前記第４ビット線を通して受け取ったリファレンス信号とから、前記第１メモリセルに記憶されているデータを識別する読み出し回路と、
   前記リファレンスセルに接続される第３ビット線の電圧レベルを制御するビット線電位制御部
   とを備え、
   前記ビット線電位制御部は、前記第１メモリセルからデータを読み出す読み出し動作時に、前記第３ビット線を前記第１ビット線の電圧レベルと異なる電圧レベルに制御する
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置であって、
   前記第１リファレンスセルが消去状態に設定され、
   前記ビット線電位制御部は、前記読み出し動作時に、前記第３ビット線を前記第１ビット線の電圧レベルよりも高い電圧レベルに制御する
   不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置であって、
   消去動作時に、前記第１メモリセルと前記第１リファレンスセルとが同時に消去状態にされ、前記第１リファレンスセルには、書き込み動作が行われない
   不揮発性半導体記憶装置。
4. 請求項２に記載の不揮発性半導体記憶装置であって、
   前記第１メモリセルと前記第１リファレンスセルとは、同一のウェルに形成された
   不揮発性半導体記憶装置。
5. 請求項１に記載の不揮発性半導体記憶装置であって、
   前記読み出し回路は、前記メモリセル信号としてセル電流を受け取り、前記リファレンス信号としてリファレンス電流を受け取り、前記セル電流と前記リファレンス電流とを比較して前記第１メモリセルに記憶されている前記データを識別する
   不揮発性半導体記憶装置。
6. 請求項１に記載の不揮発性半導体記憶装置であって、
   更に、
   フローティングゲートを備えたトランジスタを含む第２メモリセルと、
   フローティングゲートを備えたトランジスタを含む第２リファレンスセル
   とを具備し、
   前記第１ビット線は、前記第２リファレンスセルのソースとして使用される拡散層に接続され、
   前記第２ビット線は、前記第２リファレンスセルのドレインとして使用される拡散層に接続され、
   前記第３ビット線は、前記第２メモリセルのソースとして使用される拡散層に接続され、
   前記第４ビット線は、前記第２メモリセルのドレインとして使用される拡散層に接続され、
   前記読み出し回路は、前記第２メモリセルから前記第４ビット線を通して受け取ったメモリセル信号と、前記第２リファレンスセルから前記第２ビット線を通して受け取ったリファレンス信号とから、前記第２メモリセルに記憶されているデータを識別し、
   前記ビット線電位制御部は、前記第２メモリセルからデータを読み出す読み出し動作時に、前記第１ビット線を前記第３ビット線の電圧レベルと異なる電圧レベルに制御する
   不揮発性半導体記憶装置。
7. フローティングゲートを備えたトランジスタを含むメモリセルのソースを第１電圧レベルに設定するステップと、
   フローティングゲートを備えたトランジスタを含むリファレンスセルのソースを第２電圧レベルに設定するステップと、
   前記メモリセルのソースが第１電圧レベルに設定された状態で前記メモリセルから得たメモリセル信号と、前記リファレンスセルのソースが第２電圧レベルに設定された状態で前記リファレンスセルから得たリファレンス信号とから、前記メモリセルに記憶されているデータを識別するステップ
   とを具備し、
   前記第１電圧レベルと前記第２電圧レベルとが異なる
   不揮発性半導体記憶装置の動作方法。
8. 請求項７に記載の動作方法であって、
   前記リファレンスセルが消去状態に設定され、
   前記第２電圧レベルが前記第１電圧レベルよりも高い
   不揮発性半導体記憶装置の動作方法。
9. 請求項８に記載の動作方法であって、
   更に、
   前記メモリセルのソースと前記リファレンスセルのソースとに同じ電圧レベルに設定することにより、前記メモリセルと前記リファレンスセルとを同時に消去状態に設定するステップ
   を具備する
   不揮発性半導体記憶装置の動作方法。

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